KR20190014616A - 3차원 반도체 소자 - Google Patents

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KR20190014616A
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Abstract

3차원 반도체 소자가 제공된다. 3차원 반도체 소자는 기판 상에 적층된 복수의 전극들을 포함하고 제 1 방향으로 연장되는 전극 구조체 및 상기 전극 구조체를 관통하고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수의 열들을 포함하는 수직 구조체들을 포함한다. 상기 복수의 열들은 상기 전극 구조체의 양 단부들에 인접한 에지 열들(edge columns) 및 상기 에지 열들 사이에 배치되고 상기 양 단부들로부터 가장 먼 센터 열(center column)을 포함한다. 상기 복수의 열들 사이의 거리들은 상기 에지 열들로부터 상기 센터 열로 갈수록 감소된다.

Description

3차원 반도체 소자 {THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게 3차원 반도체 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 소자는 기판 상에 적층된 복수의 전극들을 포함하고 제 1 방향으로 연장되는 전극 구조체; 및 상기 전극 구조체를 관통하고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수의 열들을 포함하는 수직 구조체들을 포함하고, 상기 복수의 열들은 상기 전극 구조체의 양 단부들에 인접한 에지 열들(edge columns) 및 상기 에지 열들 사이에 배치되고 상기 양 단부들로부터 가장 먼 센터 열(center column)을 포함하고, 상기 복수의 열들 사이의 거리들은 상기 에지 열들로부터 상기 센터 열로 갈수록 감소될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 소자는 기판 상에 적층된 복수의 전극들을 포함하고 제 1 방향으로 연장되는 전극 구조체; 및 상기 전극 구조체를 관통하고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수의 열들을 포함하는 수직 구조체들을 포함하고, 상기 복수의 열들은 상기 전극 구조체의 일 단부에 인접한 에지 열(edge column), 상기 전극 구조체의 양 단부들로부터 가장 먼 센터 열(center column), 및 상기 에지 열과 상기 센터 열 사이의 중간 열을 포함하고, 상기 에지 열은 제 1 수직 구조체를 포함하고, 상기 중간 열은 상기 제 1 수직 구조체와 인접한 제 2 수직 구조체를 포함하고, 상기 센터 열은 상기 제 2 수직 구조체와 인접한 제 3 수직 구조체를 포함하고, 상기 제 1 수직 구조체와 상기 제 2 수직 구조체 사이의 최단 거리는 상기 제 2 수직 구조체와 상기 제 3 수직 구조체 사이의 최단 거리보다 클 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 소자는 기판 상에 적층된 복수의 전극들을 포함하고 공통 소스 영역을 사이에 두고 이격되는 전극 구조체들; 및 상기 전극 구조체들을 관통하는 수직 구조체들을 포함하고, 상기 전극 구조체들 각각은 상부 선택 게이트들 및 상기 상부 선택 게이트들 아래의 셀 게이트들을 포함하고, 상기 수직 구조체들은 상기 공통 소스 영역에 인접한 제 1 수직 구조체 및 상기 상부 선택 게이트들 사이에 배치되는 더미 수직 구조체를 포함하고, 상기 제 1 수직 구조체와 상기 더미 수직 구조체 사이에 배치되는 수직 구조체들 사이의 최단 거리들은 상기 제 1 수직 구조체로부터 상기 더미 수직 구조체로 갈수록 감소될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 소자는 기판 상에 적층된 복수의 전극들을 포함하고 제 1 방향으로 연장하는 트렌치들을 사이에 두고 이격되는 전극 구조체들; 및 상기 전극 구조체들을 관통하고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수의 열들을 포함하는 수직 구조체들을 포함하고, 상기 전극 구조체는 더미 절연 분리막을 사이에 두고 수평적으로 이격된 한 쌍의 상부 선택 전극들 및 상기 상부 선택 전극들 아래의 셀 전극들을 포함하고, 상기 복수의 열들은 상기 트렌치들로부터 상기 더미 절연 분리막까지 차례로 배열되는 제 1 내지 제 5열들을 포함하고, 상기 복수의 열들 사이의 거리는 상기 제 1 열로부터 상기 제 5열로 갈수록 감소될 수 있다.
본 발명의 실시예들에 따르면, 소스 가스가 처음 유입되는 영역의 수직 구조체들의 열들은 넓게 배치하여 소스 가스의 유입을 용이하게 하고, 소스 가스가 많이 이동해야 하는 영역의 수직 구조체들의 열들은 좁게 배치하여 보다 용이하게 수직 구조체들 사이에 전극들을 형성할 수 있다. 그 결과, 3차원 반도체 소자의 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 평면도이다.
도 3a는 도 2의 I-I'선을 따라 자른 단면도이다.
도 3b는 도 2의 II-II'선을 따라 자른 단면도이다.
도 3는 도 3a의 Q영역의 확대도이다.
도 4는 본 발명의 실시예들에 따른 수직 구조체들의 배치를 설명하기 위한 평면도이다.
도 5는 본 발명의 실시예들에 따른 수직 구조체들의 배치를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 수직 구조체들의 배치를 설명하기 위한 평면도이다.
도 7은 본 발명의 실시예들에 따른 수직 구조체들의 배치를 설명하기 위한 평면도이다.
도 8a 내지 도 11a는 본 발명의 실시예들에 따른 3차원 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 8b 내지 도 11b는 도 8a 내지 도 11a의 III-III'선에 따른 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 간략 회로도이다.
본 발명의 실시예들에 따른 3차원 반도체 소자는 공통 소스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 상기 셀 스트링들(CSTR)은 공통 소스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
게이트 전극들은 상기 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 상기 접지 선택 라인(GSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 상기 워드 라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 상기 하나의 셀 스트링(CSTR)은 상기 접지 선택 라인(GSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 접지 선택 라인(GSL)과 상기 비트라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WL3)이 배치될 수 있다.
상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 상기 메모리 셀 트랜지스터들(MCT)은 수직 반도체 패턴을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 수직 반도체 패턴은, 상기 접지 선택 라인(GSL), 상기 워드 라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL0-SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)은 상기 접지 선택 라인(GSL), 상기 워드 라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL0-SSL2)로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 평면도이다. 도 3a는 도 2의 I-I'선을 따라 자른 단면도이다. 도 3b는 도 2의 II-II'선을 따라 자른 단면도이다. 도 3는 도 3a의 Q영역의 확대도이다.
도 2, 도 3a 내지 도 3c를 참조하여, 기판(10) 상에 전극 구조체(ST)가 제공될 수 있다. 상기 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 상기 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
설명의 간소화를 위하여 상기 전극 구조체(ST) 중 하나가 도시되었으나, 상기 전극 구조체(ST)는 복수 개가 제공될 수 있다. 복수 개의 전극 구조체들(ST) 각각은 제 1 방향(D1)으로 연장될 수 있다. 복수개의 전극 구조체들(ST)은 트렌치들(T)을 사이에 두고 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 이격될 수 있다. 제 1 방향(D1) 및 제 2 방향(D2)은 상기 기판(10)의 상면과 평행한 방향일 수 있다. 일 예로, 제 2 방향(D2)은 상기 제 2 방향(D1)과 수직한 방향일 수 있다.
상기 전극 구조체(ST)는 제 1 방향(D1) 및 제 2 방향(D2)에 대해 수직하는 제 3 방향(D3)을 따라 적층된 복수 개의 전극들(GE, CE, SE)을 포함할 수 있다. 다시 말해, 복수 개의 전극들(GE, CE, SE)은 상기 기판(10) 상에 수직적으로 적층될 수 있으며, 상기 전극 구조체들(ST)은 상기 전극들(GE, CE, SE) 사이에 각각 개재되는 절연막들(ILD)을 포함할 수 있다. 상기 전극들(GE, CE, SE) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 상기 전극들(GE, CE, SE)은 TiN, TaN 또는 WN와 같은 금속 질화막 및/또는 W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들을 포함할 수 있다. 상기 절연막들(ILD)은 실리콘 산화물을 포함할 수 있다.
실시예들에 따르면, 상기 전극들(GE, CE, SE)은 기판(10)에 인접한 하부 선택 전극(GE), 상기 하부 선택 전극(GE) 상에 적층된 복수 개의 셀 전극들(CE), 최상층의 셀 전극(CE) 상에 적층된 상부 선택 전극(SE)을 포함할 수 있다. 상기 하부 선택 전극(GE)은 도 1의 접지 선택 라인(GSL)의 일부일 수 있으며, 상기 상부 선택 전극(SE)은 상기 스트링 선택 라인(SSL0-SSL2)의 일부일 수 있다. 상기 상부 선택 전극(SE)은 더미 분리 절연막(DV)에 의하여 수평적으로 분리된 제 1 상부 선택 전극(SE1) 및 제 2 상부 선택 전극(SE2)을 포함할 수 있다. 상기 더미 분리 절연막(DV)의 하면은 상기 최상층의 셀 전극(CE)의 상면보다 높을 수 있다. 상기 더미 분리 절연막(DV)은 제 1 방향(D1)으로 연장되며 이하 설명될 센터 열(CC)의 수직 구조체들(VS) 사이의 영역을 채울 수 있다. 일 예로, 상기 더미 분리 절연막(DV)은 실리콘 산화물을 포함할 수 있다.
공통 소스 영역들(CSR)이 상기 전극 구조체(ST)의 양 측의 기판(10) 내에 제공될 수 있다. 상기 공통 소스 영역들(CSR)은 상기 전극 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 복수 개의 전극 구조체들(ST)은 상기 공통 소스 영역들(CSR)을 사이에 두고 이격될 수 있다. 상기 공통 소스 영역들(CSR)은 제 1 도전형의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있으며, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소스 플러그(CSP)가 상기 공통 소스 영역(CSR)에 접속될 수 있으며, 상기 공통 소스 플러그(CSP)와 상기 전극 구조체(ST)의 측벽들 사이에 측벽 절연 스페이서(SS)가 개재될 수 있다. 일 예로, 상기 공통 소스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 연장되는 판 형상을 가질 수 있다.
상기 전극 구조체들(ST)을 관통하는 수직 구조체들(VS)이 제공될 수 있다. 상기 수직 구조체들(VS) 각각은 상기 기판(10) 내에 제공된 제 1 도전형의 웰 불순물층(미도시)에 전기적으로 연결되는 수직 반도체 패턴(SP) 및 수직 반도체 패턴(SP)을 감싸는 수직 절연 패턴(VP)을 포함할 수 있다.
상기 수직 반도체 패턴(SP)은 반도체 물질을 포함하며, 도 1을 참조하여 설명된 상기 접지 선택 트랜지스터들(GST), 상기 스트링 선택 트랜지스터들(SST), 및 상기 메모리 셀 트랜지스터들(MCT)의 채널로서 사용될 수 있다. 일 예에 따르면, 상기 수직 반도체 패턴(SP)은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(10)과 접촉할 수 있다. 일 예로, 상기 하부 반도체 패턴(LSP)은, 상기 하부 선택 전극(GE)을 관통하는 필라 형태를 가질 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(10)과 동일한 도전형의 반도체 물질로 이루어질 수 있다. 일 예로, 상기 하부 반도체 패턴(LSP)은 상기 기판(10)을 씨드로 이용하는 선택적 에피택시얼 성장 방법을 이용하여 형성된 에피택시얼 패턴일 수 있다. 열 산화막(13)이 상기 하부 반도체 패턴(LSP)과 상기 하부 선택 전극(GE) 사이에 제공될 수 있다.
상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP)의 상면과 접촉할 수 있다. 상기 상부 반도체 패턴(USP)은 속이 빈 파이프 형태 또는 마카로니 형태일 수 있으며, 하단은 닫힌 상태(closed state)일 수 있다. 상기 상부 반도체 패턴(USP)의 내부는 매립 절연층(VI)으로 채워질 수 있다. 상기 상부 반도체 패턴(USP)은 언도프트 상태이거나, 상기 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 일 예로, 상기 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 상기 수직 구조체들(VS) 각각은 그 상단에 도전 패드(PAD)를 포함할 수 있으며, 상기 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에 따르면, 상기 수직 절연 패턴(VP)은 상기 수직 반도체 패턴(SP)의 측벽을 둘러쌀 수 있다. 상기 수직 절연 패턴(VP)은 낸드 플래시 메모리 장치에서 데이터를 저장하는 전하 저장막을 포함할 수 있다. 일 예로, 도 3c를 참조하면, 수직 절연 패턴(VP)은 낸드 플래시 메모리 장치에서 데이터 저장막을 구성하는 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 이러한 데이터 저장막에 저장되는 데이터는 반도체 물질을 포함하는 수직 반도체 패턴(SP)과 전극들(GE, CE, SE) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
상기 전하저장막(CIL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있다. 예를 들면, 상기 전하저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 상기 전하저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TIL)은 상기 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 예를 들어, 실리콘 산화막일 수 있다. 이와 달리, 상기 터널 절연막(TIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 상기 블록킹 절연막(BLK)은 상기 터널 절연막(TIL)보다 작고 상기 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 상기 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들을 포함할 수 있다.
실시예들에 따르면, 상기 수직 절연 패턴(VP)은 상기 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)으로 연장될 수 있다. 즉, 상기 수직 절연 패턴(VP)은 상기 셀 전극들(CE)과 상기 수직 반도체 패턴(SP) 사이로부터 상기 상부 선택 전극(SE)과 상기 수직 반도체 패턴(SP) 사이로 수직적으로 연장될 수 있다.
수평 절연 패턴(HP)이 상기 수직 절연 패턴(VP)과 상기 전극들(GE, CE, SE)의 측벽들 사이에서 각 전극들(GE, CE, SE)의 상면 및 하면으로 연장될 수 있다. 상기 수평 절연 패턴(HP)은 낸드 플래시 메모리 장치에서 데이터를 저장하는 데이터 저장막의 일 부분을 구성할 수 있다. 상기 수평 절연 패턴(HP)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 블록킹 절연막(BLK)보다 작은 유전 상수를 갖는 물질일 수 있다.
캐핑 절연 패턴(45)이 상기 전극 구조체(ST) 상에 배치되어 수직 구조체들(VS)의 도전 패드들(PAD)의 상면들을 덮을 수 있다. 제 1 층간 절연막(51)이 상기 캐핑 절연 패턴(45) 상에 배치될 수 있으며, 상기 공통 소스 플러그(CSP)의 상면을 덮을 수 있다.
보조 배선들(SBL1, SBL2, SBL3, SBL4)이 상기 제 1 층간 절연막(51) 상에 배치될 수 있으며, 상기 보조 배선들(SBL1, SBL2, SBL3, SBL4) 각각은 하부 콘택들(LCP)을 통하여 서로 인접하는 수직 구조체들(VS)을 연결할 수 있다. 일 예로, 보조 배선들은 제1 내지 제 4 보조배선들(SBL1-SBL4)을 포함할 수 있다. 상기 제 1 내지 제 4 보조 배선들(SBL1-SBL4)은 제 2 방향(D2)으로 장축을 가질 수 있다.
일 예로, 상기 제 1 및 제 2 보조 배선들(SBL1, SBL2)은 공통 소스 영역(CSR)을 가로지를 수 있다. 상기 제 2 보조 배선(SBL2)은 상기 제 1 보조 배선(SBL1)보다 길 수 있다. 상기 제 3 및 제 4 보조 배선들(SBL3, SBL4)은 상기 더미 분리 절연막(DV)을 가로지를 수 있다. 상기 제 3 보조 배선(SBL3)은 상기 제 4 보조 배선(SBL4) 보다 길 수 있다.
제 1 및 제 2 비트 라인들(BL1, BL2)이 제 2 층간 절연막(53) 상에 배치될 수 있다. 상기 제 1 및 제 2 비트 라인들(BL1, BL2)은 상기 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배치될 수 있다. 상기 제 1 비트 라인들(BL1)은 상부 콘택(UCP)를 통해 상기 제 1 또는 제 3 보조 배선들(SBL1, SBL3)에 연결될 수 있으며, 상기 제 2 비트 라인들(BL2)은 상부 콘택(UCP)를 통해 상기 제 2 또는 제 4 보조 배선들(SBL2, SBL4)에 연결될 수 있다.
도 4는 본 발명의 실시예들에 따른 수직 구조체들(VS)의 배치를 설명하기 위한 평면도이다. 이하 상기 수직 구조체들(VS)은 그 상면을 기준으로 도시되며 설명의 간소화를 위하여 상면의 구체적 구성에 대한 설명은 생략된다.
상기 수직 구조체들(VS)은 제 2 방향(D2)으로 이격되는 복수의 열들을 포함할 수 있다. 각 열들을 구성하는 수직 구조체들(VS)은 제 1 방향(D1)을 따라 배열될 수 있다. 일 예로, 상기 수직 구조체들(VS)은 도 4에 도시된 바와 같이 하나의 전극 구조체(ST)를 관통하는 9개의 열로 구성될 수 있다. 이와는 달리, 상기 열들의 개수는 9개 미만이거나, 9개를 초과할 수 있다. 이하 설명의 간소화를 위하여 9개의 열들을 기준으로 설명된다.
상기 수직 구조체들(VS)은 상기 전극 구조체(ST)의 양 단부들(STe)에 인접한 에지 열들(edge columns)(EC)을 포함할 수 있다. 평면적 관점에서, 상기 양 단부들(STe)은 상기 공통 소스 영역들(CSR)을 마주볼 수 있다. 상기 수직 구조체들(VS)은 상기 에지 열들(EC) 사이에 배치되고 상기 양 단부들(STe)로부터 가장 먼 센터 열(center column)(CC)을 포함할 수 있다. 상기 에지 열들(EC)과 상기 센터 열(CC) 사이의 열들은 중간 열로 지칭될 수 있다.
일 실시예에 있어서, 상기 센터 열(CC)을 구성하는 수직 구조체들(VS)은 실질적으로 메모리 셀의 일부로 기능하지 않는 더미 수직 구조체들일 수 있다. 일 예로, 상기 센터 열(CC)을 구성하는 수직 구조체들(VS)은 제1 내지 제 4 보조배선들(SBL1-SBL4) 및/또는 상기 제 1 및 제 2 비트 라인들(BL1, BL2)에 연결되지 않을 수 있다. 상기 수직 구조체들(VS)은 상기 센터 열(CC)(또는 상기 더미 분리 절연막(DV))을 기준으로 경면 대칭(mirror symmetry)으로 배치될 수 있다. 일 실시예에 따라 상기 수직 구조체들(VS)이 9개의 열들로 구성되는 경우, 제 1 열(1C)과 제 9 열은 에지 열들(EC)이고, 제 5 열(5C)은 센터 열(CC)일 수 있다. 제 2 내지 제 4 열들(2C - 4C)은 중간 열들일 수 있다. 제 5 내지 제 9열들의 배치는 상술한 경면 대칭에 의하여 제 1 내지 제 5열의 배치와 대칭되므로, 이하 제 1 열(1C) 내지 제 5열(5C)을 중심으로 설명된다.
인접하는 두 열들 중 하나의 열은 다른 하나의 열에 대하여 제 1 방향(D1)으로 쉬프트될 수 있다. 일 예로, 제 2 열(2C)을 구성하는 수직 구조체들(VS) 각각은 상기 제 1 열(1C)을 구성하는 수직 구조체들(VS)로부터 상기 제 1 방향(D1)으로 쉬프트될 수 있다.
상기 복수의 열들 사이의 거리는 상기 에지 열들(EC)로부터 상기 센터 열(CC)로 갈수록 감소될 수 있다. 상기 제 1 열(1C)과 상기 제 2 열(2C) 사이의 제 1 열 거리(P1), 상기 제 2 열(2C)과 상기 제 3 열(3C) 사이의 제 2 열 거리(P2), 상기 제 3 열(3C)과 상기 제 4 열(4C) 사이의 제 3 열 거리(P3), 및 상기 제 4 열(4C)과 상기 제 5 열(2C) 사이의 제 4 열 거리(P4)를 기준으로, 상기 제 2 열 거리(P2)는 상기 제 1 열 거리(P1) 보다 작고, 상기 제 3 열 거리(P3)는 상기 제 2 열 거리(P2) 보다 작고, 상기 제 4 열 거리(P4)는 상기 제 3 열 거리(P3) 보다 작을 수 있다. 본 명세서에서, 열들 사이의 거리는 열을 구성하는 수직 구조체들(VS)의 중심들(O)을 이은 선들 사이의 거리로 정의될 수 있다.
상기 열 거리들의 감소 비율은 상기 제 1 열(1C)로부터 상기 제 5 열(5C)까지 동일할 수 있으나 이에 한정되지 않으며, 점진적으로 증가 또는 감소될 수 있다. 일 예로, 상기 열 거리들의 감소 비율은 약 3% 내지 약 20%일 수 있다.
하나의 열에 있어서, 상기 수직 구조체들(VS) 사이의 제 1 방향(D1)의 이격 거리(PK)는 실질적으로 동일할 수 있다. 즉, 상기 수직 구조체들(VS)은 제 1 방향(D1)으로 동일한 간격으로 배열될 수 있다. 상기 제 1 방향(D1)으로의 이격 거리(PK)는 제 1 내지 제 5열들(1C-5C)에서 실질적으로 동일할 수 있다.
도 5는 본 발명의 실시예들에 따른 수직 구조체들(VS)의 배치를 설명하기 위한 평면도이다. 상기 제 1 열(1C)을 구성하고 서로 인접한 한 쌍의 수직 구조체들(1C_VS) 및 이들과 인접한 상기 제 2 열(2C)의 수직 구조체(2C_VS)의 중심을 연결한 제 1 삼각형(TA1)은 이등변 삼각형일 수 있다. 한 쌍의 수직 구조체들(1C_VS) 사이의 거리는 상술한 제 1 방향(D1)으로의 이격 거리(PK)에 해당할 수 있다. 상기 제 1 열(1C)을 구성하고 서로 인접한 한 쌍의 수직 구조체들(1C_VS) 각각과 상기 제 2 열(2C)의 수직 구조체(2C_VS) 사이의 거리(d1)는 실질적으로 동일할 수 있다.
마찬가지로, 상기 제 2 열(2C)과 상기 제 3 열(3C) 사이에서 제 2 이등변 삼각형(TA2)이 정의되고, 상기 제 3 열(3C)과 상기 제 4 열(4C) 사이에 제 3 이등변 삼각형(TA3)이 정의되고, 상기 제 4 열(4C)과 상기 제 5 열(5C) 사이에 제 4 이등변 삼각형(TA4)이 정의될 수 있다. 동일한 변(equal side)의 길이는 상기 제 1 이등변 삼각형(TA1)으로부터 상기 제 4 이등변 삼각형(TA4)으로 갈수록 감소될 수 있다(d1>d2>d3>d4).
도 6은 본 발명의 실시예들에 따른 수직 구조체들(VS)의 배치를 설명하기 위한 평면도이다.
복수의 열들에서 각각 선택되고 서로 최인접한 복수의 수직 구조체들 사이의 최단 거리들은 상기 에지 열(EC)로부터 상기 센터 열(CC)로 갈수록 감소될 수 있다. 일 예로, 제 1 내지 제 5 열들(1C-5C)에서 각각 선택되고 서로 최인접한 복수의 수직 구조체들(1C1-5C5)은 제 1 최단 거리(a), 제 2 최단 거리(b), 제 3 최단 거리(c), 및 제 4 최단 거리(d)로 이격될 수 있다. 상기 제 2 최단 거리(b)는 상기 제 1 최단 거리(a) 보다 작고, 상기 제 3 최단 거리(c)는 상기 제2 최단 거리(b) 보다 작고, 상기 제 4 최단 거리(d)는 상기 제 3 최단 거리(c)보다 작을 수 있다. 본 명세서에서, 수직 구조체들(VS) 사이의 최단 거리는 수직 구조체들의 외측벽들 사이의 최단 거리를 지칭할 수 있다.
상기 최인접 수직 구조체들(1C1-5C5)은 제 2 방향(D2)을 따라 지그재그로 배치될 수 있다. 상기 최인접 수직 구조체들(1C1-5C5)은 제 1 방향(D1) 및 제 2 방향(D2)과 교차하는 방향으로 연장되는 라인 상에 배치될 수 있다. 상기 라인은 직선이 아닐 수 있다.
도 7은 본 발명의 실시예들에 따른 수직 구조체들(VS)의 배치를 설명하기 위한 평면도이다.
본 실시예에서, 복수의 열들 사이의 거리는 실질적으로 동일할 수 있다. 일 예로, 제 1 내지 제 5 열들(1C-5C) 각각은 인접하는 열들과 실질적으로 동일한 거리(PL)로 이격될 수 있다. 하나의 열에 있어서, 수직 구조체들(VS) 사이의 제 1 방향(D1)의 이격 거리(PK)는 실질적으로 동일할 수 있다. 상기 제 1 방향(D1)으로의 이격 거리(PK)는 제 1 내지 제 5 열들에서 실질적으로 동일할 수 있다.
상기 수직 구조체들(VS)의 직경은 상기 에지 열들(EC)로부터 상기 센터 열(CC)로 갈수록 증가될 수 있다. 본 명세서에서 상기 수직 구조체들(VS)의 직경은 상기 수직 구조체들(VS)의 상면의 직경을 지칭할 수 있다. 일 예로, 제 2 열(2C)의 수직 구조체들의 직경(m2)은 제 1 열(1C)의 수직 구조체들의 직경(m1) 보다 크고, 제 3 열(3C)의 수직 구조체들의 직경(m3)은 제 2 열(2C)의 수직 구조체들의 직경(m2)보다 크고, 제 4 열(4C)의 수직 구조체들의 직경(m4)은 제 3 열(3C)의 수직 구조체들의 직경(m3) 보다 크고, 제 5 열(5C)의 수직 구조체들의 직경(m5)은 제 4 열(4C)의 수직 구조체들의 직경(m4) 보다 클 수 있다.
제 1 내지 제 5 열들(1C-5C)에서 각각 선택되고 서로 최인접한 복수의 수직 구조체들(1C1-5C5)은 제 1 최단 거리(a), 제 2 최단 거리(b), 제 3 최단 거리(c), 및 제 4 최단 거리(d)로 이격될 수 있다. 상기 수직 구조체들(VS)의 직경의 차이에 기인하여, 상기 제 2 최단 거리(b)는 상기 제 1 최단 거리(a) 보다 작고, 상기 제 3 최단 거리(c)는 상기 제2 최단 거리(b) 보다 작고, 상기 제 4 최단 거리(d)는 상기 제 3 최단 거리(c)보다 작을 수 있다.
본 발명의 실시예들에 따르면, 복수의 수직 구조체들의 열들 사이의 거리는 에지 열들(EC)로부터 센터 열(CC)로 갈수록 감소될 수 있다. 상기 복수 개의 전극들(GE, CE, SE)을 형성하는 공정은 소스 가스로 수직 구조체들(VS) 사이의 빈 공간을 채우는 공정을 포함하며, 이 경우 수직 구조체들(VS) 사이의 간격은 복수 개의 전극들(GE, CE, SE) 내에 잔류되는 빈 공간인 공동의 크기, 빈도, 및 발생 가능성에 영향을 미칠 수 있다. 본 발명의 실시예들에 따르면 소스 가스가 처음 유입되는 상기 전극 구조체의 에지들(STe)에 가까운 열들은 넓게 배치하여 소스 가스의 유입을 용이하게 하고, 에지들(STe)에서 먼 열들은 좁게 배치하여 보다 용이하게 수직 구조체들(VS) 사이의 영역이 채워질 수 있다. 그 결과, 3차원 반도체 소자의 신뢰성이 개선될 수 있다.
도 8a 내지 도 11a는 본 발명의 실시예들에 따른 3차원 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 8b 내지 도 11b는 도 8a 내지 도 11a의 III-III'선에 따른 단면도들이다.
도 8a 및 도 8b를 참조하여, 기판(10) 상에 박막 구조체(110)가 형성될 수 있다. 상기 박막 구조체(110)는 번갈아 반복적으로 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 상기 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 상기 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
상기 희생막들(SL)은 상기 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 희생막들(SL) 및 상기 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 상기 희생막들(SL) 및 상기 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 예를 들어, 상기 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 상기 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
실시예들에서, 상기 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있다. 이와 달리, 상기 희생막들(SL) 중 최하층의 희생막(SL)은 다른 희생막들(SL)에 비해 두껍게 형성될 수도 있다. 상기 절연막들(ILD)은 실질적으로 동일한 두께를 가지거나, 상기 절연막들(ILD) 중 일부는 두께가 다를 수도 있다. 일 예로, 상기 절연막들(ILD) 중 최상층은 그 아래의 절연막들(ILD)보다 두꺼울 수 있다. 상기 박막 구조체(110)를 형성하기 전에, 상기 기판(10)의 상면을 덮는 버퍼 절연막(11)이 형성될 수 있다. 상기 버퍼 절연막(11)은 실리콘 산화막일 수 있으며, 열산화 공정 또는 증착 공정을 이용하여 형성될 수 있다. 실시예들에서, 상기 박막 구조체(110)의 수직적 두께(또는 높이)는 반도체 메모리 장치의 집적도에 따라 달라질 수 있다. 즉, 상기 박막 구조체(110)의 수직적 두께는 상기 절연막들(ILD) 및 상기 희생막들(SL)의 적층 수에 따라 달라질 수 있다.
상기 박막 구조체(110)를 형성한 후, 상기 박막 구조체(110)를 관통하는 채널 홀들(CH)이 형성될 수 있다. 상기 채널 홀들(CH)의 배치는 도 4 내지 도 7을 참조하여 설명한 수직 구조체들(VS)의 배치에 상응할 수 있다.
일 예로, 상기 채널 홀들(CH)은 도 4에 도시된 수직 구조체들(VS)의 배치와 동일하게 제 1 내지 제 4 열 거리들(P1-P4)을 갖도록 형성될 수 있다. 상기 채널 홀들(CH)의 중심들(CO)은 도 5의 수직 구조체들(VS)의 중심들(O)과 대응되는 위치에 형성될 수 있다. 또한, 상기 채널 홀들(CH)은 도 4에 도시된 수직 구조체들(VS)과 동일하게 실질적으로 동일한 제 1 방향(D1)의 이격 거리(PK)를 갖도록 배치될 수 있다.
상기 채널 홀들(CH)의 형성은 하드 마스크막의 형성을 포함할 수 있다. 일 예로, 상기 하드 마스크막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 폴리 실리콘과 같은 실리콘 함유 물질, 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 에스오에이치막(Spin-On Hardmask) 등과 같은 탄소 함유 물질, 텅스텐과 같은 금속 물질 또는 유기 물질을 포함할 수 있다.
상기 채널 홀들(CH)은 상기 박막 구조체(110) 및 상기 버퍼 절연막(11)을 관통하여 상기 기판(10)의 상면을 노출시킬 수 있다. 이방성 식각 공정에 의해 상기 채널 홀들(CH) 각각은 상부 폭보다 작은 하부 폭을 가질 수 있으며, 경사진 내벽을 가질 수 있다. 또한, 이방성 식각 공정에서 상기 기판(10)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 상기 채널 홀들(CH)에 노출된 기판(10)의 상면이 리세스될 수 있다.
도 9a 및 도 9b를 참조하여, 상기 채널 홀들(CH) 내에 수직 구조체들(VS)이 형성될 수 있다. 일 예로, 상기 수직 구조체들(VS)을 형성하는 것은 각각의 채널 홀들 내에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다.
상기 하부 반도체 패턴(LSP)은, 상기 채널 홀들(CH)에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 상기 하부 반도체 패턴(LSP)은 상기 채널 홀들(CH)의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 상기 하부 반도체 패턴(LSP)의 상면은 상기 최하층 희생막(SL)의 상면보다 위에 위치할 수 있다.
상기 하부 반도체 패턴(LSP)은 단결정 또는 다결정 실리콘으로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 상기 하부 반도체 패턴(LSP)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(10)과 동일한 도전형을 가질 수 있다. 상기 하부 반도체 패턴(LSP)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 상기 하부 반도체 패턴(LSP)을 형성한 후에, 상기 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP)이 형성된 상기 채널 홀들(CH) 내에 형성될 수 있다. 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP)과 접촉할 수 있다. 보다 상세하게, 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP)과 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 상기 상부 반도체 패턴(USP)의 내부는 절연 물질 또는 에어(air)로 채워질 수 있다. 상기 상부 반도체 패턴(USP)은 언도프트 상태이거나, 상기 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 상기 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상기 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
상기 상부 반도체 패턴(USP)이 형성된 상기 채널 홀들(CH)을 채우는 매립 절연층(VI)이 형성될 수 있다. 상기 매립 절연층(VI)의 형성은 상기 채널 홀들(CH)을 채우는 절연막을 형성한 후 평탄화 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 매립 절연층(VI)은 실리콘 산화물을 포함할 수 있다.
상기 상부 반도체 패턴들(USP) 각각의 상단에 도전 패드(PAD)가 형성될 수 있다. 상기 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 실시예들에 따르면, 상기 상부 반도체 패턴(USP)을 형성하기 전에, 상기 채널 홀들(CH) 내에 수직 절연 패턴(VP)이 형성될 수 있다. 상기 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 상기 수직 절연 패턴(VP)은, NAND 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 일 예로, 상기 수직 절연 패턴(VP)은 도 3b를 참조하여 설명된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 이와 달리, 상기 수직 절연 패턴(VP)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
도 10a 및 도 10b를 참조하면, 상기 박막 구조체(110)를 패터닝하여 상기 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 상기 트렌치들(T)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다.
상기 트렌치들(T)을 형성하는 것은, 상기 수직 구조체들(VS)의 상면들을 덮는 캐핑 절연막을 형성한 후, 캐핑 절연막 상에 상기 트렌치들(T)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 상기 박막 구조체(110)를 이방성 식각하는 것을 포함할 수 있다. 그 결과, 상기 박막 구조체(110) 상에 캐핑 절연 패턴(45)이 형성될 수 있으며, 상기 희생막들(SL) 및 상기 절연막들(ILD)의 측벽들이 노출될 수 있다.
이어서, 상기 트렌치들(T)에 노출된 상기 희생막들(SL)을 제거하여 게이트 영역들(GR)을 형성할 수 있다. 상기 게이트 영역들(GR)은 상기 절연막들(ILD)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각함으로써 형성될 수 있다. 일 예로, 상기 희생막들(SL)이 실리콘 질화막이고, 상기 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 상기 희생막들(SL)을 등방성 식각함으로써 상기 게이트 영역들(GR)이 형성될 수 있다. 상기 게이트 영역들(GR)은 상기 트렌치들(T)로부터 수평적으로 연장되어 상기 수직 절연 패턴(VP)의 일부분들을 노출시킬 수 있으며, 상기 게이트 영역들(GR) 중 최하층의 게이트 영역은 상기 하부 반도체 패턴(LSP)의 일부를 노출시킬 수 있다.
도 11a 및 도 11b를 참조하면, 상기 게이트 영역들(GR) 내에 수평 절연 패턴(HP) 및 전극들(GE, CE, SE)이 형성될 수 있다. 그 결과, 전극 구조체(ST)가 형성될 수 있다.
상기 수평 절연 패턴(HP) 및 상기 전극들(GE, CE, SE)을 형성하는 것은, 상기 게이트 영역들(GR)을 컨포멀하게 덮는 수평 절연층을 형성하는 것, 수평 절연층 상에 상기 게이트 영역들(GR)을 채우는 게이트 도전막을 형성하는 것, 및 상기 트렌치들(T) 내에서 게이트 도전막을 제거하여 수직적으로 분리된 전극들(GE, CE, SE)을 형성하는 것을 포함할 수 있다. 상기 수평 절연 패턴(HP)을 형성하기 전에, 최하층 게이트 영역에 노출된 상기 하부 반도체 패턴(LSP)의 측벽 상에 열 산화막(도 3a의 13)이 형성될 수 있다. 상기 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 상기 전극들(GE, CE, SE) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다. 상기 게이트 도전막은 화학기상증착 또는 원자층 증착 기술을 사용하여 형성될 수 있다.
상기 복수 개의 전극들(GE, CE, SE)을 형성하는 공정은 소스 가스로 상기 수직 구조체들(VS) 사이의 빈 공간을 채우는 공정을 포함하며, 이 경우 상기 수직 구조체들(VS) 사이의 간격은 복수 개의 전극들(GE, CE, SE) 내에 잔류되는 빈 공간인 공동의 크기, 빈도, 및 발생 가능성에 영향을 미칠 수 있다. 상기 공동 내에는 식각성 물질이 잔류할 수 있다. 일 예로, 텅스텐 막의 형성 시, 소스 가스로 이용되는 육불화텅스텐(WF6)과 수소(H2)가 반응하여 불산(HF) 가스가 상기 공동 내에 잔류할 수 있다. 이와 같은 식각성 물질은 상기 수직 구조체들(VS), 보다 상세히는 상기 수직 절연 패턴(VP)의 외측면을 식각할 수 있다.
본 발명의 실시예들에 따르면, 이와 같은 공동의 발생의 최소화하기 위하여 수평적으로 상기 소스 가스의 공급을 원활하게 할 수 있다. 상기 소스 가스는 도 11a에 도시된 소스 가스 공급 방향(FD)과 같이 상기 트렌치들(T)을 통하여 상기 게이트 영역들(GR)로 공급될 수 있다. 본 발명의 실시예들에 따르면, 복수의 수직 구조체들의 열들 사이의 거리는 상기 에지 열들(EC)로부터 상기 센터 열(CC)로 갈수록 감소될 수 있다. 이에 따라, 소스 가스가 처음 유입되는 상기 트렌치들(T)에 가까운 열들은 넓게 배치하여 소스 가스의 유입을 용이하게 하고, 상기 트렌치들(T)에서 먼 열들은 좁게 배치하여 보다 용이하게 상기 수직 구조체들(VS) 사이의 영역이 채워질 수 있다. 그 결과, 3차원 반도체 소자의 신뢰성이 개선될 수 있다.
상기 전극 구조체들(ST)을 형성한 후에, 상기 트렌치들(T)에 노출된 기판(10) 내에 공통 소스 영역들(CSR)이 형성될 수 있다. 상기 공통 소스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 상기 공통 소스 영역들(CSR)은 상기 기판(10)과 다른 타입의 불순물을 상기 기판(10) 내에 도핑하여 형성될 수 있다. 상기 공통 소스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
도 2, 도 3a 내지 도 3c, 및 도 4를 다시 참조하여, 상기 트렌치들(T) 내에 절연 스페이서(SS) 및 공통 소스 플러그들(CSP)이 형성될 수 있다. 일 예로, 상기 절연 스페이서(SS)를 형성하는 것은, 상기 전극 구조체들(ST)이 형성된 상기 기판(10) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 상기 공통 소스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 상기 절연 스페이서(SS)는 상기 전극 구조체들(ST)의 하부에서 상부로 갈수록 감소하는 두께를 가질 수 있다. 상기 절연 스페이서(SS)가 형성된 트렌치들(T)을 채우는 도전막을 증착하고, 상기 캐핑 절연 패턴(45)의 상면이 노출되도록 도전막을 평탄화하여 공통 소스 플러그들(CSP)이 형성될 수 있다.
상기 상부 선택 전극(SE)을 수평적으로 분리하는 더미 분리 절연막(DV)이 형성될 수 있다. 상기 상부 선택 전극(SE)은 상기 더미 분리 절연막(DV)에 의하여 분리된 제 1 상부 선택 전극(SE1) 및 제 2 상부 선택 전극(SE2)을 포함할 수 있다. 일 예로, 상기 더미 분리 절연막(DV)의 하면은 상기 셀 전극들(CE) 중 최상층의 상면보다 높을 수 있다. 상기 더미 분리 절연막(DV)은 상기 캐핑 절연 패턴(45), 최상층 절연막(ILD) 및 상기 상부 선택 전극(SE)을 관통하도록 제 1 방향(D1)으로 연장하는 트렌치를 형성한 후, 이를 실리콘 산화막 등의 절연물질로 채워 형성될 수 있다. 상기 트렌치는 상기 센터 열(CC)의 수직 구조체들(VS)의 측벽을 노출할 수 있다. 이후, 상기 더미 분리 절연막(DV)의 상면을 덮는 제 1 층간 절연막(51)이 형성될 수 있다.
상기 제 1 층간 절연막(51) 상에 제 1, 제 2, 제 3, 및 제 4 보조 배선들(SBL1, SBL2, SBL3, SBL4)이 형성될 수 있다. 상기 제 1 내지 제 4 보조 배선들(SBL1~SBL4)은 제 2 방향(D2)으로 장축을 가질 수 있으며, 하부 콘택들(LCP)을 통해 인접하는 두 개의 수직 구조체들(VS)과 연결될 수 있다. 제 2 층간 절연막(53) 상에 제 2 방향(D2)으로 연장되는 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2)이 번갈아 배열될 수 있다. 상기 제 1 비트 라인들(BL1)은 상부 콘택(UCP)을 통해 상기 제 1 또는 제 2 보조 배선들(SBL1, SBL2)에 연결될 수 있으며, 상기 제 2 비트 라인들(BL2)은 상부 콘택(UCP)을 통해 상기 제 3 또는 제 4 보조 배선들(SBL3, SBL4)에 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 적층된 복수의 전극들을 포함하고 제 1 방향으로 연장되는 전극 구조체; 및
    상기 전극 구조체를 관통하고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수의 열들을 포함하는 수직 구조체들을 포함하고,
    상기 복수의 열들은 상기 전극 구조체의 양 단부들에 인접한 에지 열들(edge columns) 및 상기 에지 열들 사이에 배치되고 상기 양 단부들로부터 가장 먼 센터 열(center column)을 포함하고,
    상기 복수의 열들 사이의 거리들은 상기 에지 열들로부터 상기 센터 열로 갈수록 감소되는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    인접하는 두 열들 중 하나의 열은 다른 하나의 열에 대하여 상기 제 1 방향으로 쉬프트된 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    하나의 열을 구성하며 상기 제 1 방향을 따라 배치되는 복수의 수직 구조체들 사이의 이격 거리는 실질적으로 동일한 3차원 반도체 소자.
  4. 제 3 항에 있어서,
    복수의 열들에 있어서, 상기 제 1 방향으로의 상기 수직 구조체들 사이의 이격 거리는 실질적으로 동일한 3차원 반도체 소자.
  5. 제 1 항에 있어서,
    상기 전극 구조체는 상부 선택 전극 및 상기 상부 선택 전극 아래의 셀 전극들을 포함하고,
    상기 3차원 반도체 소자는 상기 상부 선택 전극을 관통하는 더미 절연 분리막을 더 포함하고,
    상기 센터 열의 수직 구조체들은 상기 더미 절연 분리막을 관통하는 3차원 반도체 소자.
  6. 제 5 항에 있어서,
    상기 수직 구조체들은 상기 더미 절연 분리막을 기준으로 경면 대칭(mirror symmetry)으로 배치되는 3차원 반도체 소자.
  7. 제 1 항에 있어서,
    상기 전극 구조체는 상기 제 1 방향으로 연장되는 공통 소스 영역들 사이에 배치되고,
    평면적 관점에서, 상기 전극 구조체의 상기 양 단부들은 상기 공통 소스 영역들을 마주보는 3차원 반도체 소자.
  8. 제 1 항에 있어서,
    상기 복수의 열들에서 각각 선택되고 서로 최인접한 복수의 수직 구조체들 사이의 최단 거리는 상기 에지 열들로부터 상기 센터 열로 갈수록 감소되는 3차원 반도체 소자.
  9. 제 8 항에 있어서,
    상기 복수의 열들에서 각각 선택되고 서로 최인접한 복수의 수직 구조체들은 상기 제 2 방향을 따라 지그재그로 배치되는 3차원 반도체 소자.
  10. 제 1 항에 있어서,
    상기 수직 구조체들은:
    상기 복수의 열들 중 제 1 열 내에서 인접한 한 쌍의 제 1 수직 구조체들; 및
    상기 제 1 열과 인접한 제 2 열 내에서 상기 한 쌍의 제 1 수직 구조체들과 인접한 제 2 수직 구조체를 포함하고,
    상기 한 쌍의 제 1 수직 구조체들 각각으로부터 상기 제 2 수직 구조체 사이의 거리는 실질적으로 동일한 3차원 반도체 소자.
  11. 기판 상에 적층된 복수의 전극들을 포함하고 제 1 방향으로 연장되는 전극 구조체; 및
    상기 전극 구조체를 관통하고 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 복수의 열들을 포함하는 수직 구조체들을 포함하고,
    상기 복수의 열들은 상기 전극 구조체의 일 단부에 인접한 에지 열(edge column), 상기 전극 구조체의 양 단부들로부터 가장 먼 센터 열(center column), 및 상기 에지 열과 상기 센터 열 사이의 중간 열을 포함하고,
    상기 에지 열은 제 1 수직 구조체를 포함하고, 상기 중간 열은 상기 제 1 수직 구조체와 인접한 제 2 수직 구조체를 포함하고, 상기 센터 열은 상기 제 2 수직 구조체와 인접한 제 3 수직 구조체를 포함하고,
    상기 제 1 수직 구조체와 상기 제 2 수직 구조체 사이의 최단 거리는 상기 제 2 수직 구조체와 상기 제 3 수직 구조체 사이의 최단 거리보다 큰 3차원 반도체 소자.
  12. 제 11 항에 있어서,
    상기 중간 열은 복수 개로 제공되고, 상기 복수의 중간 열들의 제 2 수직 구조체들 사이의 최단 거리는 상기 에지 열로부터 상기 센터 열로 갈수록 감소되는 3차원 반도체 소자.
  13. 제 11 항에 있어서,
    상기 제 2 수직 구조체의 직경은 상기 제 1 수직 구조체의 직경보다 크고,
    상기 제 3 수직 구조체의 직경은 상기 제 2 수직 구조체의 직경보다 큰 3차원 반도체 소자.
  14. 제 11 항에 있어서,
    인접하는 두 열들 중 하나의 열은 다른 하나의 열에 대하여 상기 제 1 방향으로 쉬프트된 3차원 반도체 소자.
  15. 제 11 항에 있어서,
    하나의 열을 구성하며 상기 제 1 방향을 따라 배치되는 복수의 수직 구조체들 사이의 이격 거리는 실질적으로 동일한 3차원 반도체 소자.
  16. 제 15 항에 있어서,
    복수의 열들에 있어서, 상기 제 1 방향으로의 상기 수직 구조체들 사이의 이격 거리는 실질적으로 동일한 3차원 반도체 소자.
  17. 제 11 항에 있어서,
    상기 전극 구조체는 상부 선택 전극 및 상기 상부 선택 전극 아래의 셀 전극들을 포함하고,
    상기 3차원 반도체 소자는 상기 상부 선택 전극을 관통하는 더미 절연 분리막을 더 포함하고,
    상기 센터 열의 수직 구조체들은 상기 더미 절연 분리막을 관통하는 3차원 반도체 소자.
  18. 기판 상에 적층된 복수의 전극들을 포함하고 공통 소스 영역을 사이에 두고 이격되는 전극 구조체들; 및
    상기 전극 구조체들을 관통하는 수직 구조체들을 포함하고,
    상기 전극 구조체들 각각은 상부 선택 게이트들 및 상기 상부 선택 게이트들 아래의 셀 게이트들을 포함하고,
    상기 수직 구조체들은 상기 공통 소스 영역에 인접한 제 1 수직 구조체 및 상기 상부 선택 게이트들 사이에 배치되는 더미 수직 구조체를 포함하고,
    상기 제 1 수직 구조체와 상기 더미 수직 구조체 사이에 배치되는 수직 구조체들 사이의 최단 거리들은 상기 제 1 수직 구조체로부터 상기 더미 수직 구조체로 갈수록 감소되는 3차원 반도체 소자.
  19. 제 18 항에 있어서,
    상기 상부 선택 게이트들을 관통하는 더미 절연 분리막을 더 포함하고,
    상기 더미 수직 구조체는 상기 더미 절연 분리막을 관통하는 3차원 반도체 소자.
  20. 제 19 항에 있어서,
    상기 수직 구조체들의 직경은 상기 공통 소스 영역으로부터 상기 더미 절연 분리막으로 갈수록 증가되는 3차원 반도체 소자.
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