CN113035881B - 半导体存储器装置以及该半导体存储器装置的制造方法 - Google Patents

半导体存储器装置以及该半导体存储器装置的制造方法 Download PDF

Info

Publication number
CN113035881B
CN113035881B CN202010645608.5A CN202010645608A CN113035881B CN 113035881 B CN113035881 B CN 113035881B CN 202010645608 A CN202010645608 A CN 202010645608A CN 113035881 B CN113035881 B CN 113035881B
Authority
CN
China
Prior art keywords
insulating
pattern
isolation layer
gate isolation
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010645608.5A
Other languages
English (en)
Other versions
CN113035881A (zh
Inventor
金镇河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113035881A publication Critical patent/CN113035881A/zh
Application granted granted Critical
Publication of CN113035881B publication Critical patent/CN113035881B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

半导体存储器装置以及该半导体存储器装置的制造方法。一种制造半导体存储器装置的方法包括以下步骤：形成交替地层叠在源极结构上的多个牺牲图案和多个绝缘图案；形成穿透牺牲图案和绝缘图案的沟道结构；形成穿透牺牲图案和绝缘图案的第一沟槽和第二沟槽；通过第一沟槽和第二沟槽利用多个导电图案替换牺牲图案；以及形成穿透一些导电图案和一些绝缘图案并位于第一沟槽和第二沟槽之间的栅极隔离层。绝缘图案包括第二绝缘图案以及在第二绝缘图案与源极结构之间的第一绝缘图案。栅极隔离层的最下部位于第二绝缘图案中。第二绝缘图案具有比第一绝缘图案厚的厚度。

Description

半导体存储器装置以及该半导体存储器装置的制造方法
技术领域
本公开总体上涉及半导体存储器装置以及该半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置以及该三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。
根据存储数据的方法和保持数据的方法，半导体存储器装置可被分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置是当供电中断时所存储的数据消失的存储器装置，非易失性半导体存储器装置是即使当供电中断时也保持所存储的数据的存储器装置。
近来，随着越来越多地使用便携式电子装置，已越来越多地使用非易失性半导体存储器装置，并且需要半导体存储器装置的高集成度和大容量以实现便携性和大容量。为了实现便携性和大容量，已提出了三维半导体存储器装置。
发明内容
根据本公开的一方面，提供了一种制造半导体存储器装置的方法，该方法可包括以下步骤：形成交替地层叠在源极结构上的多个牺牲图案和多个绝缘图案；形成穿透牺牲图案和绝缘图案的多个沟道结构；形成穿透牺牲图案和绝缘图案的第一沟槽和第二沟槽；通过第一沟槽和第二沟槽来利用多个导电图案替换牺牲图案；以及形成穿透一些导电图案和一些绝缘图案并位于第一沟槽和第二沟槽之间的栅极隔离层，其中，多个绝缘图案包括第二绝缘图案以及在第二绝缘图案与源极结构之间的第一绝缘图案，其中，栅极隔离层的最下部位于第二绝缘图案中，其中，第二绝缘图案的厚度比第一绝缘图案的厚度厚。
根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置可包括：层叠结构，该层叠结构包括交替地层叠的多个导电图案和多个绝缘图案；彼此间隔开的第一狭缝结构和第二狭缝结构，并且层叠结构插置在第一狭缝结构和第二狭缝结构之间；穿透层叠结构的一部分的第一栅极隔离层，该第一栅极隔离层设置在第一狭缝结构和第二狭缝结构之间；穿透层叠结构的一部分的第二栅极隔离层，该第二栅极隔离层设置在第一狭缝结构和第二狭缝结构之间；以及穿透层叠结构的第一沟道结构，所述第一沟道结构设置在第一栅极隔离层和第二栅极隔离层之间，其中，多个绝缘图案包括与第一栅极隔离层和第二栅极隔离层的最下部接触的第二绝缘图案以及与第一栅极隔离层和第二栅极隔离层间隔开的第一绝缘图案，其中，第二绝缘图案的厚度比第一绝缘图案的厚度厚。
附图说明
现在将在下文参照附图更充分地描述实施方式的示例；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1A是根据本公开的第一实施方式的半导体存储器装置的平面图。
图1B是沿着图1A所示的线A-A’截取的截面图。
图1C是图1B所示的区域B的放大图。
图2A是根据本公开的第二实施方式的半导体存储器装置的截面图。
图2B是图2A所示的区域C的放大图。
图3A、图3B、图3C、图3D和图3E是示出根据本公开的第一实施方式的半导体存储器装置的制造方法的截面图。
图4是示出根据本公开的实施方式的存储器系统的配置的框图。
图5是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件、图案、组件、区域、层和/或区段，但是这些元件、图案、组件、区域、层和/或区段不应受这些术语限制。这些术语仅用于将一个元件、图案、组件、区域、层或区段与另一区域、层或区段相区分。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、图案、组件、区域、层或区段可被称为第二元件、图案、组件、区域、层或区段。
实施方式提供一种能够改进操作可靠性的半导体存储器装置以及该半导体存储器装置的制造方法。
图1A是根据本公开的第一实施方式的半导体存储器装置的平面图。图1B是沿着图1A所示的线A-A’截取的截面图。图1C是图1B所示的区域B的放大图。
参照图1A至图1C，根据这些实施方式的半导体存储器装置可包括基板100。基板100可具有沿着由第一方向D1和第二方向D2限定的平面扩展的板的形状。从该平面突出的方向可被定义为第三方向D3。在示例中，第三方向D3可垂直于该平面。第一至第三方向D1、D2和D3可彼此交叉。
基板100可包括第一隔离区域DR1、第一层叠区域SR1、第二隔离区域DR2、第二层叠区域SR2和第三隔离区域DR3。第一隔离区域DR1、第一层叠区域SR1、第二隔离区域DR2、第二层叠区域SR2和第三隔离区域DR3可沿着第一方向D1依次布置。第一层叠区域SR1可设置在第一隔离区域DR1和第二隔离区域DR2之间，第二层叠区域SR2可设置在第二隔离区域DR2和第三隔离区域DR3之间。
基板100可以是单晶半导体基板。例如，基板100可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
源极结构SL可设置在第一层叠区域SR1和第二层叠区域SR2以及第二隔离区域DR2上。源极结构SL可包括导电材料。在示例中，源极结构SL可包括多晶硅。
尽管图中未示出，外围电路结构和连接结构可设置在源极结构SL和基板100之间。外围电路结构可包括NMOS晶体管、PMOS晶体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可用作构成行解码器、列解码器、页缓冲器电路和输入/输出电路的元件。连接结构可包括接触插塞和线。
在示例中，如图中所示，源极结构SL可包括第一至第三源极层SL1、SL2和SL3。在另一示例中，与图中所示不同，源极结构SL可被配置成单层。以下，尽管作为示例描述了源极结构SL包括第一至第三源极层SL1、SL2和SL3的情况，但源极结构SL的结构可不限于此。
第一源极层SL1可具有沿着由第一方向D1和第二方向D2限定的平面扩展的板的形状。
第二源极层SL2可设置在第一源极层SL1上。第二源极层SL2可具有沿着由第一方向D1和第二方向D2限定的平面扩展的板的形状。各个第二源极层SL2可设置在第一层叠区域SR1或第二层叠区域SR2上。
第三源极层SL3可分别设置在第二源极层SL2上。第三源极层SL3可具有沿着由第一方向D1和第二方向D2限定的平面扩展的板的形状。
第一狭缝结构SS1可设置在第一隔离区域DR1上，第二狭缝结构SS2可设置在第二隔离区域DR2上，第三狭缝结构SS3可设置在第三隔离区域DR3上。第一至第三狭缝结构SS1、SS2和SS3可在第二方向D2和第三方向D3上延伸。第一至第三狭缝结构SS1、SS2和SS3可与源极结构SL接触。第二源极层SL2和第三源极层SL3可设置在第一狭缝结构SS1和第二狭缝结构SS2之间。第二源极层SL2和第三源极层SL3可设置在第二狭缝结构SS2和第三狭缝结构SS3之间。
第一至第三狭缝结构SS1、SS2和SS3中的至少一个可包括绝缘材料。在示例中，绝缘材料可包括氧化硅。第一至第三狭缝结构SS1、SS2和SS3中的至少一个可包括公共源极线和源极绝缘层。源极绝缘层可在第一方向D1上彼此间隔开并且其间插置有公共源极线。源极绝缘层可将公共源极线与导电图案CP(将稍后描述)电隔离。公共源极线可与第一源极层SL1和第二源极层SL2接触。公共源极线可包括导电材料。在示例中，公共源极线可包括钨和掺杂多晶硅中的至少一种。在示例中，源极绝缘层可包括氧化硅。
第一层叠结构SST1可设置在第一层叠区域SR1上，并且第二层叠结构SST2可设置在第二层叠区域SR2上。第一层叠结构SST1可设置在第一狭缝结构SS1和第二狭缝结构SS2之间，并且第二层叠结构SST2可设置在第二狭缝结构SS2和第三狭缝结构SS3之间。第一层叠结构SST1和第二层叠结构SST2可通过第二狭缝结构SS2在第一方向D1上彼此间隔开。换言之，第一层叠结构SST1和第二层叠结构SST2可通过第二狭缝结构SS2彼此隔离。第一狭缝结构SS1和第二狭缝结构SS2可在第一方向D1上彼此间隔开并且其间插置有第一层叠结构SST1。第二狭缝结构SS2和第三狭缝结构SS3可在第一方向D1上彼此间隔开并且其间插置有第二层叠结构SST2。
第一至第三狭缝结构SS1、SS2和SS3以及第一层叠结构SST1和第二层叠结构SST2可构成一个存储块MB。可以存储块MB为单位执行半导体存储器装置的擦除操作。
第一层叠结构SST1和第二层叠结构SST2中的每一个可包括第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5以及导电图案CP。
在第一层叠结构SST1和第二层叠结构SST2中的每一个中，第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5可沿着第三方向D3依次布置以彼此间隔开。在第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5当中，第一绝缘图案IP1可从第一层叠结构SST1或第二层叠结构SST2的最下部到中间部分沿着第三方向D3布置，并且第五绝缘图案IP5可设置在第一层叠结构SST1或第二层叠结构SST2的最上部。第二至第四绝缘图案IP2、IP3和IP4可设置在第一绝缘图案IP1和第五绝缘图案IP5之间。第一绝缘图案IP1可设置在第二绝缘图案IP2下方，第三绝缘图案IP3可设置在第二绝缘图案IP2上方，第四绝缘图案IP4可设置在第三绝缘图案IP3上方。第一绝缘图案IP1可设置在第二绝缘图案IP2和基板100之间或者第二绝缘图案IP2和源极结构SL之间。
导电图案CP可与第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5交替地层叠。
在示例中，第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5可包括氧化硅。导电图案CP可包括栅极导电层。在示例中，栅极导电层可包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种，并且用作连接到存储器单元的字线或连接到选择晶体管的选择线。导电图案CP还可包括围绕栅极导电层的栅极屏障层。在示例中，栅极屏障层可包括氮化钛和氮化钽中的至少一种。
可提供穿透第一层叠结构SST1或第二层叠结构SST2的上部的栅极隔离层DL。栅极隔离层DL可穿透第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5中的一些和导电图案CP中的一些。导电图案CP可包括选择线SP1、SP2、SP3和SP4，并且包括字线。选择线SP1、SP2、SP3和SP4可被栅极隔离层DL穿透。字线可不被栅极隔离层DL穿透。
栅极隔离层DL可设置在第一层叠结构SST1或第二层叠结构SST2中。栅极隔离层DL可在第二方向D2上延伸。
多个栅极隔离层DL可穿透一个层叠结构SST1或SST2的上部。换言之，多个栅极隔离层DL可设置在第一狭缝结构SS1和第二狭缝结构SS2之间或者第二狭缝结构SS2和第三狭缝结构SS3之间。例如，穿透第一层叠结构SST1的栅极隔离层DL可包括第一至第三栅极隔离层DL1、DL2和DL3。第一至第三栅极隔离层DL1、DL2和DL3可被布置为在第一方向D1上彼此间隔开。第一至第三栅极隔离层DL1、DL2和DL3可设置在第一狭缝结构SS1和第二狭缝结构SS2之间。
栅极隔离层DL可穿透沟道结构CST(将稍后描述)的上部。在示例中，栅极隔离层DL可包括氧化硅。
栅极隔离层DL的最下部DL_L可与第二绝缘图案IP2接触。栅极隔离层DL的最下部DL_L可位于第二绝缘图案IP2中。栅极隔离层DL的最下部DL_L的水平可低于第二绝缘图案IP2的上表面IP2_T的水平，并且高于第二绝缘图案IP2的下表面IP2_B的水平。栅极隔离层DL的最下部DL_L可位于第二绝缘图案IP2的上表面IP2_T和下表面IP2_B之间。第二绝缘图案IP2可围绕栅极隔离层DL的最下部DL_L。
栅极隔离层DL的最下部DL_L的水平可高于第一狭缝结构SS1的下表面SS1_B的水平，并且高于第二狭缝结构SS2的下表面SS2_B的水平。
栅极隔离层DL可将第三绝缘图案IP3在第一方向D1上彼此隔离，将第四绝缘图案IP4在第一方向D1上彼此隔离，并且将第五绝缘图案IP5在第一方向D1上彼此隔离。第三绝缘图案IP3可在第一方向D1上彼此间隔开并且其间插置有栅极隔离层DL。第四绝缘图案IP4可在第一方向D1上彼此间隔开并且其间插置有栅极隔离层DL。第五绝缘图案IP5可在第一方向D1上彼此间隔开并且其间插置有栅极隔离层DL。
第一绝缘图案IP1可与栅极隔离层DL间隔开。第二绝缘图案IP2至第五绝缘图案IP5可与栅极隔离层DL接触。
导电图案CP中的一些可在第一方向D1上通过栅极隔离层DL彼此隔离。在第一方向D1上通过栅极隔离层DL彼此隔离的导电图案CP可被定义为第一至第四选择线SP1、SP2、SP3和SP4。
第一选择线SP1可设置在第一狭缝结构SS1和第一栅极隔离层DL1之间，第二选择线SP2可设置在第一栅极隔离层DL1和第二栅极隔离层DL2之间，第三选择线SP3可设置在第二栅极隔离层DL2和第三栅极隔离层DL3之间，第四选择线SP4可设置在第三栅极隔离层DL3和第二狭缝结构SS2之间。
第一选择线SP1和第二选择线SP2可通过第一栅极隔离层DL1彼此电隔离，第二选择线SP2和第三选择线SP3可通过第二栅极隔离层DL2彼此电隔离，第三选择线SP3和第四选择线SP4可通过第三栅极隔离层DL3彼此电隔离。
第一绝缘图案IP1在第三方向D3上的长度可被定义为第一长度L1，第二绝缘图案IP2在第三方向D3上的长度可被定义为第二长度L2，第三绝缘图案IP3在第三方向D3上的长度可被定义为第三长度L3，第四绝缘图案IP4在第三方向D3上的长度可被定义为第四长度L4，第五绝缘图案IP5在第三方向D3上的长度可被定义为第五长度L5。
第二至第四长度L2、L3和L4可分别大于第一长度L1。第二至第四长度L2、L3和L4可相同。第五长度L5可分别大于第二至第四长度L2、L3和L4。
第二绝缘图案IP2可具有比第一绝缘图案IP1厚的厚度。第二至第四长度L2、L3和L4可具有相同的厚度。第五绝缘图案IP5可具有比第二绝缘图案IP2厚的厚度。
可提供穿透第一层叠结构SST1或第二层叠结构SST2的沟道结构CST。沟道结构CST可穿透第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5以及导电图案CP。沟道结构CST可具有圆形柱形状。沟道结构CST可穿透第二源极层SL2和第三源极层SL3。沟道结构CS可在第三方向D3上延伸。各个沟道结构CST的最下部可位于第一源极层SL1中。
各个沟道结构CST可设置在第一狭缝结构SS1和第一栅极隔离层DL1之间、第一栅极隔离层DL1和第二栅极隔离层DL2之间、第二栅极隔离层DL2和第三栅极隔离层DL3之间、或者第三栅极隔离层DL3和第二狭缝结构SS2之间。
各个沟道结构CST可包括填充层FL、在填充层FL上的导电焊盘PA、围绕填充层FL和导电焊盘PA的沟道层CL以及围绕沟道层CL的存储器层ML。填充层FL和沟道层CL可穿透第二源极层SL2。第二源极层SL2可穿透存储器层ML并且与沟道层CL的侧壁接触。沟道层CL和公共源极线可通过第二源极层SL2彼此电连接。
在示例中，填充层FL可包括氧化硅。在示例中，沟道层CL可包括掺杂多晶硅或未掺杂多晶硅。存储器层ML可包括与沟道层CL接触的隧道层、围绕隧道层的存储层以及围绕存储层的阻挡层。隧道层可包括电荷可隧穿的氧化物。存储层可包括可捕获电荷的材料。阻挡层可包括能够阻挡电荷的移动的材料。在示例中，导电焊盘PA可包括掺杂多晶硅。
如图中所示，在这些实施方式中，沟道层CL可具有圆柱的形状。与图中所示不同，在除了这些实施方式之外的实施方式中，沟道层CL可具有圆形柱的形状。填充层FL可不设置在沟道层CL中。
尽管图中未示出，在第一方向D1上延伸的位线可设置在第一层叠结构SST1和第二层叠结构SST2上。位线可电连接到沟道结构CST。
根据上述结构，一个存储块MB可包括多个狭缝结构SS1、SS2和SS3以及多个层叠结构SST1和SST2。一个层叠结构SST1或SST2可包括多个栅极隔离层DL。另外，位于相同水平处的选择线SP1、SP2、SP3和SP4可通过栅极隔离层DL彼此隔离。
另外，第二至第四绝缘图案IP2、IP3和IP4可具有比第一绝缘图案IP1厚的厚度。因此，尽管由于工艺限制，栅极隔离层DL被形成至不均匀的深度，但是栅极隔离层DL的最下部可位于第二绝缘图案IP2中。因此，可防止字线由于栅极隔离层DL而损坏，或者可防止选择线SP1、SP2、SP3和SP4彼此不隔离。
图2A是根据本公开的第二实施方式的半导体存储器装置的截面图。图2B是图2A所示的区域C的放大图。
除了下面描述的部分之外，根据这些实施方式的半导体存储器装置可与图1A至图1C所示的半导体存储器装置相似。
参照图2A和图2B，根据这些实施方式的半导体存储器装置的第一层叠结构SST1和第二层叠结构SST2中的每一个可包括第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5。
第一绝缘图案IP1在垂直方向(即，第三方向D3)上的长度可被定义为第六长度L6，第二绝缘图案IP2在垂直方向上的长度可被定义为第七长度L7，第三绝缘图案IP3在垂直方向上的长度可被定义为第八长度L8，第四绝缘图案IP4在垂直方向上的长度可被定义为第九长度L9，第五绝缘图案IP5在垂直方向上的长度可被定义为第十长度L10。
第七长度L7可大于第六长度L6。第七长度L7可分别大于第八长度L8和第九长度L9。第六长度L6、第八长度L8和第九长度L9可相同。第十长度L10可大于第七长度L7。
第二绝缘图案IP2可具有比第三绝缘图案IP3和第四绝缘图案IP4厚的厚度。第三绝缘图案IP3和第四绝缘图案IP4可具有等于第一绝缘图案IP的厚度。
根据上述结构，第二绝缘图案IP2可具有比第一绝缘图案IP1以及第三绝缘图案IP3和第四绝缘图案IP4厚的厚度。第五绝缘图案IP5的厚度可大于第二绝缘图案IP2。因此，尽管由于工艺限制，栅极隔离层DL被形成至不均匀的深度，但是栅极隔离层DL的最下部可位于第二绝缘图案IP2中。此外，第二绝缘图案IP2的厚度选择性地增加，以使得层叠结构SST1和SST2的高度的增加可最小化。
图3A至图3E是示出根据本公开的第一实施方式的半导体存储器装置的制造方法的截面图。
为了描述方便，与参照图1A至图1C描述的组件相同的组件由相同的标号指代，并且将省略重复描述。
下述制造方法仅是图1A至图1C所示的半导体存储器装置的制造方法的一个实施方式，图1A至图1C所示的半导体存储器装置的制造方法可不限于下述。
参照图3A，可在基板100上形成源极结构SL。源极结构SL可包括第一源极层SL1、源极牺牲层SFL和第三源极层SL3。
可在基板100上形成第一源极层SL1，可在第一源极层SL1上形成源极牺牲层SFL，并且可在源极牺牲层SFL上形成第三源极层SL3。在示例中，源极牺牲层SFL可包括多晶硅层和氧化硅层。
随后，可在源极结构SL上形成层叠结构SST。可通过交替地层叠第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5以及牺牲图案FP来形成层叠结构SST。第二绝缘图案IP2可具有比第一绝缘图案IP1厚的厚度。第三绝缘图案IP3和第四绝缘图案IP4可分别具有比第二绝缘图案IP2厚的厚度。第五绝缘图案IP5可具有分别比第二至第四绝缘图案IP2、IP3和IP4厚的厚度。在示例中，牺牲图案FP可包括氮化硅。
可形成穿透第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5、牺牲图案FP、源极牺牲层SFL和第三源极层SL3的沟道结构CST。形成沟道结构CST的工艺可包括形成穿透第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5、牺牲图案FP、源极牺牲层SFL和第三源极层SL3的孔的工艺以及利用存储器层ML、沟道层CL、填充层FL和导电焊盘PA依次填充孔的工艺。
参照图3B，可形成在第二方向D2上延伸的第一沟槽TR1和第二沟槽TR2。第一沟槽TR1可形成在第一隔离区域DR1上，第二沟槽TR2可形成在第二隔离区域DR2上。
第一沟槽TR1和第二沟槽TR2可穿透层叠结构SST。层叠结构SST可被第一沟槽TR1和第二沟槽TR2隔离为第一层叠结构SST1和第二层叠结构SST2。第一层叠结构SST1可设置在第一沟槽TR1和第二沟槽TR2之间。第一沟槽TR1和第二沟槽TR2可穿透第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5以及牺牲图案FP。
源极结构SL可通过第一沟槽TR1和第二沟槽TR2暴露。可通过第一沟槽TR1和第二沟槽TR2利用第二源极层SL2替换源极牺牲层SFL。例如，在通过去除源极牺牲层SFL并蚀刻存储器层ML而暴露沟道层CL之后，可形成第二源极层SL2。第二源极层SL2可穿透存储器层ML并与沟道层CL接触。
可去除通过第一沟槽TR1和第二沟槽TR2暴露的牺牲图案FP。可通过第一沟槽TR1和第二沟槽TR2将蚀刻剂引入到层叠结构SST1和SST2中，并且可去除牺牲图案FP。当牺牲图案FP被去除时，可在第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5之间形成空白空间AS。由于在形成栅极隔离层DL之前去除牺牲图案FP，所以空白空间AS可形成直至层叠结构SST1和SST2的内部。
参照图3C，可利用导电图案CP填充第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5之间的空白空间AS。可通过第一沟槽TR1和第二沟槽TR2来利用导电图案CP替换第一至第五绝缘图案IP1、IP2、IP3、IP4和IP5之间的牺牲图案FP。随后，可在第一沟槽TR1中形成第一狭缝结构SS1，并且可在第二沟槽TR2中形成第二狭缝结构SS2。
参照图3D，可形成穿透第一层叠结构SST1和第二层叠结构SST2的上部的多个第三沟槽TR3。多个第三沟槽TR3可形成在第一沟槽TR1和第二沟槽TR2之间。多个第三沟槽TR3可形成在第一狭缝结构SS1和第二狭缝结构SS2之间。
第三沟槽TR3可在第二方向D2上延伸。第三沟槽TR3可穿透一些导电图案CP、第三绝缘图案IP3、第四绝缘图案IP4和第五绝缘图案IP5。第三至第五绝缘图案IP3、IP4和IP5中的每一个可被第三沟槽TR3隔离为多个绝缘图案。第二至第五绝缘图案IP2、IP3、IP4和IP5之间的各个导电图案CP可被第三沟槽隔离为多个绝缘图案。
第三沟槽TR3可穿透一些沟道结构CST的上部。第三沟槽TR3的底表面可位于第二绝缘图案IP2中。第三沟槽TR3的底表面可具有比第一沟槽TR1的底表面TR1_B和第二沟槽TR2的底表面TR2_B高的水平。
形成第三沟槽TR3的工艺可包括在第一层叠结构SST1和第二层叠结构SST2上形成包括开口的掩模图案MP的工艺以及通过开口对第一层叠结构SST1和第二层叠结构SST2进行构图的工艺。在第一层叠结构SST1和第二层叠结构SST2被构图之后，可去除剩余掩模图案MP。
参照图3E，可在第三沟槽TR3中形成栅极隔离层DL。位于相同水平处的选择线SP1、SP2、SP3和SP4可通过栅极隔离层DL彼此隔离。栅极隔离层DL的最下部DL_L可位于第二绝缘图案IP2中。
根据上述制造方法，在一个层叠结构SST1或SST2中形成多个栅极隔离层DL。因此，在相邻的栅极隔离层DL之间存在隔离的区域IR。当在利用导电图案CP替换牺牲图案FP之前形成栅极隔离层DL时，栅极隔离层DL之间的牺牲图案FP被隔离。通过第一沟槽TR1和第二沟槽TR2引入的蚀刻剂无法到达隔离的牺牲图案FP，并且无法利用导电图案CP替换隔离的牺牲图案FP。因此，无法在栅极隔离层DL之间形成选择线SP1、SP2、SP3和SP4。另一方面，根据本公开的这些实施方式，在利用导电图案CP替换牺牲图案FP之后形成栅极隔离层DL，从而解决该问题。
此外，由于在利用导电图案CP替换牺牲图案FP之后形成栅极隔离层DL，所以通过重复地蚀刻导电图案CP和第二至第五绝缘图案IP2、IP3、IP4和IP5来形成第三沟槽TR3。然而，包括钨等的导电图案CP与包括氧化物等的第二至第五绝缘图案IP2、IP3、IP4和IP5之间的蚀刻选择性较小，因此难以控制第三沟槽TR3的深度。因此，根据本公开的这些实施方式，位于蚀刻停止水平处的第二绝缘图案IP2的厚度增加。因此，特定绝缘图案的厚度增加，从而可在不改变任何工艺条件的情况下确保蚀刻余量。此外，可防止第三沟槽TR3形成至足够的深度，或者可防止第三沟槽TR3下方的导电图案随着第三沟槽TR3穿透第二绝缘图案IP2而损坏。
图4是示出根据本公开的实施方式的存储器系统的配置的框图。
参照图4，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括参照图1A至图1C或图2A和图2B描述的结构。存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。
存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC电路1114检测并纠正包括在从存储器装置1120读取的数据中的错误，存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1100可通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议当中的一种来与外部(例如，主机)通信。
图5是示出根据本公开的实施方式的计算系统的配置的框图。
参照图5，根据本公开的实施方式的计算系统1200可包括CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210，它们电连接到系统总线1260。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1200可如参照图4所述利用存储器装置1212和存储控制器1211来配置。
在根据本公开的半导体存储器装置中，围绕栅极隔离层的最下部的绝缘图案在垂直方向上的长度可相对大。因此，半导体存储器装置的操作可靠性可改进。
尽管参照其各种实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述实施方式，而是应该不仅由所附权利要求，而且还由其等同物确定。
在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅是方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的实施方式。尽管这里使用了特定术语，但那些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2019年12月9日提交的韩国专利申请号10-2019-0162380的优先权，其完整公开通过引用并入本文。

Claims (19)

1.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成交替地层叠在源极结构上的多个牺牲图案和多个绝缘图案；
形成穿透所述牺牲图案和所述绝缘图案的多个沟道结构；
形成穿透所述牺牲图案和所述绝缘图案的第一沟槽和第二沟槽；
通过所述第一沟槽和所述第二沟槽来利用多个导电图案替换所述牺牲图案，所述导电图案包括多条字线和多条选择线；以及
形成穿透多个所述导电图案中的一些和多个所述绝缘图案中的一些并位于所述第一沟槽和所述第二沟槽之间的多个栅极隔离层，所述栅极隔离层不穿透所述字线，
其中，多个所述绝缘图案包括第二绝缘图案以及在所述第二绝缘图案与所述源极结构之间的多个第一绝缘图案，
其中，所述栅极隔离层的最下部位于所述第二绝缘图案中，
其中，所述第二绝缘图案的厚度比所述第一绝缘图案的厚度厚，
其中，所述栅极隔离层穿透所述沟道结构中的一些沟道结构的上部。
2.根据权利要求1所述的方法，其中，多个所述栅极隔离层包括第一栅极隔离层和第二栅极隔离层。
3.根据权利要求1所述的方法，其中，多个所述绝缘图案还包括被所述栅极隔离层穿透的第三绝缘图案，
其中，所述第三绝缘图案的厚度等于所述第二绝缘图案的厚度。
4.根据权利要求1所述的方法，其中，多个所述绝缘图案还包括被所述栅极隔离层穿透的第三绝缘图案，
其中，所述第二绝缘图案的厚度比所述第三绝缘图案的厚度厚。
5.根据权利要求4所述的方法，其中，所述第三绝缘图案的厚度分别与多个所述第一绝缘图案的厚度相同。
6.根据权利要求1所述的方法，该方法还包括以下步骤：
在所述第一沟槽中形成第一狭缝结构；以及
在所述第二沟槽中形成第二狭缝结构，
其中，所述第一狭缝结构和所述第二狭缝结构中的至少一个包括公共源极线。
7.根据权利要求6所述的方法，其中，所述第一狭缝结构和所述第二狭缝结构连接到所述源极结构。
8.根据权利要求1所述的方法，其中，所述栅极隔离层的最下部位于所述第二绝缘图案的上表面和下表面之间。
9.根据权利要求1所述的方法，其中，多个所述沟道结构中的至少一个位于彼此相邻的多个所述栅极隔离层之间。
10.根据权利要求1所述的方法，其中，所述栅极隔离层的最下部的水平比所述第一沟槽和所述第二沟槽的底表面的水平高。
11.根据权利要求1所述的方法，其中，多个所述绝缘图案还包括多个所述绝缘图案当中的位于最上部的第五绝缘图案，
其中，所述第五绝缘图案的厚度比所述第二绝缘图案的厚度厚。
12.一种半导体存储器装置，该半导体存储器装置包括：
层叠结构，该层叠结构包括交替地层叠的多个导电图案和多个绝缘图案，所述导电图案包括多条字线和多条选择线；
彼此间隔开的第一狭缝结构和第二狭缝结构，并且所述层叠结构插置在所述第一狭缝结构和所述第二狭缝结构之间；
第一栅极隔离层，该第一栅极隔离层穿透所述层叠结构的一部分，该第一栅极隔离层设置在所述第一狭缝结构和所述第二狭缝结构之间，并且所述第一栅极隔离层不穿透所述字线；
第二栅极隔离层，该第二栅极隔离层穿透所述层叠结构的一部分，该第二栅极隔离层设置在所述第一狭缝结构和所述第二狭缝结构之间，并且所述第二栅极隔离层不穿透所述字线；以及
第一沟道结构，所述第一沟道结构穿透所述层叠结构，所述第一沟道结构设置在所述第一栅极隔离层和所述第二栅极隔离层之间，
其中，多个所述绝缘图案包括第二绝缘图案和多个第一绝缘图案，该第二绝缘图案与所述第一栅极隔离层和所述第二栅极隔离层的最下部接触，多个所述第一绝缘图案与所述第一栅极隔离层和所述第二栅极隔离层间隔开，
其中，所述第二绝缘图案的厚度比所述第一绝缘图案的厚度厚，
其中，所述栅极隔离层穿透所述沟道结构中的一些沟道结构的上部。
13.根据权利要求12所述的半导体存储器装置，其中，所述第一栅极隔离层和所述第二栅极隔离层的最下部在比所述第一狭缝结构和所述第二狭缝结构的下表面的水平高的水平处。
14.根据权利要求12所述的半导体存储器装置，
其中，所述第一狭缝结构和所述第二狭缝结构穿透所述字线和所述选择线，并且
所述第一栅极隔离层和所述第二栅极隔离层穿透所述选择线。
15.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
设置在所述第一狭缝结构和所述第一栅极隔离层之间的第二沟道结构；以及
设置在所述第二狭缝结构和所述第二栅极隔离层之间的第三沟道结构。
16.根据权利要求14所述的半导体存储器装置，其中，多条所述选择线包括第一选择线、第二选择线和第三选择线，
其中，所述第一选择线和所述第二选择线通过所述第一栅极隔离层彼此电隔离，并且
所述第二选择线和所述第三选择线通过所述第二栅极隔离层彼此电隔离。
17.根据权利要求16所述的半导体存储器装置，其中，所述第一选择线、所述第二选择线和所述第三选择线位于相同的水平处。
18.根据权利要求12所述的半导体存储器装置，其中，多个所述绝缘图案还包括被所述第一栅极隔离层和所述第二栅极隔离层穿透的第三绝缘图案，
其中，所述第三绝缘图案的厚度等于所述第二绝缘图案的厚度。
19.根据权利要求12所述的半导体存储器装置，其中，多个所述绝缘图案还包括被所述第一栅极隔离层和所述第二栅极隔离层穿透的第三绝缘图案，
其中，所述第二绝缘图案的厚度比所述第三绝缘图案的厚度厚。
CN202010645608.5A 2019-12-09 2020-07-07 半导体存储器装置以及该半导体存储器装置的制造方法 Active CN113035881B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0162380 2019-12-09
KR1020190162380A KR20210072276A (ko) 2019-12-09 2019-12-09 반도체 메모리 장치 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
CN113035881A CN113035881A (zh) 2021-06-25
CN113035881B true CN113035881B (zh) 2024-05-28

Family

ID=76210659

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010645608.5A Active CN113035881B (zh) 2019-12-09 2020-07-07 半导体存储器装置以及该半导体存储器装置的制造方法

Country Status (3)

Country Link
US (1) US20210175242A1 (zh)
KR (1) KR20210072276A (zh)
CN (1) CN113035881B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210155663A (ko) 2020-06-16 2021-12-23 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11631740B2 (en) * 2020-11-13 2023-04-18 Micron Technology, Inc. Memory array and method used in forming a memory array comprising strings of memory cells
WO2024063830A1 (en) * 2022-09-23 2024-03-28 Sandisk Technologies Llc Three-dimensional memory device with source line isolation and method of making the same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110099882A (ko) * 2010-03-03 2011-09-09 삼성전자주식회사 3차원 반도체 기억 소자 및 그 형성 방법
KR20110128717A (ko) * 2010-05-24 2011-11-30 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
CN103247632A (zh) * 2012-02-09 2013-08-14 爱思开海力士有限公司 半导体器件及其制造方法
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
CN105374824A (zh) * 2014-08-14 2016-03-02 三星电子株式会社 半导体器件
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
CN106856198A (zh) * 2015-12-08 2017-06-16 爱思开海力士有限公司 半导体器件的制造方法
WO2019018050A1 (en) * 2017-07-18 2019-01-24 Sandisk Technologies Llc THREE-DIMENSIONAL MEMORY DEVICE WITH SELF-ALIGNED DRAIN SELECTION GRID ELECTRODES AND METHOD FOR MANUFACTURING THE SAME
KR20190014616A (ko) * 2017-08-02 2019-02-13 삼성전자주식회사 3차원 반도체 소자
CN110088903A (zh) * 2017-08-31 2019-08-02 长江存储科技有限责任公司 三维存储器件及其制作方法
CN110473878A (zh) * 2018-05-10 2019-11-19 爱思开海力士有限公司 半导体器件以及半导体器件的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102101841B1 (ko) * 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자
KR102179168B1 (ko) * 2014-06-11 2020-11-16 삼성전자주식회사 수직 채널 셀을 갖는 비휘발성 메모리 소자
JP6478316B2 (ja) * 2014-11-10 2019-03-06 ローム株式会社 トレンチゲート構造を備えた半導体装置およびその製造方法
US9837430B2 (en) * 2015-09-09 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102609348B1 (ko) * 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210098141A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110099882A (ko) * 2010-03-03 2011-09-09 삼성전자주식회사 3차원 반도체 기억 소자 및 그 형성 방법
KR20110128717A (ko) * 2010-05-24 2011-11-30 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
CN103247632A (zh) * 2012-02-09 2013-08-14 爱思开海力士有限公司 半导体器件及其制造方法
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
CN105374824A (zh) * 2014-08-14 2016-03-02 三星电子株式会社 半导体器件
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
CN106856198A (zh) * 2015-12-08 2017-06-16 爱思开海力士有限公司 半导体器件的制造方法
WO2019018050A1 (en) * 2017-07-18 2019-01-24 Sandisk Technologies Llc THREE-DIMENSIONAL MEMORY DEVICE WITH SELF-ALIGNED DRAIN SELECTION GRID ELECTRODES AND METHOD FOR MANUFACTURING THE SAME
KR20190014616A (ko) * 2017-08-02 2019-02-13 삼성전자주식회사 3차원 반도체 소자
CN110088903A (zh) * 2017-08-31 2019-08-02 长江存储科技有限责任公司 三维存储器件及其制作方法
CN110473878A (zh) * 2018-05-10 2019-11-19 爱思开海力士有限公司 半导体器件以及半导体器件的制造方法

Also Published As

Publication number Publication date
KR20210072276A (ko) 2021-06-17
US20210175242A1 (en) 2021-06-10
CN113035881A (zh) 2021-06-25

Similar Documents

Publication Publication Date Title
US10566343B2 (en) Semiconductor memory device including 3-dimensional structure and method for manufacturing the same
US10283514B2 (en) Semiconductor device and method of manufacturing the same
US10424590B2 (en) Memory device and manufacturing method thereof
US9842855B2 (en) Manufacturing method of memory device
CN112436014B (zh) 半导体装置及其制造方法
CN113035881B (zh) 半导体存储器装置以及该半导体存储器装置的制造方法
CN109326598B (zh) 半导体器件及其制造方法
CN111613621A (zh) 半导体存储器装置
CN112928120B (zh) 半导体存储器装置及其制造方法
US11302626B2 (en) Semiconductor memory device having capacitor spaced apart from a gate stack structure
KR20150035224A (ko) 반도체 장치 및 그 제조 방법
CN112652629B (zh) 半导体存储器装置及其制造方法
CN113206102A (zh) 半导体存储器装置及其制造方法
US20240008272A1 (en) Semiconductor device and method for fabricating the same
US20210242231A1 (en) Semiconductor memory device and manufacturing method thereof
CN112310102B (zh) 半导体存储器装置
CN111211132B (zh) 半导体装置及其制造方法
CN112864160A (zh) 半导体装置及半导体装置的制造方法
US11785771B2 (en) Semiconductor memory device having cell units and via regions with a different width
CN112310098A (zh) 半导体装置及其制造方法
US20230292500A1 (en) Semiconductor device and method of manufacturing the semiconductor device
CN113206103B (zh) 半导体存储器装置及其制造方法
US11508747B2 (en) Semiconductor memory device
US20240074190A1 (en) Semiconductor device
CN116782646A (zh) 半导体装置及半导体装置的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant