CN110473878A - 半导体器件以及半导体器件的制造方法 - Google Patents

半导体器件以及半导体器件的制造方法 Download PDF

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Abstract

半导体器件以及半导体器件的制造方法。一种半导体器件包括具有阱掺杂剂的阱结构、包括在阱结构上方层叠的第一层叠结构、第二层叠结构和第三层叠结构的栅极层叠结构以及穿透栅极层叠结构的沟道图案。栅极层叠结构的侧壁在其第一层叠结构和第三层叠结构之间的侧壁中形成有凹槽，使得第一层叠结构和第三层叠结构在与层叠方向垂直的方向上比第二层叠结构突出更多。沟道图案沿着阱结构和栅极层叠结构之间的水平空间的表面延伸。半导体器件还包括沿着沟道图案的外壁延伸的存储器图案、形成在栅极层叠结构的侧壁上的间隔物绝缘图案以及形成在间隔物绝缘图案上的掺杂半导体图案。

Description

半导体器件以及半导体器件的制造方法
技术领域
本公开总体上可涉及半导体器件以及半导体器件的制造方法，更具体地，涉及一种三维半导体器件以及该三维半导体器件的制造方法。
背景技术
半导体器件包括能够存储数据的多个存储器单元。为了改进半导体器件的集成度，已开发了用于减小存储器单元所占据的面积的各种技术。为了减小存储器单元所占据的面积，各个存储器单元可被精细地构图。然而，对存储器单元可多么精细地构图存在限制。为了克服该限制，已开发了用于在有限的面积内以三维方式布置存储器单元的各种技术。
发明内容
根据实施方式，一种半导体器件包括：阱结构，其包括阱掺杂剂；以及栅极层叠结构，其包括第一层叠结构、第二层叠结构和第三层叠结构。第一层叠结构、第二层叠结构和第三层叠结构在阱结构上方在第一方向上连续地层叠。栅极层叠结构包括形成在其侧壁中的凹槽，该凹槽被限定在第一层叠结构和第三层叠结构之间，其中，第一层叠结构和第三层叠结构在与第一方向垂直的第二方向上比第二层叠结构更远地突出。该半导体器件还包括穿透栅极层叠结构的沟道图案，该沟道图案沿着阱结构和栅极层叠结构之间的水平空间的表面延伸。该半导体器件还包括沿着沟道图案的外壁延伸的存储器图案、形成在栅极层叠结构的侧壁上的间隔物绝缘图案以及形成在间隔物绝缘图案上的掺杂半导体图案。掺杂半导体图案包括源极掺杂剂并朝着水平空间延伸以接触沟道图案。
根据另一实施方式，一种半导体器件包括穿透阱结构的支撑件。支撑件在第一方向上比阱结构延伸更远。该半导体器件还包括设置在支撑件上的第一层叠结构和第二层叠结构、设置在第一栅极层叠结构和第二栅极层叠结构之间的掺杂半导体图案、穿透第一栅极层叠结构的第一沟道图案、穿透第二栅极层叠结构的第二沟道图案、沿着第一沟道图案的外壁延伸的第一存储器图案以及沿着第二沟道图案的外壁延伸的第二存储器图案。掺杂半导体图案包括在第一方向上延伸的垂直部分以及从垂直部分的两侧朝着第一栅极层叠结构的侧壁和第二栅极层叠结构的侧壁突出的水平突出部分。第一沟道图案沿着第一栅极层叠结构的底表面延伸以与掺杂半导体图案接触，该第一沟道图案沿着支撑件的侧壁以及阱结构的上表面的在第一栅极层叠结构下方的部分延伸。第二沟道图案沿着第二栅极层叠结构的底表面延伸以与掺杂半导体图案接触，该第二沟道图案沿着支撑件的侧壁以及阱结构的上表面的在第二栅极层叠结构下方的部分延伸。
根据实施方式，一种制造半导体器件的方法包括以下步骤：形成阱结构；形成穿透阱结构的支撑件，支撑件从阱结构在上方向上延伸；在支撑件上形成第一层叠结构；在第一层叠结构上形成第二层叠结构，该第二层叠结构被蚀刻停止图案穿透；在第二层叠结构上形成延伸以覆盖蚀刻停止图案的第三层叠结构；形成穿透第三层叠结构和蚀刻停止图案的狭缝，该狭缝延伸到第一层叠结构的内部；去除留在狭缝的两侧的蚀刻停止图案，使得在第三层叠结构和第一层叠结构之间限定底切区域，并且第二层叠结构的侧壁暴露；以及通过狭缝和底切区域利用导电图案取代第一至第三层叠结构中的每一个的牺牲层。
附图说明
本文中参照附图描述示例实施方式。附图表示有限数量的可能实施方式。因此，所提供的附图和描述不应被解释为排除与所呈现的权利要求一致的其它可能实施方式。所呈现的实施方式被描述以将本教导传达给本领域技术人员。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。贯穿附图，相似的标号表示相似的元件。
图1示出例示根据本公开的第一实施方式的半导体器件的立体图。
图2A示出例示沟道图案中的电流流动的立体图。
图2B示出例示图2A所示的覆盖图案的放大截面图。
图3示出例示根据本公开的第一实施方式的半导体器件的布局的平面图。
图4示出沿着图3所示的线X-X’截取的半导体器件的截面图。
图5A至图5D、图6A至图6D、图7A至图7G、图8A至图8E、图9A和图9B示出例示根据本公开的第一实施方式的半导体器件的制造方法的截面图。
图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B和图15A至15C示出例示根据本公开的第二实施方式的半导体器件的制造方法的示图。
图16示出例示根据本公开的第二实施方式的半导体器件的截面图。
图17示出例示根据本公开的实施方式的存储器系统的配置的框图。
图18示出例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本公开的技术精神可按照各种方式改变，并且可通过具有各个方面的实施方式来实现。通过有限数量的可能实施方式来描述本公开，以使得本领域技术人员可理解和实践本教导。
尽管本文中使用术语“第一”和/或“第二”来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一元件，术语并非意在暗示元件的数量或次序。例如，在不脱离本公开的教导的情况下，第一元件和第二元件可分别被称为第二元件和第一元件。
当一个元件被称为“联接”或“连接”到另一元件时，这一个元件可直接联接或连接到另一元件，或者在“联接”或“连接”的元件之间可存在中间元件。相反，当元件被称为“直接联接”或“直接连接”到另一元件时，在“直接联接”或“直接连接”的元件之间不存在中间元件。说明元件之间的关系的其它表达，例如“在...之间”、“直接在...之间”、“与...相邻”或“与...直接相邻”应该以相似的方式解释。
本文所使用的术语是为了描述特定实施方式，而非旨在对那些实施方式进行限制。在本公开中，除非上下文另外清楚地指示，否则单数形式旨在也包括复数形式。将进一步理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定所述特征、数字、步骤、操作、元件、组件和/或其组合的存在，但不排除一个或更多个附加特征、数字、步骤、操作、元件、组件和/或其组合的存在或添加。
在附图中，为了清晰，层和区域的尺寸和相对尺寸可能被夸大。附图未按比例绘制。在本公开的描述中，根据本公开的许多显而易见的配置从详细描述中省略，但未从本教导中排除。
所呈现的实施方式涉及一种半导体器件以及该半导体器件的制造方法，其可改进半导体器件的存储器单元的集成度，增强半导体器件的操作可靠性，并且有助于半导体器件的制造工艺的稳定。
图1示出例示根据本公开的第一实施方式的半导体器件100的立体图。为了描述方便，并非例示所有组件。
参照图1，半导体器件100可包括：阱结构WE，其包含阱掺杂剂；栅极层叠结构GST1和GST2，其在第一方向I上与阱结构WE间隔开；间隔物绝缘图案IS，其设置在栅极层叠结构GST1和GST2的侧壁上；源极接触结构SCL，其形成在相邻的间隔物绝缘图案IS之间；阱接触结构WCL，其在源极接触结构SCL下方对准并连接到阱结构WE；阱-源极间绝缘层SWI，其在阱接触结构WCL与源极接触结构SCL之间绝缘；沟道图案CH1和CH2，其电连接到源极接触结构SCL和阱结构WE；以及存储器图案ML1和ML2，其分别围绕沟道图案CH1和CH2的外壁。
阱结构WE可包括包含阱掺杂剂的掺杂半导体层。阱掺杂剂可以是p型掺杂剂。阱掺杂剂可在阱结构WE中在变得远离栅极层叠结构GST1和GST2时以高浓度分散。例如，阱结构WE可按照这样的结构形成：包含第一浓度的阱掺杂剂的第一掺杂半导体层D1A和包含第二浓度的阱掺杂剂的第二掺杂半导体层D1B层叠。第一浓度高于第二浓度。第一掺杂半导体层D1A和第二掺杂半导体层D1B中的每一个可以是掺杂硅层。尽管图中未示出，包括驱动电路的基板可被设置在阱结构WE下方。阱结构WE可被设置为与驱动电路交叠。
阱结构WE可由缓冲层BU覆盖。可形成缓冲层BU以防止阱掺杂剂从阱结构WE朝着栅极层叠结构GST1和GST2扩散。缓冲层BU可包括氧化物层。
栅极层叠结构GST1和GST2被设置在阱结构上方，使得栅极层叠结构GST1和GST2与阱结构WE间隔开。栅极层叠结构GST1和GST2与阱结构WE之间的空间被定义为水平空间HSP。水平空间HSP的间隙由图2A和图3所示的支撑件IP维持。支撑件IP穿透阱结构WE并朝着栅极层叠结构GST1和GST2比阱结构WE突出更多。支撑件IP的结构和布局在下面参照图2A和图3更详细地描述。
栅极层叠结构GST1和GST2被设置在阱结构WE上方以在第二方向II上彼此间隔开。第二方向II可以是与第一方向I垂直交叉的方向。尽管附图中例示了设置两个栅极层叠结构GST1和GST2的情况，但是三个或更多个栅极层叠结构可沿着第二方向II彼此间隔开。栅极层叠结构GST1和GST2中的每一个包括沿着第一方向I连续层叠的第一层叠结构ST1、第二层叠结构ST2和第三层叠结构ST3。
第一层叠结构ST1可包括至少一对在第一方向I上交替地层叠的第一导电图案CP1和第一层间绝缘层ILD1。例如，第一层叠结构ST1可包括一对第一导电图案CP1和第一层间绝缘层ILD1。第一导电图案CP1设置在第一层叠结构ST1的最下层中。
第二层叠结构ST2可包括至少一个第二导电图案CP2和至少一个第二层间绝缘层ILD2。例如，第二层叠结构ST2可包括多个第二导电图案CP2和多个第二层间绝缘层ILD2。第二导电图案CP2和第二层间绝缘层ILD2在第一方向I上交替地层叠。构成第二层叠结构ST2的层叠的第二导电图案CP2和第二层间绝缘层ILD2的数量可根据半导体器件100的制造工艺中所使用的蚀刻停止图案的厚度随实施方式而变化。
第三层叠结构ST3可包括至少一个第三导电图案CP3和至少一个第三层间绝缘层ILD3。例如，第三层叠结构ST3可包括多个第三导电图案CP3和多个第三层间绝缘层ILD3。第三导电图案CP3和第三层间绝缘层ILD3在第一方向I上交替地层叠。构成第三层叠结构ST3的层叠的第三导电图案CP3和第三层间绝缘层ILD3的数量可根据构成半导体器件100的存储器单元和选择晶体管的层叠数量随实施方式而变化。第三层间绝缘层ILD3当中的最上层设置在第三层叠结构ST3的最上层中。至少第三导电图案CP3当中的最上层可被选择线分离结构DS穿透。
第一导电图案CP1至第三导电图案CP3可由相同的导电材料形成。第一导电图案CP1至第三导电图案CP3可包括掺杂硅层、金属层和金属硅化物层中的至少一个。例如，第一导电图案CP1至第三导电图案CP3可包括具有低电阻的钨。
第一导电图案CP1至第三导电图案CP3用作选通线SSL、WL和DSL。选通线SSL、WL和DSL可包括源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL连接到源极选择晶体管的栅极，字线WL连接到存储器单元的栅极，并且漏极选择线DSL连接到漏极选择晶体管的栅极。
第一导电图案CP1和第二导电图案CP2当中与阱结构WE相邻的最下层中的第一导电图案CP1可用作源极选择线SSL。另选地，第一导电图案CP1和第二导电图案CP2当中从与阱结构WE相邻的最下层在上方向(+I方向)上连续设置的两个或更多个图案中的每一个可用作源极选择线SSL。例如，第二导电图案CP2当中最下层中的图案可用作源极选择线SSL。
第三导电图案CP3当中最远离阱结构WE设置的最上层中的图案可用作漏极选择线DSL。另选地，第三导电图案CP3当中从最上图案在下方向(-I方向)上连续设置的两个或更多个图案中的每一个可用作漏极选择线DSL。例如，第三导电图案CP3当中的最上图案和第三导电图案CP3当中设置在最上图案下方的图案中的每一个可用作漏极选择线DSL。
设置在漏极选择线DSL和源极选择线SSL之间的其它导电图案CP2和CP3用作字线WL。
选择线分离结构DS可沿着第一方向I延伸以穿透用作漏极选择线DSL的第三导电图案CP3。选择线分离结构DS由绝缘材料形成。可控制选择线分离结构DS的深度以不穿透字线WL和源极选择线SSL。
第一层间绝缘层ILD1至第三层间绝缘层ILD3可由诸如氧化物层的绝缘材料形成。
栅极层叠结构GST1和GST2中的每一个的底表面可由保护层PL保护。保护层PL沿着栅极层叠结构GST1和GST2中的每一个的底表面延伸，并且可由氧化物层形成。
栅极层叠结构GST1和GST2可由上绝缘层UI1和UI2覆盖。上绝缘层可包括第一上绝缘层UI1和设置在第一上绝缘层UI1上的第二上绝缘层UI2。第一上绝缘层UI1和第二上绝缘层UI2中的每一个可由诸如氧化物层的绝缘材料形成。
多条位线BL可设置在第二上绝缘层UI2上。用于传送电信号的各条位线BL可在与第一方向I垂直交叉的水平方向上延伸。例如，各条位线BL可沿着第二方向II延伸。位线BL的布局可根据设计而变化。如图2A所示，各条位线BL连接到与之对应的柱状部分PP。柱状部分PP由栅极层叠结构GST1和GST2当中与之对应的栅极层叠结构围绕。柱状部分PP在下面参照图2A来详细描述。位线BL通过第二上绝缘层UI2与源极接触结构SCL电绝缘。
间隔物绝缘图案IS形成在栅极层叠结构GST1和GST2中的每一个的两个侧壁上。间隔物绝缘图案IS在源极接触结构SCL与栅极层叠结构GST1和GST2之间绝缘。间隔物绝缘图案IS可由氧化物层形成。
源极接触结构SCL形成在相邻的栅极层叠结构之间以填充彼此相邻的间隔物绝缘图案IS之间的空间。例如，源极接触结构SCL可设置在彼此相对的第一栅极层叠结构GST1和第二栅极层叠结构GST1之间。源极接触结构SCL由导电材料形成以传送电信号。源极接触结构SCL可包含源极掺杂剂。源极掺杂剂是导电类型不同于阱掺杂剂的掺杂剂，并且例如可以是n型掺杂剂。源极接触结构SCL可朝着阱结构WE比栅极层叠结构GST1和GST2突出更多。源极接触结构SCL在彼此相邻的沟道图案CH1和CH2的端部之间延伸。彼此相邻的沟道图案CH1和CH2的端部与源极接触结构SCL的两个侧壁直接接触。
间隔物绝缘图案IS和源极接触结构SCL穿透第一上绝缘层UI1，并且可朝着第二上绝缘层UI2延伸。
阱接触结构WCL与阱结构WE直接接触并且朝着源极接触结构SCL延伸。阱接触结构WCL具有与沟道图案CH1和CH2中的每一个的一部分接触的侧壁。阱结构WE和沟道图案CH1和CH2通过阱接触结构WCL电连接。阱接触结构WCL可由导电层形成。例如，阱接触结构WCL可由诸如硅层的半导体层形成。阱接触结构WCL可包括从阱结构W扩散的阱掺杂剂。
阱-源极间绝缘层SWI设置在阱接触结构WCL与源极接触结构SCL之间，以在阱接触结构WCL与源极接触结构SCL之间绝缘。阱-源极间绝缘层SWI可由诸如氧化物层的绝缘材料形成。
栅极层叠结构GST1和GST2、选择线分离结构DS、间隔物绝缘图案IS、源极接触结构SCL、阱-源极间绝缘层SWI和阱接触结构WCL中的每一个可沿着水平方向延伸。例如，栅极层叠结构GST1和GST2、选择线分离结构DS、间隔物绝缘图案IS、源极接触结构SCL、阱-源极间绝缘层SWI和阱接触结构WCL中的每一个可在与第二方向II交叉的第三方向III上延伸。第三方向III可与第一方向I垂直交叉。
如图2A所示，沟道图案CH1和CH2和存储器图案ML1和ML2中的每一个可包括第一部分LP1至第三部分LP3。第一部分LP1是沿着与之对应的栅极层叠结构GST1或GST2相邻的水平空间HSP的上表面延伸的部分，第二部分LP2是延伸到与阱结构WE相邻的水平空间HSP的下表面的部分。水平空间HSP可由绝缘图案FI1和FI2填充。对应绝缘图案FI1或FI2设置在第一部分LP1和第二部分LP2之间，并且第一部分LP1和第二部分LP2通过对应绝缘图案FI1或FI2彼此间隔开。第三部分LP3是沿着各个支撑件IP的侧壁延伸的部分。第一部分LP1和第二部分LP2可通过第三部分LP3彼此连接。
如图1所示，沟道图案CH1和CH2中的每一个可包括分散有源极掺杂剂的结JN。在与源极接触结构SCL相邻的沟道图案CH1和CH2中的每一个中限定结JN。
图2A示出例示沟道图案中的电流流动的立体图。
参照图2A，半导体器件100可包括支撑件IP，其支撑图1所示的栅极层叠结构GST1和GST2以维持图1所示的水平空间HSP的间隙。尽管图2A例示了一个支撑件IP，但是多个支撑件IP可维持图1所示的水平空间HSP的间隙。多个支撑件的布置结构的示例稍后参照图3来描述。支撑件IP穿透阱结构WE并且可在第一方向I上延伸以在上方向上比阱结构WE突出更多。图1所示的栅极层叠结构GST1和GST2设置在支撑件IP上。
沟道图案CH1和CH2和存储器图案ML1和ML2中的每一个可包括柱状部分PP以及第一部分LP1至第三部分LP3。
柱状部分PP是穿透图1所示的栅极层叠结构GST1和GST2的部分，并且沿着第一方向I延伸。柱状部分PP的布置结构的示例稍后参照图3来描述。
沟道图案CH1和CH2和存储器图案ML1和ML2中的每一个的第一部分LP1与图1所示的栅极层叠结构GST1和GST2当中与之对应的一个相邻，并且沿着水平方向延伸。沟道图案CH1和CH2和存储器图案ML1和ML2中的每一个的第二部分LP2设置在第一部分LP1下方，并且与阱结构WE相邻设置。对应绝缘图案FI1或FI2设置在彼此相对的第一部分LP1和第二部分LP2之间。第二部分LP2沿着水平方向延伸。沟道图案CH1和CH2和存储器图案ML1和ML2中的每一个的第三部分LP3沿着与之对应的支撑件IP的侧壁延伸，并且连接第一部分LP1和第二部分LP2。
第一部分LP1从柱状部分PP延伸以将柱状部分PP彼此连接。第三部分LP3设置在对应绝缘图案FI1或FI2与支撑件IP之间，并且从第一部分LP1朝着第二部分LP2延伸。
根据上述结构，沟道图案CH1和CH2中的每一个形成为包括第一部分LP1至第三部分LP3的集成图案。各个柱状部分PP可经由位线接触插塞BCT连接到与之对应的位线BL。尽管图2A例示了一条位线BL，但是半导体器件100可包括多条位线，并且位线的布局可不同地设计。位线接触插塞BCT穿透图1所示的上绝缘层UI1和UI2。
包括多个柱状部分PP和第一部分LP1至第三部分LP3的存储器图案ML1和ML2中的每一个可包括隧道绝缘层TI、数据存储层DL和第一阻挡绝缘层BI1。隧道绝缘层TI、数据存储层DL和第一阻挡绝缘层BI1中的每一个被包括在多个柱状部分PP和第一部分LP1至第三部分LP3中。
隧道绝缘层TI围绕沟道图案CH1和CH2中的每一个。第一阻挡绝缘层BI1隔着隧道绝缘层TI围绕沟道图案CH1和CH2中的每一个。数据存储层DL设置在隧道绝缘层TI和第一阻挡绝缘层BI1之间。数据存储层DL可存储利用沟道图案CH1和CH2与图1所示的字线WL之间的电压差所导致的福勒-诺德海姆(Fowler-Nordheim)隧穿而改变的数据。为此，数据存储层DL可由各种材料形成。例如，数据存储层DL可由可捕获电荷的氮化物层形成。另外，数据存储层DL可包括硅、相变材料、纳米点等。第一阻挡绝缘层BI1可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可包括氧化硅层。
绝缘图案FI1和FI2穿透图1所示的栅极层叠结构GST1和GST2并延伸到图1所示的水平空间HSP的内部。绝缘图案FI1和FI2中的每一个的一部分由与之对应的柱状部分PP围绕。绝缘图案FI1和FI2可按照低于柱状部分PP的高度形成。由柱状部分PP围绕的覆盖图案CAP可设置在绝缘图案FI1和FI2上。各个覆盖图案CAP可用作漏结。
图2B示出例示图2A所示的覆盖图案的放大截面图。
覆盖图案CAP可包括掺杂半导体层DSE。覆盖图案CAP还可包括与图2A所示的沟道图案CH1和CH2的各个柱状部分PP的上部对应的上端UCH。掺杂半导体层DSE由上端UCH围绕。构成覆盖图案CAP的上端UCH和掺杂半导体层DSE包含漏极掺杂剂。漏极掺杂剂可以是导电类型与源极掺杂剂相同的掺杂剂，并且例如可以是n型掺杂剂。掺杂半导体层DSE可以是掺杂有n型掺杂剂的掺杂硅层。
返回参照图2A，图1所示的源极接触结构SCL可包括与沟道图案CH1和CH2接触的掺杂半导体图案DPS。掺杂半导体图案DPS可包括沿着第一方向I延伸的垂直部分VP以及从垂直部分VP的两侧突出的水平突出部分HP。水平突出部分HP是朝着图1所示的栅极层叠结构GST1和GST2突出的部分。垂直部分VP可平行于支撑件IP延伸，并且可具有面向支撑件IP的表面。掺杂半导体图案DPS可由包含源极掺杂剂的半导体层形成。例如，掺杂半导体图案DPS可由掺杂有n型掺杂剂的掺杂硅层形成。
根据上述结构，可在半导体器件100的读操作期间建立第一电流流动路径Ir。第一电流流动路径Ir形成在所选沟道图案(例如，CH1)中。在读操作中，位线BL可被预充电至预定电平。另外，在读操作中，导通电压可被施加到图1所示的漏极选择线DSL和源极选择线SSL。在此电压施加条件下，当施加到图1所示的第一栅极层叠结构GST的字线WL的电压电平高于连接到字线WL的存储器单元的阈值电压时，可在所选沟道图案CH1中形成沟道，并且位线BL的预充电电平可通过电连接到掺杂半导体图案DPS的地(未示出)放电。
可在半导体器件100的擦除操作期间建立第二电流流动路径Ie。第二电流流动路径Ie形成在连接在位线BL和阱结构WE之间的沟道图案(例如，CH2)中。
设置在掺杂半导体图案DPS和阱接触结构WCL之间的阱-源极间绝缘层SWI可在半导体器件100的操作期间减小掺杂半导体图案DPS和阱接触结构WCL之间的泄漏电流。
在上述实施方式中，阱接触结构WCL可平行于支撑件IP延伸并且可具有面向支撑件IP的表面。
图3示出例示根据本公开的第一实施方式的半导体器件100的布局的平面图。更具体地，图3例示了通过图1所示的水平线A-A’从I-II方向上限定的平面上方截取的俯视平面图。
参照图3，参照图2A描述的各个柱状部分PP可形成为围绕覆盖图案CAP。
穿透栅极层叠结构GST1和GST2中的每一个的柱状部分PP可被划分成隔着选择线分离结构DS设置的第一组GR1和第二组GR2。为了改进存储器串的布置密度，如所示，第一组GR1的柱状部分PP和第二组GR2的柱状部分PP可按照之字形图案布置。
栅极层叠结构GST1和GST2在第二方向II上隔着源极接触结构SCL彼此相对，并且可通过间隔物绝缘图案IS与源极接触结构SCL绝缘。
半导体器件100还可包括第二阻挡绝缘层BI2。第二阻挡绝缘层BI2可在栅极层叠结构GST1和GST2中的每一个与各个间隔物绝缘图案IS之间延伸。
支撑件IP设置在栅极层叠结构GST1和GST2下方。支撑件IP可设置在柱状部分PP之间以不与柱状部分PP交叠。另选地，支撑件IP可与柱状部分PP的部分交叠。
支撑件IP可设置在彼此相邻的柱状部分PP之间。支撑件IP可按照之字形图案布置。支撑件IP的布局不限于图3所示的示例，可针对不同的实施方式而不同。
以穿透栅极层叠结构GST1和GST2中的每一个的第一组GR1的柱状部分PP配置的列的数量以及以穿透栅极层叠结构GST1和GST2中的每一个的第二组GR2的柱状部分PP配置的列的数量可针对不同的实施方式而不同。
选择线分离结构DS可与虚拟插塞DP交叠。虚拟插塞DP可沿着选择线分离结构DS的方向布置成一行。虚拟插塞DP可使用形成柱状部分PP的相同工艺来形成。
图4示出在I-II平面中沿着图3所示的线X-X’截取的半导体器件100的截面图。图4示出通过在垂直方向上切割以不与支撑件IP、栅极层叠结构GST1和GST2交叉而获得的截面图，并且例示了沟道图案CH1和CH2的截面。
参照图4，包括在栅极层叠结构GST1和GST2中的每一个中的第一层叠结构ST1至第三层叠结构ST3按照在栅极层叠结构GST1和GST2中的每一个的侧壁中限定凹槽GV的结构被构图。例如，第一层叠结构ST1和第三层叠结构ST3在图1的第二方向II上比第二层叠结构ST2突出更多。因此，在第一层叠结构ST1和第三结构ST3之间限定凹槽GV。
第一导电图案CP1和第三导电图案CP3可朝着间隔物绝缘图案IS比第二导电图案CP2突出更多。第一层间绝缘层ILD1和第三层间绝缘层ILD3可朝着间隔物绝缘图案IS比第二层间绝缘层ILD2突出更多。第二层间绝缘层ILD2可朝着间隔物绝缘图案IS比第二导电图案CP2突出更多。第三层间绝缘层ILD3可朝着间隔物绝缘图案IS比第三导电图案CP3突出更多。因此，可在第一层叠结构ST1至第三层叠结构ST3的第一层间绝缘层ILD1至第三层间绝缘层ILD3的突起P之间限定凹陷R。
各个间隔物绝缘图案IS可形成为填充凹陷R。凹槽GV的中心区域由设置在间隔物绝缘图案IS之间的掺杂半导体图案DPS填充。
掺杂半导体图案DPS可构成源极接触结构SCL。源极接触结构SCL还可包括掺杂半导体图案DPS、金属硅化物层SC、金属层MS和金属屏障层BM。
掺杂半导体图案DPS设置在彼此相邻的栅极层叠结构GST1和GST2之间，并且沿着图1所示的第一方向I延伸。参照图2A描述的掺杂半导体图案DPS的水平突出部分HP是朝着凹槽GV突出并完全填充凹槽GV的中心区域的部分。掺杂半导体图案DPS可朝着阱结构WE延伸以与沟道图案CH1和CH2中的每一个的第一部分LP1接触。掺杂半导体图案DPS可朝着阱结构WE延伸以与填充水平空间HSP的绝缘图案FI1和FI2的侧壁接触。
金属层MS穿透第一上绝缘层UI1并且可在掺杂半导体图案DPS上对准。金属硅化物层SC在金属层MS和掺杂半导体图案DPS之间对准。金属屏障层BM沿着金属硅化物层SC与金属层MS之间的界面以及间隔物绝缘图案IS和金属层MS之间的界面延伸。金属硅化物层SC和金属层MS具有低于掺杂半导体图案DPS的电阻，并且可减小源极接触结构SCL的电阻。金属硅化物层SC可包括硅化钨、硅化镍等。金属层MS可包括钨等。金属屏障层BM防止金属的扩散，并且可包括氮化钛层、氮化钨层、氮化钽层等。
沟道图案CH1和CH2的第一部分LP1从柱状部分PP延伸到栅极层叠结构GST1和GST2的底表面上。各个第一部分LP1延伸到与之对应的间隔物绝缘图案IS的下表面上，并且在图1的第二方向II上比第一层叠结构ST1突出更多以与掺杂半导体图案DPS接触。各个第一部分LP1具有与掺杂半导体图案DPS接触的源极接触表面。掺杂半导体图案DPS中的源极掺杂剂从源极接触表面扩散到沟道图案CH1和CH2的第一部分LP1中。在沟道图案CH1和CH2的各个第一部分LP1中限定作为源极掺杂剂的扩散区域的结JN。
从参照图2A描述的沟道图案CH1和CH2的第三部分LP3延伸的第二部分LP2设置在阱结构WE上。沟道图案CH1和CH2的各个第二部分LP2朝着阱接触结构WCL延伸以与阱接触结构WCL接触。
存储器图案ML1和ML2分别沿着沟道图案CH1和CH2的外壁延伸。存储器图案ML1和ML2和沟道图案CH1和CH2中的每一个沿着阱结构WE的上表面、图2A所示的支撑件IP的侧壁和栅极层叠结构GST1和GST2中的任一个的底表面延伸。可沿着阱结构WE的上表面、图2A所示的支撑件IP的侧壁和栅极层叠结构GST1和GST2中的每一个的底表面限定水平空间HSP的表面。
绝缘图案FI1和FI2中的每一个具有与掺杂半导体图案DPS、阱接触结构WCL和阱-源极间绝缘层SWI接触的侧壁。
第二阻挡绝缘层BI2可由具有高于存储器图案ML1和ML2中的每一个中所包括的图2的第一阻挡绝缘层BI1的介电常数的绝缘材料形成。例如，第二阻挡绝缘层BI2可由氧化铝层形成。第二阻挡绝缘层BI2可形成在第一导电图案CP1至第三导电图案CP3中的每一个的面向柱状部分PP的侧壁上。第二阻挡绝缘层BI2可在第一导电图案CP1至第三导电图案CP3与第一层间绝缘层ILD1至第三层间绝缘层ILD3之间延伸。第二阻挡绝缘层BI2可在第一导电图案CP1与保护层PL之间延伸，并且在间隔物绝缘图案IS与第一层间绝缘层ILD1至第三层间绝缘层ILD3之间延伸。
尽管图中未示出，还可在第一导电图案CP1至第三导电图案CP3中的每一个与第二阻挡绝缘层BI2之间形成用于防止第一导电图案CP1至第三导电图案CP3中的每一个与第二阻挡绝缘层BI2之间直接接触的屏障层。屏障层可包括氮化钛层、氮化钨层、氮化钽层等。
根据本公开，源极选择晶体管可限定在沟道图案CH1和CH2的柱状部分PP与源极选择线SSL的交叉部分处，存储器单元可限定在沟道图案CH1和CH2的柱状部分PP与漏极选择线DSL的交叉部分处，并且漏极选择晶体管可限定在沟道图案CH1和CH2的柱状部分PP与漏极选择线DSL的交叉部分处。存储器单元沿着沟道图案CH1和CH2中的每一个的柱状部分PP布置，并且沿着第一方向I至第三方向III三维布置，从而构成三维半导体器件100。
根据本公开的实施方式，在源极选择线SSL和结JN之间不留下任何蚀刻停止图案，并且源极选择线SSL和结JN靠近彼此设置。因此，在本公开中，源极选择晶体管的导通电流可增加。此外，在本公开中，由于留下蚀刻停止图案而引起的电流损失改进，从而沟道图案CH1和CH2中的单元电流可增加。因此，半导体器件100的操作可靠性可增强。
根据本公开的实施方式，可通过形成在栅极层叠结构GST1和GST2中的每一个的侧壁中的凹槽GV来容易地形成阱接触结构WCL，从而半导体器件100的制造工艺的难度可降低。
根据本公开的实施方式，沟道图案CH1和CH2中的每一个包括通过阱接触结构WCL电连接到包含阱掺杂剂的阱结构WE的第一部分LP1以及电连接到包含源极掺杂剂的源极接触结构SCL的第二部分LP2。源极接触结构SCL和阱接触结构WCL通过阱-源极间绝缘层SWI在结构上彼此分离。因此，可控制编程操作和读操作中的电流流动以面向源极接触结构SCL，并且可在擦除操作中通过阱结构WE供应空穴。因此，半导体器件100的操作特性可增强。
设置在源极接触结构的掺杂半导体图案DPS与阱接触结构WCL之间的阱-源极间绝缘层SWI可减小结JN与阱结构WE之间的泄漏电流。因此，半导体器件100的操作可靠性可增强。
图5A至图5D、图6A至图6D、图7A至图7G、图8A至图8E、图9A和图9B示出例示根据本公开的第一实施方式的半导体器件100的制造方法的截面图。具体地，图5A至图5D、图6A至图6D、图7A至图7G、图8A至图8E、图9A和图9B示出沿着图3所示的线Y-Y’截取的半导体器件100的制造工艺截面图。
图5A至图5D示出例示形成阱结构的工艺、形成支撑件的工艺和形成第一至第三层叠结构的工艺的截面图。
尽管图中未示出，在形成阱结构之前，可在基板(未示出)上形成构成用于驱动半导体器件100的驱动电路的驱动晶体管。可在包括驱动晶体管的基板上形成阱结构。
参照图5A，在基板(未示出)上形成包含阱掺杂剂的阱结构WE。形成阱结构WE的工艺可包括形成包含第一浓度的阱掺杂剂的第一掺杂半导体层101的工艺以及形成包含第二浓度(低于第一浓度)的阱掺杂剂的第二掺杂半导体层103的工艺。在第一掺杂半导体层101上形成第二掺杂半导体层103。第一掺杂半导体层101和第二掺杂半导体层103中的每一个可以是掺杂硅层。形成第二掺杂半导体层103的工艺可包括在第一掺杂半导体层101上形成未掺杂硅层的工艺以及通过热处理工艺使第一掺杂半导体层101中的阱掺杂剂扩散到未掺杂硅层中的工艺。
随后，可在阱结构WE上进一步形成缓冲层105。可形成缓冲层105以防止阱掺杂剂从阱结构WE扩散。缓冲层105可由与在后续工艺中形成的第一下牺牲层111不同的材料形成。例如，缓冲层105可由氧化物层形成。
此后，在缓冲层105上依次层叠第一下牺牲层111和第二下牺牲层113。第一下牺牲层111和第二下牺牲层113可由蚀刻速率与要在后续工艺中形成的第一层叠结构PST1的第一材料层121a和第二材料层123a不同的材料形成。第一下牺牲层111和第二下牺牲层113可由彼此不同的材料形成。例如，第一下牺牲层111可由硅层形成，并且第二下牺牲层113可包括金属。对于一个实施方式，第二下牺牲层113可由钨或氮化钛(TiN)形成。
随后，可形成支撑件IP，其穿透第二下牺牲层113、第一下牺牲层111、缓冲层105和阱结构WE。支撑件IP被布置为彼此间隔开。支撑件IP的形成工艺可包括使用光刻工艺形成掩模图案的工艺、通过使用掩模图案作为蚀刻屏障经由蚀刻工艺蚀刻第二下牺牲层113、第一下牺牲层111、缓冲层105和阱结构WE来形成通孔的工艺、利用绝缘材料填充通孔的工艺、将绝缘材料的表面平坦化的工艺以及去除剩余掩模图案的工艺。
氧化物层可用作用于支撑件IP的绝缘材料。可使用用于形成支撑件IP的光刻工艺按照期望的图案对阱结构WE进行构图。因此，半导体器件100的制造工艺可简化。
支撑件IP在上方向上比阱结构WE突出更多以进一步穿透设置在阱结构WE上的第二下牺牲层113和第一下牺牲层111。
此后，可进一步形成保护层115。保护层115由与第一下牺牲层111和第二下牺牲层113不同的材料形成，并且可由氧化物层形成。
随后，在保护层115上形成第一层叠结构PST1。第一层叠结构PST1可包括至少一对交替地层叠的第一材料层121a和第二材料层123a。第一材料层121a可由用于牺牲层的绝缘材料形成，并且第二材料层123a可由用于层间绝缘层的绝缘材料形成。例如，第一材料层121a可由氮化硅层形成，并且第二材料层123a可由氧化硅层形成。第一材料层121a被设置在第一层叠结构PST1的最下层中。
此后，通过在第一层叠结构PST1上交替地层叠第一材料层121b和第二材料层123b来形成第二层叠结构PST2。第二层叠结构PST2的第一材料层121b与第一层叠结构PST1的第一材料层121a相同，并且第二层叠结构PST2的第二材料层123b与第一层叠结构PST1的第二材料层123a相同。第一材料层121b当中的最下层和最上层设置在第二层叠结构PST2的最下层和最上层中。构成第二层叠结构PST2的第一材料层121b和第二材料层123b的层叠数量可不同地改变，使得第二层叠结构PST2的厚度等于或大于用作蚀刻停止层的蚀刻停止图案的厚度。
随后，在第二层叠结构PST2上形成由不同于第一材料层121b的材料形成的平坦化保护层125。
随后，通过蚀刻平坦化保护层125和第二层叠结构PST2来形成暴露第一层叠结构PST1的沟槽T。沟槽T可沿着图1所示的第三方向延伸。可使用光刻工艺来形成沟槽T。
参照图5B，在形成蚀刻停止层以使得图5A所示的沟槽T被其完全填充之后，对蚀刻停止层进行抛光，直至平坦化保护层125暴露。因此，蚀刻停止图案127P仅形成在沟槽T中。用于蚀刻停止图案127P的蚀刻停止层由具有与构成第一层叠结构PST1和第二层叠结构PST2的材料层和构成要在后续工艺中形成的第三层叠结构PST3的材料层不同的蚀刻速率的材料形成。例如，用于蚀刻停止图案127P的蚀刻停止层可由硅层形成。
参照图5C，可对图5B所示的平坦化保护层125和蚀刻停止图案127进行抛光，使得设置在第二层叠结构PST2的最上层中的第一材料层121b暴露。因此，形成被蚀刻停止图案127P穿透的第二层叠结构PST2。根据本公开，在通过一次抛光工艺减小蚀刻停止层的表面粗糙度的状态下，执行二次抛光工艺，以使得第二层叠结构PST2的最上层暴露。结果，由于用于形成蚀刻停止图案127P的平坦化工艺而损失设置在第二层叠结构PST2的最上层中的第一材料层121b的厚度的现象可最小化。
参照图5D，在第二层叠结构PST2上形成延伸以覆盖蚀刻停止图案127P的第三层叠结构PST3。在第二层叠结构PST2上通过交替地层叠第一材料层121c和第二材料层123c来形成第三层叠结构PST3。第三层叠结构PST3的第一材料层121c与参照
图5A描述的第一层叠结构PST1的第一材料层121a相同，并且第三层叠结构PST3的第二材料层123c与参照图5A描述的第一层叠结构PST1的第二材料层123a相同。第二材料层123c当中的最下层和最上层可设置在第三层叠结构PST3的最下层和最上层中。构成第三层叠结构PST3的第一材料层121c和第二材料层123c的层叠数量可不同地改变。设置在第三层叠结构PST3的最上层中的第二材料层123c可形成为比其底部的第二材料层厚，并用作掩模。
第一层叠结构PST1至第三层叠结构PST3包括第一区域P1。第一区域P1被定义为第一层叠结构PST1至第三层叠结构PST3全部彼此交叠的区域。第一层叠结构PST1至第三层叠结构PST3中的每一个还包括与蚀刻停止图案127P交叠的第二区域P2。
图6A至图6D示出例示使沟道区域开放的工艺以及在沟道区域中形成存储器层和沟道层的工艺的截面图。
参照图6A，可由选择线分离结构DS穿透第三层叠结构PST3的一部分。形成选择线分离结构DS以将漏极选择线分离，并且选择线分离结构DS形成的深度可根据设计不同地改变。对于一些实施方式，可省略选择线分离结构DS。
随后，形成孔H，其穿透第一层叠结构PST1至第三层叠结构PST3的第一区域P1和保护层115。第二下牺牲层113可通过孔H的底表面暴露。参照图5A至图5D描述的第一材料层121a、121b和121c和第二材料层123a、123b和123c被蚀刻以形成孔H。当第二下牺牲层113包括金属时，可利用第二下牺牲层113与第一材料层121a、121b和121c和第二材料层123a、123b和123c之间的蚀刻速率差异来较宽地确保各个孔H的底表面的宽度。
参照图6D，通过孔H选择性地去除图6A所示的第二下牺牲层113。因此，第一下牺牲层111和保护层115暴露。
参照图6C，通过孔H选择性地去除图6B所示的第一下牺牲层111。因此，连接到孔H的水平空间HSP开放。水平空间HSP和孔H彼此连接以限定沟道区域CA。在去除第一下牺牲层111的同时，可通过保护层115来保护设置在最下层中的第一材料层121a不损失。可通过支撑件IP维持水平空间HSP的间隙。各个支撑件IP的侧壁可通过水平空间HSP暴露。
参照图6D，在图6C所示的沟道区域CA的表面上形成存储器层ML。形成存储器层ML的工艺可包括形成第一阻挡绝缘层131的工艺、在第一阻挡绝缘层131上形成数据存储层133的工艺以及在数据存储层133上形成隧道绝缘层135的工艺。第一阻挡绝缘层131、数据存储层133和隧道绝缘层135中的每一个的材料与参照图2A所述相同。第一阻挡绝缘层131、数据存储层133和隧道绝缘层135中的每一个沿着沟道区域CA的表面适形地形成。
随后，在存储器层ML的表面上形成沟道层137。沟道层137沿着图6C所示的沟道区域CA的表面适形地形成。沟道层137可由半导体层形成。例如，沟道层137可通过沉积硅层来形成。沟道层137可形成为没有任何界面的集成层。
此后，利用绝缘层139填充沟道区域CA的开放而未填充有沟道层137的中心部分。在沟道层137上形成绝缘层139。形成绝缘层139的工艺可包括利用具有流动性的材料层填充图6C的沟道区域CA的工艺以及使具有流动性的材料层固化的工艺。聚硅氮烷(PSZ)可用作具有流动性的材料。
可进一步执行使绝缘层139的一部分凹陷的工艺，使得绝缘层139的高度低于沟道层137的高度。可利用掺杂半导体层141填充绝缘层139上暴露的沟道层137的中心区域。掺杂半导体层141可由包含导电类型与源极掺杂剂相同的漏极掺杂剂的掺杂硅层形成。例如，掺杂半导体层141可包括n型掺杂剂。
图7A至图7G示出例示形成狭缝的工艺以及形成栅极层叠结构的工艺的截面图。
参照图7A，在第三层叠结构PST3上形成上绝缘层143。上绝缘层143可由氧化物层形成，并用作掩模。
随后，使用光刻工艺从上绝缘层143蚀刻第三层叠结构PST3的第二区域P2。因此，形成穿透第三层叠结构PST3的第一狭缝SI1。蚀刻停止图案127P相对于用于蚀刻第三层叠结构PST3的蚀刻材料具有耐蚀刻性。因此，由于在用于形成第一狭缝SI1的蚀刻工艺期间难以去除蚀刻停止图案127P，所以可容易地控制第一狭缝SI1的深度，使得第一狭缝SI1完全穿透第三层叠结构PST3而不穿透蚀刻停止图案127P。第一狭缝SI1可延伸到蚀刻停止图案127P的内部。然而，蚀刻停止图案127P限定第一狭缝SI1的底表面并且可保留。
参照图7B，在第一狭缝SI1的面向彼此的侧壁上形成掩模图案145。掩模图案145可由与第一层叠结构PST1的第一材料层121a相同的材料形成。形成掩模图案145的工艺可包括沿着第一狭缝SI1的表面适形地形成掩模层的工艺以及通过经由回蚀工艺蚀刻掩模层来使第一狭缝SI1的底表面开放的工艺。
随后，通过蚀刻掩模图案145之间暴露的蚀刻停止图案的一部分来暴露第一层叠结构PST1的最上层123a，并且形成连接到第一狭缝SI1的第二狭缝SI2。蚀刻停止图案可通过被第二狭缝SI2穿透而被分离为第一侧图案127P1和第二侧图案127P2。
参照图7C，通过蚀刻掩模图案145之间暴露的第一层叠结构PST1来暴露第一层叠结构PST1的最下层121a，并且形成连接到第二狭缝SI2的第三狭缝SI3。第三狭缝SI3的底表面由设置在第一层叠结构PST1的最下层中的第一材料层121a限定。
被掩模图案145以及第一侧图案127P1和第二侧图案127P2阻挡的第一层叠结构PST1的第二材料层123a可保留以朝着第三狭缝SI3比第二层叠结构PST2的侧壁突出更多。
通过参照图7A至图7C描述的工艺形成的第一狭缝SI1至第三狭缝SI3彼此连接以构成狭缝。以下，第一狭缝SI1至第三狭缝SI3彼此连接的结构被称为狭缝SI。
参照图7D，选择性地去除图7C所示的第一侧图案127P1和第二侧图案127P2。因此，第二层叠结构PST2的侧壁暴露，并且在第三层叠结构PST3和第一层叠结构PST1之间限定底切区域UC。
参照图7E，去除图7D所示的第一层叠结构PST1至第三层叠结构PST3的第一材料层121a至121c。在第一层叠结构PST1至第三层叠结构PST3的第一材料层121a至121c被去除的区域中限定开口OP。由于图7D所示的掩模图案143由与第一材料层121a至121c相同的材料形成，所以掩模图案143可与第一材料层121a至121c一起被去除。当设置在图7D所示的第一层叠结构PST1的最下层中的第一材料层121a被去除时，保护层115可暴露。保护层115保护设置在其底部的存储器层ML免受蚀刻工艺影响。
第二材料层123a、123b和123c当中设置在最下层中的第二材料层123a可朝着狭缝SI比设置在其上方的第二材料层123b和123c突出更多。
参照图7F，在图7E所示的开口区域OP中填充导电层153。在形成导电层153之前，可进一步沿着开口区域OP和狭缝SI的表面适形地形成第二阻挡绝缘层151。第二阻挡绝缘层151可由高介电绝缘层形成。例如，第二阻挡绝缘层151可包括氧化铝层。氧化铝层可在非晶态下沉积，然后通过热处理工艺来结晶。图7E所示的掺杂半导体层141中的n型掺杂剂通过使第二阻挡绝缘层151结晶的热处理工艺扩散到与掺杂半导体层141接触的沟道层137的上端中。结果，在沟道层137中形成掺杂区域。因此，限定包括掺杂半导体层141和沟道层137的掺杂区域的覆盖图案CAP。覆盖图案CAP可用作漏结。
导电层153可由诸如钨的低电阻金属形成以实现低电阻布线。用于导电层153的低电阻金属不限于钨，可由各种低电阻金属形成。
参照图7G，通过狭缝SI蚀刻图7F所示的导电层153，使得可形成第一导电图案CP1至第三导电图案CP3。第一导电图案CP1至第三导电图案CP3被构图，以不比用作第一至第三层间绝缘层的第二材料层123a至123c朝着狭缝SI突出更多。狭缝延伸部分SIE可通过导电层的蚀刻工艺在狭缝SI下方连接到狭缝SI。狭缝延伸部分SIE完全穿透导电层，并暴露保护层115上的第二阻挡绝缘层151。
根据图7D至图7G中描述的工艺，利用导电图案取代第一至第三层叠结构的牺牲层(即，第一材料层)。因此，可形成栅极层叠结构GST1和GST2，其中导电图案和层间绝缘层交替地层叠。栅极层叠结构GST1和GST2中的每一个可具有凹槽GV。凹槽GV可由图7D所示的底切区域UC限定。具有凹槽GV的栅极层叠结构GST1和GST2中的每一个的侧壁的形状可包括如参照图4所述的突起和凹陷。
图8A至图8E示出例示形成间隔物绝缘图案的工艺、阱接触结构的工艺和形成阱-源极间绝缘层的工艺的截面图。
参照图8A，在狭缝SI的侧壁上形成间隔物绝缘图案161。间隔物绝缘图案161可形成在栅极层叠结构GST1和GST2的侧壁上以覆盖图7G所示的第一至第三导电图案。形成间隔物绝缘图案161的工艺可包括沉积氧化物层的工艺以及通过回蚀工艺蚀刻氧化物层的工艺。限定在栅极层叠结构GST1和GST2中的每一个的侧壁上的凹槽GV未被间隔物绝缘图案161完全填充，凹槽GV的中心区域可开放。
随后，依次蚀刻在间隔物绝缘图案161之间暴露的第二阻挡绝缘层151、保护层115、存储器层ML和沟道层137。因此，形成第一沟槽T1，其连接到狭缝SI并延伸到绝缘层139的内部。
参照图8B，形成侧壁保护图案163，其从间隔物绝缘图案161朝着第一沟槽T1的侧壁延伸。侧壁保护图案163可由蚀刻速率与氧化物层不同的材料层形成。例如，侧壁保护图案163可由氮化物层形成。形成侧壁保护图案163的工艺可包括沉积氮化物层的工艺以及通过回蚀工艺蚀刻氮化物层以使得第一沟槽T1的底表面可暴露的工艺。
随后，通过蚀刻在侧壁保护图案163之间暴露的绝缘层、沟道层、存储器层和缓冲层105来形成暴露阱结构WE的第二沟槽T2。
通过连接到狭缝SI的第一沟槽T1和第二沟槽T2，沟道层可被分离成沟道图案137A和137B，存储器层可被分离成存储器图案ML1和ML2，并且绝缘层可被分离成绝缘图案139A和139B。第二沟槽T2可延伸到阱结构WE的内部。
参照图8C，形成填充图8B所示的第二沟槽T2的半导体层171。半导体层171与通过图8B所示的第二沟槽T2暴露的沟道图案137A和137B中的每一个的端部和阱结构WE接触。半导体层171可包括硅层。
可使用选择性生长工艺来形成半导体层171。半导体层171可从通过图8B所示的第二沟槽T2暴露的阱结构WE以及沟道图案137A和137B中的每一个的端部生长。另选地，可使用诸如化学气相沉积工艺的沉积工艺来形成半导体层171。根据本公开，尽管使用沉积工艺，图8B所示的第二沟槽T2可通过由参照图7D所描述的底切区域UC限定的凹槽GV容易地由半导体层171填充。即，使用沉积工艺形成的半导体层171可通过由底切区域UC限定的凹槽GV容易地沉积在第二沟槽T2中。另外，由底切区域UC限定的凹槽GV可防止在第二沟槽T2被半导体层171完全填充之前，设置在凹槽GV上方的狭缝SI的上端的中心区域被半导体层171完全填充的现象。根据本公开，设置在凹槽GV上方的狭缝SI的上端的中心区域未被半导体层171填充，而是开放。根据本公开，尽管引入了与选择性生长工艺相比可降低成本的沉积工艺，可在期望的区域中稳定地形成半导体层171，以使得半导体器件100的制造成本可降低。
参照图8D，蚀刻通过狭缝SI开放的半导体层，使得阱接触结构171P被构图。阱接触结构171P以阱结构WE与沟道图案137A和137B可连接的高度保留。阱结构WE中的阱掺杂剂可扩散到阱接触结构171P中。
随后，可通过经由第一沟槽T1将阱接触结构171P的上部氧化来形成阱-源极间绝缘层179。要在后续工艺中用作源极接触表面的沟道图案137A和137B中的每一个的一部分未被氧化，而是可由侧壁保护图案163保护。
参照图8E，去除图8D所示的侧壁保护图案163。因此，间隔物绝缘图案161以及沟道图案137A和137B中的每一个的源极接触表面SU1暴露。
图9A和图9B示出例示形成源极接触结构的工艺的截面图。
参照图9A，在阱-源极间绝缘层179上形成掺杂半导体层181。掺杂半导体层181可以是包含源极掺杂剂的掺杂硅层。源极掺杂剂是n型掺杂剂。掺杂半导体层181可与沟道图案137A和137B中的每一个的源极接触表面接触，并且延伸到间隔物绝缘图案161上。
参照图9B，可使掺杂半导体层凹陷，使得图8E所示的狭缝SI的一部分开放。此后，通过硅化工艺将掺杂半导体层的部分厚度硅化以使其改变为金属硅化物层183。未改变为金属硅化物层183的部分作为掺杂半导体图案181P保留。由于金属硅化物层183具有低于掺杂半导体图案181P的电阻，所以金属硅化物层183可降低源极接触结构SCL的电阻。
硅化工艺可包括沉积金属层的工艺以及引起金属层与掺杂半导体层之间的反应的退火工艺。使用在执行硅化工艺的同时执行的退火工艺，掺杂半导体层中的源极掺杂剂可从沟道图案137A和137B中的每一个的图9A的源极接触表面SU1扩散到沟道图案137A和137B中。因此，可在沟道图案137A和137B中的每一个中形成结JN。
诸如镍和钨的各种金属层可用作用于硅化工艺的金属层。通过硅化工艺形成的金属硅化物层183可以是硅化镍、硅化钨等。
随后，在间隔物绝缘图案161和金属硅化物层183的表面上形成金属屏障层185。此后，可进一步执行在金属屏障层185上形成金属层187的工艺，使得狭缝被金属层187完全填充。金属层187可包括诸如钨的低电阻金属层，以实现源极接触结构SCL的低电阻。金属屏障层185可包括氮化钛层、氮化钨层、氮化钽层等，以防止金属从金属层187扩散。
随后，可执行用于形成图1所示的第二上绝缘层UI2以及图2A所示的位线接触插塞BCT和位线BL的后续工艺。
图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B和图15A至图15C示出例示根据本公开的第二实施方式的半导体器件100的制造方法的示图。图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B和图15A至图15C示出沿着图3所示的线Y-Y’截取的半导体器件100的制造工艺截面图的修改。图11B、图12B和图14B例示沿着图11A、图12A和图14A所示的线B-B’在水平方向上截取的平面图。
以下，本公开的重复的制造工艺的描述被省略，仅详细描述修改的制造工艺。
为了形成图10A所示的结构，可相同地执行图5A至图5D、图6A至图6D、图7A至图7G、图8A和8B中所描述的工艺。
参照图8B，通过第二沟槽T2暴露绝缘图案139A和139B。随后，蚀刻通过图8B所示的第二沟槽T2暴露的绝缘图案139A和139B的部分。因此，如图10A所示，栅极层叠结构GST1和GST2与阱结构WE之间的水平空间HSP开放，并且沟道图案137A和137B中的每一个的面向水平空间HSP的内壁暴露。穿透栅极层叠结构GST1和GST2的沟道图案137A和137B的柱状部分PP所围绕的绝缘图案可作为垂直绝缘图案139AP和139BP保留。垂直绝缘图案139AP和139BP的底表面面向水平空间HSP。
参照图10A，可在绝缘图案的部分被去除的同时蚀刻存储器图案ML1和ML2中的每一个的隧道绝缘层131和第一阻挡绝缘层135以及缓冲层105。隧道绝缘层131、第一阻挡绝缘层135和缓冲层105可比绝缘图案更慢地蚀刻。因此，可在沟道图案137A和137B与数据存储层133之间以及阱结构WE与数据存储层133之间限定间隙270。
此后，形成第一半导体层271以填充间隙270。第一半导体层271与沟道图案137A和137B中的每一个的端部和阱结构WE接触，并延伸到沟道图案137A和137B中的每一个的内壁上。第一半导体层271可包括硅层。
可使用诸如化学气相沉积工艺的沉积工艺形成第一半导体层271。在水平空间HSP的中心区域和狭缝SI的中心区域未被第一半导体层271完全填充的状态下，狭缝SI的下端部可被第一半导体层271阻挡。延伸到阱结构WE的内部的图8B的第二沟槽T2的下端部可由第一半导体层271完全填充。
参照图10B，蚀刻图10A所示的第一半导体层271，使得朝着狭缝SI开放的第一半导体图案271P设置在水平空间HSP中。第一半导体图案271P保持在与阱结构WE和沟道图案137A和137B接触的状态。
第一半导体图案271P延伸到面向水平空间HSP的中心区域的垂直绝缘图案139AP和139BP的底表面以及沟道图案137A和137B的内壁上。
第一半导体图案271P可包括阱接触结构WCL以及第一辅助接触结构AC1和第二辅助接触结构AC2。阱接触结构WCL是作为第一半导体图案271P的一部分填充图8B所示的第二沟槽T2的下端部的结构。第一辅助接触结构AC1和第二辅助接触结构AC2是作为第一半导体图案271P的部分填充图10A所示的间隙270的结构。第一辅助接触结构AC1和第二辅助接触结构AC2在图1所示的第二方向II上从阱接触结构WCL的侧部彼此平行突出。存储器图案ML1和ML2中的每一个的数据存储层133具有在第一辅助接触结构AC1和第二辅助接触结构AC2之间延伸的突出部分。
第一辅助接触结构AC1在沟道图案137A和137B中的每一个与数据存储层133之间延伸，并且第二辅助接触结构AC2在阱结构WE与数据存储层133之间延伸。
参照图11A，沿着第一半导体图案271P的表面形状在第一半导体图案271P上形成第一下绝缘层273。第一下绝缘层273可由氧化物层形成。第一下绝缘层273可延伸到侧壁保护图案163上。第一下绝缘层273没有完全填充水平空间HSP和狭缝SI，并且可在水平空间HSP和狭缝SI中的每一个的中心区域中形成气隙。
图11B例示沿着图11A所示的线B-B’在水平方向上截取的平面图。
参照图11B，支撑件IP的各个侧壁由第一下绝缘层273围绕。存储器图案ML1和ML2中的一个、沟道图案137A和137B中的一个和第一半导体图案271P1设置在各个支撑件IP与第一下绝缘层273之间。
可使用图11A所示的狭缝SI作为边界将支撑件IP划分成多个支撑件组GIP1和GIP2。支撑件组GIP1和GIP2中的每一个由与之对应的第一下绝缘层273围绕。围绕支撑件组GIP1和GIP2中的每一个的第一下绝缘层273填充在彼此相邻的支撑件IP之间，并且可固定第一半导体图案271P，使得第一半导体图案271P不在支撑件IP之间移动。可在构成支撑件组GIP1和GIP2中的每一个的支撑件IP之间形成第一气隙AG1。
参照图12A，通过狭缝SI蚀刻第一下绝缘层的一部分。因此，彼此相邻的支撑件IP之间的第一下绝缘层作为第一下图案273P保留。另外，与狭缝SI相邻的第一半导体图案271P的部分暴露。
图12B例示沿着图12A所示的线B-B’在水平方向上截取的平面图。
参照图12B，支撑件组GIP1和GIP2中的每一个中所包括的支撑件可被划分成狭缝侧支撑件IP_S和其它中心支撑件IP_C。狭缝侧支撑件IP_S是与图12A所示的狭缝SI相邻的支撑件。
围绕各个狭缝侧支撑件IP_S的第一半导体图案271P的部分可通过参照图12A所描述的工艺暴露。第一下图案273P可保留在第一半导体图案271P的面向各个中心支撑件IP_C的侧壁上。
参照图13A，在第一半导体图案271P的暴露的部分表面上形成第二半导体层之后，然后，形成第三沟槽T3，其暴露第一半导体图案271P的阱接触结构WCL。通过第二半导体层的蚀刻工艺形成第三沟槽T3，并且第二半导体层可被第三沟槽T3分离成第二半导体图案275A和275B。第二半导体图案275A和275B中的每一个具有面向第三沟槽T3的开口276。
第二半导体层可包括硅层。可控制第二半导体图案275A和275B的厚度，使得第二半导体图案275A和275B未完全填充水平空间HSP的中心区域。
参照图13B，通过狭缝SI在第二半导体图案275A和275B的表面上形成第二下绝缘层277。第二下绝缘层277可填充第二半导体图案275A和275B之间的空间。第二下绝缘层277可沿着与狭缝SI相邻的第一半导体图案271P的侧壁延伸。第二下绝缘层277可由氧化物层形成。
参照图14A，蚀刻图13B所示的第二下绝缘层277，使得第一半导体图案271P的阱接触结构WCL暴露。因此，形成穿透第二下绝缘层的分离沟槽T4，并且第二下绝缘层被分离沟槽T4分离成第二下图案277P。
第二下图案277P可分别阻挡图13A所示的第二半导体图案275A和275B的开口。因此，在各个第二下图案277P中限定第二气隙AG2，并且第二气隙AG2可被密封在水平空间中。
图14B例示沿着图14A所示的线B-B’在水平方向上截取的平面图。
参照图14B，在隔着分离沟槽T4彼此相对的第二下图案277P中的每一个中限定第二气隙AG2。各个第二下图案277P延伸到第二半导体图案275A和275B当中与之对应的第二半导体图案的侧壁上。第二半导体图案275A和275B沿着设置在面向分离沟槽T4的狭缝侧支撑件IP_S上的第一半导体图案271P的侧壁的外观延伸。
在使用参照图10A、图10B、图11A、图12A、图13A、图13B和图14A描述的工艺形成第一半导体图案271P、第二半导体图案275A和275B以及第一下图案273P和第二下图案277P之后，可连续地执行形成阱-源极间绝缘层的工艺。
参照图15A，可通过将第一半导体图案271P和第二半导体图案275A和275B中的每一个的一部分氧化来形成阱-源极间绝缘层279。从通过图14A所示的分离沟槽T4暴露的第一半导体图案271P和第二半导体图案275A和275B中的每一个的表面将第一半导体图案271P和第二半导体图案275A和275B中的每一个的部分厚度氧化。通过上述工艺形成的阱-源极间绝缘层279在第二下图案277P之间暴露的第一半导体图案271P的阱接触结构WCL上对准。
参照图15B，去除图15A所示的侧壁保护图案163。因此，第一半导体图案271P和间隔物绝缘图案161以及沟道图案137A和137B中的每一个的源极接触表面SU2暴露。
在阱-源极间绝缘层279上形成掺杂半导体层281。掺杂半导体层281可以是包含源极掺杂剂的掺杂硅层。源极掺杂剂是n型掺杂剂。掺杂半导体层281与第一半导体图案271P以及沟道图案137A和137B中的每一个的源极接触表面SU2接触，并且填充间隔物绝缘图案161之间的空间。
参照图15C，可通过执行图9B中所描述的相同工艺来形成掺杂半导体图案281P、金属硅化物层283、金属屏障层285和金属层287。因此，形成源极接触结构SCL。
在图9B中所描述的用于形成金属硅化物层283的退火工艺期间，掺杂半导体层中的源极掺杂剂可从图15B所示的第一半导体图案271P以及沟道图案137A和137B中的每一个的源极接触表面SU2扩散到沟道图案137A和137B、第一半导体图案271P和第二半导体图案275A和275B中。
因此，可在沟道图案137A和137B、第一半导体图案271P和第二半导体图案275A和275B中的每一个中形成结JN。
随后，可执行用于形成图1所示的第二上绝缘层UI2以及图2A所示的位线接触插塞BCT和位线BL的后续工艺。
图16示出例示根据本公开的第二实施方式的半导体器件1600的截面图。图16示出沿着图3所示的线X-X’截取的半导体器件1600的截面的修改。
以下，参照图15C和图16描述半导体器件1600的特性组件，并且与半导体器件100冗余的组件的描述被省略。
参照图15C和图16，根据本公开的半导体器件1600可包括设置在水平空间HSP中的沟道图案137A和137B中的每一个的表面上的第一半导体图案271P。第一半导体图案271P可包括参照图10B所描述的阱接触结构WCL和第一辅助接触结构AC1和第二辅助接触结构AC2。第一半导体图案271P可沿着水平空间HSP的表面适形地形成以使水平空间HSP的中心区域开放。第一半导体图案271P可延伸以与掺杂半导体图案281P的侧壁直接接触。
第一半导体图案271P的阱接触结构WCL在掺杂半导体图案281P下方对准。第一辅助接触结构AC1在存储器图案ML1和ML2与沟道图案137A和137B之间从阱接触结构WCL突出。第二辅助接触结构AC2在存储器图案ML1和ML2与阱结构WE之间突出。因此，根据本公开的第一半导体图案271P可增加沟道图案137A和137B与阱结构WE之间的接触面积。
可在第一半导体图案271P的表面上形成下绝缘图案273P和277P。可在下绝缘图案273P和277P当中的第一下图案273P中形成第一气隙AG1。可在下绝缘图案273P和277P当中的第二下图案277P中形成第二气隙AG2。第二下图案277P设置在第一下图案273P和掺杂半导体图案281P之间。通过第二下图案277P，第一半导体图案271P的阱接触结构WCL可与接触掺杂半导体图案281P的第一半导体图案271P的上端部分离。
第二半导体图案275A和275B当中的对应第二半导体图案可形成在第二下图案277P的外壁上。第二半导体图案275A和275B中的每一个在第一半导体图案271P和与之对应的第二下图案277P之间延伸。第二半导体图案275A和275B中的每一个在与之对应的第二下图案277P和面向第二下图案277P的第一下图案273P之间延伸。
阱-源极间绝缘层279可具有围绕掺杂半导体图案281P的下端的U形截面结构。
根据本公开，沿着穿透层叠结构的沟道图案的延伸方向形成存储器单元，以使得存储器单元的集成度可改进。
根据本公开，防止流过沟道图案的单元电流的损失，以使得半导体器件1600的操作可靠性可增强。
根据本公开，使用蚀刻停止图案形成狭缝的工艺的稳定性可增强。
图17示出例示根据本公开的实施方式的存储器系统的配置的框图。
参照图17，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括图1、图2A、图3、图4、图9B、图15C和图16所示的结构中的至少一个。例如，存储器装置1120可包括：包含阱掺杂剂的阱结构；设置在阱结构上方的栅极层叠结构，该栅极层叠结构具有形成在其侧壁中的凹槽；以及穿透栅极层叠结构的沟道图案，该沟道图案沿着阱结构和栅极层叠结构之间的水平空间的表面延伸。存储器装置1120可以是以多个闪存芯片配置的多芯片封装。
存储控制器1110被配置为控制存储器装置1120并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC 1114检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器系统1100可以是存储器装置1120与控制器1110组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子器件(IDE)协议的各种接口协议当中的一种来与外部(例如，主机)通信。
图18示出例示根据本公开的实施方式的计算系统的配置的框图。
参照图18，根据本公开的实施方式的计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1210可包括存储器装置1212和存储控制器1211。存储器装置1212和存储控制器1211可与参照图17描述的那些相同地配置。
本文已公开了示例实施方式，尽管采用了特定术语，但是这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，结合特定实施方式描述的附加特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2018年5月10日提交于韩国知识产权局的韩国专利申请号10-2018-0053866的优先权，其完整公开通过引用并入本文。

Claims (37)

1.一种半导体器件，该半导体器件包括：
阱结构，该阱结构包含阱掺杂剂；
栅极层叠结构，该栅极层叠结构包括在所述阱结构上方在第一方向上连续地层叠的第一层叠结构、第二层叠结构和第三层叠结构，该栅极层叠结构包括形成在所述栅极层叠结构的侧壁中的凹槽，其中，所述凹槽被限定在所述第一层叠结构与所述第三层叠结构之间，并且其中，所述第一层叠结构和所述第三层叠结构在垂直于所述第一方向的第二方向上比所述第二层叠结构突出更多；
沟道图案，该沟道图案穿透所述栅极层叠结构，该沟道图案沿着所述阱结构和所述栅极层叠结构之间的水平空间的表面延伸；
存储器图案，该存储器图案沿着所述沟道图案的外壁延伸；
间隔物绝缘图案，该间隔物绝缘图案形成在所述栅极层叠结构的所述侧壁上；以及
掺杂半导体图案，该掺杂半导体图案形成在所述间隔物绝缘图案上，该掺杂半导体图案朝着所述水平空间延伸以接触所述沟道图案，该掺杂半导体图案包含源极掺杂剂。
2.根据权利要求1所述的半导体器件，其中，所述第一层叠结构包括至少一对在所述第一方向上交替地层叠的第一导电图案和第一层间绝缘层，
其中，所述第一导电图案设置在所述第一层叠结构的最下层中，
其中，所述第二层叠结构包括至少一对在所述第一方向上交替地层叠的第二导电图案和第二层间绝缘层，
其中，所述第三层叠结构包括至少一对在所述第一方向上交替地层叠的第三导电图案和第三层间绝缘层，
其中，所述第一导电图案和所述第三导电图案朝着所述间隔物绝缘图案比所述第二导电图案突出更多，并且
其中，所述第一层间绝缘层和所述第三层间绝缘层朝着所述间隔物绝缘图案比所述第二层间绝缘层突出更多。
3.根据权利要求1所述的半导体器件，其中，突起和凹陷形成在所述凹槽中和所述第一层叠结构、所述第二层叠结构和所述第三层叠结构中的每一个的面向所述间隔物绝缘图案的侧壁中。
4.根据权利要求1所述的半导体器件，其中，所述沟道图案和所述存储器图案在所述第二方向上沿着所述间隔物绝缘图案的下表面比所述第一层叠结构突出更多以与所述掺杂半导体图案接触，
其中，所述沟道图案包括结，并且
其中，所述结包含所述源极掺杂剂并从所述沟道图案的源极接触表面限定在所述沟道图案中，其中，所述源极接触表面与所述掺杂半导体图案接触。
5.根据权利要求1所述的半导体器件，其中，所述掺杂半导体图案在所述第二方向上朝着所述凹槽突出。
6.根据权利要求1所述的半导体器件，该半导体器件还包括穿透所述阱结构的支撑件，所述支撑件朝着所述栅极层叠结构延伸，
其中，所述沟道图案和所述存储器图案沿着限定所述水平空间的表面的所述阱结构的上表面、各个所述支撑件的侧壁和所述栅极层叠结构的底表面延伸。
7.根据权利要求6所述的半导体器件，该半导体器件还包括：
阱接触结构，该阱接触结构与所述阱结构接触并与所述掺杂半导体图案交叠，该阱接触结构与沿着所述阱结构的上表面延伸的所述沟道图案的一部分接触；以及
阱-源极间绝缘层，该阱-源极间绝缘层设置在所述阱接触结构和所述掺杂半导体图案之间，
其中，所述掺杂半导体图案和所述阱接触结构中的每一个包括平行于所述支撑件延伸的部分。
8.根据权利要求7所述的半导体器件，该半导体器件还包括穿透所述栅极层叠结构的绝缘图案，该绝缘图案延伸到所述水平空间的内部，该绝缘图案具有与所述掺杂半导体图案、所述阱接触结构和所述阱-源极间绝缘层接触的侧壁，
其中，所述沟道图案和所述存储器图案沿着所述绝缘图案与各个所述支撑件之间的界面，沿着所述绝缘图案与所述阱结构之间的界面，并且沿着所述绝缘图案与所述栅极层叠结构之间的界面延伸。
9.根据权利要求8所述的半导体器件，其中，所述掺杂半导体图案和所述阱接触结构中的每一个由硅层形成。
10.根据权利要求7所述的半导体器件，该半导体器件还包括：
绝缘图案，该绝缘图案穿透所述栅极层叠结构并延伸以面向所述水平空间；以及
第一半导体图案，该第一半导体图案沿着从所述阱接触结构面向所述水平空间的中心区域的所述沟道图案的内壁和所述绝缘图案的底表面延伸，该第一半导体图案与所述掺杂半导体图案接触，
其中，所述阱接触结构是所述第一半导体图案中的在掺杂半导体层下方对准的部分，并且
其中，所述沟道图案和所述存储器图案在所述绝缘图案与所述栅极层叠结构之间，在各个所述支撑件与所述第一半导体图案之间，并且在所述第一半导体图案与所述阱结构之间延伸。
11.根据权利要求10所述的半导体器件，其中，所述阱-源极间绝缘层具有围绕所述掺杂半导体图案的下端的U形截面结构，并且
所述第一半导体图案与设置在所述阱-源极间绝缘层与所述存储器图案之间的所述掺杂半导体图案的侧壁接触。
12.根据权利要求10所述的半导体器件，其中，所述第一半导体图案还包括在所述第二方向上从所述阱接触结构的侧部彼此平行突出的第一辅助接触结构和第二辅助接触结构。
13.根据权利要求12所述的半导体器件，其中，所述存储器图案包括围绕所述沟道图案的隧道绝缘层、在所述隧道绝缘层插置在所述沟道图案和阻挡绝缘层之间的情况下围绕所述沟道图案的所述阻挡绝缘层以及设置在所述隧道绝缘层和所述阻挡绝缘层之间的数据存储层，该数据存储层延伸到所述第一辅助接触结构和第二辅助接触结构之间的空间，
其中，所述第一辅助接触结构在所述沟道图案和所述数据存储层之间延伸，并且
其中，所述第二辅助接触结构在所述阱结构和所述数据存储层之间延伸。
14.根据权利要求10所述的半导体器件，该半导体器件还包括形成在所述第一半导体图案上的下绝缘图案，该下绝缘图案利用气隙填充。
15.根据权利要求14所述的半导体器件，其中，所述下绝缘图案包括：
第一图案，该第一图案设置在彼此相邻的多个所述支撑件之间；以及
第二图案，该第二图案设置在多个所述支撑件当中的与所述掺杂半导体图案相邻的狭缝侧支撑件与所述掺杂半导体图案之间，
其中，所述第一半导体图案的与所述掺杂半导体图案接触的部分和所述第一半导体图案的所述阱接触结构通过所述第二图案分离。
16.根据权利要求15所述的半导体器件，该半导体器件还包括设置在所述第二图案和所述第一半导体图案之间的第二半导体图案。
17.根据权利要求16所述的半导体器件，该半导体器件还包括限定在所述沟道图案、所述第一半导体图案和所述第二半导体图案中的每一个中的结，
其中，所述结与所述掺杂半导体图案相邻设置并且包括所述源极掺杂剂。
18.一种半导体器件，该半导体器件包括：
穿透阱结构的支撑件，所述支撑件在第一方向上比所述阱结构延伸更远；
设置在所述支撑件上的第一栅极层叠结构和第二栅极层叠结构；
掺杂半导体图案，该掺杂半导体图案设置在所述第一栅极层叠结构和所述第二栅极层叠结构之间，该掺杂半导体图案包括在所述第一方向上延伸的垂直部分以及从所述垂直部分的两侧朝着所述第一栅极层叠结构的侧壁和所述第二栅极层叠结构的侧壁突出的水平突出部分；
第一沟道图案，该第一沟道图案穿透所述第一栅极层叠结构，该第一沟道图案沿着所述第一栅极层叠结构的底表面延伸以与所述掺杂半导体图案接触，该第一沟道图案沿着所述支撑件的侧壁和所述阱结构的上表面的在所述第一栅极层叠结构下方的部分延伸；
第二沟道图案，该第二沟道图案穿透所述第二栅极层叠结构，该第二沟道图案沿着所述第二栅极层叠结构的底表面延伸以与所述掺杂半导体图案接触，该第二沟道图案沿着所述支撑件的侧壁和所述阱结构的上表面的在所述第二栅极层叠结构下方的部分延伸；
第一存储器图案，该第一存储器图案沿着所述第一沟道图案的外壁延伸；以及
第二存储器图案，该第二存储器图案沿着所述第二沟道图案的外壁延伸。
19.根据权利要求18所述的半导体器件，该半导体器件还包括：
阱接触结构，该阱接触结构与所述阱结构接触并朝着所述掺杂半导体图案延伸，该阱接触结构与所述第一沟道图案和第二沟道图案中的每一个的与所述阱结构相邻的部分接触；以及
阱-源极间绝缘层，该阱-源极间绝缘层设置在所述阱接触结构和所述掺杂半导体图案之间。
20.根据权利要求19所述的半导体器件，该半导体器件还包括：
第一辅助接触结构，所述第一辅助接触结构在所述第一存储器图案和所述第一沟道图案之间以及所述第二存储器图案和所述第二沟道图案之间从所述阱接触结构延伸；以及
第二辅助接触结构，所述第二辅助接触结构在所述第一存储器图案和所述阱结构之间以及所述第二存储器图案和所述阱结构之间从所述阱接触结构延伸。
21.一种制造半导体器件的方法，该方法包括以下步骤：
形成阱结构；
形成穿透所述阱结构的支撑件，所述支撑件从所述阱结构在上方向上延伸；
在所述支撑件上形成第一层叠结构；
形成设置在所述第一层叠结构上的第二层叠结构，该第二层叠结构被蚀刻停止图案穿透；
在所述第二层叠结构上形成延伸以覆盖所述蚀刻停止图案的第三层叠结构；
形成穿透所述第三层叠结构和所述蚀刻停止图案的狭缝，该狭缝延伸到所述第一层叠结构的内部；
去除留在所述狭缝的两侧的所述蚀刻停止图案，使得在所述第三层叠结构和所述第一层叠结构之间限定底切区域并且所述第二层叠结构的侧壁暴露；以及
通过所述狭缝和所述底切区域利用导电图案取代所述第一层叠结构、所述第二层叠结构和所述第三层叠结构中的每一个的牺牲层。
22.根据权利要求21所述的方法，其中，形成被所述蚀刻停止图案穿透的所述第二层叠结构的步骤包括以下步骤：
在所述第一层叠结构上交替地层叠所述牺牲层和层间绝缘层，使得牺牲层设置在所述第二层叠结构的最下层和最上层中的每一个中；
在所述第二层叠结构上形成平坦化保护层，其中，该平坦化保护层由不同于所述牺牲层的材料形成；
通过蚀刻所述平坦化保护层和所述第二层叠结构来形成暴露所述第一层叠结构的沟槽；
利用蚀刻停止层填充所述沟槽；
抛光所述蚀刻停止层，使得所述平坦化保护层暴露；以及
通过抛光所述平坦化保护层和所述蚀刻停止层以使得所述第二层叠结构的最上层暴露来形成所述蚀刻停止图案。
23.根据权利要求22所述的方法，其中，所述平坦化保护层和所述层间绝缘层由氧化硅层形成，
其中，所述牺牲层由氮化硅层形成，并且
其中，所述蚀刻停止层由硅层形成。
24.根据权利要求21所述的方法，其中，形成所述狭缝的步骤包括以下步骤：
形成穿透所述第三层叠结构的第一狭缝，该第一狭缝延伸到所述蚀刻停止图案的内部，该第一狭缝具有由所述蚀刻停止图案限定的底表面；
在所述第一狭缝的侧壁上形成掩模图案；
通过蚀刻所述蚀刻停止图案的在多个所述掩模图案之间暴露的部分来形成暴露所述第一层叠结构的最上层的第二狭缝；以及
形成连接到所述第二狭缝的第三狭缝，该第三狭缝延伸到所述第一层叠结构的内部，该第三狭缝具有由设置在所述第一层叠结构的最下层中的所述牺牲层限定的底表面。
25.根据权利要求24所述的方法，其中，所述第一层叠结构、所述第二层叠结构和所述第三层叠结构中的每一个包括在所述第一层叠结构、所述第二层叠结构和所述第三层叠结构层叠的方向上交替地层叠的多个所述牺牲层中的至少一个和多个层间绝缘层中的至少一个。
26.根据权利要求25所述的方法，其中，利用所述导电图案取代所述牺牲层的步骤包括以下步骤：
去除所述牺牲层和所述掩模图案；
利用导电层填充所述牺牲层被去除的区域；以及
蚀刻所述导电层以形成所述导电图案，
其中，控制蚀刻所述导电层的步骤，使得所述导电图案形成为不朝着所述狭缝比相邻层间绝缘层突出更多，并且使得在所述狭缝下方完全穿透所述导电层的狭缝延伸部分被限定。
27.根据权利要求24所述的方法，其中，所述掩模图案由与所述牺牲层相同的材料形成。
28.根据权利要求21所述的方法，该方法还包括以下步骤：在形成所述狭缝之前，使包括孔和连接到所述孔的水平空间的沟道区域开放，
其中，所述孔形成为在所述第三层叠结构、所述第二层叠结构和所述第一层叠结构彼此交叠的区域中穿透所述第三层叠结构、所述第二层叠结构和所述第一层叠结构，并且
其中，通过去除设置在所述阱结构和所述第一层叠结构之间的下牺牲层以使得所述支撑件的侧壁暴露来形成所述水平空间。
29.根据权利要求28所述的方法，该方法还包括以下步骤：
在所述沟道区域的表面上形成存储器层；
在所述存储器层的表面上形成沟道层；以及
在所述沟道层的表面上形成填充所述沟道区域的绝缘层。
30.根据权利要求29所述的方法，该方法还包括以下步骤：
在所述狭缝的两个侧壁上形成覆盖所述导电图案的间隔物绝缘图案；
形成第一沟槽，该第一沟槽穿透在多个所述间隔物绝缘图案之间暴露的所述存储器层和所述沟道层，该第一沟槽延伸到所述绝缘层的内部；
形成在所述第一沟槽的两个侧壁上延伸并在所述间隔物绝缘图案上延伸的侧壁保护图案；以及
形成第二沟槽，该第二沟槽穿透在多个所述侧壁保护图案之间暴露的所述绝缘层、所述沟道层的设置在所述绝缘层下方的部分以及所述存储器层的设置在所述绝缘层下方的部分，该第二沟槽暴露所述阱结构，
其中，所述沟道层被所述第一沟槽和所述第二沟槽分离成多个沟道图案，并且所述存储器层被所述第一沟槽和所述第二沟槽分离成多个存储器图案。
31.根据权利要求30所述的方法，该方法还包括以下步骤：
在所述第二沟槽中形成与所述阱结构和所述沟道图案接触的阱接触结构；
在所述阱接触结构上形成阱-源极间绝缘层；
去除所述侧壁保护图案，使得各个所述沟道图案的源极接触表面暴露；
在所述阱-源极间绝缘层上形成掺杂半导体图案，该掺杂半导体图案填充多个所述间隔物绝缘图案之间的空间并与所述源极接触表面接触；以及
通过使源极掺杂剂从所述掺杂半导体图案扩散到各个所述沟道图案中来在各个所述沟道图案中形成结。
32.根据权利要求30所述的方法，该方法还包括以下步骤：
通过去除通过所述第二沟槽暴露的所述绝缘图案的部分来使各个所述沟道图案的面向所述水平空间的内壁开放；
形成与所述阱结构接触的第一半导体图案，该第一半导体图案延伸到各个所述沟道图案的所述内壁上；
形成设置在所述第一半导体图案的表面上的多个下绝缘图案，多个所述下绝缘图案彼此分离以暴露所述第一半导体图案的与所述阱结构接触的的阱接触结构；
在所述第一半导体图案的在多个所述下绝缘图案之间暴露的所述阱接触结构上形成阱-源极间绝缘层；
去除所述侧壁保护图案，使得所述第一半导体图案和各个所述沟道图案的源极接触表面暴露；
在所述阱-源极间绝缘层上形成掺杂半导体图案，该掺杂半导体图案填充多个所述间隔物绝缘图案之间的空间并与所述源极接触表面接触；以及
通过使源极掺杂剂从所述掺杂半导体图案扩散到各个所述沟道图案和所述第一半导体图案中来在各个所述沟道图案和所述第一半导体图案中形成结。
33.根据权利要求32所述的方法，其中，形成所述下绝缘图案的步骤包括以下步骤：
在所述第一半导体图案上沿着所述第一半导体图案的表面形状形成第一下绝缘层；
蚀刻所述第一下绝缘层，使得所述第一下绝缘层作为第一图案保留在彼此相邻的多个所述支撑件之间，并且所述第一半导体图案的与所述狭缝相邻的部分暴露；
沿着所述第一半导体图案的暴露的部分的表面形成第二下绝缘层；以及
在所述第一半导体图案的所述阱接触结构上形成穿透所述第二下绝缘层的分离沟槽，该分离沟槽将所述第二下绝缘层分离成多个第二图案。
34.根据权利要求33所述的方法，该方法还包括以下步骤：
在形成所述第二下绝缘层之前，
在所述第一半导体图案的所述暴露的部分的表面上形成第二半导体层；以及
在所述第一半导体图案的所述阱接触结构上形成穿透所述第二半导体层的第三沟槽，该第三沟槽将所述第二半导体层分离成多个第二半导体图案。
35.根据权利要求34所述的方法，其中，在所述第一图案和所述第二图案中限定气隙，
其中，所述第二图案阻挡面向所述分离沟槽的各个所述第二半导体图案的开口，使得所述气隙被密封在所述水平空间中。
36.根据权利要求34所述的方法，其中，在形成结的步骤中，所述源极掺杂剂扩散到所述第二半导体图案中。
37.根据权利要求32所述的方法，其中，在去除所述绝缘层的同时，蚀刻各个所述存储器图案的一部分，以使得各个所述沟道图案与所述绝缘层之间的间隙以及各个所述沟道图案与所述阱结构之间的间隙开放，
其中，所述间隙利用所述第一半导体图案填充。
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