CN113284905A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

半导体装置以及半导体装置的制造方法。一种半导体装置包括：层叠结构，其包括彼此交替地层叠的多个绝缘层和多个导电层；硬掩模图案，其位于层叠结构上；沟道结构，其穿过硬掩模图案和层叠结构；多个绝缘图案，其插置在多个绝缘层和沟道结构之间，并且各个绝缘图案包括第一表面和第二表面，其中，第一表面面向各个绝缘层并且是平坦的，并且第二表面面向沟道结构并且包括曲面；以及存储器层，其插置在层叠结构和沟道结构之间，并且填充多个绝缘图案之间的空间，其中，各个导电层的侧壁位于硬掩模图案的侧壁的延长线上，并且绝缘图案比硬掩模图案的侧壁朝着沟道结构突出更远。

Description

半导体装置以及半导体装置的制造方法
技术领域
各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置以及该半导体装置的制造方法。
背景技术
非易失性存储器装置即使在没有电源的情况下也保持所存储的数据。存储器单元以单层形成在基板上方的二维非易失性存储器装置的集成密度的增加最近受到限制。因此，已提出了存储器单元在垂直方向上层叠在基板上方的三维非易失性存储器装置。
三维非易失性存储器装置可包括彼此交替地层叠的层间绝缘层和栅电极以及穿过层间绝缘层和栅电极的沟道层，并且存储器单元可沿着沟道层层叠。已开发出各种结构和制造方法以改进三维非易失性存储器装置的操作可靠性。
发明内容
根据实施方式，一种半导体装置可包括：层叠结构，其包括彼此交替地层叠的多个绝缘层和多个导电层；硬掩模图案，其位于层叠结构上；以及沟道结构，其穿过硬掩模图案和层叠结构。该半导体装置还可包括插置在多个绝缘层和沟道结构之间的多个绝缘图案，其中，各个绝缘图案包括第一表面和第二表面，其中，第一表面面向各个绝缘层并且平坦，并且其中，第二表面面向沟道结构并且包括曲面。该半导体装置还可包括插置在层叠结构和沟道结构之间的存储器层，其中，该存储器层填充多个绝缘图案之间的空间。各个导电层的侧壁位于硬掩模图案的侧壁的延长线上，并且绝缘图案比硬掩模图案的侧壁朝着沟道结构突出更远。
根据实施方式，一种制造半导体装置的方法可包括以下步骤：形成包括彼此交替地层叠的多个第一材料层和多个第二材料层的层叠结构；在层叠结构上形成硬掩模图案；以及形成穿过层叠结构的第一开口。该方法还可包括以下步骤：分别在多个第二材料层上形成绝缘图案，绝缘图案比硬掩模图案的侧壁和各个第一材料层的侧壁向第一开口中突出更远。该方法还可包括以下步骤：在第一开口中形成存储器层，该存储器层填充多个绝缘图案之间的空间。该方法可另外包括以下步骤：在存储器层中形成沟道结构。各个绝缘图案包括面向各个第二材料层的第一表面和面向沟道结构的第二表面，并且第一表面是平坦的，第二表面包括曲面。
附图说明
图1A至图1D是示出根据实施方式的半导体装置的结构的图；
图2A至图2D是示出根据实施方式的半导体装置的结构的图；
图3A至图3D是示出根据实施方式的半导体装置的结构的图；
图4A和图4B是示出根据实施方式的半导体装置的结构的图；
图5A至图5E是示出根据实施方式的半导体装置的制造方法的图；
图6A至图6D是示出根据实施方式的半导体装置的制造方法的图；
图7A至图7D是示出根据实施方式的半导体装置的制造方法的图；
图8A至图8C是示出根据实施方式的半导体装置的制造方法的图；
图9A和图9B是示出根据实施方式的半导体装置的制造方法的图；
图10A和图10B是示出根据实施方式的半导体装置的制造方法的图；
图11A至图11C是示出根据实施方式的半导体装置的制造方法的图；
图12A至图12C是示出根据实施方式的半导体装置的制造方法的图；
图13A至图13C是示出根据实施方式的半导体装置的制造方法的图；
图14A至图14C是示出根据实施方式的半导体装置的制造方法的图；
图15A和图15B是示出根据实施方式的半导体装置的制造方法的图；
图16A和图16B是示出根据实施方式的半导体装置的制造方法的图；
图17是示出根据实施方式的存储器系统的配置的框图；
图18是示出根据实施方式的存储器系统的配置的框图；
图19是示出根据实施方式的计算系统的配置的框图；以及
图20是示出根据实施方式的计算系统的框图。
具体实施方式
仅示出根据本说明书中所公开的概念的实施方式的具体结构或功能描述以描述根据所述概念的实施方式，根据所述概念的实施方式可通过各种形式实现，但是描述不限于本说明书中所描述的实施方式。
各种实施方式涉及一种具有稳定的结构和改进的特性的半导体装置以及该半导体装置的制造方法。
图1A至图1D是示出根据实施方式的半导体装置的结构的图。图1B至图1D是图1A所示的区域A的放大图。
参照图1A，根据实施方式的半导体装置可包括层叠结构ST、硬掩模图案HM、沟道结构CH、绝缘图案13和存储器层M。
层叠结构ST可包括彼此交替地层叠的导电层11和绝缘层12。导电层11可以是选择晶体管、存储器单元等的栅电极。导电层11可包括诸如多晶硅、钨或金属的导电材料。可提供绝缘层12以将层叠的导电层11彼此绝缘。绝缘层12可包括诸如氧化物或氮化物的绝缘材料。
硬掩模图案HM可位于层叠结构ST上。硬掩模图案HM可包括相对于绝缘层12具有蚀刻选择性的材料。硬掩模图案HM可包括氮化物、碳基材料或其组合。
沟道结构CH可穿过层叠结构ST和硬掩模图案HM。沟道结构CH可在导电层11和绝缘层12层叠的方向上延伸。导电层11和绝缘层12层叠的方向可以是第二方向II。沟道结构CH可包括沟道层17，并且还可包括间隙填充层18和封盖层19中的至少一个。沟道层17可以是形成诸如选择晶体管或存储器单元的沟道的区域。沟道层17可包括诸如硅或锗的半导体材料或者诸如纳米点、纳米管或石墨烯的纳米结构。间隙填充层18可形成在由沟道层17限定的空间中并且可包括诸如氧化物的绝缘材料。封盖层19可联接到沟道层17并且可包括诸如多晶硅的导电材料。
绝缘图案13可被插置在绝缘层12和沟道结构CH之间。绝缘图案13可分别被设置为对应于绝缘层12，并且可位于与绝缘层12基本上相同的水平。绝缘图案13可直接接触绝缘层12。
绝缘图案13可包括诸如氧化物的绝缘材料。绝缘图案13和绝缘层12可通过不同的方法形成。因此，绝缘图案13和绝缘层12可具有不同的物质性质。例如，在绝缘图案13和绝缘层12之间，诸如介电常数、介电强度、密度、蚀刻速率、热稳定性、组成和氮浓度的物质性质可不同。
绝缘层12可通过诸如化学气相沉积(CVD)方法的沉积方法形成。绝缘图案13可通过氧化工艺形成。由于氧化工艺可在比沉积工艺更高的温度下执行，所以通过氧化工艺形成的层可具有比通过沉积工艺形成的层更优异的物质性质。绝缘图案13可具有比绝缘层12更高的介电强度、更低的蚀刻速率和更高的热稳定性，并且可具有比绝缘层12更少的缺陷。另外，绝缘图案13可包括相对于氮化物或多晶硅具有高蚀刻选择性的材料。
硬掩模图案HM可包括第一侧壁SW1。第一侧壁SW1可以是由蚀刻工艺限定的表面。各个导电层11可包括第二侧壁SW2。第二侧壁SW2可与第一侧壁SW1对应。在第一方向I和与第一方向I交叉的第二方向II上限定的横截面中，第二侧壁SW2可位于第一侧壁SW1的第一延长线EXL1上。第一侧壁SW1和第二侧壁SW2可以是平坦的。
各个绝缘图案13可包括第三侧壁SW3。第三侧壁SW3可比硬掩模图案HM的第一侧壁SW1朝着沟道结构CH突出更远。第三侧壁SW3可比第一侧壁SW1的第一延长线EXL1朝着沟道结构CH突出更远。第三侧壁SW3可比第二侧壁SW2朝着沟道结构CH突出更远。第三侧壁SW3可以是由氧化工艺限定的表面。第三侧壁SW3可包括曲面。
各个绝缘层12可包括第四侧壁SW4。第四侧壁SW4可以是蚀刻表面或由氧化工艺限定的表面。第四侧壁SW4可以是绝缘层12与绝缘图案13之间的界面IF。第四侧壁SW4可被设置为比第一侧壁SW1和第二侧壁SW2与沟道结构CH间隔开更远。界面IF可被设置为比第一侧壁SW1和第二侧壁SW2与沟道结构CH的第五侧壁SW5间隔开更远。
存储器层M可被插置在层叠结构ST和沟道结构CH之间，并且可填充绝缘图案13之间的空间。存储器层可包括阻挡层14、数据存储层15和隧道绝缘层16中的至少一个。隧道绝缘层16可围绕沟道结构CH的侧壁。隧道绝缘层16可以是允许电荷通过F-N隧穿等而隧穿的层，并且可包括诸如氧化物或氮化物的绝缘材料。数据存储层15可围绕隧道绝缘层16。数据存储层15可包括浮栅、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料、纳米结构等。阻挡层14可围绕数据存储层15。阻挡层14可防止电荷移动到导电层11，并且包括诸如氧化铝(例如，Al2O3)的高k材料。
数据存储层15可被插置在沟道结构CH和层叠结构ST之间，并且可延伸到硬掩模图案HM的第一侧壁SW1。数据存储层15可具有根据其区域而变化的厚度。该厚度可以是在第一方向I上测量的厚度。数据存储层15可包括与导电层11对应的第一区域R1以及与绝缘图案13对应的第二区域R2。第一区域R1可以是存储器单元区域，第二区域R2可以是相邻存储器单元之间的空间区域。第一区域R1可具有大于第二区域R2的厚度(W1>W2)。
数据存储层15可具有与沟道结构CH相邻的平坦内壁以及与层叠结构ST相邻的不平坦外壁。第一区域R1可包括比第二区域R2朝着层叠结构ST突出更远的突起，并且该突起可在相邻绝缘图案13之间突出。第一区域R1的表面可具有与各个导电层11的第二侧壁SW2的形状对应的形状，并且可以是平坦的。第二区域R2的表面可具有与各个绝缘图案13的第三侧壁SW3的形状对应的形状并且可包括曲面。
根据如上所述的结构，存储器单元或选择晶体管可位于沟道结构CH和导电层11的各个交点处。共享沟道结构CH的存储器单元和选择晶体管可形成单个存储器串。存储器串可包括至少一个漏极选择晶体管、存储器单元和至少一个源极选择晶体管。
参照图1B至图1D，各个绝缘图案13可包括面向绝缘层12的第一表面S1和面向沟道结构CH的第二表面S2。第一表面S1和第二表面S2中的每一个可包括曲面。第一表面S1可接触绝缘层12，第二表面S2可接触阻挡层14。第二表面S2可对应于图1A所示的第三侧壁SW3。
在第二方向II上各个导电层11的厚度和各个绝缘层12的厚度可相同或不同。各个导电层11可具有大于各个绝缘层12的厚度。
各个绝缘图案13可包括第一部分P1和第二部分P2。第一部分P1可被插置在相邻导电层11之间。第二部分P2可比第二侧壁SW2朝着沟道结构CH突出更远。第二部分P2可比第一侧壁SW1朝着沟道结构CH突出更远。第一部分P1可在第二方向II上具有第三宽度W3。当第一表面S1包括曲面时，第三宽度W3可以是在第一部分P1与第二部分P2之间的界面中第一部分P1的宽度。第三宽度W3可与各个绝缘层12的宽度基本上相同。第二部分P2可在第二方向II上具有第四宽度W4。当第二表面S2包括曲面时，第四宽度W4可以是在第一部分P1与第二部分P2之间的界面中第二部分P2的宽度。第四宽度W4可与各个绝缘层12的宽度基本上相同或不同。
参照图1B，第二部分P2可具有大于第一部分P1的宽度(W4>W3)。第二部分P2可在第二方向II上延伸，并且可与导电层11部分交叠。各个绝缘图案13可具有蘑菇形状。参照图1C，第二部分P2可具有与第一部分P1基本上相同的宽度(W4＝W3)。参照图1D，第二部分P2可具有小于第一部分P1的宽度(W4<W3)。
根据上述结构，各个绝缘图案13的第三侧壁SW3可比硬掩模图案HM的第一侧壁SW1朝着沟道结构CH突出更远。另外，数据存储层15的第一区域R1可具有比数据存储层15的第二区域R2大的厚度(W1>W2)。因此，根据上述结构，在共享沟道结构CH和存储器层M并且在第二方向II上彼此邻近的存储器单元之间电荷的移动可减轻。另外，根据上述结构，数据保持特性可改进，并且层叠的存储器单元之间的干扰可减小。
图2A至图2D是示出根据实施方式的半导体装置的结构的图。图2B至图2D是图2A所示的区域B的放大图。以下，将省略上面已经提及的组件的任何重复描述。
参照图2A，根据实施方式的半导体装置可包括层叠结构ST、硬掩模图案HM、沟道结构CH、绝缘图案13’和存储器层M’。硬掩模图案HM可包括相对于绝缘层12具有蚀刻选择性的材料。硬掩模图案HM可包括氮化物、碳基材料或其组合。
绝缘图案13’可被插置在绝缘层12和沟道结构CH之间。各个绝缘图案13’的第三侧壁SW3可比硬掩模图案HM的第一侧壁SW1朝着沟道结构CH突出更远。各个导电层11的第二侧壁SW2可位于第一侧壁SW1的延长线上。第三侧壁SW3可比第二侧壁SW2朝着沟道结构CH突出更远。各个绝缘层12的第四侧壁SW4可被设置为比第一侧壁SW1与沟道结构CH间隔开更远。数据存储图案15A和15B中的每一个的第六侧壁SW6可位于第三侧壁SW3的第二延长线EXL2上。
存储器层M’可被插置在层叠结构ST和沟道结构CH之间，并且可填充绝缘图案13’之间的空间。存储器层M’可包括第一阻挡图案14A、第二阻挡图案14B、第一数据存储图案15A、第二数据存储图案15B和隧道绝缘层16中的至少一个。第一阻挡图案14A和第二阻挡图案14B可分别插置在导电层11与第一数据存储图案15A和第二数据存储图案15B之间，并且可彼此分离。第一阻挡图案14A可位于绝缘图案13’之间并且可彼此分离。第二阻挡图案14B可延伸到硬掩模图案HM的第一侧壁SW1。第一数据存储图案15A和第二数据存储图案15B可分别插置在隧道绝缘层16与第一阻挡图案14A和第二阻挡图案14B之间，并且可彼此分离。第一数据存储图案15A可位于绝缘图案13’之间并且可彼此分离。第二数据存储图案15B可延伸到硬掩模图案HM的第一侧壁SW1。
参照图2B至图2D，各个绝缘图案13’可包括面向绝缘层12的第一表面S1和面向沟道结构CH的第二表面S2。第一表面S1可包括曲面，第二表面S2可包括平面。第二表面S2可包括曲面和平面。另外，第二表面S2可接触隧道绝缘层16。
参照图2B，第二部分P2可具有大于第一部分P1的宽度(W4>W3)。参照图2C，第二部分P2可具有与第一部分P1基本上相同的宽度(W4＝W3)。参照图2D，第二部分P2可具有小于第一部分P1的宽度(W4<W3)。
根据上述结构，各个绝缘图案13’的第三侧壁SW3可比硬掩模图案HM的第一侧壁SW1朝着沟道结构CH突出更远。另外，第一数据存储图案15A可位于绝缘图案13’之间并且可彼此分离。因此，根据上述结构，在共享沟道结构CH和存储器层M’并且在第二方向II上彼此邻近的存储器单元之间电荷的移动可减轻。另外，根据上述结构，数据保持特性可改进，并且层叠的存储器单元之间的干扰可减小。
图3A和图3B是示出根据实施方式的半导体装置的结构的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图3A和图3B，根据实施方式的半导体装置可包括层叠结构ST、硬掩模图案HM、沟道结构CH、绝缘图案23或23’以及存储器层M或M’。层叠结构ST可包括彼此交替地层叠的导电层21和绝缘层22。硬掩模图案HM可位于层叠结构ST上。硬掩模图案HM可包括氧化物、碳基材料或其组合。
沟道结构CH可穿过层叠结构ST和硬掩模图案HM。沟道结构CH可包括沟道层27，并且还可包括间隙填充层28和封盖层29中的至少一个。
各个导电层21的第二侧壁SW2可比硬掩模图案HM的第一侧壁SW1朝着沟道结构CH突出更远。在硬掩模图案HM与层叠结构ST之间的边界中由于第一侧壁SW1和第二侧壁SW2之间在第一方向I上的未对准，可形成台阶，并且由于存储器层M或M’和沟道层27沿着台阶形成，可导致沟道结构CH的侧壁台阶。沟道结构CH的穿过硬掩模图案HM的部分可具有第八宽度W8，并且沟道结构CH的穿过层叠结构ST的部分可具有第七宽度W7。第八宽度W8可大于第七宽度W7。第七宽度W7和第八宽度W8中的每一个可以是在第一方向I上测量的宽度或者可以是沟道结构CH的直径。因此，沟道结构CH的侧壁可具有台阶。
第二侧壁SW2可比各个绝缘层22的第四侧壁SW4朝着沟道结构CH突出更远。第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上，或者可被设置为比第一侧壁SW1与沟道结构CH间隔开更远。
参照图3A，存储器层M可被插置在层叠结构ST和沟道结构CH之间。存储器层M可包括阻挡层24、数据存储层25和隧道绝缘层26中的至少一个。数据存储层25可包括厚度彼此不同的第一区域R1和第二区域R2。第一区域R1可包括在相邻绝缘图案23之间突出的突起。
绝缘图案23可被插置在绝缘层22和沟道结构CH之间。各个绝缘图案23可包括面向绝缘层22的第一表面S1和面向沟道结构CH的第二表面S2。第一表面S1和第二表面S2中的每一个可包括曲面。各个绝缘图案23可包括第一部分P1和第二部分P2。第一部分P1和第二部分P2可具有彼此基本上相同的宽度或彼此不同的宽度。绝缘图案23可具有与参照图1B至图1D描述的绝缘图案13之一相似的形状或者参照图1B至图1D描述的绝缘图案13的形状的组合。
各个绝缘图案23的第三侧壁SW3可比第一侧壁SW1朝着沟道结构CH突出更远。第三侧壁SW3可比第二侧壁SW2朝着沟道结构CH突出更远。
参照图3B，存储器层M’可被插置在层叠结构ST和沟道结构CH之间。存储器层M’可包括第一阻挡图案24A、第二阻挡图案24B、第一数据存储图案25A、第二数据存储图案25B和隧道绝缘层26中的至少一个。第一阻挡图案24A可位于绝缘图案23’之间并且可彼此分离。第二阻挡图案24B可延伸到硬掩模图案HM的第一侧壁SW1。第一数据存储图案25A可位于绝缘图案23’之间并且可彼此分离。第二数据存储图案25B可延伸到硬掩模图案HM的第一侧壁SW1。
绝缘图案23’可被插置在绝缘层22和沟道结构CH之间。各个绝缘图案23’可包括面向绝缘层22的第一表面S1和面向沟道结构CH的第二表面S2。第一表面S1可包括曲面，第二表面S2可包括平面。各个绝缘图案23’可包括第一部分P1和第二部分P2。第一部分P1和第二部分P2可具有彼此基本上相同的宽度或彼此不同的宽度。绝缘图案23’可具有与参照图2B至图2D描述的绝缘图案13’之一相似的形状或者参照图2B至图2D描述的绝缘图案13’的形状的组合。
各个绝缘图案23’的第三侧壁SW3可比第一侧壁SW1朝着沟道结构CH突出更远。第三侧壁SW3可比第二侧壁SW2朝着沟道结构CH突出更远。各个第一数据存储图案25A的第六侧壁SW6可位于第三侧壁SW3的第二延长线EXL2上。
根据参照图3A和图3B描述的结构，各个导电层21的第二侧壁SW2可比硬掩模图案HM的第一侧壁SW1朝着沟道结构CH突出更远。另外，各个绝缘图案23或23’的第三侧壁SW3可比各个导电层21的第二侧壁SW2朝着沟道结构CH突出更远。因此，根据上述结构，数据保持特性可改进，并且层叠的存储器单元之间的干扰可减小。
参照图3C和图3D，根据实施方式的半导体装置还可包括第一材料图案20。第一材料图案20可被插置在沟道结构CH与硬掩模图案HM之间以及存储器层M或M’与硬掩模图案HM之间。
第一材料图案20可包括相对于绝缘层22具有高蚀刻选择性的材料。绝缘层22可包括氧化物，并且第一材料图案20可包括氮化物。第一材料图案20和硬掩模图案HM二者可包括氮化物，并且第一材料图案20可相对于硬掩模图案HM具有高蚀刻选择性。硬掩模图案HM可以是包括诸如碳的掺杂剂的氮化物。
沟道结构CH可穿过层叠结构ST和硬掩模图案HM。沟道结构CH可包括沟道层27并且还可包括间隙填充层28和封盖层29中的至少一个。
各个导电层21的第二侧壁SW2可比硬掩模图案HM的第一侧壁SW1朝着沟道结构CH突出更远。第一材料图案20的侧壁SW2”可位于第二侧壁SW2的延长线上。存储器层M或M’和沟道层27可沿着第一材料图案20的侧壁SW2”形成。因此，沟道结构CH的穿过硬掩模图案HM的部分可具有第八宽度W8’。另外，由于第一材料图案20可补偿第一侧壁SW1和第二侧壁SW2之间的距离，所以第一材料图案20可防止在硬掩模图案HM与层叠结构ST之间的边界中在沟道结构CH的侧壁上导致台阶。
参照图3C，存储器层M可包括阻挡层24、数据存储层25和隧道绝缘层26中的至少一个。数据存储层25可包括在绝缘图案23之间突出的突起。绝缘图案23可具有与参照图1B至图1D描述的绝缘图案13之一相似的形状或者参照图1B至图1D描述的绝缘图案13的形状的组合。各个绝缘图案23的第三侧壁SW3可比第一侧壁SW1朝着沟道结构CH突出更远。第三侧壁SW3可比第二侧壁SW2和第一材料图案20的侧壁SW2”朝着沟道结构CH突出更远。
参照图3D，存储器层M’可包括第一阻挡图案24A、第二阻挡图案24B、第一数据存储图案25A、第二数据存储图案25B和隧道绝缘层26中的至少一个。绝缘图案23’可具有与参照图2B至图2D描述的绝缘图案13’之一相似的形状或者参照图2B至图2D描述的绝缘图案13’的形状的组合。各个绝缘图案23’的第三侧壁SW3可比第一侧壁SW1朝着沟道结构CH突出更远。第三侧壁SW3可比第二侧壁SW2和第一材料图案20的侧壁SW2”朝着沟道结构CH突出更远。各个第一数据存储图案25A的第六侧壁SW6可位于第三侧壁SW3的第二延长线EXL2上。
根据参照图3C和图3D描述的结构，各个导电层21的第二侧壁SW2可比硬掩模图案HM的第一侧壁SW1朝着沟道结构CH突出更远。另外，绝缘图案23或23’中的每一个的第三侧壁SW3可比各个导电层21的第二侧壁SW2朝着沟道结构CH突出更远。因此，第一数据存储图案25A可彼此分离。因此，根据上述结构，数据保持特性可改进，并且层叠的存储器单元之间的干扰可减小。
图4A和图4B是示出根据实施方式的半导体装置的结构的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图4A和图4B，根据实施方式的半导体装置可包括层叠结构ST、硬掩模图案HM、沟道结构CH、绝缘图案33或33’以及存储器层M或M’。层叠结构ST可包括彼此交替地层叠的导电层31和绝缘层32。硬掩模图案HM可位于层叠结构ST上。沟道结构CH可穿过层叠结构ST和硬掩模图案HM。沟道结构CH可包括沟道层37，并且还可包括间隙填充层38和封盖层39中的至少一个。
绝缘图案33或33’可被插置在绝缘层32和沟道结构CH之间。绝缘图案33或33’和绝缘层32可通过不同的沉积方法形成。另外，绝缘图案33或33’和绝缘层32可具有不同的物质性质。例如，诸如氮浓度、蚀刻速率、热稳定性和介电强度的物质性质可不同。
绝缘层32可通过化学气相沉积(CVD)方法形成。绝缘层32可在相对高的温度下以相对高的速度沉积。绝缘图案33或33’可通过选择性沉积方法或原子层沉积(ALD)方法形成。绝缘图案33或33’可在相对低的温度下以相对低的速度沉积。因此，绝缘层32可具有与绝缘图案33或33’相比更优异的膜。绝缘图案33或33’可具有比绝缘层32更低的热稳定性、更低的介电强度和更高的蚀刻速率。
绝缘图案33或33’中的每一个的第三侧壁SW3可比第一侧壁SW1朝着沟道结构CH突出更远。第三侧壁SW3可比第二侧壁SW2朝着沟道结构CH突出更远。各个导电层31的第二侧壁SW2可位于硬掩模图案HM的第一侧壁SW1的第一延长线EXL1上。各个绝缘层32的第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上。
参照图4A，存储器层M可被插置在层叠结构ST和沟道结构CH之间。存储器层M可包括阻挡层34、数据存储层35和隧道绝缘层36中的至少一个。数据存储层35可包括厚度彼此不同的第一区域R1和第二区域R2。第一区域R1可包括在相邻绝缘图案33之间突出的突起。
各个绝缘图案33可包括面向绝缘层32的第一表面S1和面向沟道结构CH的第二表面S2。第一表面S1可以是平坦的，并且可位于第一侧壁SW1的第一延长线EXL1上。第二表面S2可以是由沉积工艺限定的表面，并且可包括曲面。
参照图4B，存储器层M’可被插置在层叠结构ST和沟道结构CH之间。存储器层M’可包括第一阻挡图案34A、第二阻挡图案34B、第一数据存储图案35A、第二数据存储图案35B和隧道绝缘层36中的至少一个。第一阻挡图案34A可位于绝缘图案33’之间并且可彼此分离。第二阻挡图案34B可延伸到硬掩模图案HM的第一侧壁SW1。第一数据存储图案35A可位于绝缘图案33’之间并且可彼此分离。第二数据存储图案35B可延伸到硬掩模图案HM的第一侧壁SW1。
各个绝缘图案33’可包括面向绝缘层32的第一表面S1和面向沟道结构CH的第二表面S2。第一表面S1和第二表面S2中的每一个可包括平面。第一表面S1可以是平坦的，并且第二表面S2可包括曲面和平面。
第一数据存储图案35A和第二数据存储图案35B中的每一个的第六侧壁SW6可位于第三侧壁SW3的第二延长线EXL2上。
根据上述结构，绝缘图案33或33’的第三侧壁SW3可比各个导电层31的第二侧壁SW2朝着沟道结构CH突出更远。因此，根据上述结构，在共享沟道结构CH和存储器层M或M’并且在第二方向II上彼此邻近的存储器单元之间电荷的移动可减轻。另外，根据上述结构，数据保持特性可改进，并且层叠的存储器单元之间的干扰可减小。
图5A至图5E是示出根据实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图5A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层41和第二材料层42。第一材料层41和第二材料层42可在第二方向II上层叠。第一材料层41和第二材料层42可通过诸如化学气相沉积(CVD)工艺的沉积工艺形成。
第一材料层41可包括相对于第二材料层42具有高蚀刻选择性的材料。例如，第一材料层41可包括诸如氮化物的牺牲材料，并且第二材料层42可包括诸如氧化物的绝缘材料。在其它示例中，第一材料层41可包括诸如多晶硅或钨的导电材料，并且第二材料层42可包括诸如氧化物的绝缘材料。
随后，可在层叠结构ST上形成硬掩模图案43。硬掩模图案43可包括相对于第二材料层42具有蚀刻选择性的材料。硬掩模图案43可包括氮化物、碳基材料或其组合。硬掩模图案43可包括第一开口OP1。硬掩模图案43的第一侧壁SW1可由第一开口OP1限定。第一侧壁SW1可以是蚀刻表面并且可以是平坦的。可通过在层叠结构ST上形成硬掩模层，然后对硬掩模层进行构图来形成硬掩模图案43。第一开口OP1可具有均匀的宽度或者从第一开口OP1的上部朝着下部减小的宽度。
随后，可形成穿过层叠结构ST的第二开口OP2。可通过使用硬掩模图案43作为蚀刻屏障蚀刻层叠结构ST来形成第二开口OP2。第二开口OP2可联接到第一开口OP1。
第二开口OP2可在第二方向II上穿过层叠结构ST。第二开口OP2可具有均匀的宽度或者从第二开口OP2的上部朝着下部减小的宽度。各个第一材料层41的第二侧壁SW2和各个第二材料层42的第四侧壁SW4可由第二开口OP2限定。第二侧壁SW2和第四侧壁SW4可以是蚀刻表面并且可以是平坦的。第二侧壁SW2和第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上。
参照图5B，可通过选择性地蚀刻第二材料层42来形成第三开口OP3。第三开口OP3可联接到第二开口OP2。各个第二材料层42的第四侧壁SW4’可重新由第三开口OP3限定。第四侧壁SW4’可被设置为从第一延长线EXL1缩回并且比第二侧壁SW2与第二开口OP2间隔开更远。第四侧壁SW4’可以是蚀刻表面，并且可以是平面或曲面。
随后，可分别在第三开口OP3中形成种子图案44。种子图案44可包括硅，并且可以是多晶硅层。种子图案44可使用沉积工艺和蚀刻工艺来形成。首先，可形成种子材料以填充第三开口OP3。种子材料可使用沉积工艺来形成。种子材料可沿着第一开口OP1、第二开口OP2和第三开口OP3中的每一个的内表面适形地形成。随后，可通过蚀刻种子材料来形成种子图案44。可通过蚀刻种子材料的形成在第一开口OP1和第二开口OP2中的部分来形成种子图案44。种子图案44可彼此分离。
参照图5C，可分别在第二材料层42上形成绝缘图案44A。绝缘图案44A可比第一侧壁SW1向第二开口OP2中突出更远。各个绝缘图案44A的第三侧壁SW3可比第一延长线EXL1向第二开口OP2中突出更远。
可通过将种子图案44氧化来形成绝缘图案44A。与通过沉积方法形成的第二材料层42相比，通过氧化方法形成的绝缘图案44A可具有不同的物质性质。绝缘图案44A可具有比第二材料层42更高的介电强度、更低的蚀刻速率和更高的热稳定性，并且可具有比第二材料层42更少的缺陷。绝缘图案44A可具有比第二材料层42更高的蚀刻选择性和相对于氮化物或多晶硅的高蚀刻选择性。
各个第二材料层42的第四侧壁SW4”可重新由氧化工艺限定。当种子图案44被氧化时，各个第二材料层42的部分可同时被氧化。第四侧壁SW4”可被设置为从第一延长线EXL1缩回。第四侧壁SW4”可被设置为比第二侧壁SW2与第二开口OP2间隔开更远。第四侧壁SW4”可具有平面或曲面。
各个绝缘图案44A可包括插置在相邻的第一材料层41之间的第一部分P1以及比第二侧壁SW2朝着第二开口OP2突出更远的第二部分P2。第一部分P1可包括接触第二材料层42的第一表面S1，并且第二部分P2可包括面向第一表面S1的第二表面S2。第一表面S1和第二表面S2中的每一个可包括曲面。第二表面S2可与第三侧壁SW3对应。
参照图5D，可在第一开口OP1和第二开口OP2中形成存储器层M和沟道结构CH。存储器层M可包括阻挡层45、数据存储层46和隧道绝缘层47中的至少一个。沟道结构CH可包括沟道层48、间隙填充层49和封盖层50中的至少一个。
首先，可在第一开口OP1和第二开口OP2中形成阻挡层45。阻挡层45可沿着第一开口OP1和第二开口OP2的内表面并且沿着各个突出绝缘图案44A的第二表面S2形成。随后，可在阻挡层45的内表面上形成数据存储层46。数据存储层46可使用沉积工艺和蚀刻工艺来形成。在数据存储材料沉积在阻挡层45上之后，数据存储材料被蚀刻。因此，可形成具有平坦内表面和不平坦外表面的数据存储层46。数据存储层46可填充绝缘图案44A之间的空间，并且可包括在绝缘图案44A之间突出的突起。随后，可在数据存储层46的内表面上形成隧道绝缘层47。随后，在隧道绝缘层47的内表面上形成沟道层48之后，可在由沟道层48限定的空间中形成间隙填充层49。随后，在间隙填充层49被部分地蚀刻之后，可形成封盖层50。
参照图5E，可由第三材料层51替换第一材料层41。例如，在第一材料层41包括牺牲材料并且第二材料层42包括绝缘材料的情况下，可由导电层替换第一材料层41。在去除第一材料层41，然后形成附加存储器层或屏障层之后，可形成导电层。在其它示例中，在第一材料层41包括导电材料并且第二材料层42包括绝缘材料的情况下，第一材料层41可被硅化。
各个绝缘图案44A的第三侧壁SW3可比各个第三材料层51的第七侧壁SW7朝着沟道结构CH突出更远。第七侧壁SW7可对应于各个第一材料层41的第二侧壁SW2。第七侧壁SW7可位于第一延长线EXL1上。
根据上述制造方法，可形成厚度根据其区域而变化的数据存储层46。另外，由于绝缘图案44A比第一延长线EXL1突出更远，所以可形成数据存储层46，而不会使第二开口OP2在第一方向I上的宽度或直径延伸。
图6A至图6D是示出根据实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图6A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层61和第二材料层62。可通过诸如化学气相沉积(CVD)方法的沉积方法形成第一材料层61和第二材料层62。随后，可在层叠结构ST上形成硬掩模图案63。硬掩模图案63可包括相对于第二材料层62具有蚀刻选择性的材料。硬掩模图案63可包括氮化物、碳基材料或其组合。硬掩模图案63可包括第一开口OP1。硬掩模图案63的第一侧壁SW1可由第一开口OP1限定。
随后，可使用硬掩模图案63作为蚀刻屏障来形成穿过层叠结构ST的第二开口OP2。各个第一材料层61的第二侧壁SW2可由第二开口OP2限定。第二侧壁SW2可位于第一侧壁SW1的第一延长线EXL1上。
随后，可通过选择性地蚀刻第二材料层62来形成第三开口OP3。各个第二材料层62的第四侧壁SW4’可由第三开口OP3限定。第四侧壁SW4’可被设置为比第一侧壁SW1与第二开口OP2间隔开更远。
随后，可分别在第三开口OP3中形成种子图案64。种子图案64可包括硅，并且可以是多晶硅层。如上面参照图5B描述的，种子图案64可通过沉积工艺和蚀刻工艺来形成。另外，种子图案64的尺寸可通过使用选择性生长工艺在种子图案64上生长种子材料而增加。根据此实施方式，种子图案64可具有比根据上面参照图5B描述的实施方式的种子图案更大的尺寸。种子图案64可比第一延长线EXL1向第二开口OP2中突出更远。
参照图6B，可分别在第二材料层62上形成绝缘图案64A。各个绝缘图案64A的第三侧壁SW3可比第一延长线EXL1向第二开口OP2中突出更远。可通过将种子图案64氧化来形成绝缘图案64A。与通过沉积工艺形成的第二材料层62相比，通过氧化工艺形成的绝缘图案64A可具有不同的物质性质。各个第二材料层62的第四侧壁SW4”可被设置为通过氧化工艺从第一延长线EXL1缩回。
各个绝缘图案64A可包括插置在相邻的第一材料层61之间的第一部分P1以及比第二侧壁SW2朝着第二开口OP2突出更远的第二部分P2。第一部分P1可包括接触第二材料层62的第一表面S1，并且第二部分P2可包括面向第一表面S1的第二表面S2。第一表面S1和第二表面S2中的每一个可包括曲面。第二表面S2可与第三侧壁SW3对应。
参照图6C，可在第一开口OP1和第二开口OP2中形成阻挡层65。阻挡层65可沿着第一开口OP1和第二开口OP2的内表面形成。随后，可在阻挡层65的内表面上形成数据存储层66。数据存储层66可沿着阻挡层65的内表面形成并且填充绝缘图案64A之间的空间。
参照图6D，可通过蚀刻数据存储层66和阻挡层65来形成第一数据存储图案66A、第二数据存储图案66B、第一阻挡图案65A和第二阻挡图案65B。当数据存储层66和阻挡层65被蚀刻时，各个绝缘图案64B的一部分可被蚀刻。第二部分P2可被部分蚀刻，并且蚀刻的第二部分P2’可包括第二表面S2’。第二表面S2’可包括平面，或者可包括平面和曲面。第二表面S2’可与第三侧壁SW3’对应。
第一阻挡图案65A和第二阻挡图案65B可分别插置在第一材料层61与第一数据存储图案66A和第二数据存储图案66B之间，并且可彼此分离。第一阻挡图案65A可位于绝缘图案64B之间并且可彼此分离。第二阻挡图案65B可延伸到硬掩模图案63的第一侧壁SW1。第一数据存储图案66A和第二数据存储图案66B可分别插置在隧道绝缘层67与第一阻挡图案65A和第二阻挡图案65B之间，并且可彼此分离。第一数据存储图案66A可位于绝缘图案64B之间并且可彼此分离。第二数据存储图案66B可延伸到第一侧壁SW1。第一数据存储图案66A和第二数据存储图案66B中的每一个的第六侧壁SW6可位于第三侧壁SW3’的第二延长线EXL2上。
随后，可在第一开口OP1和第二开口OP2中形成沟道结构CH。沟道结构CH可包括沟道层68、间隙填充层69和封盖层70。随后，可通过第三材料层71替换第一材料层61。第三材料层71可以是金属层、硅化物层等。
各个绝缘图案64B的第三侧壁SW3’可比各个第三材料层71的第七侧壁SW7朝着沟道结构CH突出更远。第七侧壁SW7可对应于各个第一材料层61的第二侧壁SW2。第七侧壁SW7可位于第一延长线EXL1上。
根据上述制造方法，可形成彼此分离的第一数据存储图案66A和第二数据存储图案66B。另外，由于绝缘图案64B比第一延长线EXL1朝着第二开口OP2突出更远，所以可形成第一数据存储图案66A和第二数据存储图案66B，而不会使第二开口OP2在第一方向I上的宽度或直径延伸。
图7A至图7D是示出根据实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图7A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层81和第二材料层82。第一材料层81和第二材料层82可通过诸如化学气相沉积(CVD)方法的沉积方法形成。随后，可在层叠结构ST上形成硬掩模图案83。硬掩模图案83可包括氧化物、碳基材料或其组合。硬掩模图案83可包括第一开口OP1。硬掩模图案83的第一侧壁SW1可由第一开口OP1限定。
随后，可形成穿过层叠结构ST的第二开口OP2。可通过使用硬掩模图案83作为蚀刻屏障蚀刻层叠结构ST来形成第二开口OP2。各个第一材料层81的第二侧壁SW2和各个第二材料层82的第四侧壁SW4可由第二开口OP2限定。第二侧壁SW2和第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上。
随后，可分别在第一材料层81上形成第一材料图案92。可分别在第一材料层81上选择性地生长第一材料图案92。在执行表面处理以加速各个第一材料层81的表面上的第一材料的生长或者执行表面处理以阻碍各个第二材料层82的表面上的第一材料的生长之后，可形成第一材料图案92。
第一材料图案92可包括相对于第二材料层82具有高蚀刻选择性的材料。第一材料图案92可包括与第一材料层81相同或相似的材料。第一材料图案92可包括氮化物。各个第一材料图案92的第二侧壁SW2’可比第一侧壁SW1和第四侧壁SW4向第二开口OP2中突出更远。
参照图7B，可在相邻的第一材料图案92之间形成各个种子图案84。种子图案84可包括硅，并且可以是多晶硅层。种子图案84可彼此分离。尽管图7B中未示出，在种子材料的沉积工艺之后的蚀刻工艺期间，种子材料可保留在硬掩模图案83的侧壁上。根据此实施方式，也可在硬掩模图案83的侧壁上形成种子图案。
参照图7C，可分别在第二材料层82上形成绝缘图案84A。绝缘图案84A可比第一侧壁SW1向第二开口OP2中突出更远。各个绝缘图案84A的第三侧壁SW3可比第一延长线EXL1向第二开口OP2中突出更远。
可通过选择性地氧化种子图案84来形成绝缘图案84A。与通过沉积工艺形成的第二材料层82相比，通过氧化工艺形成的绝缘图案84A可具有不同的物质性质。各个第二材料层82的第四侧壁SW4’的位置可通过氧化工艺而改变。第四侧壁SW4’可位于第一延长线EXL1上，或者可被设置为从第一延长线EXL1缩回。第四侧壁SW4’可被设置为比第二侧壁SW2与第二开口OP2间隔开更远。
各个绝缘图案84A可包括接触第二材料层82的第一表面S1以及面向第一表面S1的第二表面S2。第一表面S1和第二表面S2中的每一个可包括曲面。第二表面S2可与第三侧壁SW3对应，并且第一表面S1可与第四侧壁SW4’对应。
参照图7D，可在第一开口OP1和第二开口OP2中形成存储器层M和沟道结构CH。存储器层M可包括阻挡层85、数据存储层86和隧道绝缘层87中的至少一个。沟道结构CH可包括沟道层88、间隙填充层89和封盖层90中的至少一个。
随后，可通过第三材料层91替换第一材料层81和第一材料图案92。第三材料层91可包括金属层、硅化物层等。
各个第三材料层91的第七侧壁SW7可比第一侧壁SW1朝着沟道结构CH突出更远。各个绝缘图案84A可包括插置在相邻的第三材料层91之间的第一部分P1以及比第七侧壁SW7朝着沟道结构CH突出更远的第二部分P2。各个绝缘图案84A的第三侧壁SW3可比第一侧壁SW1和第七侧壁SW7朝着沟道结构CH突出更远。
根据上述制造方法，可形成厚度根据其区域而变化的数据存储层86。另外，由于第三材料层91和绝缘图案84A比第一延长线EXL1突出更远，所以可形成数据存储层86，而不会使第二开口OP2在第一方向I上的宽度或直径延伸。
图8A至图8C是示出根据实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图8A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层101和第二材料层102。第一材料层101和第二材料层102可通过诸如化学气相沉积(CVD)方法的沉积方法形成。随后，可在层叠结构ST上形成硬掩模图案103。硬掩模图案103可包括氧化物、碳基材料或其组合。硬掩模图案103可包括第一开口OP1。硬掩模图案103的第一侧壁SW1可由第一开口OP1限定。
随后，可使用硬掩模图案103作为蚀刻屏障来形成穿过层叠结构ST的第二开口OP2。各个第一材料层101的第二侧壁SW2和各个第二材料层102的第四侧壁SW4可由第二开口OP2限定。第二侧壁SW2和第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上。随后，可分别在第一材料层101上形成第一材料图案112。各个第一材料图案112的第二侧壁SW2’可比第一侧壁SW1和第四侧壁SW4向第二开口OP2中突出更远。
随后，可在相邻的第一材料图案112之间形成各个种子图案104。种子图案104可包括硅，并且可以是多晶硅层。种子图案104的尺寸可通过在种子图案104上选择性地生长种子材料而增加。种子图案104可比第一延长线EXL1向第二开口OP2中突出更远。
参照图8B，可分别在第二材料层102上形成绝缘图案104A。各个绝缘图案104A的第三侧壁SW3可比第一延长线EXL1向第二开口OP2中突出更远。可通过将种子图案104氧化来形成绝缘图案104A。与通过沉积工艺形成的第二材料层102相比，通过氧化工艺形成的绝缘图案104A可具有不同的物质性质。各个第二材料层102的第四侧壁SW4’可被设置为通过氧化工艺从第一延长线EXL1缩回。
随后，可在第一开口OP1和第二开口OP2中形成阻挡层105。随后，可在阻挡层105的内表面上形成数据存储层106。数据存储层106可沿着阻挡层105的内表面形成并填充绝缘图案104A之间的空间。
参照图8C，可通过蚀刻数据存储层106和阻挡层105来形成第一数据存储图案106A、第二数据存储图案106B、第一阻挡图案105A和第二阻挡图案105B。随后，可在第一开口OP1和第二开口OP2中形成隧道绝缘层107。因此，可形成存储器层M’。
当数据存储层106和阻挡层105被蚀刻时，各个绝缘图案104B的一部分可被蚀刻。第二部分P2的第二表面S2可包括平面，或者可包括平面和曲面。第二表面S2可与第三侧壁SW3’对应。
第一阻挡图案105A可位于绝缘图案104B之间并且可彼此分离。第二阻挡图案105B可延伸到硬掩模图案103的第一侧壁SW1。第一数据存储图案106A可位于绝缘图案104B之间并且可彼此分离。第二数据存储图案106B可延伸到第一侧壁SW1。第一数据存储图案106A和第二数据存储图案106B中的每一个的第六侧壁SW6可位于第三侧壁SW3’的第二延长线EXL2上。
随后，可在第一开口OP1和第二开口OP2中形成沟道结构CH。沟道结构CH可包括沟道层108、间隙填充层109和封盖层110。随后，可通过第三材料层111替换第一材料层101和第一材料图案112。第三材料层111可包括金属层、硅化物层等。
各个第三材料层111的第七侧壁SW7可比第一侧壁SW1朝着沟道结构CH突出更远。各个绝缘图案104B可包括插置在相邻的第三材料层111之间的第一部分P1以及比第七侧壁SW7朝着沟道结构CH突出更远的第二部分P2。各个绝缘图案104B的第三侧壁SW3’可比第一侧壁SW1和第七侧壁SW7朝着沟道结构CH突出更远。
根据上述制造方法，可形成彼此分离的第一数据存储图案106A和第二数据存储图案106B。另外，由于绝缘图案104B比第一延长线EXL1突出更远，所以可形成第一数据存储图案106A和第二数据存储图案106B，而不会使第二开口OP2在第一方向I上的宽度或直径延伸。
图9A和图9B是示出根据实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图9A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层81和第二材料层82。第一材料层81和第二材料层82可通过诸如化学气相沉积(CVD)方法的沉积方法来形成。第一材料层81可包括氮化物，第二材料层82可包括氧化物。
随后，可在层叠结构ST上形成硬掩模图案83’。硬掩模图案83’可包括第一开口OP1。硬掩模图案83’的第一侧壁SW1可由第一开口OP1限定。硬掩模图案83’可包括氮化物和杂质(例如，碳)。第一材料层81可包括与硬掩模图案83’相比具有更高蚀刻选择性的材料。第一材料层81可包括氮化硅(SiNx)层，硬掩模图案83’可包括氮化硅碳(SiCN)层。
随后，可形成穿过层叠结构ST的第二开口OP2。可通过使用硬掩模图案83’作为蚀刻屏障蚀刻层叠结构ST来形成第二开口OP2。第二侧壁SW2和第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上。
随后，可分别选择性地在第一材料层81上形成第一材料图案92。由于硬掩模图案83’包括氮化物，所以第一材料图案92’可形成在硬掩模图案83’的第一侧壁SW1上。形成在接触硬掩模图案83’的第一材料层81上的第一材料图案92以及形成在硬掩模图案83’上的第一材料图案92’可以是彼此联接的单个层。
第一材料图案92和92’可包括相对于第二材料层82和硬掩模图案83’具有高蚀刻选择性的材料。第一材料图案92和92’可包括与第一材料层81基本上相同或相似的材料。第一材料图案92和92’可包括氮化物。各个第一材料图案92的第二侧壁SW2’和第一材料图案92’的侧壁SW2”可比第一侧壁SW1和第四侧壁SW4向第二开口OP2中突出更远。因此，第一开口OP1的宽度可减小。另外，第二开口OP2的与各个第一材料层81对应的部分的宽度可减小。
随后，可在相邻的第一材料图案92和92’之间形成各个种子图案84。种子图案84可包括硅，并且可以是多晶硅层。种子图案84可彼此分离。
参照图9B，可分别在第二材料层82上形成绝缘图案84A。可通过选择性地氧化种子图案84来形成绝缘图案84A。与通过沉积工艺形成的第二材料层82相比，通过氧化工艺形成的绝缘图案84A可具有不同的物质性质。绝缘图案84A可比第一侧壁SW1向第二开口OP2中突出更远。各个绝缘图案84A的侧壁SW3可比第一延长线EXL1向第二开口OP2中突出更远。
随后，可在第一开口OP1和第二开口OP2中形成存储器层M和沟道结构CH。存储器层M可包括阻挡层85、数据存储层86和隧道绝缘层87中的至少一个。沟道结构CH可包括沟道层88、间隙填充层89和封盖层90中的至少一个。
随后，可通过第三材料层91替换第一材料层81和第一材料图案92。在形成穿过硬掩模图案83’和层叠结构ST的狭缝(未示出)，然后蚀刻通过狭缝暴露的第一材料层81和第一材料图案92之后，可在第一材料层81被去除的区域中形成第三材料层91。由于第一材料层81被选择性地蚀刻，所以硬掩模图案83’可不被蚀刻，并且第一材料图案92’可不暴露。因此，第一材料图案92’可保留在存储器层M和硬掩模图案83’之间。另选地，第一材料图案92’的与第一材料图案92相邻的区域可被部分蚀刻，并且第三材料层91可填充第一材料图案92’的蚀刻区域或者空隙可被限定为第一材料图案92’的蚀刻区域。第一材料图案92’的侧壁SW2”可位于第七侧壁SW7的延长线上。
根据上述制造方法，可使用第一材料图案92和92’减小第一开口OP1和第二开口OP2的宽度。另外，可形成厚度根据其区域而变化的数据存储层86。
图10A和图10B是示出根据实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图10A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层101和第二材料层102。可通过诸如化学气相沉积(CVD)方法的沉积方法形成第一材料层101和第二材料层102。第一材料层101可包括氮化物，并且第二材料层102可包括氧化物。
随后，可在层叠结构ST上形成硬掩模图案103’。硬掩模图案103’可包括氮化物和杂质(例如，碳)。第一材料层101可包括与硬掩模图案103’相比具有更高蚀刻选择性的材料。硬掩模图案103’可包括第一开口OP1。硬掩模图案103’的第一侧壁SW1可由第一开口OP1限定。
随后，可使用硬掩模图案103’作为蚀刻屏障来形成穿过层叠结构ST的第二开口OP2。各个第一材料层101的第二侧壁SW2和各个第二材料层102的第四侧壁SW4可由第二开口OP2限定。第二侧壁SW2和第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上。
随后，可选择性地在第一材料层101上形成第一材料图案112。由于硬掩模图案103’包括氮化物，所以第一材料图案112’可形成在硬掩模图案103’的第一侧壁SW1上。
随后，可在第一材料图案112和112’之间形成种子图案104。种子图案104的尺寸可通过在种子图案104上选择性地生长种子材料而增加。
参照图10B，可分别在第二材料层102上形成绝缘图案104B。各个绝缘图案104B的侧壁SW3’可比第一延长线EXL1向第二开口OP2中突出更远。可通过将种子图案104氧化来形成绝缘图案104B。与通过沉积工艺形成的第二材料层102相比，通过氧化工艺形成的绝缘图案104B可具有不同的物质性质。
随后，可在第一开口OP1和第二开口OP2中形成存储器层M’和沟道结构CH。存储器层M’可包括第一数据存储图案106A、第二数据存储图案106B、第一阻挡图案105A、第二阻挡图案105B和隧道绝缘层107中的至少一个。沟道结构CH可包括沟道层108，并且还可包括间隙填充层109和封盖层110中的至少一个。
随后，可通过第三材料层111替换第一材料层101和第一材料图案112。第一材料图案112’可保留在存储器层M’和硬掩模图案103’之间。第一材料图案112’的侧壁SW2”可位于第七侧壁SW7的延长线上。
根据上述制造方法，可使用第一材料图案112和112’减小第一开口OP1和第二开口OP2的宽度。另外，可形成通过绝缘图案104B彼此分离的第一数据存储图案106A和第二数据存储图案106B。
图11A至图11C是示出根据实施方式的半导体装置的制造方法的图。当形成上面参照图5A至图5E描述的绝缘图案44A、上面参照图6A至图6D描述的绝缘图案64A、上面参照图7A至图7D、图9A和图9B描述的绝缘图案84A或者上面参照图8A至图8C、图10A和图10B描述的绝缘图案104A和104B时，可应用此实施方式。
参照图11A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层1和第二材料层2。随后，可在层叠结构ST上形成包括第一开口的硬掩模图案(未示出)。随后，可使用硬掩模图案作为蚀刻屏障来形成穿过层叠结构ST的第二开口OP2。
随后，可通过选择性地蚀刻第二材料层2来形成第三开口OP3。第三开口OP3可联接到第二开口OP2。随后，可分别在第三开口OP3中形成种子图案3。种子图案3可分别完全或部分地填充第三开口OP3。各个种子图案3可具有与各个第二材料层2基本上相同的厚度T1。
参照图11B，可使用选择性生长工艺从种子图案3选择性地生长种子材料。可从各个种子图案3的表面生长种子材料。因此，种子图案3A可进一步向第二开口OP2中突出。各个种子图案3A可包括插置在相邻的第一材料层1之间的第一部分P1以及比各个第一材料层1的侧壁朝着第二开口OP2突出更远的第二部分P2。第二部分P2可具有大于各个第二材料层2的厚度(T2>T1)。
参照图11C，可通过将种子图案3A氧化来形成绝缘图案3B。各个绝缘图案3B可包括插置在相邻的第一材料层1之间的第一部分P1’以及比各个第一材料层1的侧壁朝着第二开口OP2突出更远的第二部分P2’。第二部分P2’可具有大于各个第二材料层2的厚度(T3>T1)。另外，绝缘图案3B可比第一材料层1向第二开口OP2中突出更远。
根据上述工艺，可调节绝缘图案3B的尺寸。绝缘图案3B可通过选择性地生长种子材料而进一步向第二开口OP2中突出。
图12A至图12C是示出根据实施方式的半导体装置的制造方法的图。根据实施方式，描述调节上面参照图5A至图5E描述的绝缘图案44A、上面参照图6A至图6D描述的绝缘图案64A、上面参照图7A至图7D、图9A和图9B描述的绝缘图案84A或者上面参照图8A至图8C、图10A和图10B描述的绝缘图案104A和104B的尺寸的方法。
参照图12A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层1和第二材料层2。随后，可形成穿过层叠结构ST的第二开口OP2。随后，可通过选择性地蚀刻第二材料层2来形成第三开口OP3。随后，可分别在第三开口OP3中形成种子图案4。
参照图12B，可使用选择性生长工艺从种子图案4选择性地生长种子材料。因此，种子图案4A可进一步向第二开口OP2中突出。各个种子图案4A可包括插置在相邻的第一材料层1之间的第一部分P1以及比各个第一材料层1的侧壁朝着第二开口OP2突出更远的第二部分P2。可通过调节要生长的种子材料的量来调节第二部分P2的尺寸。第二部分P2可具有小于各个第二材料层2的厚度(T4<T1)。
参照图12C，可通过将种子图案4A氧化来形成绝缘图案4B。各个绝缘图案4B可包括插置在相邻的第一材料层1之间的第一部分P1’以及比各个第一材料层1的侧壁朝着第二开口OP2突出更远的第二部分P2’。第二部分P2’可具有小于各个第二材料层2的厚度(T5<T1)。另外，绝缘图案4B可比第一材料层1向第二开口OP2中突出更远。
根据上述工艺，可通过调节要选择性地生长的种子材料的量来调节绝缘图案4B的尺寸。
图13A至图13C是示出根据实施方式的半导体装置的制造方法的图。根据实施方式，描述调节上面参照图5A至图5E描述的绝缘图案44A、上面参照图6A至图6D描述的绝缘图案64A、上面参照图7A至图7D、图9A和图9B描述的绝缘图案84A或者上面参照图8A至图8C、图10A和图10B描述的绝缘图案104A和104B的尺寸的方法。
参照图13A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层1和第二材料层2。随后，可形成穿过层叠结构ST的第二开口OP2。随后，可通过选择性地蚀刻第二材料层2来形成第三开口OP3。随后，可分别在第三开口OP3中形成种子图案5A。当形成种子图案5A时可通过经由选择性生长工艺选择性地生长种子材料来调节种子图案5A的尺寸。
参照图13B，可通过将种子图案5A氧化来形成绝缘图案5B。绝缘图案5B可包括插置在相邻的第一材料层1之间的第一部分P1以及比各个第一材料层1的侧壁朝着第二开口OP2突出更远的第二部分P2。
参照图13C，可调节绝缘图案5C的尺寸。可通过蚀刻绝缘图案5C来减小绝缘图案5C的尺寸。可在蚀刻工艺期间通过蚀刻绝缘图案5C的突出到第二开口OP2中的第二部分P2’来减小绝缘图案5C的尺寸。
根据上述工艺，可通过执行附加蚀刻工艺来调节绝缘图案5C的尺寸。
图14A至图14C是示出根据实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图14A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层121和第二材料层122。第一材料层121和第二材料层122可通过诸如化学气相沉积(CVD)工艺的沉积工艺来形成。第一材料层121可包括相对于第二材料层122具有高蚀刻选择性的材料。
随后，可在层叠结构ST上形成硬掩模图案123。硬掩模图案123可包括氧化物、氮化物、碳基材料或其组合。硬掩模图案123可包括第一开口OP1。硬掩模图案123的第一侧壁SW1可由第一开口OP1限定。
随后，可形成穿过层叠结构ST的第二开口OP2。可通过使用硬掩模图案123作为蚀刻屏障蚀刻层叠结构ST来形成第二开口OP2。各个第一材料层121的第二侧壁SW2和各个第二材料层122的第四侧壁SW4可由第二开口OP2限定。第二侧壁SW2和第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上。
参照图14B，可分别在第二材料层122上形成比硬掩模图案123的侧壁SW1向第二开口OP2中突出更远的绝缘图案124。可通过在第二材料层122上选择性地沉积绝缘材料来形成绝缘图案124。在执行表面处理以加速各个第二材料层122的表面上的绝缘材料的生长或者执行表面处理以阻碍各个第一材料层121的表面上的绝缘材料的生长之后，可形成绝缘图案124。
绝缘图案124可包括相对于第一材料层121具有高蚀刻选择性的材料。绝缘图案124和第二材料层122可包括基本上相同的材料。各个绝缘图案124的侧壁SW3可比第一延长线EXL1向第二开口OP2中突出更远。绝缘图案124可彼此分离。
各个绝缘图案124可包括接触第二材料层122的第一表面S1以及面向第一表面S1的第二表面S2。第一表面S1可包括平面，并且可以是平坦的。第二表面S2可包括曲面。第一表面S1可与第四侧壁SW4对应，第二表面S2可与第三侧壁SW3对应。
绝缘图案124和第二材料层122可通过不同的沉积方法形成。例如，当执行沉积方法时，诸如沉积温度和沉积速度的条件可不同。因此，绝缘图案124和第二材料层122可具有不同的物质性质。例如，诸如氮浓度、蚀刻速率、热稳定性和介电强度的物质性质可不同。
可通过化学气相沉积(CVD)方法形成第二材料层122。与绝缘图案124相比，第二材料层122可在相对高的温度下以相对高的沉积速度形成。绝缘图案124可通过选择性沉积方法或原子层沉积(ALD)方法来形成。与第二材料层122相比，绝缘图案124可在相对低的温度下以相对低的沉积速度形成。因此，第二材料层122可具有与绝缘图案124相比更优异的膜。绝缘图案124可具有与第二材料层122相比更低的热稳定性、更低的介电强度、更高的蚀刻速率等。
另外，由于当形成层叠结构ST时第一材料层121和第二材料层122交替地沉积，所以第一材料层121的物质(例如，氮)可能扩散到第二材料层122中。因此，第二材料层122可能包含氮并且其组成可改变。另一方面，当沉积绝缘图案124时，可不引入氮，并且与第二材料层122相比，绝缘图案124的组成的改变可相对小。
参照图14C，可在第一开口OP1和第二开口OP2中形成存储器层M和沟道结构CH。存储器层M可包括阻挡层125、数据存储层126和隧道绝缘层127中的至少一个。沟道结构CH可包括沟道层128、间隙填充层129和封盖层130中的至少一个。
随后，可通过第三材料层131替换第一材料层121。第三材料层131可包括金属层、硅化物层等。各个第三材料层131的第七侧壁SW7可位于第一侧壁SW1的第一延长线EXL1上。与第一侧壁SW1、第四侧壁SW4和第七侧壁SW7相比，各个绝缘图案124的第三侧壁SW3可朝着沟道结构CH突出更远。
根据上述制造方法，可形成厚度根据其区域而变化的数据存储层126。另外，由于绝缘图案124比第一延长线EXL1突出更远，所以可形成数据存储层126，而不会使第二开口OP2在第一方向I上的宽度或直径延伸。
图15A和图15B是示出根据实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复描述。
参照图15A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层141和第二材料层142。第一材料层14和第二材料层142可通过诸如化学气相沉积(CVD)工艺的沉积工艺来形成。
随后，可在层叠结构ST上形成硬掩模图案143。硬掩模图案143可包括氧化物、氮化物、碳基材料或其组合。硬掩模图案143可包括第一开口OP1。硬掩模图案143的第一侧壁SW1可由第一开口OP1限定。
随后，可形成穿过层叠结构ST的第二开口OP2。可通过使用硬掩模图案143作为蚀刻屏障蚀刻层叠结构ST来形成第二开口OP2。各个第一材料层141的第二侧壁SW2和各个第二材料层142的第四侧壁SW4可由第二开口OP2限定。第二侧壁SW2和第四侧壁SW4可位于第一侧壁SW1的第一延长线EXL1上。
随后，可分别在第二材料层142上形成比硬掩模图案143的侧壁SW1向第二开口OP2中突出更远的绝缘图案144。可通过选择性地在第二材料层142上沉积绝缘材料来形成绝缘图案144。各个绝缘图案144的侧壁SW3可比第一延长线EXL1向第二开口OP2中突出更远。绝缘图案144和第二材料层142可通过不同的沉积方法形成，并且可具有不同的物质性质。
参照图15B，可在第一开口OP1和第二开口OP2中形成存储器层M’和沟道结构CH。首先，在第一开口OP1和第二开口OP2中形成阻挡层和数据存储层之后，可通过蚀刻数据存储层和阻挡层来形成第一数据存储图案146A、第二数据存储图案146B、第一阻挡图案145A和第二阻挡图案145B。当数据存储层和阻挡层被蚀刻时，绝缘图案144的部分可被蚀刻。蚀刻的绝缘图案144A可包括各自包括平面的第三侧壁SW3’。第一数据存储图案146A和第二数据存储图案146B中的每一个的第六侧壁SW6可位于第三侧壁SW3’的第二延长线EXL2上。
随后，可在第一开口OP1和第二开口OP2中形成沟道结构CH。沟道结构CH可包括沟道层148、间隙填充层149和封盖层150中的至少一个。随后，可由第三材料层151替换第一材料层141。第三材料层151可包括金属层、硅化物层等。各个第三材料层151的第七侧壁SW7可位于第一侧壁SW1的第一延长线EXL1上。第三侧壁SW3’可比第一侧壁SW1、第四侧壁SW4和第七侧壁SW7朝着沟道结构CH突出更远。
根据上述制造方法，可形成彼此分离的第一数据存储图案146A和第二数据存储图案146B。另外，由于绝缘图案144A比第一延长线EXL1突出更远，所以可形成第一数据存储图案146A和第二数据存储图案146B，而不会使第二开口OP2在第一方向I上的宽度或直径延伸。
图16A和图16B是示出根据实施方式的半导体装置的制造方法的图。当形成上面参照图14A至图14C描述的绝缘图案124或者上面参照图15A和图15B描述的绝缘图案144时，可应用此实施方式。
参照图16A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层1和第二材料层2。随后，可形成穿过层叠结构ST的第二开口OP2。
随后，可分别在第二材料层2上形成绝缘图案6。可通过在各个第二材料层2的表面上选择性地沉积绝缘材料来形成绝缘图案6。可根据要沉积的绝缘材料的量来调节绝缘图案6的尺寸。各个绝缘图案6可被沉积为具有大于各个第二材料层2的厚度(T6>T1)、与各个第二材料层2对应的厚度(T6＝T1)、或者小于各个第二材料层2的厚度(T6<T1)。
参照图16B，可减小绝缘图案6的尺寸。可通过蚀刻绝缘图案6来形成具有减小的厚度T7的绝缘图案6A。各个绝缘图案6A的厚度可被调节为大于各个第二材料层2的厚度(T7>T1)，与各个第二材料层2的厚度对应(T7＝T1)，或者小于各个第二材料层2的厚度(T7<T1)。
根据上述工艺，可调节绝缘图案6A的尺寸。另外，可调节绝缘图案6A向第二开口OP2中的突出程度。
图17是示出根据实施方式的存储器系统1000的配置的框图。
参照图17，存储器系统1000可包括存储器装置1200和控制器1100。
存储器装置1200可用于存储诸如文本格式、图形格式和软件代码格式的各种数据格式的数据信息。存储器装置1200可以是非易失性存储器装置。此外，存储器装置1200可具有上面参照图1A至图16B描述的结构，并且可通过上面参照图1A至图16B描述的制造方法来制造。根据实施方式，存储器装置1200可包括：层叠结构，其包括彼此交替地层叠的绝缘层和导电层；硬掩模图案，其在层叠结构上；沟道结构，其穿过硬掩模图案和层叠结构；绝缘图案，其插置在绝缘层和沟道结构之间并且比硬掩模图案的侧壁朝着沟道结构突出更远；以及存储器层，其插置在层叠结构和沟道结构之间并且填充绝缘图案之间的空间。由于存储器装置1200按照如上所述的相同方式来配置和制造，所以将省略其详细描述。
控制器1100可联接到主机和存储器装置1200，并且被配置为响应于来自主机的请求而访问存储器装置1200。例如，控制器1100可控制存储器装置1200的读操作、写操作、擦除操作和后台操作。
控制器1100可包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储器接口1150等。
RAM 1110可用作CPU 1120的操作存储器、存储器装置1200与主机之间的高速缓存存储器、存储器装置1200与主机之间的缓冲存储器等。RAM 1110可由静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120可控制控制器1100的总体操作。例如，CPU 1120可操作存储在RAM1110中的诸如闪存转换层(FTL)的固件。
主机接口1130可与主机接口。例如，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议、私有协议等的各种接口协议中的至少一种来与主机通信。
ECC电路1140可使用纠错码(ECC)来检测并纠正从存储器装置1200读取的数据中的错误。
存储器接口1150可与存储器装置1200接口。例如，存储器接口1150可包括NAND接口或NOR接口。
控制器1100还可包括用于暂时存储数据的缓冲存储器(未示出)。缓冲存储器可用于暂时存储通过主机接口1130传送到外部装置的数据，或者通过存储器接口1150从存储器装置1200传送的数据。另外，控制器1100还可包括存储用于与主机接口的代码数据的ROM。
由于根据实施方式的存储器系统1000包括具有改进的集成密度和特性的存储器装置1200，所以存储器系统1000的集成密度和特性也可改进。
图18是示出根据实施方式的存储器系统1000’的配置的框图。以下，将省略上面已经提及的组件的任何重复描述。
参照图18，存储器系统1000’可包括存储器装置1200’和控制器1100。另外，控制器1100可包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200’可以是非易失性存储器装置。此外，存储器装置1200’可具有如上面参照图1A至图16B描述的结构，并且可通过上面参照图1A至图16B描述的制造方法来制造。根据实施方式，存储器装置1200’可包括：层叠结构，其包括彼此交替地层叠的绝缘层和导电层；硬掩模图案，其在层叠结构上；沟道结构，其穿过硬掩模图案和层叠结构；绝缘图案，其插置在绝缘层和沟道结构之间并且比硬掩模图案的侧壁朝着沟道结构突出更远；以及存储器层，其插置在层叠结构和沟道结构之间并且填充绝缘图案之间的空间。由于存储器装置1200’按照如上所述的相同方式来配置和制造，所以将省略其详细描述。
此外，存储器装置1200’可以是包括多个存储器芯片的多芯片封装。多个存储器芯片可被分成多个组，其可分别通过第一通道CH1至第k通道CHk与控制器1100通信。另外，包括在单个组中的存储器芯片可通过公共通道与控制器1100通信。存储器系统1000’可被修改为使得单个存储器芯片可联接到单个通道。
由于根据实施方式的存储器系统1000’包括具有改进的集成密度和特性的存储器装置1200’，所以存储器系统1000’的集成密度和特性也可改进。另外，由于存储器装置1200’形成为多芯片封装，所以存储器系统1000’的数据存储容量和驱动速度可增强。
图19是示出根据实施方式的计算系统2000的配置的框图。以下，将省略上面已经提及的组件的任何重复描述。
参照图19，计算系统2000可包括存储器装置2100、CPU 2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器装置2100可存储经由用户接口2400提供的数据、通过CPU 2200处理的数据等。另外，存储器装置2100可通过系统总线2600电联接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可经由控制器(未示出)联接到系统总线2600，另选地，直接联接到系统总线2600。当存储器装置2100直接联接到系统总线2600时，控制器的功能可由CPU 2200和RAM 2300执行。
存储器装置2100可以是非易失性存储器装置。此外，存储器装置2100可具有上面参照图1A至图16B描述的结构，并且可通过上面参照图1A至图16B描述的制造方法来制造。根据实施方式，存储器装置2100可包括：层叠结构，其包括彼此交替地层叠的绝缘层和导电层；硬掩模图案，其在层叠结构上；沟道结构，其穿过硬掩模图案和层叠结构；绝缘图案，其插置在绝缘层和沟道结构之间并且比硬掩模图案的侧壁朝着沟道结构突出更远；以及存储器层，其插置在层叠结构和沟道结构之间并且填充绝缘图案之间的空间。由于存储器装置2100按照如上所述的相同方式来配置和制造，所以将省略其详细描述。
另外，如上面参照图18描述的，存储器装置2100可以是包括多个存储器芯片的多芯片封装。
具有上述配置的计算系统2000可被设置为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、三维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种电子装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、RFID装置等的电子装置的各种元件中的一个。
如上所述，由于根据实施方式的计算系统2000包括具有改进的集成密度和特性的存储器装置2100，所以计算系统2000的特性也可改进。
图20是示出根据实施方式的计算系统3000的框图。
参照图20，计算系统3000可包括具有操作系统3200、应用3100、文件系统3300和转换层3400的软件层。另外，计算系统3000可包括诸如存储器装置3500的硬件层。
操作系统3200可管理计算系统3000的软件资源和硬件资源。操作系统3200可控制中央处理单元的程序执行。应用3100可包括通过计算系统3000执行的各种应用程序。应用3100可以是通过操作系统3200执行的实用程序。
文件系统3300可指被配置为管理存在于计算系统3000中的数据和文件的逻辑结构。文件系统3300可根据给定规则来组织要存储在存储器装置3500中的文件或数据。文件系统3300可根据计算系统3000中所使用的操作系统3200来确定。例如，当操作系统3200是基于微软视窗(Microsoft Windows)的系统时，文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。另外，当操作系统3200是基于Unix/Linux的系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
图20按照单独的块示出操作系统3200、应用3100和文件系统3300。然而，应用3100和文件系统3300可被包括在操作系统3200中。
响应于来自文件系统3300的请求，转换层3400可将地址转换为适合于存储器装置3500的形式。例如，转换层3400可将通过文件系统3300生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址与物理地址的映射信息可被存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链接层(ULL)等。
存储器装置3500可以是非易失性存储器装置。此外，存储器装置3500可具有上面参照图1A至图16B描述的结构，并且可通过上面参照图1A至图16B描述的制造方法来制造。根据实施方式，存储器装置3500可包括：层叠结构，其包括彼此交替地层叠的绝缘层和导电层；硬掩模图案，其在层叠结构上；沟道结构，其穿过硬掩模图案和层叠结构；绝缘图案，其插置在绝缘层和沟道结构之间并且比硬掩模图案的侧壁朝着沟道结构突出更远；以及存储器层，其插置在层叠结构和沟道结构之间并且填充绝缘图案之间的空间。由于存储器装置3500按照如上所述的相同方式来配置和制造，所以将省略其详细描述。
具有上述配置的计算系统3000可被分为在上级区域中操作的操作系统层以及在下级区域中操作的控制器层。应用3100、操作系统3200和文件系统3300可被包括在操作系统层中，并且可通过计算系统3000的操作存储器驱动。转换层3400可被包括在操作系统层或控制器层中。
如上所述，由于根据实施方式的计算系统3000包括具有改进的集成密度和特性的存储器装置3500，所以计算系统3000的特性也可改进。
根据本公开，可提供一种具有稳定的结构和改进的可靠性的半导体装置。另外，制造半导体装置的方法可简化，以实现更低的制造成本。
相关申请的交叉引用
本申请要求2020年2月20日提交于韩国知识产权局的韩国专利申请号10-2020-0021288的优先权，其完整公开通过引用并入本文。

Claims (13)

1.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括彼此交替地层叠的多个绝缘层和多个导电层；
硬掩模图案，该硬掩模图案位于所述层叠结构上；
沟道结构，该沟道结构穿过所述硬掩模图案和所述层叠结构；
多个绝缘图案，多个所述绝缘图案插置在多个所述绝缘层和所述沟道结构之间，其中，各个所述绝缘图案包括第一表面和第二表面，其中，所述第一表面面向各个所述绝缘层并且是平坦的，并且其中，所述第二表面面向所述沟道结构并且包括曲面；以及
存储器层，该存储器层插置在所述层叠结构和所述沟道结构之间，其中，该存储器层填充多个所述绝缘图案之间的空间，
其中，各个所述导电层的侧壁位于所述硬掩模图案的侧壁的延长线上，并且其中，所述绝缘图案比所述硬掩模图案的侧壁朝着所述沟道结构突出更远。
2.根据权利要求1所述的半导体装置，其中，所述绝缘图案和所述绝缘层具有至少一个不同的物质性质。
3.根据权利要求1所述的半导体装置，其中，所述第二表面包括所述曲面和平面。
4.根据权利要求1所述的半导体装置，其中，所述存储器层包括数据存储层，并且
其中，所述数据存储层围绕所述沟道结构的侧壁，所述数据存储层延伸到所述硬掩模图案的侧壁，并且包括在多个所述绝缘图案之间突出的突起。
5.根据权利要求1所述的半导体装置，其中，所述存储器层包括：
多个第一数据存储图案，多个所述第一数据存储图案位于多个所述绝缘图案之间，其中，多个所述第一数据存储图案彼此分离；以及
第二数据存储图案，该第二数据存储图案延伸到所述硬掩模图案的侧壁。
6.根据权利要求1所述的半导体装置，其中，各个所述绝缘层的侧壁位于所述硬掩模图案的侧壁的延长线上。
7.一种制造半导体装置的方法，该方法包括以下步骤：
形成包括彼此交替地层叠的多个第一材料层和多个第二材料层的层叠结构；
在所述层叠结构上形成硬掩模图案；
形成穿过所述层叠结构的第一开口；
分别在多个所述第二材料层上形成绝缘图案，所述绝缘图案比所述硬掩模图案的侧壁和各个所述第一材料层的侧壁向所述第一开口中突出更远；
在所述第一开口中形成存储器层，该存储器层填充多个所述绝缘图案之间的空间；以及
在所述存储器层中形成沟道结构，
其中，各个所述绝缘图案包括面向各个所述第二材料层的第一表面和面向所述沟道结构的第二表面，其中，所述第一表面是平坦的，并且其中，所述第二表面包括曲面。
8.根据权利要求7所述的方法，其中，形成所述绝缘图案的步骤包括以下步骤：在所述第二材料层上选择性地沉积绝缘材料。
9.根据权利要求8所述的方法，该方法还包括以下步骤：通过蚀刻所述绝缘图案来减小所述绝缘图案的尺寸。
10.根据权利要求7所述的方法，其中，形成所述存储器层的步骤包括以下步骤：形成数据存储层，并且
其中，所述数据存储层围绕所述沟道结构的侧壁，所述数据存储层延伸到所述硬掩模图案的侧壁，并且包括在多个所述绝缘图案之间突出的突起。
11.根据权利要求10所述的方法，其中，形成所述存储器层的步骤还包括以下步骤：通过蚀刻所述数据存储层来形成位于多个所述绝缘图案之间并且彼此分离的多个第一数据存储图案。
12.根据权利要求10所述的方法，其中，形成所述存储器层的步骤还包括以下步骤：通过蚀刻所述数据存储层来形成延伸到所述硬掩模图案的侧壁的第二数据存储图案。
13.根据权利要求7所述的方法，其中，各个所述第一材料层的侧壁位于所述硬掩模图案的侧壁的延长线上。
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