TW202133404A - 半導體裝置以及半導體裝置的製造方法 - Google Patents

半導體裝置以及半導體裝置的製造方法 Download PDF

Info

Publication number
TW202133404A
TW202133404A TW109142037A TW109142037A TW202133404A TW 202133404 A TW202133404 A TW 202133404A TW 109142037 A TW109142037 A TW 109142037A TW 109142037 A TW109142037 A TW 109142037A TW 202133404 A TW202133404 A TW 202133404A
Authority
TW
Taiwan
Prior art keywords
layer
pattern
insulating
sidewall
hard mask
Prior art date
Application number
TW109142037A
Other languages
English (en)
Inventor
昶漢 金
姜仁求
金宣榮
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW202133404A publication Critical patent/TW202133404A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體裝置包括：層疊結構，其包括彼此交替地層疊的多個絕緣層和多個導電層；硬遮罩圖案，其位於層疊結構上；通道結構，其穿過硬遮罩圖案和層疊結構；多個絕緣圖案，其插置在多個絕緣層和通道結構之間，並且各個絕緣圖案包括第一表面和第二表面，其中，第一表面面向各個絕緣層並且是平坦的，並且第二表面面向通道結構並且包括曲面；以及記憶體層，其插置在層疊結構和通道結構之間，並且填充多個絕緣圖案之間的空間，其中，各個導電層的側壁位於硬遮罩圖案的側壁的延長線上，並且絕緣圖案比硬遮罩圖案的側壁朝著通道結構突出更遠。

Description

半導體裝置以及半導體裝置的製造方法
各種實施方式總體上涉及電子裝置，更具體地，涉及一種半導體裝置以及該半導體裝置的製造方法。 相關申請的交叉引用
本申請主張2020年2月20日提交於韓國智慧財產權局的韓國專利申請第10-2020-0021288號的優先權，其完整揭示通過引用併入本文。
非揮發性記憶體裝置即使在沒有電源的情況下也保持所存儲的資料。記憶體單元以單層形成在基板上方的二維非揮發性記憶體裝置的整合密度的增加最近受到限制。因此，已提出了記憶體單元在垂直方向上層疊在基板上方的三維非揮發性記憶體裝置。
三維非揮發性記憶體裝置可包括彼此交替地層疊的層間絕緣層和閘極電極以及穿過層間絕緣層和閘極電極的通道層，並且記憶體單元可沿著通道層層疊。已開發出各種結構和製造方法以改進三維非揮發性記憶體裝置的操作可靠性。
根據實施方式，一種半導體裝置可包括：層疊結構，其包括彼此交替地層疊的多個絕緣層和多個導電層；硬遮罩圖案，其位於層疊結構上；以及通道結構，其穿過硬遮罩圖案和層疊結構。該半導體裝置還可包括插置在多個絕緣層和通道結構之間的多個絕緣圖案，其中，各個絕緣圖案包括第一表面和第二表面，其中，第一表面面向各個絕緣層並且平坦，並且其中，第二表面面向通道結構並且包括曲面。該半導體裝置還可包括插置在層疊結構和通道結構之間的記憶體層，其中，該記憶體層填充多個絕緣圖案之間的空間。各個導電層的側壁位於硬遮罩圖案的側壁的延長線上，並且絕緣圖案比硬遮罩圖案的側壁朝著通道結構突出更遠。
根據實施方式，一種製造半導體裝置的方法可包括以下步驟：形成包括彼此交替地層疊的多個第一材料層和多個第二材料層的層疊結構；在層疊結構上形成硬遮罩圖案；以及形成穿過層疊結構的第一開口。該方法還可包括以下步驟：分別在多個第二材料層上形成絕緣圖案，絕緣圖案比硬遮罩圖案的側壁和各個第一材料層的側壁向第一開口中突出更遠。該方法還可包括以下步驟：在第一開口中形成記憶體層，該記憶體層填充多個絕緣圖案之間的空間。該方法可另外包括以下步驟：在記憶體層中形成通道結構。各個絕緣圖案包括面向各個第二材料層的第一表面和面向通道結構的第二表面，並且第一表面是平坦的，第二表面包括曲面。
僅示出根據本說明書中所揭示的概念的實施方式的具體結構或功能描述以描述根據所述概念的實施方式，根據所述概念的實施方式可通過各種形式實現，但是描述不限於本說明書中所描述的實施方式。
各種實施方式涉及一種具有穩定的結構和改進的特性的半導體裝置以及該半導體裝置的製造方法。
圖1A至圖1D是示出根據實施方式的半導體裝置的結構的圖。圖1B至圖1D是圖1A所示的區域A的放大圖。
參照圖1A，根據實施方式的半導體裝置可包括層疊結構ST、硬遮罩圖案HM、通道結構CH、絕緣圖案13和記憶體層M。
層疊結構ST可包括彼此交替地層疊的導電層11和絕緣層12。導電層11可以是選擇電晶體、記憶體單元等的閘極電極。導電層11可包括諸如多晶矽、鎢或金屬的導電材料。可提供絕緣層12以將層疊的導電層11彼此絕緣。絕緣層12可包括諸如氧化物或氮化物的絕緣材料。
硬遮罩圖案HM可位於層疊結構ST上。硬遮罩圖案HM可包括相對於絕緣層12具有蝕刻選擇性的材料。硬遮罩圖案HM可包括氮化物、碳基材料或其組合。
通道結構CH可穿過層疊結構ST和硬遮罩圖案HM。通道結構CH可在導電層11和絕緣層12層疊的方向上延伸。導電層11和絕緣層12層疊的方向可以是第二方向II。通道結構CH可包括通道層17，並且還可包括間隙填充層18和封蓋層19中的至少一個。通道層17可以是形成諸如選擇電晶體或記憶體單元的通道的區域。通道層17可包括諸如矽或鍺的半導體材料或者諸如奈米點、奈米管或石墨烯的奈米結構。間隙填充層18可形成在由通道層17限定的空間中並且可包括諸如氧化物的絕緣材料。封蓋層19可耦合到通道層17並且可包括諸如多晶矽的導電材料。
絕緣圖案13可被插置在絕緣層12和通道結構CH之間。絕緣圖案13可分別被設置為對應於絕緣層12，並且可位於與絕緣層12基本上相同的水準。絕緣圖案13可直接接觸絕緣層12。
絕緣圖案13可包括諸如氧化物的絕緣材料。絕緣圖案13和絕緣層12可通過不同的方法形成。因此，絕緣圖案13和絕緣層12可具有不同的物質性質。例如，在絕緣圖案13和絕緣層12之間，諸如介電常數、介電強度、密度、蝕刻速率、熱穩定性、組成和氮濃度的物質性質可不同。
絕緣層12可通過諸如化學氣相沉積（CVD）方法的沉積方法形成。絕緣圖案13可通過氧化製程形成。由於氧化製程可在比沉積製程更高的溫度下執行，所以通過氧化製程形成的層可具有比通過沉積製程形成的層更優異的物質性質。絕緣圖案13可具有比絕緣層12更高的介電強度、更低的蝕刻速率和更高的熱穩定性，並且可具有比絕緣層12更少的缺陷。另外，絕緣圖案13可包括相對於氮化物或多晶矽具有高蝕刻選擇性的材料。
硬遮罩圖案HM可包括第一側壁SW1。第一側壁SW1可以是由蝕刻製程限定的表面。各個導電層11可包括第二側壁SW2。第二側壁SW2可與第一側壁SW1對應。在第一方向I和與第一方向I交叉的第二方向II上限定的橫截面中，第二側壁SW2可位於第一側壁SW1的第一延長線EXL1上。第一側壁SW1和第二側壁SW2可以是平坦的。
各個絕緣圖案13可包括第三側壁SW3。第三側壁SW3可比硬遮罩圖案HM的第一側壁SW1朝著通道結構CH突出更遠。第三側壁SW3可比第一側壁SW1的第一延長線EXL1朝著通道結構CH突出更遠。第三側壁SW3可比第二側壁SW2朝著通道結構CH突出更遠。第三側壁SW3可以是由氧化製程限定的表面。第三側壁SW3可包括曲面。
各個絕緣層12可包括第四側壁SW4。第四側壁SW4可以是蝕刻表面或由氧化製程限定的表面。第四側壁SW4可以是絕緣層12與絕緣圖案13之間的介面IF。第四側壁SW4可被設置為比第一側壁SW1和第二側壁SW2與通道結構CH間隔開更遠。介面IF可被設置為比第一側壁SW1和第二側壁SW2與通道結構CH的第五側壁SW5間隔開更遠。
記憶體層M可被插置在層疊結構ST和通道結構CH之間，並且可填充絕緣圖案13之間的空間。記憶體層可包括阻擋層14、資料存儲層15和穿隧絕緣層(tunnel insulating layer)16中的至少一個。穿隧絕緣層16可圍繞通道結構CH的側壁。穿隧絕緣層16可以是允許電荷通過F-N穿隧等而穿隧的層，並且可包括諸如氧化物或氮化物的絕緣材料。資料存儲層15可圍繞穿隧絕緣層16。資料存儲層15可包括浮置閘極、電荷捕獲材料、多晶矽、氮化物、可變電阻材料、相變材料、奈米結構等。阻擋層14可圍繞資料存儲層15。阻擋層14可防止電荷移動到導電層11，並且包括諸如氧化鋁（例如，Al2 O3 ）的高k材料。
資料存儲層15可被插置在通道結構CH和層疊結構ST之間，並且可延伸到硬遮罩圖案HM的第一側壁SW1。資料存儲層15可具有根據其區域而變化的厚度。該厚度可以是在第一方向I上測量的厚度。資料存儲層15可包括與導電層11對應的第一區域R1以及與絕緣圖案13對應的第二區域R2。第一區域R1可以是記憶體單元區域，第二區域R2可以是相鄰記憶體單元之間的空間區域。第一區域R1可具有大於第二區域R2的厚度（W1＞W2）。
資料存儲層15可具有與通道結構CH相鄰的平坦內壁以及與層疊結構ST相鄰的不平坦外壁。第一區域R1可包括比第二區域R2朝著層疊結構ST突出更遠的突起，並且該突起可在相鄰絕緣圖案13之間突出。第一區域R1的表面可具有與各個導電層11的第二側壁SW2的形狀對應的形狀，並且可以是平坦的。第二區域R2的表面可具有與各個絕緣圖案13的第三側壁SW3的形狀對應的形狀並且可包括曲面。
根據如上所述的結構，記憶體單元或選擇電晶體可位於通道結構CH和導電層11的各個交點處。共用通道結構CH的記憶體單元和選擇電晶體可形成單個記憶體串。記憶體串可包括至少一個汲極選擇電晶體、記憶體單元和至少一個源極選擇電晶體。
參照圖1B至圖1D，各個絕緣圖案13可包括面向絕緣層12的第一表面S1和面向通道結構CH的第二表面S2。第一表面S1和第二表面S2中的每一個可包括曲面。第一表面S1可接觸絕緣層12，第二表面S2可接觸阻擋層14。第二表面S2可對應於圖1A所示的第三側壁SW3。
在第二方向II上各個導電層11的厚度和各個絕緣層12的厚度可相同或不同。各個導電層11可具有大於各個絕緣層12的厚度。
各個絕緣圖案13可包括第一部分P1和第二部分P2。第一部分P1可被插置在相鄰導電層11之間。第二部分P2可比第二側壁SW2朝著通道結構CH突出更遠。第二部分P2可比第一側壁SW1朝著通道結構CH突出更遠。第一部分P1可在第二方向II上具有第三寬度W3。當第一表面S1包括曲面時，第三寬度W3可以是在第一部分P1與第二部分P2之間的介面中第一部分P1的寬度。第三寬度W3可與各個絕緣層12的寬度基本上相同。第二部分P2可在第二方向II上具有第四寬度W4。當第二表面S2包括曲面時，第四寬度W4可以是在第一部分P1與第二部分P2之間的介面中第二部分P2的寬度。第四寬度W4可與各個絕緣層12的寬度基本上相同或不同。
參照圖1B，第二部分P2可具有大於第一部分P1的寬度（W4＞W3）。第二部分P2可在第二方向II上延伸，並且可與導電層11部分交疊。各個絕緣圖案13可具有蘑菇形狀。參照圖1C，第二部分P2可具有與第一部分P1基本上相同的寬度（W4=W3）。參照圖1D，第二部分P2可具有小於第一部分P1的寬度（W4＜W3）。
根據上述結構，各個絕緣圖案13的第三側壁SW3可比硬遮罩圖案HM的第一側壁SW1朝著通道結構CH突出更遠。另外，資料存儲層15的第一區域R1可具有比資料存儲層15的第二區域R2大的厚度（W1＞W2）。因此，根據上述結構，在共用通道結構CH和記憶體層M並且在第二方向II上彼此鄰近的記憶體單元之間電荷的移動可減輕。另外，根據上述結構，資料保持特性可改進，並且層疊的記憶體單元之間的干擾可減小。
圖2A至圖2D是示出根據實施方式的半導體裝置的結構的圖。圖2B至圖2D是圖2A所示的區域B的放大圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖2A，根據實施方式的半導體裝置可包括層疊結構ST、硬遮罩圖案HM、通道結構CH、絕緣圖案13’和記憶體層M’。硬遮罩圖案HM可包括相對於絕緣層12具有蝕刻選擇性的材料。硬遮罩圖案HM可包括氮化物、碳基材料或其組合。
絕緣圖案13’可被插置在絕緣層12和通道結構CH之間。各個絕緣圖案13’的第三側壁SW3可比硬遮罩圖案HM的第一側壁SW1朝著通道結構CH突出更遠。各個導電層11的第二側壁SW2可位於第一側壁SW1的延長線上。第三側壁SW3可比第二側壁SW2朝著通道結構CH突出更遠。各個絕緣層12的第四側壁SW4可被設置為比第一側壁SW1與通道結構CH間隔開更遠。資料存儲圖案15A和15B中的每一個的第六側壁SW6可位於第三側壁SW3的第二延長線EXL2上。
記憶體層M’可被插置在層疊結構ST和通道結構CH之間，並且可填充絕緣圖案13’之間的空間。記憶體層M’可包括第一阻擋圖案14A、第二阻擋圖案14B、第一資料存儲圖案15A、第二資料存儲圖案15B和穿隧絕緣層16中的至少一個。第一阻擋圖案14A和第二阻擋圖案14B可分別插置在導電層11與第一資料存儲圖案15A和第二資料存儲圖案15B之間，並且可彼此分離。第一阻擋圖案14A可位於絕緣圖案13’之間並且可彼此分離。第二阻擋圖案14B可延伸到硬遮罩圖案HM的第一側壁SW1。第一資料存儲圖案15A和第二資料存儲圖案15B可分別插置在穿隧絕緣層16與第一阻擋圖案14A和第二阻擋圖案14B之間，並且可彼此分離。第一資料存儲圖案15A可位於絕緣圖案13’之間並且可彼此分離。第二資料存儲圖案15B可延伸到硬遮罩圖案HM的第一側壁SW1。
參照圖2B至圖2D，各個絕緣圖案13’可包括面向絕緣層12的第一表面S1和面向通道結構CH的第二表面S2。第一表面S1可包括曲面，第二表面S2可包括平面。第二表面S2可包括曲面和平面。另外，第二表面S2可接觸穿隧絕緣層16。
參照圖2B，第二部分P2可具有大於第一部分P1的寬度（W4＞W3）。參照圖2C，第二部分P2可具有與第一部分P1基本上相同的寬度（W4=W3）。參照圖2D，第二部分P2可具有小於第一部分P1的寬度（W4＜W3）。
根據上述結構，各個絕緣圖案13’的第三側壁SW3可比硬遮罩圖案HM的第一側壁SW1朝著通道結構CH突出更遠。另外，第一資料存儲圖案15A可位於絕緣圖案13’之間並且可彼此分離。因此，根據上述結構，在共用通道結構CH和記憶體層M’並且在第二方向II上彼此鄰近的記憶體單元之間電荷的移動可減輕。另外，根據上述結構，資料保持特性可改進，並且層疊的記憶體單元之間的干擾可減小。
圖3A和圖3B是示出根據實施方式的半導體裝置的結構的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖3A和圖3B，根據實施方式的半導體裝置可包括層疊結構ST、硬遮罩圖案HM、通道結構CH、絕緣圖案23或23’以及記憶體層M或M’。層疊結構ST可包括彼此交替地層疊的導電層21和絕緣層22。硬遮罩圖案HM可位於層疊結構ST上。硬遮罩圖案HM可包括氧化物、碳基材料或其組合。
通道結構CH可穿過層疊結構ST和硬遮罩圖案HM。通道結構CH可包括通道層27，並且還可包括間隙填充層28和封蓋層29中的至少一個。
各個導電層21的第二側壁SW2可比硬遮罩圖案HM的第一側壁SW1朝著通道結構CH突出更遠。在硬遮罩圖案HM與層疊結構ST之間的邊界中由於第一側壁SW1和第二側壁SW2之間在第一方向I上的未對準，可形成臺階，並且由於記憶體層M或M’和通道層27沿著臺階形成，可導致通道結構CH的側壁臺階。通道結構CH的穿過硬遮罩圖案HM的部分可具有第八寬度W8，並且通道結構CH的穿過層疊結構ST的部分可具有第七寬度W7。第八寬度W8可大於第七寬度W7。第七寬度W7和第八寬度W8中的每一個可以是在第一方向I上測量的寬度或者可以是通道結構CH的直徑。因此，通道結構CH的側壁可具有臺階。
第二側壁SW2可比各個絕緣層22的第四側壁SW4朝著通道結構CH突出更遠。第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上，或者可被設置為比第一側壁SW1與通道結構CH間隔開更遠。
參照圖3A，記憶體層M可被插置在層疊結構ST和通道結構CH之間。記憶體層M可包括阻擋層24、資料存儲層25和穿隧絕緣層26中的至少一個。資料存儲層25可包括厚度彼此不同的第一區域R1和第二區域R2。第一區域R1可包括在相鄰絕緣圖案23之間突出的突起。
絕緣圖案23可被插置在絕緣層22和通道結構CH之間。各個絕緣圖案23可包括面向絕緣層22的第一表面S1和面向通道結構CH的第二表面S2。第一表面S1和第二表面S2中的每一個可包括曲面。各個絕緣圖案23可包括第一部分P1和第二部分P2。第一部分P1和第二部分P2可具有彼此基本上相同的寬度或彼此不同的寬度。絕緣圖案23可具有與參照圖1B至圖1D描述的絕緣圖案13之一相似的形狀或者參照圖1B至圖1D描述的絕緣圖案13的形狀的組合。
各個絕緣圖案23的第三側壁SW3可比第一側壁SW1朝著通道結構CH突出更遠。第三側壁SW3可比第二側壁SW2朝著通道結構CH突出更遠。
參照圖3B，記憶體層M’可被插置在層疊結構ST和通道結構CH之間。記憶體層M’可包括第一阻擋圖案24A、第二阻擋圖案24B、第一資料存儲圖案25A、第二資料存儲圖案25B和穿隧絕緣層26中的至少一個。第一阻擋圖案24A可位於絕緣圖案23’之間並且可彼此分離。第二阻擋圖案24B可延伸到硬遮罩圖案HM的第一側壁SW1。第一資料存儲圖案25A可位於絕緣圖案23’之間並且可彼此分離。第二資料存儲圖案25B可延伸到硬遮罩圖案HM的第一側壁SW1。
絕緣圖案23’可被插置在絕緣層22和通道結構CH之間。各個絕緣圖案23’可包括面向絕緣層22的第一表面S1和面向通道結構CH的第二表面S2。第一表面S1可包括曲面，第二表面S2可包括平面。各個絕緣圖案23’可包括第一部分P1和第二部分P2。第一部分P1和第二部分P2可具有彼此基本上相同的寬度或彼此不同的寬度。絕緣圖案23’可具有與參照圖2B至圖2D描述的絕緣圖案13’之一相似的形狀或者參照圖2B至圖2D描述的絕緣圖案13’的形狀的組合。
各個絕緣圖案23’的第三側壁SW3可比第一側壁SW1朝著通道結構CH突出更遠。第三側壁SW3可比第二側壁SW2朝著通道結構CH突出更遠。各個第一資料存儲圖案25A的第六側壁SW6可位於第三側壁SW3的第二延長線EXL2上。
根據參照圖3A和圖3B描述的結構，各個導電層21的第二側壁SW2可比硬遮罩圖案HM的第一側壁SW1朝著通道結構CH突出更遠。另外，各個絕緣圖案23或23’的第三側壁SW3可比各個導電層21的第二側壁SW2朝著通道結構CH突出更遠。因此，根據上述結構，資料保持特性可改進，並且層疊的記憶體單元之間的干擾可減小。
參照圖3C和圖3D，根據實施方式的半導體裝置還可包括第一材料圖案20。第一材料圖案20可被插置在通道結構CH與硬遮罩圖案HM之間以及記憶體層M或M’與硬遮罩圖案HM之間。
第一材料圖案20可包括相對於絕緣層22具有高蝕刻選擇性的材料。絕緣層22可包括氧化物，並且第一材料圖案20可包括氮化物。第一材料圖案20和硬遮罩圖案HM二者可包括氮化物，並且第一材料圖案20可相對於硬遮罩圖案HM具有高蝕刻選擇性。硬遮罩圖案HM可以是包括諸如碳的摻雜劑的氮化物。
通道結構CH可穿過層疊結構ST和硬遮罩圖案HM。通道結構CH可包括通道層27並且還可包括間隙填充層28和封蓋層29中的至少一個。
各個導電層21的第二側壁SW2可比硬遮罩圖案HM的第一側壁SW1朝著通道結構CH突出更遠。第一材料圖案20的側壁SW2”可位於第二側壁SW2的延長線上。記憶體層M或M’和通道層27可沿著第一材料圖案20的側壁SW2”形成。因此，通道結構CH的穿過硬遮罩圖案HM的部分可具有第八寬度W8’。另外，由於第一材料圖案20可補償第一側壁SW1和第二側壁SW2之間的距離，所以第一材料圖案20可防止在硬遮罩圖案HM與層疊結構ST之間的邊界中在通道結構CH的側壁上導致臺階。
參照圖3C，記憶體層M可包括阻擋層24、資料存儲層25和穿隧絕緣層26中的至少一個。資料存儲層25可包括在絕緣圖案23之間突出的突起。絕緣圖案23可具有與參照圖1B至圖1D描述的絕緣圖案13之一相似的形狀或者參照圖1B至圖1D描述的絕緣圖案13的形狀的組合。各個絕緣圖案23的第三側壁SW3可比第一側壁SW1朝著通道結構CH突出更遠。第三側壁SW3可比第二側壁SW2和第一材料圖案20的側壁SW2”朝著通道結構CH突出更遠。
參照圖3D，記憶體層M’可包括第一阻擋圖案24A、第二阻擋圖案24B、第一資料存儲圖案25A、第二資料存儲圖案25B和穿隧絕緣層26中的至少一個。絕緣圖案23’可具有與參照圖2B至圖2D描述的絕緣圖案13’之一相似的形狀或者參照圖2B至圖2D描述的絕緣圖案13’的形狀的組合。各個絕緣圖案23’的第三側壁SW3可比第一側壁SW1朝著通道結構CH突出更遠。第三側壁SW3可比第二側壁SW2和第一材料圖案20的側壁SW2”朝著通道結構CH突出更遠。各個第一資料存儲圖案25A的第六側壁SW6可位於第三側壁SW3的第二延長線EXL2上。
根據參照圖3C和圖3D描述的結構，各個導電層21的第二側壁SW2可比硬遮罩圖案HM的第一側壁SW1朝著通道結構CH突出更遠。另外，絕緣圖案23或23’中的每一個的第三側壁SW3可比各個導電層21的第二側壁SW2朝著通道結構CH突出更遠。因此，第一資料存儲圖案25A可彼此分離。因此，根據上述結構，資料保持特性可改進，並且層疊的記憶體單元之間的干擾可減小。
圖4A和圖4B是示出根據實施方式的半導體裝置的結構的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖4A和圖4B，根據實施方式的半導體裝置可包括層疊結構ST、硬遮罩圖案HM、通道結構CH、絕緣圖案33或33’以及記憶體層M或M’。層疊結構ST可包括彼此交替地層疊的導電層31和絕緣層32。硬遮罩圖案HM可位於層疊結構ST上。通道結構CH可穿過層疊結構ST和硬遮罩圖案HM。通道結構CH可包括通道層37，並且還可包括間隙填充層38和封蓋層39中的至少一個。
絕緣圖案33或33’可被插置在絕緣層32和通道結構CH之間。絕緣圖案33或33’和絕緣層32可通過不同的沉積方法形成。另外，絕緣圖案33或33’和絕緣層32可具有不同的物質性質。例如，諸如氮濃度、蝕刻速率、熱穩定性和介電強度的物質性質可不同。
絕緣層32可通過化學氣相沉積（CVD）方法形成。絕緣層32可在相對高的溫度下以相對高的速度沉積。絕緣圖案33或33’可通過選擇性沉積方法或原子層沉積（ALD）方法形成。絕緣圖案33或33’可在相對低的溫度下以相對低的速度沉積。因此，絕緣層32可具有與絕緣圖案33或33’相比更優異的膜。絕緣圖案33或33’可具有比絕緣層32更低的熱穩定性、更低的介電強度和更高的蝕刻速率。
絕緣圖案33或33’中的每一個的第三側壁SW3可比第一側壁SW1朝著通道結構CH突出更遠。第三側壁SW3可比第二側壁SW2朝著通道結構CH突出更遠。各個導電層31的第二側壁SW2可位於硬遮罩圖案HM的第一側壁SW1的第一延長線EXL1上。各個絕緣層32的第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上。
參照圖4A，記憶體層M可被插置在層疊結構ST和通道結構CH之間。記憶體層M可包括阻擋層34、資料存儲層35和穿隧絕緣層36中的至少一個。資料存儲層35可包括厚度彼此不同的第一區域R1和第二區域R2。第一區域R1可包括在相鄰絕緣圖案33之間突出的突起。
各個絕緣圖案33可包括面向絕緣層32的第一表面S1和面向通道結構CH的第二表面S2。第一表面S1可以是平坦的，並且可位於第一側壁SW1的第一延長線EXL1上。第二表面S2可以是由沉積製程限定的表面，並且可包括曲面。
參照圖4B，記憶體層M’可被插置在層疊結構ST和通道結構CH之間。記憶體層M’可包括第一阻擋圖案34A、第二阻擋圖案34B、第一資料存儲圖案35A、第二資料存儲圖案35B和穿隧絕緣層36中的至少一個。第一阻擋圖案34A可位於絕緣圖案33’之間並且可彼此分離。第二阻擋圖案34B可延伸到硬遮罩圖案HM的第一側壁SW1。第一資料存儲圖案35A可位於絕緣圖案33’之間並且可彼此分離。第二資料存儲圖案35B可延伸到硬遮罩圖案HM的第一側壁SW1。
各個絕緣圖案33’可包括面向絕緣層32的第一表面S1和面向通道結構CH的第二表面S2。第一表面S1和第二表面S2中的每一個可包括平面。第一表面S1可以是平坦的，並且第二表面S2可包括曲面和平面。
第一資料存儲圖案35A和第二資料存儲圖案35B中的每一個的第六側壁SW6可位於第三側壁SW3的第二延長線EXL2上。
根據上述結構，絕緣圖案33或33’的第三側壁SW3可比各個導電層31的第二側壁SW2朝著通道結構CH突出更遠。因此，根據上述結構，在共用通道結構CH和記憶體層M或M’並且在第二方向II上彼此鄰近的記憶體單元之間電荷的移動可減輕。另外，根據上述結構，資料保持特性可改進，並且層疊的記憶體單元之間的干擾可減小。
圖5A至圖5E是示出根據實施方式的半導體裝置的製造方法的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖5A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層41和第二材料層42。第一材料層41和第二材料層42可在第二方向II上層疊。第一材料層41和第二材料層42可通過諸如化學氣相沉積（CVD）製程的沉積製程形成。
第一材料層41可包括相對於第二材料層42具有高蝕刻選擇性的材料。例如，第一材料層41可包括諸如氮化物的犧牲材料，並且第二材料層42可包括諸如氧化物的絕緣材料。在其它示例中，第一材料層41可包括諸如多晶矽或鎢的導電材料，並且第二材料層42可包括諸如氧化物的絕緣材料。
隨後，可在層疊結構ST上形成硬遮罩圖案43。硬遮罩圖案43可包括相對於第二材料層42具有蝕刻選擇性的材料。硬遮罩圖案43可包括氮化物、碳基材料或其組合。硬遮罩圖案43可包括第一開口OP1。硬遮罩圖案43的第一側壁SW1可由第一開口OP1限定。第一側壁SW1可以是蝕刻表面並且可以是平坦的。可通過在層疊結構ST上形成硬遮罩層，然後對硬遮罩層進行構圖來形成硬遮罩圖案43。第一開口OP1可具有均勻的寬度或者從第一開口OP1的上部朝著下部減小的寬度。
隨後，可形成穿過層疊結構ST的第二開口OP2。可通過使用硬遮罩圖案43作為蝕刻屏障蝕刻層疊結構ST來形成第二開口OP2。第二開口OP2可耦合到第一開口OP1。
第二開口OP2可在第二方向II上穿過層疊結構ST。第二開口OP2可具有均勻的寬度或者從第二開口OP2的上部朝著下部減小的寬度。各個第一材料層41的第二側壁SW2和各個第二材料層42的第四側壁SW4可由第二開口OP2限定。第二側壁SW2和第四側壁SW4可以是蝕刻表面並且可以是平坦的。第二側壁SW2和第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上。
參照圖5B，可通過選擇性地蝕刻第二材料層42來形成第三開口OP3。第三開口OP3可耦合到第二開口OP2。各個第二材料層42的第四側壁SW4’可重新由第三開口OP3限定。第四側壁SW4’可被設置為從第一延長線EXL1縮回並且比第二側壁SW2與第二開口OP2間隔開更遠。第四側壁SW4’可以是蝕刻表面，並且可以是平面或曲面。
隨後，可分別在第三開口OP3中形成晶種圖案44。晶種圖案44可包括矽，並且可以是多晶矽層。晶種圖案44可使用沉積製程和蝕刻製程來形成。首先，可形成晶種材料以填充第三開口OP3。晶種材料可使用沉積製程來形成。晶種材料可沿著第一開口OP1、第二開口OP2和第三開口OP3中的每一個的內表面保形地形成。隨後，可通過蝕刻晶種材料來形成晶種圖案44。可通過蝕刻晶種材料的形成在第一開口OP1和第二開口OP2中的部分來形成晶種圖案44。晶種圖案44可彼此分離。
參照圖5C，可分別在第二材料層42上形成絕緣圖案44A。絕緣圖案44A可比第一側壁SW1向第二開口OP2中突出更遠。各個絕緣圖案44A的第三側壁SW3可比第一延長線EXL1向第二開口OP2中突出更遠。
可通過將晶種圖案44氧化來形成絕緣圖案44A。與通過沉積方法形成的第二材料層42相比，通過氧化方法形成的絕緣圖案44A可具有不同的物質性質。絕緣圖案44A可具有比第二材料層42更高的介電強度、更低的蝕刻速率和更高的熱穩定性，並且可具有比第二材料層42更少的缺陷。絕緣圖案44A可具有比第二材料層42更高的蝕刻選擇性和相對於氮化物或多晶矽的高蝕刻選擇性。
各個第二材料層42的第四側壁SW4”可重新由氧化製程限定。當晶種圖案44被氧化時，各個第二材料層42的部分可同時被氧化。第四側壁SW4”可被設置為從第一延長線EXL1縮回。第四側壁SW4”可被設置為比第二側壁SW2與第二開口OP2間隔開更遠。第四側壁SW4”可具有平面或曲面。
各個絕緣圖案44A可包括插置在相鄰的第一材料層41之間的第一部分P1以及比第二側壁SW2朝著第二開口OP2突出更遠的第二部分P2。第一部分P1可包括接觸第二材料層42的第一表面S1，並且第二部分P2可包括面向第一表面S1的第二表面S2。第一表面S1和第二表面S2中的每一個可包括曲面。第二表面S2可與第三側壁SW3對應。
參照圖5D，可在第一開口OP1和第二開口OP2中形成記憶體層M和通道結構CH。記憶體層M可包括阻擋層45、資料存儲層46和穿隧絕緣層47中的至少一個。通道結構CH可包括通道層48、間隙填充層49和封蓋層50中的至少一個。
首先，可在第一開口OP1和第二開口OP2中形成阻擋層45。阻擋層45可沿著第一開口OP1和第二開口OP2的內表面並且沿著各個突出絕緣圖案44A的第二表面S2形成。隨後，可在阻擋層45的內表面上形成資料存儲層46。資料存儲層46可使用沉積製程和蝕刻製程來形成。在資料存儲材料沉積在阻擋層45上之後，資料存儲材料被蝕刻。因此，可形成具有平坦內表面和不平坦外表面的資料存儲層46。資料存儲層46可填充絕緣圖案44A之間的空間，並且可包括在絕緣圖案44A之間突出的突起。隨後，可在資料存儲層46的內表面上形成穿隧絕緣層47。隨後，在穿隧絕緣層47的內表面上形成通道層48之後，可在由通道層48限定的空間中形成間隙填充層49。隨後，在間隙填充層49被部分地蝕刻之後，可形成封蓋層50。
參照圖5E，可由第三材料層51替換第一材料層41。例如，在第一材料層41包括犧牲材料並且第二材料層42包括絕緣材料的情況下，可由導電層替換第一材料層41。在去除第一材料層41，然後形成附加記憶體層或屏障層之後，可形成導電層。在其它示例中，在第一材料層41包括導電材料並且第二材料層42包括絕緣材料的情況下，第一材料層41可被矽化。
各個絕緣圖案44A的第三側壁SW3可比各個第三材料層51的第七側壁SW7朝著通道結構CH突出更遠。第七側壁SW7可對應於各個第一材料層41的第二側壁SW2。第七側壁SW7可位於第一延長線EXL1上。
根據上述製造方法，可形成厚度根據其區域而變化的資料存儲層46。另外，由於絕緣圖案44A比第一延長線EXL1突出更遠，所以可形成資料存儲層46，而不會使第二開口OP2在第一方向I上的寬度或直徑延伸。
圖6A至圖6D是示出根據實施方式的半導體裝置的製造方法的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖6A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層61和第二材料層62。可通過諸如化學氣相沉積（CVD）方法的沉積方法形成第一材料層61和第二材料層62。隨後，可在層疊結構ST上形成硬遮罩圖案63。硬遮罩圖案63可包括相對於第二材料層62具有蝕刻選擇性的材料。硬遮罩圖案63可包括氮化物、碳基材料或其組合。硬遮罩圖案63可包括第一開口OP1。硬遮罩圖案63的第一側壁SW1可由第一開口OP1限定。
隨後，可使用硬遮罩圖案63作為蝕刻屏障來形成穿過層疊結構ST的第二開口OP2。各個第一材料層61的第二側壁SW2可由第二開口OP2限定。第二側壁SW2可位於第一側壁SW1的第一延長線EXL1上。
隨後，可通過選擇性地蝕刻第二材料層62來形成第三開口OP3。各個第二材料層62的第四側壁SW4’可由第三開口OP3限定。第四側壁SW4’可被設置為比第一側壁SW1與第二開口OP2間隔開更遠。
隨後，可分別在第三開口OP3中形成晶種圖案64。晶種圖案64可包括矽，並且可以是多晶矽層。如上面參照圖5B描述的，晶種圖案64可通過沉積製程和蝕刻製程來形成。另外，晶種圖案64的尺寸可通過使用選擇性生長製程在晶種圖案64上生長晶種材料而增加。根據此實施方式，晶種圖案64可具有比根據上面參照圖5B描述的實施方式的晶種圖案更大的尺寸。晶種圖案64可比第一延長線EXL1向第二開口OP2中突出更遠。
參照圖6B，可分別在第二材料層62上形成絕緣圖案64A。各個絕緣圖案64A的第三側壁SW3可比第一延長線EXL1向第二開口OP2中突出更遠。可通過將晶種圖案64氧化來形成絕緣圖案64A。與通過沉積製程形成的第二材料層62相比，通過氧化製程形成的絕緣圖案64A可具有不同的物質性質。各個第二材料層62的第四側壁SW4”可被設置為通過氧化製程從第一延長線EXL1縮回。
各個絕緣圖案64A可包括插置在相鄰的第一材料層61之間的第一部分P1以及比第二側壁SW2朝著第二開口OP2突出更遠的第二部分P2。第一部分P1可包括接觸第二材料層62的第一表面S1，並且第二部分P2可包括面向第一表面S1的第二表面S2。第一表面S1和第二表面S2中的每一個可包括曲面。第二表面S2可與第三側壁SW3對應。
參照圖6C，可在第一開口OP1和第二開口OP2中形成阻擋層65。阻擋層65可沿著第一開口OP1和第二開口OP2的內表面形成。隨後，可在阻擋層65的內表面上形成資料存儲層66。資料存儲層66可沿著阻擋層65的內表面形成並且填充絕緣圖案64A之間的空間。
參照圖6D，可通過蝕刻資料存儲層66和阻擋層65來形成第一資料存儲圖案66A、第二資料存儲圖案66B、第一阻擋圖案65A和第二阻擋圖案65B。當資料存儲層66和阻擋層65被蝕刻時，各個絕緣圖案64B的一部分可被蝕刻。第二部分P2可被部分蝕刻，並且蝕刻的第二部分P2’可包括第二表面S2’。第二表面S2’可包括平面，或者可包括平面和曲面。第二表面S2’可與第三側壁SW3’對應。
第一阻擋圖案65A和第二阻擋圖案65B可分別插置在第一材料層61與第一資料存儲圖案66A和第二資料存儲圖案66B之間，並且可彼此分離。第一阻擋圖案65A可位於絕緣圖案64B之間並且可彼此分離。第二阻擋圖案65B可延伸到硬遮罩圖案63的第一側壁SW1。第一資料存儲圖案66A和第二資料存儲圖案66B可分別插置在穿隧絕緣層67與第一阻擋圖案65A和第二阻擋圖案65B之間，並且可彼此分離。第一資料存儲圖案66A可位於絕緣圖案64B之間並且可彼此分離。第二資料存儲圖案66B可延伸到第一側壁SW1。第一資料存儲圖案66A和第二資料存儲圖案66B中的每一個的第六側壁SW6可位於第三側壁SW3’的第二延長線EXL2上。
隨後，可在第一開口OP1和第二開口OP2中形成通道結構CH。通道結構CH可包括通道層68、間隙填充層69和封蓋層70。隨後，可通過第三材料層71替換第一材料層61。第三材料層71可以是金屬層、矽化物層等。
各個絕緣圖案64B的第三側壁SW3’可比各個第三材料層71的第七側壁SW7朝著通道結構CH突出更遠。第七側壁SW7可對應於各個第一材料層61的第二側壁SW2。第七側壁SW7可位於第一延長線EXL1上。
根據上述製造方法，可形成彼此分離的第一資料存儲圖案66A和第二資料存儲圖案66B。另外，由於絕緣圖案64B比第一延長線EXL1朝著第二開口OP2突出更遠，所以可形成第一資料存儲圖案66A和第二資料存儲圖案66B，而不會使第二開口OP2在第一方向I上的寬度或直徑延伸。
圖7A至圖7D是示出根據實施方式的半導體裝置的製造方法的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖7A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層81和第二材料層82。第一材料層81和第二材料層82可通過諸如化學氣相沉積（CVD）方法的沉積方法形成。隨後，可在層疊結構ST上形成硬遮罩圖案83。硬遮罩圖案83可包括氧化物、碳基材料或其組合。硬遮罩圖案83可包括第一開口OP1。硬遮罩圖案83的第一側壁SW1可由第一開口OP1限定。
隨後，可形成穿過層疊結構ST的第二開口OP2。可通過使用硬遮罩圖案83作為蝕刻屏障蝕刻層疊結構ST來形成第二開口OP2。各個第一材料層81的第二側壁SW2和各個第二材料層82的第四側壁SW4可由第二開口OP2限定。第二側壁SW2和第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上。
隨後，可分別在第一材料層81上形成第一材料圖案92。可分別在第一材料層81上選擇性地生長第一材料圖案92。在執行表面處理以加速各個第一材料層81的表面上的第一材料的生長或者執行表面處理以阻礙各個第二材料層82的表面上的第一材料的生長之後，可形成第一材料圖案92。
第一材料圖案92可包括相對於第二材料層82具有高蝕刻選擇性的材料。第一材料圖案92可包括與第一材料層81相同或相似的材料。第一材料圖案92可包括氮化物。各個第一材料圖案92的第二側壁SW2’可比第一側壁SW1和第四側壁SW4向第二開口OP2中突出更遠。
參照圖7B，可在相鄰的第一材料圖案92之間形成各個晶種圖案84。晶種圖案84可包括矽，並且可以是多晶矽層。晶種圖案84可彼此分離。儘管圖7B中未示出，在晶種材料的沉積製程之後的蝕刻製程期間，晶種材料可保留在硬遮罩圖案83的側壁上。根據此實施方式，也可在硬遮罩圖案83的側壁上形成晶種圖案。
參照圖7C，可分別在第二材料層82上形成絕緣圖案84A。絕緣圖案84A可比第一側壁SW1向第二開口OP2中突出更遠。各個絕緣圖案84A的第三側壁SW3可比第一延長線EXL1向第二開口OP2中突出更遠。
可通過選擇性地氧化晶種圖案84來形成絕緣圖案84A。與通過沉積製程形成的第二材料層82相比，通過氧化製程形成的絕緣圖案84A可具有不同的物質性質。各個第二材料層82的第四側壁SW4’的位置可通過氧化製程而改變。第四側壁SW4’可位於第一延長線EXL1上，或者可被設置為從第一延長線EXL1縮回。第四側壁SW4’可被設置為比第二側壁SW2與第二開口OP2間隔開更遠。
各個絕緣圖案84A可包括接觸第二材料層82的第一表面S1以及面向第一表面S1的第二表面S2。第一表面S1和第二表面S2中的每一個可包括曲面。第二表面S2可與第三側壁SW3對應，並且第一表面S1可與第四側壁SW4’對應。
參照圖7D，可在第一開口OP1和第二開口OP2中形成記憶體層M和通道結構CH。記憶體層M可包括阻擋層85、資料存儲層86和穿隧絕緣層87中的至少一個。通道結構CH可包括通道層88、間隙填充層89和封蓋層90中的至少一個。
隨後，可通過第三材料層91替換第一材料層81和第一材料圖案92。第三材料層91可包括金屬層、矽化物層等。
各個第三材料層91的第七側壁SW7可比第一側壁SW1朝著通道結構CH突出更遠。各個絕緣圖案84A可包括插置在相鄰的第三材料層91之間的第一部分P1以及比第七側壁SW7朝著通道結構CH突出更遠的第二部分P2。各個絕緣圖案84A的第三側壁SW3可比第一側壁SW1和第七側壁SW7朝著通道結構CH突出更遠。
根據上述製造方法，可形成厚度根據其區域而變化的資料存儲層86。另外，由於第三材料層91和絕緣圖案84A比第一延長線EXL1突出更遠，所以可形成資料存儲層86，而不會使第二開口OP2在第一方向I上的寬度或直徑延伸。
圖8A至圖8C是示出根據實施方式的半導體裝置的製造方法的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖8A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層101和第二材料層102。第一材料層101和第二材料層102可通過諸如化學氣相沉積（CVD）方法的沉積方法形成。隨後，可在層疊結構ST上形成硬遮罩圖案103。硬遮罩圖案103可包括氧化物、碳基材料或其組合。硬遮罩圖案103可包括第一開口OP1。硬遮罩圖案103的第一側壁SW1可由第一開口OP1限定。
隨後，可使用硬遮罩圖案103作為蝕刻屏障來形成穿過層疊結構ST的第二開口OP2。各個第一材料層101的第二側壁SW2和各個第二材料層102的第四側壁SW4可由第二開口OP2限定。第二側壁SW2和第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上。隨後，可分別在第一材料層101上形成第一材料圖案112。各個第一材料圖案112的第二側壁SW2’可比第一側壁SW1和第四側壁SW4向第二開口OP2中突出更遠。
隨後，可在相鄰的第一材料圖案112之間形成各個晶種圖案104。晶種圖案104可包括矽，並且可以是多晶矽層。晶種圖案104的尺寸可通過在晶種圖案104上選擇性地生長晶種材料而增加。晶種圖案104可比第一延長線EXL1向第二開口OP2中突出更遠。
參照圖8B，可分別在第二材料層102上形成絕緣圖案104A。各個絕緣圖案104A的第三側壁SW3可比第一延長線EXL1向第二開口OP2中突出更遠。可通過將晶種圖案104氧化來形成絕緣圖案104A。與通過沉積製程形成的第二材料層102相比，通過氧化製程形成的絕緣圖案104A可具有不同的物質性質。各個第二材料層102的第四側壁SW4’可被設置為通過氧化製程從第一延長線EXL1縮回。
隨後，可在第一開口OP1和第二開口OP2中形成阻擋層105。隨後，可在阻擋層105的內表面上形成資料存儲層106。資料存儲層106可沿著阻擋層105的內表面形成並填充絕緣圖案104A之間的空間。
參照圖8C，可通過蝕刻資料存儲層106和阻擋層105來形成第一資料存儲圖案106A、第二資料存儲圖案106B、第一阻擋圖案105A和第二阻擋圖案105B。隨後，可在第一開口OP1和第二開口OP2中形成穿隧絕緣層107。因此，可形成記憶體層M’。
當資料存儲層106和阻擋層105被蝕刻時，各個絕緣圖案104B的一部分可被蝕刻。第二部分P2的第二表面S2可包括平面，或者可包括平面和曲面。第二表面S2可與第三側壁SW3’對應。
第一阻擋圖案105A可位於絕緣圖案104B之間並且可彼此分離。第二阻擋圖案105B可延伸到硬遮罩圖案103的第一側壁SW1。第一資料存儲圖案106A可位於絕緣圖案104B之間並且可彼此分離。第二資料存儲圖案106B可延伸到第一側壁SW1。第一資料存儲圖案106A和第二資料存儲圖案106B中的每一個的第六側壁SW6可位於第三側壁SW3’的第二延長線EXL2上。
隨後，可在第一開口OP1和第二開口OP2中形成通道結構CH。通道結構CH可包括通道層108、間隙填充層109和封蓋層110。隨後，可通過第三材料層111替換第一材料層101和第一材料圖案112。第三材料層111可包括金屬層、矽化物層等。
各個第三材料層111的第七側壁SW7可比第一側壁SW1朝著通道結構CH突出更遠。各個絕緣圖案104B可包括插置在相鄰的第三材料層111之間的第一部分P1以及比第七側壁SW7朝著通道結構CH突出更遠的第二部分P2。各個絕緣圖案104B的第三側壁SW3’可比第一側壁SW1和第七側壁SW7朝著通道結構CH突出更遠。
根據上述製造方法，可形成彼此分離的第一資料存儲圖案106A和第二資料存儲圖案106B。另外，由於絕緣圖案104B比第一延長線EXL1突出更遠，所以可形成第一資料存儲圖案106A和第二資料存儲圖案106B，而不會使第二開口OP2在第一方向I上的寬度或直徑延伸。
圖9A和圖9B是示出根據實施方式的半導體裝置的製造方法的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖9A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層81和第二材料層82。第一材料層81和第二材料層82可通過諸如化學氣相沉積（CVD）方法的沉積方法來形成。第一材料層81可包括氮化物，第二材料層82可包括氧化物。
隨後，可在層疊結構ST上形成硬遮罩圖案83’。硬遮罩圖案83’可包括第一開口OP1。硬遮罩圖案83’的第一側壁SW1可由第一開口OP1限定。硬遮罩圖案83’可包括氮化物和雜質（例如，碳）。第一材料層81可包括與硬遮罩圖案83’相比具有更高蝕刻選擇性的材料。第一材料層81可包括氮化矽（SiNx）層，硬遮罩圖案83’可包括氮化矽碳（SiCN）層。
隨後，可形成穿過層疊結構ST的第二開口OP2。可通過使用硬遮罩圖案83’作為蝕刻屏障蝕刻層疊結構ST來形成第二開口OP2。第二側壁SW2和第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上。
隨後，可分別選擇性地在第一材料層81上形成第一材料圖案92。由於硬遮罩圖案83’包括氮化物，所以第一材料圖案92’可形成在硬遮罩圖案83’的第一側壁SW1上。形成在接觸硬遮罩圖案83’的第一材料層81上的第一材料圖案92以及形成在硬遮罩圖案83’上的第一材料圖案92’可以是彼此耦合的單個層。
第一材料圖案92和92’可包括相對於第二材料層82和硬遮罩圖案83’具有高蝕刻選擇性的材料。第一材料圖案92和92’可包括與第一材料層81基本上相同或相似的材料。第一材料圖案92和92’可包括氮化物。各個第一材料圖案92的第二側壁SW2’和第一材料圖案92’的側壁SW2”可比第一側壁SW1和第四側壁SW4向第二開口OP2中突出更遠。因此，第一開口OP1的寬度可減小。另外，第二開口OP2的與各個第一材料層81對應的部分的寬度可減小。
隨後，可在相鄰的第一材料圖案92和92’之間形成各個晶種圖案84。晶種圖案84可包括矽，並且可以是多晶矽層。晶種圖案84可彼此分離。
參照圖9B，可分別在第二材料層82上形成絕緣圖案84A。可通過選擇性地氧化晶種圖案84來形成絕緣圖案84A。與通過沉積製程形成的第二材料層82相比，通過氧化製程形成的絕緣圖案84A可具有不同的物質性質。絕緣圖案84A可比第一側壁SW1向第二開口OP2中突出更遠。各個絕緣圖案84A的側壁SW3可比第一延長線EXL1向第二開口OP2中突出更遠。
隨後，可在第一開口OP1和第二開口OP2中形成記憶體層M和通道結構CH。記憶體層M可包括阻擋層85、資料存儲層86和穿隧絕緣層87中的至少一個。通道結構CH可包括通道層88、間隙填充層89和封蓋層90中的至少一個。
隨後，可通過第三材料層91替換第一材料層81和第一材料圖案92。在形成穿過硬遮罩圖案83’和層疊結構ST的狹縫（未示出），然後蝕刻通過狹縫暴露的第一材料層81和第一材料圖案92之後，可在第一材料層81被去除的區域中形成第三材料層91。由於第一材料層81被選擇性地蝕刻，所以硬遮罩圖案83’可不被蝕刻，並且第一材料圖案92’可不暴露。因此，第一材料圖案92’可保留在記憶體層M和硬遮罩圖案83’之間。另選地，第一材料圖案92’的與第一材料圖案92相鄰的區域可被部分蝕刻，並且第三材料層91可填充第一材料圖案92’的蝕刻區域或者空隙可被限定為第一材料圖案92’的蝕刻區域。第一材料圖案92’的側壁SW2”可位於第七側壁SW7的延長線上。
根據上述製造方法，可使用第一材料圖案92和92’減小第一開口OP1和第二開口OP2的寬度。另外，可形成厚度根據其區域而變化的資料存儲層86。
圖10A和圖10B是示出根據實施方式的半導體裝置的製造方法的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖10A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層101和第二材料層102。可通過諸如化學氣相沉積（CVD）方法的沉積方法形成第一材料層101和第二材料層102。第一材料層101可包括氮化物，並且第二材料層102可包括氧化物。
隨後，可在層疊結構ST上形成硬遮罩圖案103’。硬遮罩圖案103’可包括氮化物和雜質（例如，碳）。第一材料層101可包括與硬遮罩圖案103’相比具有更高蝕刻選擇性的材料。硬遮罩圖案103’可包括第一開口OP1。硬遮罩圖案103’的第一側壁SW1可由第一開口OP1限定。
隨後，可使用硬遮罩圖案103’作為蝕刻屏障來形成穿過層疊結構ST的第二開口OP2。各個第一材料層101的第二側壁SW2和各個第二材料層102的第四側壁SW4可由第二開口OP2限定。第二側壁SW2和第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上。
隨後，可選擇性地在第一材料層101上形成第一材料圖案112。由於硬遮罩圖案103’包括氮化物，所以第一材料圖案112’可形成在硬遮罩圖案103’的第一側壁SW1上。
隨後，可在第一材料圖案112和112’之間形成晶種圖案104。晶種圖案104的尺寸可通過在晶種圖案104上選擇性地生長晶種材料而增加。
參照圖10B，可分別在第二材料層102上形成絕緣圖案104B。各個絕緣圖案104B的側壁SW3’可比第一延長線EXL1向第二開口OP2中突出更遠。可通過將晶種圖案104氧化來形成絕緣圖案104B。與通過沉積製程形成的第二材料層102相比，通過氧化製程形成的絕緣圖案104B可具有不同的物質性質。
隨後，可在第一開口OP1和第二開口OP2中形成記憶體層M’和通道結構CH。記憶體層M’可包括第一資料存儲圖案106A、第二資料存儲圖案106B、第一阻擋圖案105A、第二阻擋圖案105B和穿隧絕緣層107中的至少一個。通道結構CH可包括通道層108，並且還可包括間隙填充層109和封蓋層110中的至少一個。
隨後，可通過第三材料層111替換第一材料層101和第一材料圖案112。第一材料圖案112’可保留在記憶體層M’和硬遮罩圖案103’之間。第一材料圖案112’的側壁SW2”可位於第七側壁SW7的延長線上。
根據上述製造方法，可使用第一材料圖案112和112’減小第一開口OP1和第二開口OP2的寬度。另外，可形成通過絕緣圖案104B彼此分離的第一資料存儲圖案106A和第二資料存儲圖案106B。
圖11A至圖11C是示出根據實施方式的半導體裝置的製造方法的圖。當形成上面參照圖5A至圖5E描述的絕緣圖案44A、上面參照圖6A至圖6D描述的絕緣圖案64A、上面參照圖7A至圖7D、圖9A和圖9B描述的絕緣圖案84A或者上面參照圖8A至圖8C、圖10A和圖10B描述的絕緣圖案104A和104B時，可應用此實施方式。
參照圖11A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層1和第二材料層2。隨後，可在層疊結構ST上形成包括第一開口的硬遮罩圖案（未示出）。隨後，可使用硬遮罩圖案作為蝕刻屏障來形成穿過層疊結構ST的第二開口OP2。
隨後，可通過選擇性地蝕刻第二材料層2來形成第三開口OP3。第三開口OP3可耦合到第二開口OP2。隨後，可分別在第三開口OP3中形成晶種圖案3。晶種圖案3可分別完全或部分地填充第三開口OP3。各個晶種圖案3可具有與各個第二材料層2基本上相同的厚度T1。
參照圖11B，可使用選擇性生長製程從晶種圖案3選擇性地生長晶種材料。可從各個晶種圖案3的表面生長晶種材料。因此，晶種圖案3A可進一步向第二開口OP2中突出。各個晶種圖案3A可包括插置在相鄰的第一材料層1之間的第一部分P1以及比各個第一材料層1的側壁朝著第二開口OP2突出更遠的第二部分P2。第二部分P2可具有大於各個第二材料層2的厚度（T2＞T1）。
參照圖11C，可通過將晶種圖案3A氧化來形成絕緣圖案3B。各個絕緣圖案3B可包括插置在相鄰的第一材料層1之間的第一部分P1’以及比各個第一材料層1的側壁朝著第二開口OP2突出更遠的第二部分P2’。第二部分P2’可具有大於各個第二材料層2的厚度（T3＞T1）。另外，絕緣圖案3B可比第一材料層1向第二開口OP2中突出更遠。
根據上述製程，可調節絕緣圖案3B的尺寸。絕緣圖案3B可通過選擇性地生長晶種材料而進一步向第二開口OP2中突出。
圖12A至圖12C是示出根據實施方式的半導體裝置的製造方法的圖。根據實施方式，描述調節上面參照圖5A至圖5E描述的絕緣圖案44A、上面參照圖6A至圖6D描述的絕緣圖案64A、上面參照圖7A至圖7D、圖9A和圖9B描述的絕緣圖案84A或者上面參照圖8A至圖8C、圖10A和圖10B描述的絕緣圖案104A和104B的尺寸的方法。
參照圖12A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層1和第二材料層2。隨後，可形成穿過層疊結構ST的第二開口OP2。隨後，可通過選擇性地蝕刻第二材料層2來形成第三開口OP3。隨後，可分別在第三開口OP3中形成晶種圖案4。
參照圖12B，可使用選擇性生長製程從晶種圖案4選擇性地生長晶種材料。因此，晶種圖案4A可進一步向第二開口OP2中突出。各個晶種圖案4A可包括插置在相鄰的第一材料層1之間的第一部分P1以及比各個第一材料層1的側壁朝著第二開口OP2突出更遠的第二部分P2。可通過調節要生長的晶種材料的量來調節第二部分P2的尺寸。第二部分P2可具有小於各個第二材料層2的厚度（T4＜T1）。
參照圖12C，可通過將晶種圖案4A氧化來形成絕緣圖案4B。各個絕緣圖案4B可包括插置在相鄰的第一材料層1之間的第一部分P1’以及比各個第一材料層1的側壁朝著第二開口OP2突出更遠的第二部分P2’。第二部分P2’可具有小於各個第二材料層2的厚度（T5＜T1）。另外，絕緣圖案4B可比第一材料層1向第二開口OP2中突出更遠。
根據上述製程，可通過調節要選擇性地生長的晶種材料的量來調節絕緣圖案4B的尺寸。
圖13A至圖13C是示出根據實施方式的半導體裝置的製造方法的圖。根據實施方式，描述調節上面參照圖5A至圖5E描述的絕緣圖案44A、上面參照圖6A至圖6D描述的絕緣圖案64A、上面參照圖7A至圖7D、圖9A和圖9B描述的絕緣圖案84A或者上面參照圖8A至圖8C、圖10A和圖10B描述的絕緣圖案104A和104B的尺寸的方法。
參照圖13A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層1和第二材料層2。隨後，可形成穿過層疊結構ST的第二開口OP2。隨後，可通過選擇性地蝕刻第二材料層2來形成第三開口OP3。隨後，可分別在第三開口OP3中形成晶種圖案5A。當形成晶種圖案5A時可通過經由選擇性生長製程選擇性地生長晶種材料來調節晶種圖案5A的尺寸。
參照圖13B，可通過將晶種圖案5A氧化來形成絕緣圖案5B。絕緣圖案5B可包括插置在相鄰的第一材料層1之間的第一部分P1以及比各個第一材料層1的側壁朝著第二開口OP2突出更遠的第二部分P2。
參照圖13C，可調節絕緣圖案5C的尺寸。可通過蝕刻絕緣圖案5C來減小絕緣圖案5C的尺寸。可在蝕刻製程期間通過蝕刻絕緣圖案5C的突出到第二開口OP2中的第二部分P2’來減小絕緣圖案5C的尺寸。
根據上述製程，可通過執行附加蝕刻製程來調節絕緣圖案5C的尺寸。
圖14A至圖14C是示出根據實施方式的半導體裝置的製造方法的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖14A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層121和第二材料層122。第一材料層121和第二材料層122可通過諸如化學氣相沉積（CVD）製程的沉積製程來形成。第一材料層121可包括相對於第二材料層122具有高蝕刻選擇性的材料。
隨後，可在層疊結構ST上形成硬遮罩圖案123。硬遮罩圖案123可包括氧化物、氮化物、碳基材料或其組合。硬遮罩圖案123可包括第一開口OP1。硬遮罩圖案123的第一側壁SW1可由第一開口OP1限定。
隨後，可形成穿過層疊結構ST的第二開口OP2。可通過使用硬遮罩圖案123作為蝕刻屏障蝕刻層疊結構ST來形成第二開口OP2。各個第一材料層121的第二側壁SW2和各個第二材料層122的第四側壁SW4可由第二開口OP2限定。第二側壁SW2和第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上。
參照圖14B，可分別在第二材料層122上形成比硬遮罩圖案123的側壁SW1向第二開口OP2中突出更遠的絕緣圖案124。可通過在第二材料層122上選擇性地沉積絕緣材料來形成絕緣圖案124。在執行表面處理以加速各個第二材料層122的表面上的絕緣材料的生長或者執行表面處理以阻礙各個第一材料層121的表面上的絕緣材料的生長之後，可形成絕緣圖案124。
絕緣圖案124可包括相對於第一材料層121具有高蝕刻選擇性的材料。絕緣圖案124和第二材料層122可包括基本上相同的材料。各個絕緣圖案124的側壁SW3可比第一延長線EXL1向第二開口OP2中突出更遠。絕緣圖案124可彼此分離。
各個絕緣圖案124可包括接觸第二材料層122的第一表面S1以及面向第一表面S1的第二表面S2。第一表面S1可包括平面，並且可以是平坦的。第二表面S2可包括曲面。第一表面S1可與第四側壁SW4對應，第二表面S2可與第三側壁SW3對應。
絕緣圖案124和第二材料層122可通過不同的沉積方法形成。例如，當執行沉積方法時，諸如沉積溫度和沉積速度的條件可不同。因此，絕緣圖案124和第二材料層122可具有不同的物質性質。例如，諸如氮濃度、蝕刻速率、熱穩定性和介電強度的物質性質可不同。
可通過化學氣相沉積（CVD）方法形成第二材料層122。與絕緣圖案124相比，第二材料層122可在相對高的溫度下以相對高的沉積速度形成。絕緣圖案124可通過選擇性沉積方法或原子層沉積（ALD）方法來形成。與第二材料層122相比，絕緣圖案124可在相對低的溫度下以相對低的沉積速度形成。因此，第二材料層122可具有與絕緣圖案124相比更優異的膜。絕緣圖案124可具有與第二材料層122相比更低的熱穩定性、更低的介電強度、更高的蝕刻速率等。
另外，由於當形成層疊結構ST時第一材料層121和第二材料層122交替地沉積，所以第一材料層121的物質（例如，氮）可能擴散到第二材料層122中。因此，第二材料層122可能包含氮並且其組成可改變。另一方面，當沉積絕緣圖案124時，可不引入氮，並且與第二材料層122相比，絕緣圖案124的組成的改變可相對小。
參照圖14C，可在第一開口OP1和第二開口OP2中形成記憶體層M和通道結構CH。記憶體層M可包括阻擋層125、資料存儲層126和穿隧絕緣層127中的至少一個。通道結構CH可包括通道層128、間隙填充層129和封蓋層130中的至少一個。
隨後，可通過第三材料層131替換第一材料層121。第三材料層131可包括金屬層、矽化物層等。各個第三材料層131的第七側壁SW7可位於第一側壁SW1的第一延長線EXL1上。與第一側壁SW1、第四側壁SW4和第七側壁SW7相比，各個絕緣圖案124的第三側壁SW3可朝著通道結構CH突出更遠。
根據上述製造方法，可形成厚度根據其區域而變化的資料存儲層126。另外，由於絕緣圖案124比第一延長線EXL1突出更遠，所以可形成資料存儲層126，而不會使第二開口OP2在第一方向I上的寬度或直徑延伸。
圖15A和圖15B是示出根據實施方式的半導體裝置的製造方法的圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖15A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層141和第二材料層142。第一材料層14和第二材料層142可通過諸如化學氣相沉積（CVD）製程的沉積製程來形成。
隨後，可在層疊結構ST上形成硬遮罩圖案143。硬遮罩圖案143可包括氧化物、氮化物、碳基材料或其組合。硬遮罩圖案143可包括第一開口OP1。硬遮罩圖案143的第一側壁SW1可由第一開口OP1限定。
隨後，可形成穿過層疊結構ST的第二開口OP2。可通過使用硬遮罩圖案143作為蝕刻屏障蝕刻層疊結構ST來形成第二開口OP2。各個第一材料層141的第二側壁SW2和各個第二材料層142的第四側壁SW4可由第二開口OP2限定。第二側壁SW2和第四側壁SW4可位於第一側壁SW1的第一延長線EXL1上。
隨後，可分別在第二材料層142上形成比硬遮罩圖案143的側壁SW1向第二開口OP2中突出更遠的絕緣圖案144。可通過選擇性地在第二材料層142上沉積絕緣材料來形成絕緣圖案144。各個絕緣圖案144的側壁SW3可比第一延長線EXL1向第二開口OP2中突出更遠。絕緣圖案144和第二材料層142可通過不同的沉積方法形成，並且可具有不同的物質性質。
參照圖15B，可在第一開口OP1和第二開口OP2中形成記憶體層M’和通道結構CH。首先，在第一開口OP1和第二開口OP2中形成阻擋層和資料存儲層之後，可通過蝕刻資料存儲層和阻擋層來形成第一資料存儲圖案146A、第二資料存儲圖案146B、第一阻擋圖案145A和第二阻擋圖案145B。當資料存儲層和阻擋層被蝕刻時，絕緣圖案144的部分可被蝕刻。蝕刻的絕緣圖案144A可包括各自包括平面的第三側壁SW3’。第一資料存儲圖案146A和第二資料存儲圖案146B中的每一個的第六側壁SW6可位於第三側壁SW3’的第二延長線EXL2上。
隨後，可在第一開口OP1和第二開口OP2中形成通道結構CH。通道結構CH可包括通道層148、間隙填充層149和封蓋層150中的至少一個。隨後，可由第三材料層151替換第一材料層141。第三材料層151可包括金屬層、矽化物層等。各個第三材料層151的第七側壁SW7可位於第一側壁SW1的第一延長線EXL1上。第三側壁SW3’可比第一側壁SW1、第四側壁SW4和第七側壁SW7朝著通道結構CH突出更遠。
根據上述製造方法，可形成彼此分離的第一資料存儲圖案146A和第二資料存儲圖案146B。另外，由於絕緣圖案144A比第一延長線EXL1突出更遠，所以可形成第一資料存儲圖案146A和第二資料存儲圖案146B，而不會使第二開口OP2在第一方向I上的寬度或直徑延伸。
圖16A和圖16B是示出根據實施方式的半導體裝置的製造方法的圖。當形成上面參照圖14A至圖14C描述的絕緣圖案124或者上面參照圖15A和圖15B描述的絕緣圖案144時，可應用此實施方式。
參照圖16A，可形成層疊結構ST。層疊結構ST可包括彼此交替地層疊的第一材料層1和第二材料層2。隨後，可形成穿過層疊結構ST的第二開口OP2。
隨後，可分別在第二材料層2上形成絕緣圖案6。可通過在各個第二材料層2的表面上選擇性地沉積絕緣材料來形成絕緣圖案6。可根據要沉積的絕緣材料的量來調節絕緣圖案6的尺寸。各個絕緣圖案6可被沉積為具有大於各個第二材料層2的厚度（T6＞T1）、與各個第二材料層2對應的厚度（T6=T1）、或者小於各個第二材料層2的厚度（T6＜T1）。
參照圖16B，可減小絕緣圖案6的尺寸。可通過蝕刻絕緣圖案6來形成具有減小的厚度T7的絕緣圖案6A。各個絕緣圖案6A的厚度可被調節為大於各個第二材料層2的厚度（T7＞T1），與各個第二材料層2的厚度對應（T7=T1），或者小於各個第二材料層2的厚度（T7＜T1）。
根據上述製程，可調節絕緣圖案6A的尺寸。另外，可調節絕緣圖案6A向第二開口OP2中的突出程度。
圖17是示出根據實施方式的記憶體系統1000的配置的方塊圖。
參照圖17，記憶體系統1000可包括記憶體裝置1200和控制器1100。
記憶體裝置1200可用於存儲諸如文本格式、圖形格式和軟體代碼格式的各種資料格式的資料資訊。記憶體裝置1200可以是非揮發性記憶體裝置。此外，記憶體裝置1200可具有上面參照圖1A至圖16B描述的結構，並且可通過上面參照圖1A至圖16B描述的製造方法來製造。根據實施方式，記憶體裝置1200可包括：層疊結構，其包括彼此交替地層疊的絕緣層和導電層；硬遮罩圖案，其在層疊結構上；通道結構，其穿過硬遮罩圖案和層疊結構；絕緣圖案，其插置在絕緣層和通道結構之間並且比硬遮罩圖案的側壁朝著通道結構突出更遠；以及記憶體層，其插置在層疊結構和通道結構之間並且填充絕緣圖案之間的空間。由於記憶體裝置1200按照如上所述的相同方式來配置和製造，所以將省略其詳細描述。
控制器1100可耦合到主機和記憶體裝置1200，並且被配置為回應於來自主機的請求而訪問記憶體裝置1200。例如，控制器1100可控制記憶體裝置1200的讀操作、寫操作、擦除操作和背景操作。
控制器1100可包括隨機存取記憶體（RAM）1110、中央處理單元（CPU）1120、主機介面1130、錯誤校正碼（ECC）電路1140、記憶體介面1150等。
RAM 1110可用作CPU 1120的操作記憶體、記憶體裝置1200與主機之間的高速緩存記憶體、記憶體裝置1200與主機之間的緩衝記憶體等。RAM 1110可由靜態隨機存取記憶體（SRAM）、唯讀記憶體（ROM）等代替。
CPU 1120可控制控制器1100的總體操作。例如，CPU 1120可操作存儲在RAM 1110中的諸如快閃記憶體轉換層（FTL）的韌體。
主機介面1130可與主機介面。例如，控制器1100可通過諸如通用序列匯流排（USB）協定、多媒體卡（MMC）協定、周邊元件互連（PCI）協議、PCI快速（PCI-E）協定、先進技術附件（ATA）協定、串列ATA協定、平行ATA協定、小型電腦小型介面（SCSI）協定、增強小型磁片介面（ESDI）協定、整合驅動電子器件（IDE）協定、私有協定等的各種介面協定中的至少一種來與主機通信。
ECC電路1140可使用錯誤校正碼（ECC）來檢測並糾正從記憶體裝置1200讀取的資料中的錯誤。
記憶體介面1150可與記憶體裝置1200介面。例如，記憶體介面1150可包括反及型介面或反或型介面。
控制器1100還可包括用於暫時存儲資料的緩衝記憶體（未示出）。緩衝記憶體可用於暫時存儲通過主機介面1130傳送到外部裝置的資料，或者通過記憶體介面1150從記憶體裝置1200傳送的資料。另外，控制器1100還可包括存儲用於與主機介面的代碼資料的ROM。
由於根據實施方式的記憶體系統1000包括具有改進的整合密度和特性的記憶體裝置1200，所以記憶體系統1000的整合密度和特性也可改進。
圖18是示出根據實施方式的記憶體系統1000’的配置的方塊圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖18，記憶體系統1000’可包括記憶體裝置1200’和控制器1100。另外，控制器1100可包括RAM 1110、CPU 1120、主機介面1130、ECC電路1140、記憶體介面1150等。
記憶體裝置1200’可以是非揮發性記憶體裝置。此外，記憶體裝置1200’可具有如上面參照圖1A至圖16B描述的結構，並且可通過上面參照圖1A至圖16B描述的製造方法來製造。根據實施方式，記憶體裝置1200’可包括：層疊結構，其包括彼此交替地層疊的絕緣層和導電層；硬遮罩圖案，其在層疊結構上；通道結構，其穿過硬遮罩圖案和層疊結構；絕緣圖案，其插置在絕緣層和通道結構之間並且比硬遮罩圖案的側壁朝著通道結構突出更遠；以及記憶體層，其插置在層疊結構和通道結構之間並且填充絕緣圖案之間的空間。由於記憶體裝置1200’按照如上所述的相同方式來配置和製造，所以將省略其詳細描述。
此外，記憶體裝置1200’可以是包括多個記憶體晶片的多晶片封裝。多個記憶體晶片可被分成多個組，其可分別通過第一通道CH1至第k通道CHk與控制器1100通信。另外，包括在單個組中的記憶體晶片可通過共同通道與控制器1100通信。記憶體系統1000’可被修改為使得單個記憶體晶片可耦合到單個通道。
由於根據實施方式的記憶體系統1000’包括具有改進的整合密度和特性的記憶體裝置1200’，所以記憶體系統1000’的整合密度和特性也可改進。另外，由於記憶體裝置1200’形成為多晶片封裝，所以記憶體系統1000’的資料存儲容量和驅動速度可增強。
圖19是示出根據實施方式的計算系統2000的配置的方塊圖。以下，將省略上面已經提及的組件的任何重複描述。
參照圖19，計算系統2000可包括記憶體裝置2100、CPU 2200、RAM 2300、使用者介面2400、電源2500、系統匯流排2600等。
記憶體裝置2100可存儲經由使用者介面2400提供的資料、通過CPU 2200處理的資料等。另外，記憶體裝置2100可通過系統匯流排2600電耦合到CPU 2200、RAM 2300、使用者介面2400、電源2500等。例如，記憶體裝置2100可經由控制器（未示出）耦合到系統匯流排2600，另選地，直接耦合到系統匯流排2600。當記憶體裝置2100直接耦合到系統匯流排2600時，控制器的功能可由CPU 2200和RAM 2300執行。
記憶體裝置2100可以是非揮發性記憶體裝置。此外，記憶體裝置2100可具有上面參照圖1A至圖16B描述的結構，並且可通過上面參照圖1A至圖16B描述的製造方法來製造。根據實施方式，記憶體裝置2100可包括：層疊結構，其包括彼此交替地層疊的絕緣層和導電層；硬遮罩圖案，其在層疊結構上；通道結構，其穿過硬遮罩圖案和層疊結構；絕緣圖案，其插置在絕緣層和通道結構之間並且比硬遮罩圖案的側壁朝著通道結構突出更遠；以及記憶體層，其插置在層疊結構和通道結構之間並且填充絕緣圖案之間的空間。由於記憶體裝置2100按照如上所述的相同方式來配置和製造，所以將省略其詳細描述。
另外，如上面參照圖18描述的，記憶體裝置2100可以是包括多個記憶體晶片的多晶片封裝。
具有上述配置的計算系統2000可被設置為諸如電腦、超級移動PC（UMPC）、工作站、上網本、個人數位助理（PDA）、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型手機、電子書、可攜式多媒體播放機（PMP）、遊戲機、導航裝置、黑盒子、數位相機、三維電視、數位錄音機、數位音訊播放機、數位照片記錄器、數位照片播放機、數位視訊記錄器、數位視訊播放機、能夠在無線環境中發送/接收資訊的裝置、用於形成家用網路的各種電子裝置之一、用於形成電腦網路的各種電子裝置之一、用於形成資訊通信網路的各種電子裝置之一、RFID裝置等的電子裝置的各種元件中的一個。
如上所述，由於根據實施方式的計算系統2000包括具有改進的整合密度和特性的記憶體裝置2100，所以計算系統2000的特性也可改進。
圖20是示出根據實施方式的計算系統3000的方塊圖。
參照圖20，計算系統3000可包括具有作業系統3200、應用3100、檔案系統3300和轉換層3400的軟體層。另外，計算系統3000可包括諸如記憶體裝置3500的硬體層。
作業系統3200可管理計算系統3000的軟體資源和硬體資源。作業系統3200可控制中央處理單元的程式執行。應用3100可包括通過計算系統3000執行的各種應用程式。應用3100可以是通過作業系統3200執行的實用程式。
檔案系統3300可指被配置為管理存在於計算系統3000中的資料和檔案的邏輯結構。檔案系統3300可根據給定規則來組織要存儲在記憶體裝置3500中的檔案或資料。檔案系統3300可根據計算系統3000中所使用的作業系統3200來確定。例如，當作業系統3200是基於微軟視窗（Microsoft Windows）的系統時，檔案系統3300可以是檔案配置表（FAT）、NT檔案系統（NTFS）等。另外，當作業系統3200是基於Unix/Linux的系統時，檔案系統3300可以是擴展檔案系統（EXT）、Unix檔案系統（UFS）、日誌檔案系統（JFS）等。
圖20按照單獨的方塊示出作業系統3200、應用3100和檔案系統3300。然而，應用3100和檔案系統3300可被包括在作業系統3200中。
回應於來自檔案系統3300的請求，轉換層3400可將位址轉換為適合於記憶體裝置3500的形式。例如，轉換層3400可將通過檔案系統3300生成的邏輯位址轉換成記憶體裝置3500的實體位址。邏輯位址與實體位址的映射資訊可被存儲在位址轉換表中。例如，轉換層3400可以是快閃記憶體轉換層（FTL）、通用快閃記憶體連結層（ULL）等。
記憶體裝置3500可以是非揮發性記憶體裝置。此外，記憶體裝置3500可具有上面參照圖1A至圖16B描述的結構，並且可通過上面參照圖1A至圖16B描述的製造方法來製造。根據實施方式，記憶體裝置3500可包括：層疊結構，其包括彼此交替地層疊的絕緣層和導電層；硬遮罩圖案，其在層疊結構上；通道結構，其穿過硬遮罩圖案和層疊結構；絕緣圖案，其插置在絕緣層和通道結構之間並且比硬遮罩圖案的側壁朝著通道結構突出更遠；以及記憶體層，其插置在層疊結構和通道結構之間並且填充絕緣圖案之間的空間。由於記憶體裝置3500按照如上所述的相同方式來配置和製造，所以將省略其詳細描述。
具有上述配置的計算系統3000可被分為在上級區域中操作的作業系統層以及在下級區域中操作的控制器層。應用3100、作業系統3200和檔案系統3300可被包括在作業系統層中，並且可通過計算系統3000的操作記憶體驅動。轉換層3400可被包括在作業系統層或控制器層中。
如上所述，由於根據實施方式的計算系統3000包括具有改進的整合密度和特性的記憶體裝置3500，所以計算系統3000的特性也可改進。
根據本揭示，可提供一種具有穩定的結構和改進的可靠性的半導體裝置。另外，製造半導體裝置的方法可簡化，以實現更低的製造成本。
1:第一材料層 2:第二材料層 3:晶種圖案 3A:晶種圖案 3B:絕緣圖案 4:晶種圖案 4A:晶種圖案 4B:絕緣圖案 5A:晶種圖案 5B:絕緣圖案 5C:絕緣圖案 6:絕緣圖案 6A:絕緣圖案 11:導電層 12:絕緣層 13:絕緣圖案 13':絕緣圖案 14:阻擋層 14A:第一阻擋圖案 14B:第二阻擋圖案 15:資料存儲層 15A:資料存儲圖案 / 第一資料存儲圖案 15B:資料存儲圖案 / 第二資料存儲圖案 16:穿隧絕緣層 17:通道層 18:間隙填充層 19:封蓋層 20:第一材料圖案 21:導電層 22:絕緣層 23:絕緣圖案 23':絕緣圖案 24:阻擋層 24A:第一阻擋圖案 24B:第二阻擋圖案 25:資料存儲層 25A:第一資料存儲圖案 25B:第二資料存儲圖案 26:穿隧絕緣層 27:通道層 28:間隙填充層 29:封蓋層 31:導電層 32:絕緣層 33:絕緣圖案 33':絕緣圖案 34:阻擋層 34A:第一阻擋圖案 34B:第二阻擋圖案 35:資料存儲層 35A:第一資料存儲圖案 35B:第二資料存儲圖案 36:穿隧絕緣層 37:通道層 38:間隙填充層 39:封蓋層 41:第一材料層 42:第二材料層 43:硬遮罩圖案 44A:絕緣圖案 45:阻擋層 46:資料存儲層 47:穿隧絕緣層 48:通道層 49:間隙填充層 50:封蓋層 51:第三材料層 61:第一材料層 62:第二材料層 63:硬遮罩圖案 64:晶種圖案 64A:絕緣圖案 64B:絕緣圖案 65:阻擋層 65A:第一阻擋圖案 65B:第二阻擋圖案 66:資料存儲層 66A:第一資料存儲圖案 66B:第二資料存儲圖案 67:穿隧絕緣層 68:通道層 69:間隙填充層 70:封蓋層 71:第三材料層 81:第一材料層 82:第二材料層 83:硬遮罩圖案 83':硬遮罩圖案 84:晶種圖案 84A:絕緣圖案 85:阻擋層 86:資料存儲層 87:穿隧絕緣層 88:通道層 89:間隙填充層 90:封蓋層 91:第三材料層 92:第一材料圖案 92':第一材料圖案 101:第一材料層 102:第二材料層 103:硬遮罩圖案 103':硬遮罩圖案 104:晶種圖案 104A:絕緣圖案 104B:絕緣圖案 105:阻擋層 105A:第一阻擋圖案 105B:第二阻擋圖案 106:資料存儲層 106A:第一資料存儲圖案 106B:第二資料存儲圖案 107:穿隧絕緣層 108:通道層 109:間隙填充層 110:封蓋層 111:第三材料層 112:第一材料圖案 112':第一材料圖案 121:第一材料層 122:第二材料層 123:硬遮罩圖案 124:絕緣圖案 125:阻擋層 126:資料存儲層 127:穿隧絕緣層 128:通道層 129:間隙填充層 130:封蓋層 131:第三材料層 141:第一材料層 142:第二材料層 143:硬遮罩圖案 144:絕緣圖案 144A:絕緣圖案 145A:第一阻擋圖案 145B:第二阻擋圖案 146A:第一資料存儲圖案 146B:第二資料存儲圖案 148:通道層 149:間隙填充層 151:第三材料層 1000:記憶體系統 1000':記憶體系統 1100:控制器 1110:RAM 1120:CPU 1130:主機介面 1140:ECC電路 1150:記憶體介面 1200:記憶體裝置 1200':記憶體裝置 2000:計算系統 2100:記憶體裝置 2200:CPU 2300:RAM 2400:使用者介面 2500:電源 2600:系統匯流排 3000:計算系統 3100:應用 3200:作業系統 3300:檔案系統 3400:轉換層 3500:記憶體裝置 A:區域 B:區域 CH:通道結構 CH1:第一通道 CHk:第k通道 EXL1:第一延長線 EXL2:第二延長線 HM:硬遮罩圖案 IF:介面 M:記憶體層 M':記憶體層 OP1:第一開口 OP2:第二開口 OP3:第三開口 P1:第一部分 P1':第一部分 P2:第二部分 P2':第二部分 R1:第一區域 R2:第二區域 S1:第一表面 S2:第二表面 S2':第二表面 ST:層疊結構 SW1:第一側壁 SW2:第二側壁 SW2':第二側壁 SW2'':側壁 SW3:第三側壁 SW3':第三側壁 SW4:第四側壁 SW4':第四側壁 SW4'':第四側壁 SW5:第五側壁 SW6:第六側壁 SW7:第七側壁 T1:厚度 T2:厚度 T3:厚度 T4:厚度 T5:厚度 T6:厚度 T7:厚度 W1:厚度 W2:厚度 W3:寬度 W4:寬度 W7:第七寬度 W8:第八寬度 W8':第八寬度
[圖1A至圖1D]是示出根據實施方式的半導體裝置的結構的圖；
[圖2A至圖2D]是示出根據實施方式的半導體裝置的結構的圖；
[圖3A至圖3D]是示出根據實施方式的半導體裝置的結構的圖；
[圖4A和圖4B]是示出根據實施方式的半導體裝置的結構的圖；
[圖5A至圖5E]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖6A至圖6D]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖7A至圖7D]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖8A至圖8C]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖9A和圖9B]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖10A和圖10B]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖11A至圖11C]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖12A至圖12C]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖13A至圖13C]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖14A至圖14C]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖15A和圖15B]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖16A和圖16B]是示出根據實施方式的半導體裝置的製造方法的圖；
[圖17]是示出根據實施方式的記憶體系統的配置的方塊圖；
[圖18]是示出根據實施方式的記憶體系統的配置的方塊圖；
[圖19]是示出根據實施方式的計算系統的配置的方塊圖；以及
[圖20]是示出根據實施方式的計算系統的方塊圖。
31:導電層
32:絕緣層
33:絕緣圖案
34:阻擋層
35:資料存儲層
36:穿隧絕緣層
37:通道層
38:間隙填充層
39:封蓋層
CH:通道結構
EXL1:第一延長線
HM:硬遮罩圖案
M:記憶體層
R1:第一區域
R2:第二區域
S1:第一表面
S2:第二表面
ST:層疊結構
SW1:第一側壁
SW2:第二側壁
SW3:第三側壁
SW4:第四側壁

Claims (13)

  1. 一種半導體裝置，所述半導體裝置包括： 層疊結構，所述層疊結構包括彼此交替地層疊的多個絕緣層和多個導電層； 硬遮罩圖案，所述硬遮罩圖案位於所述層疊結構上； 通道結構，所述通道結構穿過所述硬遮罩圖案和所述層疊結構； 多個絕緣圖案，多個所述絕緣圖案插置在多個所述絕緣層和所述通道結構之間，其中，各個所述絕緣圖案包括第一表面和第二表面，其中，所述第一表面面向各個所述絕緣層並且是平坦的，並且其中，所述第二表面面向所述通道結構並且包括曲面；以及 記憶體層，所述記憶體層插置在所述層疊結構和所述通道結構之間，其中，所述記憶體層填充多個所述絕緣圖案之間的空間， 其中，各個所述導電層的側壁位於所述硬遮罩圖案的側壁的延長線上，並且其中，所述絕緣圖案比所述硬遮罩圖案的側壁朝著所述通道結構突出更遠。
  2. 根據請求項1所述的半導體裝置，其中，所述絕緣圖案和所述絕緣層具有至少一個不同的物質性質。
  3. 根據請求項1所述的半導體裝置，其中，所述第二表面包括所述曲面和平面。
  4. 根據請求項1所述的半導體裝置，其中，所述記憶體層包括資料存儲層，並且 其中，所述資料存儲層圍繞所述通道結構的側壁，所述資料存儲層延伸到所述硬遮罩圖案的側壁，並且包括在多個所述絕緣圖案之間突出的突起。
  5. 根據請求項1所述的半導體裝置，其中，所述記憶體層包括： 多個第一資料存儲圖案，多個所述第一資料存儲圖案位於多個所述絕緣圖案之間，其中，多個所述第一資料存儲圖案彼此分離；以及 第二資料存儲圖案，所述第二資料存儲圖案延伸到所述硬遮罩圖案的側壁。
  6. 根據請求項1所述的半導體裝置，其中，各個所述絕緣層的側壁位於所述硬遮罩圖案的側壁的延長線上。
  7. 一種製造半導體裝置的方法，所述方法包括以下步驟： 形成包括彼此交替地層疊的多個第一材料層和多個第二材料層的層疊結構； 在所述層疊結構上形成硬遮罩圖案； 形成穿過所述層疊結構的第一開口； 分別在多個所述第二材料層上形成絕緣圖案，所述絕緣圖案比所述硬遮罩圖案的側壁和各個所述第一材料層的側壁向所述第一開口中突出更遠； 在所述第一開口中形成記憶體層，所述記憶體層填充多個所述絕緣圖案之間的空間；以及 在所述記憶體層中形成通道結構， 其中，各個所述絕緣圖案包括面向各個所述第二材料層的第一表面和面向所述通道結構的第二表面，其中，所述第一表面是平坦的，並且其中，所述第二表面包括曲面。
  8. 根據請求項7所述的方法，其中，形成所述絕緣圖案的步驟包括以下步驟：在所述第二材料層上選擇性地沉積絕緣材料。
  9. 根據請求項8所述的方法，所述方法還包括以下步驟：通過蝕刻所述絕緣圖案來減小所述絕緣圖案的尺寸。
  10. 根據請求項7所述的方法，其中，形成所述記憶體層的步驟包括以下步驟：形成資料存儲層，並且 其中，所述資料存儲層圍繞所述通道結構的側壁，所述資料存儲層延伸到所述硬遮罩圖案的側壁，並且包括在多個所述絕緣圖案之間突出的突起。
  11. 根據請求項10所述的方法，其中，形成所述記憶體層的步驟還包括以下步驟：通過蝕刻所述資料存儲層來形成位於多個所述絕緣圖案之間並且彼此分離的多個第一資料存儲圖案。
  12. 根據請求項10所述的方法，其中，形成所述記憶體層的步驟還包括以下步驟：通過蝕刻所述資料存儲層來形成延伸到所述硬遮罩圖案的側壁的第二資料存儲圖案。
  13. 根據請求項7所述的方法，其中，各個所述第一材料層的側壁位於所述硬遮罩圖案的側壁的延長線上。
TW109142037A 2020-02-20 2020-11-30 半導體裝置以及半導體裝置的製造方法 TW202133404A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200021288A KR20210106295A (ko) 2020-02-20 2020-02-20 반도체 장치 및 반도체 장치의 제조 방법
KR10-2020-0021288 2020-02-20

Publications (1)

Publication Number Publication Date
TW202133404A true TW202133404A (zh) 2021-09-01

Family

ID=77275268

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109142037A TW202133404A (zh) 2020-02-20 2020-11-30 半導體裝置以及半導體裝置的製造方法

Country Status (4)

Country Link
US (1) US11437399B2 (zh)
KR (1) KR20210106295A (zh)
CN (1) CN113284905B (zh)
TW (1) TW202133404A (zh)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101773044B1 (ko) * 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
KR20120003169A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 고선택비 식각액 및 이를 이용한 반도체 소자의 제조 방법
JP2012195344A (ja) 2011-03-15 2012-10-11 Toshiba Corp 半導体装置
US9786678B2 (en) * 2014-09-11 2017-10-10 Toshiba Memory Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
KR102357992B1 (ko) * 2015-05-26 2022-02-04 삼성전자주식회사 반도체 장치
KR102577145B1 (ko) * 2016-01-25 2023-09-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102598723B1 (ko) * 2016-05-04 2023-11-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10431591B2 (en) 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US9985049B1 (en) 2017-04-28 2018-05-29 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods of forming memory arrays
KR102344895B1 (ko) * 2017-11-13 2021-12-29 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
US10217746B1 (en) * 2017-11-30 2019-02-26 Sandisk Technologies Llc Three-dimensional memory device having L-shaped word lines and a support structure and methods of making the same
KR102533146B1 (ko) * 2017-12-08 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102579108B1 (ko) * 2018-03-13 2023-09-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102592894B1 (ko) * 2018-05-10 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20210060723A (ko) 2019-11-18 2021-05-27 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
CN113284905B (zh) 2024-07-23
US11437399B2 (en) 2022-09-06
CN113284905A (zh) 2021-08-20
KR20210106295A (ko) 2021-08-30
US20210265382A1 (en) 2021-08-26

Similar Documents

Publication Publication Date Title
US11678487B2 (en) Electronic device having stacked structures and method for manufacturing the same
US9472569B2 (en) Method of manufacturing a double-source semiconductor device
US10644026B2 (en) Semiconductor device and manufacturing method thereof
KR102607825B1 (ko) 반도체 장치 및 그 제조 방법
TW202133345A (zh) 半導體裝置以及半導體裝置的製造方法
US11974436B2 (en) Semiconductor device and manufacturing method of the semiconductor device
KR20170023656A (ko) 반도체 장치 및 그 제조 방법
US11770931B2 (en) Semiconductor device and manufacturing method of the semiconductor device
TW202133404A (zh) 半導體裝置以及半導體裝置的製造方法
TW202133403A (zh) 半導體裝置以及半導體裝置的製造方法
US20230217656A1 (en) Semiconductor device and method of manufacturing semiconductor device