KR20170023656A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20170023656A
KR20170023656A KR1020150119091A KR20150119091A KR20170023656A KR 20170023656 A KR20170023656 A KR 20170023656A KR 1020150119091 A KR1020150119091 A KR 1020150119091A KR 20150119091 A KR20150119091 A KR 20150119091A KR 20170023656 A KR20170023656 A KR 20170023656A
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Abstract

반도체 장치는 채널막; 상기 채널막의 측벽을 감싸는 데이터 저장막; 상기 데이터 저장막을 사이에 두고 상기 채널막의 측벽을 감싸면서 적층된 도전막들; 상기 적층된 도전막들의 사이에 개재되고 상기 도전막들에 비해 얇은 두께를 갖는 절연막들; 및 상기 도전막들과 상기 절연막들의 사이 및 상기 도전막들과 상기 데이터 저장막 사이에 개재된 제1 전하차단 패턴들을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
3차원 비휘발성 메모리 장치는 교대로 적층된 도전막들과 절연막들을 포함하고, 수직 채널막이 도전막들과 절연막들을 관통한다. 또한, 데이터 저장을 위한 전하트랩막이 수직 채널막을 감싸도록 형성된다. 그러나, 적층된 메모리 셀들의 전하트랩막들이 상호 연결된 구조를 갖기 때문에, 적층된 메모리 셀들 간에 전하가 이동하여 저장된 데이터가 손상될 수 있다. 또한, 수직 채널막의 두께가 얇기 때문에 충분한 셀 전류가 흐르지 못하고, 적층된 게이트 전극들 간에 브레이크다운 전압을 확보할 수 없다. 따라서, 메모리 장치의 특성이 저하되는 문제점이 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 특성이 개선된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 채널막; 상기 채널막의 측벽을 감싸는 데이터 저장막; 상기 데이터 저장막을 사이에 두고 상기 채널막의 측벽을 감싸면서 적층된 도전막들; 상기 적층된 도전막들의 사이에 개재되고 상기 도전막들에 비해 얇은 두께를 갖는 절연막들; 및 상기 도전막들과 상기 절연막들의 사이 및 상기 도전막들과 상기 데이터 저장막 사이에 개재된 제1 전하차단 패턴들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 개구부를 형성하는 단계; 상기 제1 개구부 내에 데이터 저장막을 형성하는 단계; 상기 제1 물질막들을 제거하여 제2 개구부들을 형성하는 단계; 상기 제2 개구부를 통해 노출된 상기 데이터 저장막 및 상기 제2 물질막들 상에 제1 실리콘 소스막을 형성하는 단계; 및 상기 제1 실리콘 소스막을 산화시켜 제1 전하차단막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 개구부를 형성하는 단계; 상기 제1 개구부 내에 실리콘 소스막을 형성하는 단계; 상기 실리콘 소스막 상에 데이터 저장막을 형성하는 단계; 상기 제1 물질막들을 제거하여 제2 개구부들을 형성하는 단계; 및 상기 제2 개구부를 통해 노출된 상기 실리콘 소스막을 산화시켜 전하차단막을 형성하는 단계를 포함한다.
실리콘 소스막을 산화시켜 전하차단막을 형성한다. 산화 공정 시에 실리콘 소스막으로부터 실리콘 소스가 공급되므로, 데이터 저장막이 산화되는 것을 방지하거나 최소화할 수 있다. 따라서, 데이터 저장막의 형성 두께를 감소시킬 수 있으며, 적층된 메모리 셀들 간의 전하 이동을 감소시켜 데이터 리텐션 특성을 개선할 수 있다.
데이터 저장막의 두께가 감소되므로, 상대적으로 채널막의 두께를 증가시킬 수 있다. 따라서, 적층된 메모리 셀들의 셀 전류를 개선할 수 있다.
또한, 적층된 절연막들의 표면에 형성된 실리콘 소스막을 산화시켜 절연막들의 두께를 보완하므로, 적층된 게이트 전극들 간의 브레이크 다운 전압을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도로서, 메모리 스트링의 단면을 나타낸다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 도전막들(11) 및 절연막들(12)이 교대로 적층된 적층물(ST)을 포함한다. 또한, 적층물(ST)은 희생 패턴들(13), 데이터 저장막(14), 터널절연막(15), 채널막(16), 갭필 절연막(17), 제1 전하차단 패턴들(18) 및 제2 전하 패턴들(19)을 포함할 수 있다.
채널막(16)은 메모리 스트링을 구성하는 메모리 셀 또는 선택 트랜지스터의 채널막일 수 있다. 예를 들어, 채널막(16)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 또한, 채널막(16)은 중심 영역까지 완전히 채워지거나, 중심 영역이 오픈된 구조를 가질 수 있다. 오픈된 중심 영역에는 갭필 절연막(17)이 채워질 수 있다.
본 도면에서는 채널막(16)의 일부만을 도시하였는데, 채널막(16)은 기판(미도시됨)으로부터 돌출된 스트레이트 타입이거나, U 타입일 수 있다. 즉, 메모리 스트링이 기판의 표면에 수직으로 배열되거나, 기판 상에 U 형태로 배열될 수 있다.
채널막(16)의 측벽에는 터널절연막(15) 및 데이터 저장막(14)이 형성될 수 있다. 예를 들어, 터널절연막(15)이 채널막(16)의 측벽을 감싸고, 데이터 저장막(14)이 터널절연막(15)의 측벽을 감싸는 형태일 수 있다. 터널절연막(15)은 산화물을 포함할 수 있다. 데이터 저장막(14)은 실리콘, 질화물, 나노 닷, 상변화 물질 등을 포함할 수 있다.
데이터 저장막(14)은 제1 전하차단 패턴들(18)과 접하는 제1 영역들(14A) 및 그 외의 제2 영역들(14B)을 포함하며, 제1 영역들(14A)과 제2 영역들(14B)이 교대로 배열된다. 제1 영역들(14A)은 메모리 셀 영역일 수 있고, 제2 영역들(14B)은 적층된 메모리 셀들 간의 갭 영역일 수 있다. 또한, 데이터 저장막(14)은 제1 영역들(14A)과 제2 영역들(14B)이 동일한 두께(W1=W2)를 갖거나 상이한 두께(W1<W2 또는 W1>W2)를 가질 수 있다. 본 도면에서는 제1 영역들(14A)의 두께(W1)가 제2 영역들(14B)의 두께(W2)에 비해 얇은 경우를 도시하였으며, 데이터 저장막(14)은 외측벽에 요철을 가질 수 있다.
또한, 데이터 저장막(14)은 단일막으로 형성되거나, 다층막으로 형성될 수 있다. 데이터 저장막(14)이 다층막인 경우, 실리콘 함유량이 상이한 복수의 질화막들을 포함할 수 있다. 예를 들어, 복수의 막들은 터널절연막(15)과 가까울수록 실리콘 함유량이 낮고, 제1 전하차단 패턴(18)과 가까울수록 실리콘 함유량이 높도록 배열될 수 있다.
도전막들(11)은 메모리 스트링을 구성하는 메모리 셀 또는 선택 트랜지스터의 게이트 전극일 수 있다. 예를 들어, 도전막들(11)은 텅스텐(W), 텅스텐 질화물(WNx) 등의 도전성 물질을 포함할 수 있다. 도전막들(11)은 채널막(16)의 측벽을 감싸면서 적층되며, 터널절연막(15), 데이터 저장막(14), 제1 전하차단 패턴(18) 및 제2 전하차단 패턴(19)을 사이에 두고 채널막(16)의 측벽을 감쌀 수 있다.
절연막들(12)은 적층된 게이트 전극들을 상호 절연시키기 위한 것으로, 산화물을 포함할 수 있다. 절연막들(12)은 채널막(16)의 측벽을 감싸면서 적층되고, 적층된 도전막들(11)의 사이에 개재된다. 절연막들(12)은 터널절연막(15), 데이터 저장막(14) 및 희생 패턴(13)을 사이에 두고 채널막(16)의 측벽을 감쌀 수 있다. 또한, 절연막들(12)은 도전막들(11)에 비해 얇은 두께(W4<W3)를 가질 수 있다.
제1 전하차단 패턴들(18)은 도전막들(11)을 각각 감싸도록 형성된다. 제1 전하차단 패턴들(18)은 산화물을 포함할 수 있으며, 실리콘 소스막을 산화시켜 형성된 산화막일 수 있다. 또한, 각각의 제1 전하차단 패턴들(18)은 도전막들(11)과 절연막들(12)의 사이 및 도전막들(11)과 데이터 저장막(14)의 사이에 개재될 수 있으며, C 형태를 가질 수 있다. 여기서, 각각의 제1 전하차단 패턴들(18) 중 도전막들(11)과 절연막들(12)의 사이에 개재된 수평 영역의 두께(W5)는 도전막들(11)과 데이터 저장막(14)의 사이에 개재된 수직 영역의 두께(W6)에 비해 얇을 수 있다.
희생 패턴들(13)은 데이터 저장막(14)의 제2 영역들(14B)을 감싸는 링 형태를 가질 수 있으며, 데이터 저장막(14)의 제2 영역들(14B)과 절연막들(12)의 사이에 개재될 수 있다. 희생 패턴들(13)은 산화물을 포함하는 산화물 패턴들일 수 있다.
제2 전하차단 패턴들(19)은 도전막들(11)을 감싸도록 형성될 수 있다. 예를 들어, 각각의 제2 전하차단 패턴들(19)은 도전막들(11)과 제1 전하차단 패턴들(18) 사이에 개재되며, C 형태를 가질 수 있다. 예를 들어, 제2 전하차단 패턴들(19)은 알루미늄 산화막(Al2O3) 등의 유전상수(high-k) 물질을 포함한다.
여기서, 제1 전하차단 패턴들(18)은 산화 공정에 의해 형성된 것이고, 제2 전하 차단 패턴들(19)은 증착 공정에 의해 형성된 것일 수 있다. 따라서, 각각의 메모리 셀들은 산화 공정에 의해 형성된 제1 전하차단 패턴(18)과 증착 공정에 의해 형성된 제2 전하차단 패턴(19)을 둘다 포함할 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 도전막들(11)과 제2 전하차단 패턴들(19) 사이에, 도전막들(11)을 감싸는 베리어막들이 개재될 수 있다. 예를 들어, 베리어막들은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 데이터 저장막(14)과 도전막들(11)의 사이에 충분한 두께의 제1 전하차단 패턴들(18)을 형성할 수 있다. 따라서, 메모리 셀의 리텐션 특성을 향상시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 제1 물질막들(21) 및 제2 물질막들(22)을 교대로 형성한다. 여기서, 제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 큰 물질을 포함한다. 예를 들어, 제1 물질막들(21)은 질화물을 포함하는 희생막이고 제2 물질막들(22)은 산화물을 포함하는 절연막일 수 있다. 제1 물질막들(21)과 제2 물질막들(22)은 실질적으로 동일한 두께(W3=W4)로 형성될 수 있다. 여기서, "실질적으로 동일"은 공정 상의 오차를 포함하는 범위 내에 속하는 것을 의미한다.
이어서, 제1 및 제2 물질막들(21, 22)을 관통하는 제1 개구부(OP1)를 형성한 후, 제1 개구부(OP1) 내에 희생막(23), 데이터 저장막(24), 터널절연막(25), 채널막(26) 및 갭필 절연막(27)을 차례로 형성한다. 여기서, 희생막(23)은 후속 제2 개구부 형성 시, 데이터 저장막(24)이 손상되는 것을 방지하기 위한 것으로, 산화물을 포함할 수 있다.
도 2b를 참조하면, 제1 물질막들(21)을 선택적으로 제거하여 제2 개구부들(OP2)을 형성한다. 예를 들어, 제1 및 제2 물질막들(21, 22)을 관통하는 슬릿(SL)을 형성한 후, 슬릿(SL)을 통해 제1 물질막들(21)을 제거한다. 제1 물질막들(21)이 제거되면 제2 개구부들(OP2)을 통해 희생막(23)이 간헐적으로 노출된다. 또한, 제1 물질막들(21)을 제거하는 과정에서 희생막(23)에 의해 데이터 저장막(24)이 보호된다.
도 2c를 참조하면, 제2 개구부들(OP2)을 통해 노출된 희생막(23)을 제거하여 희생 패턴들(23A)을 형성한다. 이때, 희생막(23)을 제거하는 과정에서, 제2 개구부들(OP2)을 통해 노출된 제2 물질막들(22)이 일부 두께 제거될 수 있다. 이러한 경우, 제2 개구부들(OP2)의 폭(W9)이 증가된다.
이어서, 제2 개구부들(OP2) 내에 실리콘 소스막(28)을 형성한다. 예를 들어, 제2 개구부들(OP2)을 통해 노출된 제2 물질막들(22) 및 데이터 저장막(24) 상에 실리콘 소스막(28)을 형성한다. 실리콘 소스막(28)은 균일한 두께로 형성되며, 제2 개구부들(OP2)을 완전히 채우지 않는 두께로 형성될 수 있다.
실리콘 소스막(28)은 향후 제1 전하차단막 형성을 위한 산화 공정 시에 실리콘을 공급하기 위한 것으로, 실리콘을 포함하는 물질막으로 형성될 수 있다. 또한, 실리콘 소스막(28)은 데이터 저장막(24)에 비해 실리콘 함유량이 높은 물질로 형성된다. 예를 들어, 실리콘 소스막(28)은 폴리실리콘, 비정질 실리콘, Si-리치 질화물(Si-rich nitride), N-리치 질화물(N-rich nitride) 또는 스토이키오메트릭(stoichiometric) 질화물을 포함한다.
또한, 실리콘 소스막(28)의 두께(W10)는 최종적으로 형성하고자하는 제1 전하차단막의 두께(W11)에 비해 얇게 형성될 수 있다. 예를 들어, 실리콘 소스막(28)의 두께(W10)는 최종적으로 형성하고자하는 제1 전하차단막의 두께(W11)의 1/2 이하일 수 있다.
도 2d를 참조하면, 실리콘 소스막(28)을 산화시켜 제1 전하차단막(29)을 형성한다. 예를 들어, 열 산화 공정을 실시하며, 실리콘 소스막(28)에 포함된 실리콘(Si)을 소스로 산화 공정이 진행된다. 이때, 실리콘 소스막(28)이 충분한 실리콘 소스를 공급하지 못할 경우, 데이터 저장막(24)에 포함된 실리콘(Si)이 산화 공정의 소스로 공급될 수 있다. 이러한 경우, 실리콘 소스막(28)과 접한 데이터 저장막(24)이 일부 두께 산화되며, 데이터 저장막(24)의 외측면에 요철이 형성된다. 예를 들어, 실리콘 소스막(28)과 접한 부분의 두께가 감소될 수 있다.
제1 전하차단막(29)은 데이터 저장막(24)과 접하는 수직 영역 및 절연막(22)과 접하는 수평 영역을 포함한다. 제1 전하차단막(29)은 수직 영역과 수평 영역에서 실질적으로 동일한 두께를 갖거나, 상이한 두께를 가질 수 있다. 예를 들어, 제1 전하차단막(29)의 수직 영역의 두께(W11)가 수평 영역의 두께(W12)에 비해 두꺼울 수 있다.
이어서, 제1 전하차단막(29)이 형성된 제2 개구부(OP2) 내에 제2 전하차단막(30)을 형성한다. 여기서, 제2 전하차단막(30)은 제2 개구부들(OP2)을 완전히 채우지 않는 두께로, 제1 전하차단막(29) 상에 컨포멀하게 형성될 수 있다. 예를 들어, 원자층 증착(Atomic layer deposition;ALD) 방식과 같은 증착 방식을 이용하여 제2 전하차단막(30)을 형성할 수 있다. 또한, 제2 전하차단막(30)은 고 유전상수(high k) 물질을 포함할 수 있으며, 예를 들어, 알루미늄 산화물(Al2O)을 포함할 수 있다.
참고로, 제2 전하차단막(30)을 형성하지 않거나, 제2 전하차단막(30) 대신에 베리어막을 형성하거나, 제2 전하차단막(30) 상에 베리어 패턴들을 추가로 형성하는 것도 가능하다. 베리어막은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등을 포함할 수 있다.
이어서, 제2 개구부들(OP2)을 채우도록 도전막(31)을 형성한다. 도전막(31)은 텅스텐(W), 텅스텐 질화물(WNx) 등의 금속물을 포함할 수 있다. 일 예로, 증착 공정을 이용하여 도전막(31)을 형성할 수 있으며, 이러한 경우, 슬릿(SL) 내에도 도전막(31)이 형성된다. 다른 예로, 제2 전하차단막(30) 상에 핵(nucleation) 생성용 사이트를 포함하는 시드막을 형성한 후, 시드막으로부터 도전막(31)을 형성할 수 있다. 이러한 경우, 제2 개구부들(OP2) 내에만 도전막들(31)을 형성할 수 있다.
도 2e를 참조하면, 슬릿(SL) 내의 제1 전하차단막(29), 제2 전하차단막(30) 및 도전막(31)을 제거하여, 제1 전하차단 패턴들(29A), 제2 전하차단 패턴들(30A) 및 도전 패턴들(31A)을 형성한다.
이로써, 적층된 메모리 셀 들이 형성된다. 각각의 메모리 셀들은 수직 형태의 채널막(26), 채널막을 감싸는 터널절연막(25), 데이터 저장막(24), 제1 전하차단 패턴(29A) 및 제2 전하차단 패턴(30A), 및 도전 패턴(31A)을 포함한다.
전술한 바와 같은 공정에 따르면, 산화 공정 시에 실리콘 소스막(28)으로부터 실리콘 소스가 공급되므로, 데이터 저장막(24)이 산화되는 두께를 감소시킬 수 있다. 따라서, 제1 개구부(OP1) 내에 형성되는 데이터 저장막(24)의 두께를 감소시킬 수 있으며, 이를 통해, 채널막(26)의 두께를 상대적으로 증가시킬 수 있다. 즉, 제1 개구부(OP1)의 폭을 증가하지 않고 채널막(26)의 두께를 증가시킬 수 있으며, 이를 통해, 셀 전류를 증가시킬 수 있다. 또한, 데이터 저장막(24)의 두께를 감소시키므로, 적층된 메모리 셀들 간의 전하 이동을 감소시킬 수 있다.
또한, 희생막(23)을 식각하여 희생 패턴들(23A)을 형성하는 과정에서 절연막들(22)이 함께 식각되어 두께가 감소하더라도, 제1 전하차단 패턴들(29A)의 수평 영역에 의해 절연막들(22)의 두께가 보완된다. 즉, 제1 전하차단막 패턴(29A) 중 도전 패턴(31A)과 데이터 저장막(24) 사이에 개재된 수직 영역이 실질적인 전하차단막으로서 역할을 하게 되며, 제1 전하차단 패턴(29A) 중 절연막들(22)과 도전 패턴들(31A) 사이에 개재된 수평 영역은 절연막들(22)의 두께를 보완하는 역할을 한다. 따라서, 적층된 도전 패턴들(31A) 간의 거리가 좁아지는 것을 방지할 수 있으며, 이를 통해, 적층된 게이트 전극들의 브레이크 다운 전압을 확보할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도로서, 데이터 저장막이 균일한 두께를 갖는 실시예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 데이터 저장막(24)은 제1 전하차단 패턴들(29A)과 접한 제1 영역들(24A) 및 희생 패턴들(23A)과 접한 제2 영역들(24B)을 포함한다. 여기서, 제1 영역들(24A)은 제2 영역들(24B)과 실질적으로 동일한 두께를 가질 수 있으며, 그 외의 구조는 앞서 도 2e를 참조하여 설명한 바와 동일하다.
앞서 설명한 바와 같이, 데이터 저장막(24)의 두께는 제1 전하차단 패턴들(29A)을 형성하기 위한 산화 공정 시에 변동될 수 있다. 본 발명의 일 실시예에 따르면, 실리콘 소스막으로부터 공급되는 실리콘 소스를 이용하여 산화 공정이 진행되는데, 실리콘 소스막의 두께가 두꺼울수록 충분한 양의 실리콘 소스를 공급할 수 있다. 반대로, 실리콘 소스막의 두께가 얇으면 실리콘 소스가 충분히 공급되지 못해, 데이터 저장막(24)에 포함된 실리콘을 소스로 사용하게 된다. 즉, 데이터 저장막(24)이 일부 두께 산화될 수 있다.
따라서, 본 실시예에서는 실리콘 소스막(28)을 충분한 두께로 형성함으로써, 산화 공정 시에 필요한 실리콘 소스를 실리콘 소스막(28)으로부터 충분히 공급한다. 이를 통해, 산화 공정 시에 데이터 저장막(24)이 산화되지 않으며, 데이터 저장막(24)이 균일한 두께를 유지한다.
도 3b를 참조하면, 데이터 저장막(32)은 다층막일 수 있고, 채널막(26)의 측벽을 감싸는 제1 데이터 저장막(32A) 및 제2 데이터 저장막(32A)과 채널막(26)의 사이에 개재된 제2 데이터 저장막(32B)을 포함할 수 있다. 여기서, 제1 데이터 저장막(32A)은 실리콘을 함유한 제1 질화막이고, 제2 데이터 저장막(32B)은 실리콘을 함유한 제2 질화막일 수 있다. 또한, 제1 질화막의 실리콘 함유량이 제2 질화막의 실리콘 함유량보다 높고, 제1 질화막의 두께가 제2 질화막의 두께보다 얇을 수 있다. 참고로, 제1 데이터 저장막(32A)이 일부 두께 산화되어 외부면에 요철(도 2e 참조)을 갖는 것도 가능하다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 제1 개구부 내에 실리콘 소스막을 형성하는 실시예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 제1 물질막들(41) 및 제2 물질막들(42)을 교대로 형성한 후, 제1 및 제2 물질막들(41, 42)을 관통하는 제1 개구부(OP1)를 형성한다. 이어서, 제1 개구부(OP1) 내에 희생막(43), 제1 실리콘 소스막(44), 데이터 저장막(45), 터널절연막(46), 채널막(47) 및 갭필 절연막(48)을 형성한다. 여기서, 제1 실리콘 소스막(44)은 폴리실리콘, 비정질 실리콘, Si-리치 질화물(Si-rich nitride), N-리치 질화물(N-rich nitride) 또는 스토이키오메트릭(stoichiometric) 질화물을 포함할 수 있다. 또한, 제1 실리콘 소스막(44)의 두께는 최종적으로 형성하고자하는 제1 전하차단막의 두께에 비해 얇을 수 있으며, 제1 전하차단막의 두께의 1/2 이하일 수 있다.
도 4b를 참조하면, 제1 및 제2 물질막들(41, 42)을 관통하는 슬릿(SL)을 형성한 후, 슬릿(SL)을 통해 노출된 제1 물질막들(41)을 제거하여 제2 개구부들(OP2)을 형성한다. 이어서, 제2 개구부들(OP2) 내에 노출된 희생막(43)을 식각하여 희생 패턴들(43A)을 형성한다. 이때, 제2 개구부들(OP2) 내에 노출된 제2 물질막들(42)도 일부 두께 식각될 수 있다.
이어서, 제2 개구부들(OP2)을 통해 노출된 제2 물질막들(42) 및 제1 실리콘 소스막(44) 상에 제2 실리콘 소스막(49)을 형성한다. 여기서, 제2 실리콘 소스막(49)은 폴리실리콘, 비정질 실리콘, Si-리치 질화물(Si-rich nitride), N-리치 질화물(N-rich nitride) 또는 스토이키오메트릭(stoichiometric) 질화물을 포함할 수 있다. 참고로, 제2 실리콘 소스막(49) 형성 공정은 생략할 수 있다.
도 4c를 참조하면, 제2 개구부들(OP2) 내에 제1 전하차단 패턴들(50), 제2 전하차단 패턴들(51) 및 도전 패턴들(52)을 형성한다. 여기서, 제1 전하 패턴들(50)은 제1 및 제2 실리콘 소스막들(44, 49)을 산화시켜 형성될 수 있다. 이때, 제1 실리콘 소스막(44) 중 제2 개구부들(OP2)을 통해 노출된 영역들이 선택적으로 산화될 수 있다. 또한, 노출된 제1 실리콘 소스막(44)의 일부 두께만 산화되어, 외부면에 요철을 갖는 제1 실리콘 소스막(44A)이 잔류할수 있다. 여기서, 잔류하는 제1 실리콘 소스막(44A)은 데이터 저장막(45)과 함께 데이터 저장소로 사용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도로서, 실리콘 소스 패턴들이 잔류하는 실시예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 산화 공정 시에, 제1 실리콘 소스막(44) 중 제2 개구부들(OP2)을 통해 노출된 영역들이 전체 두께 산화된다. 즉, 희생 패턴들(43A)과 데이터 저장막(45)의 사이에 한해 실리콘 소스 패턴들(44B)이 잔류한다. 여기서, 각각의 실리콘 소스 패턴들(44B)의 두께(W13)는 제1 전하차단막(50)의 두께(W14)에 비해 얇고, 제1 전하차단막(50)의 두께(W14)의 1/2 이하일 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도로서, 앞서 도 4a 내지 도 4c를 참조하여 설명한 제1 및 제2 실리콘 소스막들 중 제1 실리콘 소스막만을 형성하는 실시예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 제2 개구부들(OP2)을 통해 노출된 제1 실리콘 소스막(44)을 산화시켜 제1 전하차단 패턴들(53)을 형성한다. 따라서, 제1 전하차단 패턴들(53)은 데이터 저장막(45)을 감싸는 링 형태로 형성되며, 적층된 메모리 셀들의 제1 전하차단 패턴들(53)은 상호 분리된다. 또한, 도전 패턴들(52)과 데이터 저장막(45) 사이에 한해 제1 전하차단 패턴들(53)이 형성되고, 도전 패턴들(52)과 절연막들(42) 간에는 제1 전하차단 패턴들(53)이 형성되지 않으므로, 도전 패턴들(52)의 두께를 상대적으로 증가시킬 수 있다. 따라서, 게이트 전극들의 저항을 감소시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 6을 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 채널막; 상기 채널막의 측벽을 감싸는 데이터 저장막; 상기 데이터 저장막을 사이에 두고 상기 채널막의 측벽을 감싸면서 적층된 도전막들; 상기 적층된 도전막들의 사이에 개재되고 상기 도전막들에 비해 얇은 두께를 갖는 절연막들; 및 상기 도전막들과 상기 절연막들의 사이 및 상기 도전막들과 상기 데이터 저장막 사이에 개재된 제1 전하차단 패턴들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 데이터 리텐션, 셀 전류 및 브레이크 다운 전압 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 6을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 채널막; 상기 채널막의 측벽을 감싸는 데이터 저장막; 상기 데이터 저장막을 사이에 두고 상기 채널막의 측벽을 감싸면서 적층된 도전막들; 상기 적층된 도전막들의 사이에 개재되고 상기 도전막들에 비해 얇은 두께를 갖는 절연막들; 및 상기 도전막들과 상기 절연막들의 사이 및 상기 도전막들과 상기 데이터 저장막 사이에 개재된 제1 전하차단 패턴들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 데이터 리텐션, 셀 전류 및 브레이크 다운 전압 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 6을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 채널막; 상기 채널막의 측벽을 감싸는 데이터 저장막; 상기 데이터 저장막을 사이에 두고 상기 채널막의 측벽을 감싸면서 적층된 도전막들; 상기 적층된 도전막들의 사이에 개재되고 상기 도전막들에 비해 얇은 두께를 갖는 절연막들; 및 상기 도전막들과 상기 절연막들의 사이 및 상기 도전막들과 상기 데이터 저장막 사이에 개재된 제1 전하차단 패턴들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 8을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 데이터 리텐션, 셀 전류 및 브레이크 다운 전압 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 6을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 채널막; 상기 채널막의 측벽을 감싸는 데이터 저장막; 상기 데이터 저장막을 사이에 두고 상기 채널막의 측벽을 감싸면서 적층된 도전막들; 상기 적층된 도전막들의 사이에 개재되고 상기 도전막들에 비해 얇은 두께를 갖는 절연막들; 및 상기 도전막들과 상기 절연막들의 사이 및 상기 도전막들과 상기 데이터 저장막 사이에 개재된 제1 전하차단 패턴들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 데이터 리텐션, 셀 전류 및 브레이크 다운 전압 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13: 희생 패턴 14: 데이터 저장막
15: 터널절연막 16: 채널막
17: 갭필 절연막 18: 제1 전하차단 패턴
19: 제2 전하차단 패턴

Claims (25)

  1. 채널막;
    상기 채널막의 측벽을 감싸는 데이터 저장막;
    상기 데이터 저장막을 사이에 두고 상기 채널막의 측벽을 감싸면서 적층된 도전막들;
    상기 적층된 도전막들의 사이에 개재되고 상기 도전막들에 비해 얇은 두께를 갖는 절연막들; 및
    상기 도전막들과 상기 절연막들의 사이 및 상기 도전막들과 상기 데이터 저장막 사이에 개재된 제1 전하차단 패턴들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 데이터 저장막과 상기 절연막들 사이에 개재된 산화물 패턴들
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 데이터 저장막과 상기 절연막들 사이에 개재된 실리콘 소스 패턴들
    을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 실리콘 소스 패턴들의 실리콘 함유량이 상기 데이터 저장막의 실리콘 함유량에 비해 높은
    반도체 장치.
  5. 제3항에 있어서,
    상기 실리콘 소스 패턴들의 두께는 상기 제1 전하차단 패턴들의 두께에 비해 얇은
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 전하차단패턴들은 상기 데이터 저장막과 접하는 제1 영역 및 상기 절연막들과 접하는 제2 영역을 포함하고, 상기 제1 영역의 두께가 상기 제2 영역의 두께보다 두꺼운
    반도체 장치.
  7. 제1항에 있어서,
    상기 데이터 저장막은 상기 제1 전하차단 패턴들과 접하는 제1 영역들 및 상기 제1 영역들 사이의 제2 영역들을 포함하고, 상기 제1 영역들은 상기 제2 영역들에 비해 얇은 두께를 갖는
    반도체 장치.
  8. 제1항에 있어서,
    상기 도전막들과 상기 제1 전하차단 패턴들 사이에 개재된 제2 전하차단 패턴들
    을 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 데이터 저장막은,
    상기 채널막의 측벽을 감싸고 실리콘이 함유된 제1 질화막; 및
    상기 제1 질화막과 상기 채널막 사이에 개재되고, 상기 제1 질화막에 비해 실리콘 함유량이 낮은 제2 질화막을 포함하는
    반도체 장치.
  10. 제9항에 있어서,
    상기 제1 질화막이 상기 제2 질화막에 비해 얇은 두께를 갖는
    반도체 장치.
  11. 제9항에 있어서,
    상기 제1 질화막은 외부면에 요철을 갖는
    반도체 장치.
  12. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 개구부를 형성하는 단계;
    상기 제1 개구부 내에 데이터 저장막을 형성하는 단계;
    상기 제1 물질막들을 제거하여 제2 개구부들을 형성하는 단계;
    상기 제2 개구부를 통해 노출된 상기 데이터 저장막 및 상기 제2 물질막들 상에 제1 실리콘 소스막을 형성하는 단계; 및
    상기 제1 실리콘 소스막을 산화시켜 제1 전하차단막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 데이터 저장막을 형성하기 전에, 상기 제1 개구부 내에 희생막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 실리콘 소스막을 형성하기 전에, 상기 제2 개구부들을 통해 노출된 상기 희생막을 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 희생막 제거 시, 상기 제2 개구부들을 통해 노출된 상기 제2 물질막들이 일부 두께 제거되는
    반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 희생막은 산화물을 포함하는
    반도체 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 데이터 저장막을 형성하기 전에, 상기 제1 개구부 내에 제2 실리콘 소스막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 제1 실리콘 소스막은 상기 데이터 저장막에 비해 실리콘 함유량이 높은
    반도체 장치의 제조 방법.
  19. 제12항에 있어서,
    상기 제1 실리콘 소스막은 폴리실리콘, 비정질 실리콘, Si-리치 질화물, N-리치 질화물 또는 스토이키오메트릭 질화물을 포함하는
    반도체 장치의 제조 방법.
  20. 제12항에 있어서,
    상기 데이터 저장막을 형성하는 단계는,
    상기 제1 개구부 내에 실리콘을 포함한 제1 질화막을 형성하는 단계; 및
    상기 제1 질화막 상에, 상기 제1 질화막에 비해 실리콘 함유량이 낮은 제2 질화막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제1 질화막은 상기 제2 질화막에 비해 얇은 두께를 갖는
    반도체 장치의 제조 방법.
  22. 제12항에 있어서,
    상기 제1 전하차단막 상에 제2 전하차단막을 형성하는 단계; 및
    상기 제2 전하차단막이 형성된 상기 제2 개구부들 내에 도전 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 개구부를 형성하는 단계;
    상기 제1 개구부 내에 실리콘 소스막을 형성하는 단계;
    상기 실리콘 소스막 내에 데이터 저장막을 형성하는 단계;
    상기 제1 물질막들을 제거하여 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부를 통해 노출된 상기 실리콘 소스막을 산화시켜 전하차단막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 실리콘 소스막은 상기 데이터 저장막에 비해 실리콘 함유량이 높은
    반도체 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 실리콘 소스막은 상기 전하차단막에 비해 얇은 두께를 갖는
    반도체 장치의 제조 방법.
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