KR102535100B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물을 관통하고, 상기 적층물의 상부면으로부터 돌출된 돌출부를 포함하는 필라를 형성하는 단계; 상기 필라의 돌출부를 감싸는 도전막을 형성하는 단계; 및 상기 도전막의 표면을 산화시켜 상기 도전막에서 산화된 부분을 산화 패턴으로 형성하고, 상기 도전막의 내부에서 산화되지 않고 잔류된 부분을 상기 필라의 돌출부와 접하는 도전 패턴으로 형성하는 단계를 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 메모리 셀들을 3차원으로 배열하는 3차원 비휘발성 메모리 장치가 제안되고 있다. 3차원 비휘발성 메모리 장치는 기판으로부터 돌출된 수직 채널막을 포함하고, 수직 채널막을 따라 복수의 메모리 셀들이 적층된다.
본 발명의 일 실시예는 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물 상의 절연막; 상기 절연막의 일부 및 상기 적층물을 관통하는 절연 패턴, 상기 절연 패턴의 측벽을 감싸는 채널 패턴, 상기 채널 패턴의 측벽을 감싸는 메모리 패턴을 포함하는 필라들; 상기 필라들과 각각 접하고 상기 절연막 내에 형성된 도전 패턴들; 및 상기 도전 패턴들 각각을 감싸는 산화 패턴들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물을 관통하고, 상기 적층물의 상부면으로부터 돌출된 돌출부를 포함하는 필라를 형성하는 단계; 상기 필라의 돌출부를 감싸는 도전막을 형성하는 단계; 및 상기 도전막의 표면을 산화시켜 상기 도전막에서 산화된 부분을 산화 패턴으로 형성하고, 상기 도전막의 내부에서 산화되지 않고 잔류된 부분을 상기 필라의 돌출부와 접하는 도전 패턴으로 형성하는 단계를 포함한다.
균일한 높이를 갖는 필라들 및 도전 패턴들을 형성할 수 있다. 따라서, 선택 트랜지스터의 게이트 전극과 정션 간의 거리가 균일해지며, 그에 따라, 선택 트랜지스터들이 균일한 특성을 갖게 된다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다. 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 적층물을 관통하는 필라(P) 및 필라(P)와 접하는 도전 패턴(17)을 포함한다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함한다. 도전막들(11)은 적층된 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 텅스텐(W), 텅스텐질화물(WNx), 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 폴리실리콘(polysilicon), 실리사이드(silicide) 등을 포함할 수 있다. 절연막들(12)은 적층된 게이트 전극들을 상호 절연시키기 위한 것으로, 산화물 등을 포함할 수 있다.
필라(P)는 적층물(ST)을 적층 방향으로 관통하는 제1 개구부(OP1) 내에 형성된 채널 패턴(15), 메모리 패턴(14) 및 갭필 절연 패턴(16)을 포함한다. 여기서, 메모리 패턴(14)은 채널 패턴(15)의 측벽을 감싸고, 채널 패턴(15)은 중심 영역이 오픈되고, 갭필 절연 패턴(16)은 채널 패턴(15)의 오픈된 중심 영역을 채우도록 형성될 수 있다. 채널 패턴(15)은 적층된 선택 트랜지스터, 메모리 셀 등의 채널막일 수 있고, 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 메모리 패턴(14)은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있으며, 데이터 저장막은 폴리실리콘 등의 플로팅 게이트, 질화물 등의 전하 트랩 물질, 상변화 물질, 나노 닷 등을 포함할 수 있다. 갭필 절연 패턴(16)은 PSZ(Poly Silazane) 등의 산화물을 포함할 수 있다.
또한, 필라(P)는 적층물(ST)의 상부면으로부터 돌출된 돌출부(A)를 포함한다. 즉, 필라(P)의 상부면은 적층물(ST)의 상부면에 비해 높게 위치된다. 따라서, 필라(P)의 돌출부(A)는 적층물(ST)의 상부에 위치된 절연막(13) 내에 위치될 수 있다.
도전 패턴(17)은 절연막(13) 내에 위치되고, 필라(P)의 돌출부(A) 상에 형성된다. 도전 패턴(17)은 메모리 스트링의 구동 시에 채널 패턴(15)과 배선(미도시됨)을 연결시키기 위한 것이다. 따라서, 채널 패턴(15)에 바이어스를 직접 인가할 수 있도록, 도전 패턴(17)이 채널 패턴(15)과 직접 접한다. 예를 들어, 도전 패턴(17)은 폴리실리콘(polysilicon), 텅스텐(W), 텅스텐질화물(WNx), 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 실리사이드(silicide) 등을 포함한다. 또한, 도전 패턴(17)은 불순물이 도핑된 정션을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 필라들(P) 및 도전 패턴들(17)이 균일한 높이를 갖고, 그에 따라, 최상부 도전막(11)과 도전 패턴들(17) 간의 높이(H)가 균일한 값을 갖게 된다. 즉, 최상부 도전막(11)의 상부면과 도전 패턴들(17)의 하부면들 간의 높이(H)가 균일한 값을 갖게 되고, 돌출부들(A)이 균일한 높이를 갖게 된다. 최상부 도전막(11)이 선택 트랜지스터의 게이트 전극인 경우, 높이(H)에 따라 게이트 전극과 정션 간의 거리가 결정되며, 그에 따라, 선택 트랜지스터의 동작 특성이 달라진다. 만약, 최상부 도전막(11)과 도전 패턴들(17) 간의 높이(H)가 불균일하면, 선택 트랜지스터들의 특성이 불균일해져 반도체 장치의 특성이 저하된다. 따라서, 높이(H)가 균일한 값을 갖도록 필라들(P) 및 도전 패턴들(17)을 배열함으로써, 선택 트랜지스터들이 균일한 특성을 갖게 하고, 이를 통해, 반도체 장치의 특성 저하를 방지할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 필라(P) 및 도전 패턴들(17)이 적용된 메모리 스트링의 구조를 나타낸 단면도로서, 메모리 스트링이 I 형태로 배열된 경우를 나타낸다. 여기서, 채널 패턴(15)은 제1 개구부(OP1) 내에 I 형태로 형성되며, 채널 패턴(15)을 따라 메모리 셀들이 적층된다. 도전막들(11) 중 최상부 적어도 하나의 도전막(11)은 상부 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 도전막(11)은 하부 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 또한, 적층물(ST)의 하부에는 소스막(10)이 위치되어 채널 패턴(15)과 접한다. 이러한 경우, 하나의 메모리 스트링이 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터를 포함할 수 있다.
도 1b는 본 발명의 일 실시예에 따른 필라(P) 및 도전 패턴들(17)이 적용된 메모리 스트링의 구조를 나타낸 단면도로서, 메모리 스트링이 U 형태로 배열된 경우를 나타낸다. 여기서, 채널 패턴(15)은 제1 및 제2 개구부(OP1, OP2) 내에 U 형태로 형성되며, 채널 패턴(15)을 따라 메모리 셀들이 적층된다. 도전막들(11) 중 최상부 적어도 하나의 도전막(11)은 드레인 및 소스 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 또한, 적층물(ST)의 하부에 파이프 게이트용 도전막(18)이 위치될 수 있으며, 이웃한 제1 개구부들(OP1)의 사이에 위치된 슬릿(SL) 내에 절연막(13)이 채워질 수 있다. 이러한 경우, 하나의 메모리 스트링이 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터, 복수의 소스 사이드 메모리 셀들, 파이프 트랜지스터, 복수의 드레인 사이드 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터를 포함할 수 있다.
한편, 본 발명은 적층물을 관통하는 채널 패턴 및 채널 패턴에 연결된 도전 패턴을 포함하는 다양한 타입의 반도체 장치에 적용 가능하다. 예를 들어, DRAM(Dynamic Random Access Memory ), NAND FLASH, NOR FLASH, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등의 메모리 장치에 적용 가능하다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 교대로 적층된 제1 물질막들(21) 및 제2 물질막들(22)을 포함하는 적층물(ST)을 형성한다. 여기서, 제1 물질막들(21)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극을 형성하기 위한 것이고, 제2 물질막들(22)은 적층된 게이트 전극들을 절연시키기 위한 절연막을 형성하기 위한 것이다. 일 예로, 제1 물질막들(21)은 질화물 등을 포함하는 희생막이고 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(21)은 폴리실리콘 등을 포함하는 도전막이고 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(21)은 도프드 폴리실리콘 등을 포함하는 도전막이고 제2 물질막들(22)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 적층물(ST) 상에 희생막(23)을 형성한다. 여기서, 희생막(23)은 제1 및 제2 물질막들(21, 22)에 대해 식각 선택비가 높은 물질을 포함한다. 예를 들어, 제1 물질막(21)이 실리콘 산화물을 포함하고 제2 물질막(22)이 실리콘 질화물을 포함하는 경우, 희생막(23)은 티타늄질화물(TiN)을 포함할 수 있다.
희생막(23)의 두께(T)에 따라 후속 공정에서 형성되는 필라의 돌출부 높이가 결정된다. 다시 말해, 희생막(23)의 두께(T)에 따라 후속 공정에서 형성되는 도전 패드와 최상부 도전막 간의 높이가 결정된다. 따라서, 선택 트랜지스터의 특성을 고려하여 희생막(23)의 두께(T)를 결정한다.
이어서, 희생막(23) 및 적층물(ST)을 관통하는 제1 개구부들(OP1)을 형성한다. 제1 개구부들(OP1)은 제1 물질막들(21)을 모두 노출시키는 깊이로 형성되며, 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다.
도 2b를 참조하면, 제1 개구부들(OP1)이 형성된 결과물의 프로파일을 따라 메모리막(24) 및 채널막(25)을 차례로 형성한다. 메모리막(24) 및 채널막(25)은 제1 개구부(OP1)의 내부 및 희생막(23)의 상부에 형성될 수 있다. 메모리막(24)은 차례로 적층된 전하차단막, 데이터 저장막 및 터널절연막을 포함하거나, 이들 중 일부를 포함할 수 있다. 또한, 메모리막(24) 및 채널막(25)은 제1 개구부(OP1)를 완전히 채우지 않는 두께로 형성된다. 참고로, 메모리막(24)을 형성하기 전에 버퍼막을 형성할 수 있으며, 버퍼막은 산화물을 포함할 수 있다.
이어서, 갭필 절연막(26)을 형성한다. 갭필 절연막(26)은 채널막(25)의 내부에 형성되어 제1 개구부(OP1)를 채우고, 희생막(23)의 상부에 형성된다. 여기서, 갭필 절연막(26)은 PSZ(Poly Silazane)를 포함할 수 있다. 예를 들어, 제1 개구부(OP1)를 채우도록 PSZ(Poly Silazane) 등의 유동성 산화막을 코팅한 후, 큐어링 공정으로 경화시켜 갭필 절연막(26)을 형성한다. 참고로, 갭필 절연막(26)을 형성하기 전에, 채널막(25) 상에 라이너 산화막(미도시됨)을 형성할 수 있다. 라이너 산화막(미도시됨)을 형성함으로써, 채널막(25)과 갭필 절연막(26)의 계면에 위치된 트랩 사이트를 감소시킬 수 있다.
도 2c를 참조하면, 희생막(23)의 표면이 노출될때까지 갭필 절연막(26), 채널막(25) 및 메모리막(24)을 평탄화하여, 갭필 절연 패턴(26A), 채널 패턴(25A) 및 메모리 패턴(24A)을 형성한다. 이로써, 제1 개구부(OP1) 내에 위치되고 갭필 절연 패턴(26A), 채널 패턴(25A) 및 메모리 패턴(24A)을 포함하는 필라(P)가 형성된다.
이때, 희생막(23)의 평평한 상부면을 기준으로 평탄화 공정을 실시하므로, 필라들(P)이 균일한 높이를 갖게 된다. 즉, 갭필 절연 패턴들(26A), 채널 패턴들(25A) 및 메모리 패턴들(24A)이 균일한 높이를 갖게 된다.
도 2d를 참조하면, 희생막(23)을 제거한다. 예를 들어, 희생막(23)을 선택적으로 식각하여, 적층물(ST)의 상부면으로부터 필라(P)의 일부를 노출시킨다. 여기서, 적층물(ST)의 상부면으로부터 돌출된 필라(P)의 일부를 돌출부(A)라 한다.
도 2e를 참조하면, 적층물(ST) 상에 제2 개구부(OP2)를 포함하는 마스크 패턴(27)을 형성한다. 여기서, 마스크 패턴(27)은 비정질 카본(amorphous carbon) 또는 산화물을 포함할 수 있다. 예를 들어, 마스크용 물질막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 베리어로 마스크용 물질막을 식각하여 마스크 패턴(27)을 형성한다.
마스크 패턴(27)의 제2 개구부(OP2)는 후속 공정에서 도전 패턴을 형성하기 위한 영역으로, 돌출부(A)들을 각각 노출시키도록 제2 개구부들(OP2)이 배열된다. 마스크 패턴(27)의 두께, 제2 개구부(OP2)의 폭(W2) 등은 도전막을 산화시켜 최종적으로 형성하고자 하는 도전 패턴의 사이즈를 고려하여 결정한다. 예를 들어, 제2 개구부(OP2)는 돌출부(A)와 동일한 폭(W1=W2)을 갖거나, 돌출부(A)에 비해 넓은 폭(W2>W1)을 가질 수 있다.
도 2f를 참조하면, 제2 개구부(OP2) 내에 도전막(28)을 형성한다. 예를 들어, 제2 개구부(OP2)의 내부를 채우도록 도전막(28)을 증착한 후, 마스크 패턴(27)의 표면이 노출될 때까지 도전막(28)을 평탄화하여 마스크 패턴(27)의 상부면에 증착된 도전막(28)을 제거한다. 마스크 패턴(27)의 평평한 상부면을 기준으로 평탄화 공정을 실시하므로, 균일한 높이로 도전막들(28)을 형성할 수 있다.
도 2g를 참조하면, 마스크 패턴(27)을 제거하여 도전막(28)을 노출시킨 후, 도전막(28)의 표면을 산화시켜 도전 패턴(28A) 및 산화 패턴(29)을 형성한다. 이때, 도전막(28)의 전면이 소정 두께 산화되며, 도전막(28) 중 산화된 영역이 산화 패턴(29)이 되고, 도전막(28) 중 산화되지 않고 잔류된 영역이 도전 패턴(28A)이 된다. 도전 패턴(28A)은 채널 패턴(25A)으로 직접 바이어스를 인가하기 위한 패드 또는 전극으로 사용된다. 따라서, 도전 패턴(28A)은 돌출부(A), 특히, 채널 패턴(25A)과 직접 접한다.
이때, 온도, 시간 등의 산화 공정의 조건에 따라 도전막(28)이 산화되는 정도를 조절함으로써, 도전 패턴(28A)의 최종 크기를 결정할 수 있다. 일 예로, 도전 패턴(28A)의 엣지(B)와 필라(P)의 엣지가 실질적으로 일치하도록 도전막(28)의 산화 두께를 조절한다. 이러한 경우, 도전 패턴(28A)과 필라(P)가 실질적으로 동일한 폭을 갖게 된다. 여기서, "실질적으로"는 수치가 동일한 것 뿐만 아니라, 공정 상의 오차에 따른 범위 내에 포함되는 것을 의미한다. 다른 예로, 도전 패턴(28A)의 엣지(B)와 채널 패턴(25A)의 엣지가 실질적으로 일치하도록 도전막(28)의 산화 두께를 조절한다. 이러한 경우, 도전 패턴(28A)이 필라(P)에 비해 좁은 폭을 갖게 되고, 도전 패턴(28A)과 채널 패턴(25A)이 실질적으로 동일한 폭을 갖게 된다. 또 다른 예로, 도전 패턴(28A)이 필라(P)에 비해 넓은 폭을 갖도록 산화 두께를 조절한다. 이러한 경우, 도전 패턴(28A)이 필라(P)에 비해 넓은 폭을 갖게 된다.
이와 같이, 도전막들(28)의 전면이 노출된 상태에서 산화 공정을 실시함으로써, 도전막들(28)을 균일한 두께로 산화시킬 수 있다. 따라서, 균일한 높이, 폭을 갖는 도전 패턴들(28A)을 형성할 수 있다.
도 2h를 참조하면, 도전 패턴(28A)을 덮도록 적층물(ST) 상에 절연막(30)을 형성한다. 이때, 산화 패턴(29)을 제거한 후에 절연막(30)을 형성하거나, 산화 패턴(29)이 잔류한 상태에서 절연막(30)을 형성할 수 있다. 이어서, 도전 패턴(28A)의 상부면이 노출되도록 절연막(30)을 평탄화한다.
이어서, 도전 패턴(28A)에 불순물을 도핑한다. 예를 들어, 이온 주입 공정으로 도전 패턴(28A) 내에 불순물을 주입하여, 도전 패턴(28A) 내에 정션을 형성한다. 정션은 도전 패턴(28A) 내에 전체적으로 형성되거나, 일부 영역에 한해 형성될 수 있다.
한편, 본 도면에는 도시되지 않았으나, 제1 및 제2 물질막들(21, 22)의 물성에 따라 추가 공정이 실시될 수 있다. 일 예로, 제1 물질막들(21)이 희생막이고 제2 물질막들(22)이 절연막인 경우, 적층물(ST)을 관통하는 슬릿을 형성하고 슬릿을 통해 제1 물질막들(21)을 도전막들로 대체하는 공정을 실시한다. 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 절연막인 경우, 적층물(ST)을 관통하는 슬릿을 형성하고 슬릿을 통해 제1 물질막들(21)을 실리사이드화하는 공정을 실시한다. 또 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 희생막인 경우, 적층물(ST)을 관통하는 슬릿을 형성하고 슬릿을 통해 제2 물질막들(22)을 절연막들로 대체하는 공정을 실시한다.
전술한 바와 같은 공정에 따르면, 균일한 높이를 갖는 필라들(P) 및 균일한 사이즈를 갖는 도전 패턴들(28A)을 형성할 수 있다. 따라서, 트랜지스터들이 균일한 특성을 갖게 된다.
만약, 제1 개구부들 내에 형성된 갭필 절연막을 식각하고, 식각 영역 내에 도전 패턴들을 형성하는 경우, 갭필 절연막의 식각 깊이를 컨트롤하는데 어려움이 있다. 따라서, 갭필 절연막들(26A)의 높이가 불균일해지고, 도전 패턴들의 사이즈 또한 불균일해진다. 이러한 경우, 트랜지스터의 특성이 불균일해지기 때문에, 반도체 장치의 특성 또한 저하된다. 반면에, 본 발명의 일 실시예에 따르면, 균일한 높이를 갖는 필라들(P) 및 균일한 사이즈를 갖는 도전 패턴들(28A)을 형성할 수 있으므로, 이러한 문제점을 해결할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2h를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물 상의 절연막; 상기 절연막의 일부 및 상기 적층물을 관통하는 절연 패턴, 상기 절연 패턴의 측벽을 감싸는 채널 패턴, 상기 채널 패턴의 측벽을 감싸는 메모리 패턴을 포함하는 필라들; 및 상기 필라들과 각각 접하고 상기 절연막 내에 형성된 도전 패턴들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 및 집적도 또한 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2h를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물 상의 절연막; 상기 절연막의 일부 및 상기 적층물을 관통하는 절연 패턴, 상기 절연 패턴의 측벽을 감싸는 채널 패턴, 상기 채널 패턴의 측벽을 감싸는 메모리 패턴을 포함하는 필라들; 및 상기 필라들과 각각 접하고 상기 절연막 내에 형성된 도전 패턴들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 및 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2h를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물 상의 절연막; 상기 절연막의 일부 및 상기 적층물을 관통하는 절연 패턴, 상기 절연 패턴의 측벽을 감싸는 채널 패턴, 상기 채널 패턴의 측벽을 감싸는 메모리 패턴을 포함하는 필라들; 및 상기 필라들과 각각 접하고 상기 절연막 내에 형성된 도전 패턴들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 4를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 및 데이터 저장 용량을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2h를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물 상의 절연막; 상기 절연막의 일부 및 상기 적층물을 관통하는 절연 패턴, 상기 절연 패턴의 측벽을 감싸는 채널 패턴, 상기 채널 패턴의 측벽을 감싸는 메모리 패턴을 포함하는 필라들; 및 상기 필라들과 각각 접하고 상기 절연막 내에 형성된 도전 패턴들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 및 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 소스막 11: 도전막
12, 13: 절연막: 14: 메모리 패턴
15: 채널 패턴 16: 갭필 절연 패턴
17: 도전 패턴 18: 파이프 게이트용 도전막

Claims (19)

  1. 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 상기 적층물의 상부면으로부터 돌출된 돌출부를 포함하는 필라를 형성하는 단계;
    상기 필라의 돌출부를 감싸는 도전막을 형성하는 단계; 및
    상기 도전막의 표면을 산화시켜 상기 도전막에서 산화된 부분을 산화 패턴으로 형성하고, 상기 도전막의 내부에서 산화되지 않고 잔류된 부분을 상기 필라의 돌출부와 접하는 도전 패턴으로 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필라를 형성하는 단계는,
    상기 적층물 상에 희생막을 형성하는 단계;
    상기 적층물 및 상기 희생막을 관통하는 상기 필라를 형성하는 단계; 및
    상기 필라의 일부가 노출되도록 상기 희생막을 제거하는 단계를 포함하는
    반도체 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 필라를 형성하는 단계는,
    상기 적층물 및 상기 희생막을 관통하는 개구부를 형성하는 단계;
    상기 개구부의 내부 및 상기 희생막 상에, 메모리막, 채널막 및 갭필 절연막을 차례로 형성하는 단계; 및
    상기 희생막의 표면이 노출될 때까지, 상기 갭필 절연막, 상기 채널막 및 상기 메모리막을 평탄화하는 단계를 포함하는
    반도체 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 갭필 절연막을 형성하기 전에, 상기 채널막 상에 라이너 산화막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 희생막은 상기 제1 및 제2 물질막들에 대해 식각 선택비가 높은 물질을 포함하는
    반도체 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 희생막은 티타늄질화물(TiN)을 포함하는
    반도체 장치의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전막을 형성하는 단계는,
    상기 돌출부를 노출시키는 개구부를 포함한 마스크 패턴을 형성하는 단계; 및
    상기 개구부 내에 상기 도전막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 도전막을 형성하는 단계는,
    상기 개구부의 내부 및 상기 마스크 패턴의 상부에 도전막을 증착하는 단계; 및
    상기 마스크 패턴의 표면이 노출될 때까지 상기 도전막을 평탄화시키는 단계를 포함하는
    반도체 장치의 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전막은 폴리실리콘을 포함하는
    반도체 장치의 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전 패턴을 형성하는 단계는,
    상기 도전 패턴의 엣지와 상기 필라의 엣지가 일치하도록 상기 도전막을 일부 두께 산화시키는
    반도체 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전 패턴을 형성한 후, 상기 적층물 상에 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 적층물 상에 상기 절연막을 형성하는 단계; 및
    상기 도전 패턴의 표면이 노출될 때까지 상기 절연막을 평탄화하는 단계를 포함하는
    반도체 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    불순물을 도핑하여 상기 도전 패턴 내에 정션을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  14. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물 상의 절연막;
    상기 절연막의 일부 및 상기 적층물을 관통하는 절연 패턴, 상기 절연 패턴의 측벽을 감싸는 채널 패턴, 상기 채널 패턴의 측벽을 감싸는 메모리 패턴을 포함하는 필라들;
    상기 필라들과 각각 접하고 상기 절연막 내에 형성된 도전 패턴들; 및
    상기 도전 패턴들 각각을 감싸는 산화 패턴들
    을 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 도전막들 중 최상부 도전막의 상부면과 상기 도전 패턴들의 하부면들 간의 높이가 균일한 값을 갖는
    반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    하나의 필라에 포함된 상기 절연 패턴, 상기 채널 패턴 및 상기 메모리 패턴은 동일한 높이를 갖는
    반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상호 접하는 도전 패턴과 필라는 동일한 폭을 갖는
    반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상호 접하는 도전 패턴과 채널 패턴은 동일한 폭을 갖는
    반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 필라들은 동일한 높이를 갖는
    반도체 장치.
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