KR102396119B1 - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리를 포함하는 전자 장치의 제조 방법은, 가변 저항 패턴을 포함하는 적층 구조들을 형성하는 단계; 상기 적층 구조들의 측벽을 덮는 캡핑막들을 형성하는 단계; 상기 적층 구조들의 사이에 갭필막을 형성하는 단계; 및 상기 캡핑막에 포함된 불순물을 제거하고 상기 갭필막을 치밀화하도록, 상기 캡핑막 및 상기 갭필막에 동시에 자외선을 조사하는 단계를 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행디고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 가변 저항 패턴을 포함하는 적층 구조들을 형성하는 단계; 상기 적층 구조들의 측벽을 덮는 캡핑막들을 형성하는 단계; 상기 적층 구조들의 사이에 갭필막을 형성하는 단계; 및 상기 캡핑막에 포함된 불순물을 제거하고 상기 갭필막을 치밀화하도록, 상기 캡핑막 및 상기 갭필막에 동시에 자외선을 조사하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 가변 저항 패턴을 포함하는 적층 구조들을 형성하는 단계; 상기 적층 구조들의 측벽을 덮는 캡핑막들을 형성하는 단계; 상기 적층 구조들의 사이에 갭필막을 형성하는 단계; 및 상기 캡핑막에 포함된 불순물을 제거하고 상기 갭필막을 치밀화하도록, 상기 캡핑막 및 상기 갭필막을 동시에 플라즈마 처리하는 단계를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 적층 구조들; 상기 적층 구조들의 측벽 일부를 덮는 제1 캡핑막들; 상기 제1 캡핑막들에 의해 노출된 상기 적층 구조들의 측벽 일부 및 상기 제1 캡핑막들을 덮는 제2 캡핑막들; 및 상기 적층 구조들의 사이에 채워진 갭필막을 포함하고, 상기 제1 캡핑막들에 포함된 수소 계열 불순물 농도가 상기 제2 캡핑막들에 포함된 수소 계열 불순물 농도에 비해 낮을 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다. 특히, 가변 저항 물질의 특성 열화를 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 어레이 구조를설명하기 위한 도면이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예를 들어, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있으며, 반도체 메모리는 가변 저항 패턴(14D)을 포함하는 적층 구조들(14) 및 캡핑막들(13)을 포함할 수 있다. 또한, 전자 장치는 기판(10), 절연막(11), 제1 신호 라인들(12), 제2 신호 라인들(16), 갭필막(15) 등을 더 포함할 수 있다.
각각의 적층 구조들(14)은 제1 신호 라인들(12)과 제2 신호 라인들(16)의 교차 영역에 위치될 수 있다. 제1 신호 라인들(12)은 기판(10) 상에 위치되며, 일 방향으로 평행하게 확장될 수 있다. 이웃한 제1 신호 라인들(12) 간의 갭 영역에는 절연막들(11)이 채워질 수 있다. 또한, 제2 신호 라인들(16)은 적층 구조들(14) 상에 위치되며, 제1 신호 라인들(12)과 교차되어 확장될 수 있다. 제1 및 제2 신호 라인들(12, 16)은 워드라인 또는 비트라인일 수 있다.
각각의 적층 구조들(14)은 메모리 셀(MC)일 수 있다. 예를 들어, 각각의 적층 구조들(14)은 차례로 적층된 하부 전극(14A), 스위칭 물질 패턴(14B), 중간 전극(14C), 가변 저항 패턴(14D) 및 상부 전극(14E)을 포함한다.
가변 저항 패턴(14D)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 갖는다. 따라서, 가변 저항 패턴(14D)이 저저항 상태를 가지면 데이터 '1'이 저장될 수 있고, 가변 저항 패턴(14D)이 고저항 상태를 가지면 데이터 '0'이 저장될 수 있다.
여기서, 가변 저항 패턴(14D)은 상변화층, 저항 변화층 또는 자기 터널 접합(magnetic tunnel Juntion)층일 수 있다. 일 예로, 가변 저항 패턴(14D)은 상변화층으로서 칼코게나이드계 물질을 포함할 수 있다. 칼코게나이드계 물질은 Ge-Sb-Te(GST)일 수 있으며, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등일 수 있다. 다른 예로, 가변 저항 패턴(14D)은 저항 변화층으로서 전이 금속 산화물을 포함하거나, 페로브스카이트계 물질과 같은 금속 산화물을 포함할 수 있다. 또 다른 예로, 가변 저항 패턴(14D)은 자기 터널 접합층으로서, 단일 자기 터널 접합층 또는 이중 자기 터널 접합층일 수 있다. 또한, 가변 저항 패턴(14D)은 단일막 구조를 갖거나 다층막 구조를 가질 수 있다.
스위칭 물질 패턴(14B)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 선택 소자일 수 있다. 따라서, 스위칭 물질 패턴(14B)은 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 갖도록 구현될 수 있다. 일 예로, 스위칭 물질 패턴(14B)은 Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같은 칼코게나이드 계열의 물질일 수 있고, OTS(Ovonic Threshold Switching) 소자일 수 있다. 다른 예로, 스위칭 물질 패턴(14B)은 NbO2, TiO2 등일 수 있고, MIT(Metal Insulator Transition) 소자일 수 있다. 또 다른 예로, 스위칭 물질 패턴(14B)은 ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등일 수 있고, MIEC(Mixed Ion-Electron Conducting) 소자일 수 있다. 또한, 스위칭 물질 패턴(14B)은 단일막 구조를 갖거나 다층막 구조를 가질 수 있다.
하부 전극(14A)은 제1 신호 라인(12)과 전기적으로 연결되며, 제1 신호 라인(12)으로부터 공급되는 전류 또는 전압을 전달하는 통로로서 기능할 수 있다. 중간 전극(14C)은 스위칭 물질 패턴(14B)과 가변 저항 패턴(14D)의 사이에 개재될 수 있다. 또한, 상부 전극(14E)은 제2 신호 라인(16)과 전기적으로 연결되며, 제2 신호 라인(16)으로부터 공급되는 전류 또는 전압을 전달하는 통로로서 기능할 수 있다. 하부 전극(14A), 중간 전극(140C) 및 상부 전극(14E)은 금속, 금속 질화물, 카본 등을 포함할 수 있으며, 단일막 구조를 갖거나 다층막 구조를 가질 수 있다.
또한, 각각의 적층 구조들(14)은 상부와 하부가 균일한 폭을 갖거나 상이한 폭을 가질 수 있다. 도 1a를 참조하면, 각각의 적층 구조들(14)은 상부와 하부가 균일한 폭을 갖는다. 예를 들어, 하부 전극(14A), 스위칭 물질 패턴(14B), 중간 전극(14C), 가변 저항 패턴(14D) 및 상부 전극(14E)이 균일한 폭을 갖는다. 도 1b를참조하면, 각각의 적층 구조들(14)은 하부로 갈수록 폭이 넓어지는 구조를 갖는다. 예를 들어, 하부 전극(14A)은 중간 전극(14C) 및 스위칭 물질 패턴(14B)에 비해 넓은 폭을 갖고, 중간 전극(14C) 및 스위칭 물질 패턴(14B)은 상부 전극(14E) 및 가변 저항 패턴(14D)에 비해 넓은 폭을 갖는다. 따라서, 적층 구조(14)의 측벽이 계단 형태를 가질 수 있다.
참고로, 적층 구조(14)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 하부 전극(14A), 중간 전극(14C) 및 상부 전극(14E) 중 적어도 하나가 생략될 수 있다. 또는, 적층 구조(14)에 포함된 막들(14A~14E)간의 계면에 메모리 셀(MC)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 층(미도시됨)이 추가될 수 있다.
캡핑막들(13)은 적층 구조들(14)을 보호하기 위한 것으로, 제조 과정에서 저항 가변 패턴(14D), 스위칭 물질 패턴(14B) 등이 노출 및 손상되는 것을 방지하기 위한 것이다. 따라서, 캡핑막들(13)은 적층 구조들(14)의 측벽에 각각 형성될 수 있다. 또한, 캡핑막들(13)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있으며, 예를 들어, 질화막일 수 있다.
각각의 캡핑막들(13)은 단일막 구조를 갖거나 다층막 구조를 가질 수 있다. 도 1a를 참조하면, 각각의 캡핑막들(13)은 단일막 구조를 가지며, 적층 구조들(14)의 측벽을 감싸는 스페이서 형태를 갖는다. 도 1b를 참조하면, 각각의 캡핑막들은 다층막 구조를 갖는다. 예를 들어, 각각의 캡핑막들(13)은 적층 구조(14)상에 적층된 제1 내지 제3 캡핑막들(13A~13C)을 포함할 수 있다.
각각의 캡핑막들(13)은 영역에 따라 균일한 두께를 갖거나 상이한 두께를 가질 수 있다. 도 1a를 참조하면, 각각의 캡핑막들(13)은 적층 구조들(14)의 표면을 따라 형성되며 균일한 두께를 갖는 단일막일 수 있다. 또는, 캡핑막들(13)의 증착 조건을 조절하여, 하부로 갈수록 얇은 두께를 갖도록 캡핑막들(13)을 형성할 수 있다. 도 1b를 참조하면, 각각의 캡핑막들(13)은 적층 구조들(14)의 표면을 따라 형성되며 하부로 갈수록 얇은 두께를 갖는 다층막일 수 있다. 예를 들어, 적층 구조(14)의 상부 측벽은 제1 내지 제3 캡핑막들(13A~13C)에 의해 감싸지고, 적층 구조(14)의 중간 측벽은 제1 및 제2 캡핑막들(13A, 13B)에 의해 감싸지고, 적층 구조(14)의 하부 측벽은 제3 캡핑막(13C)에 의해 감싸질 수 있다.
각각의 캡핑막들(13)이 다층막 구조를 갖는 경우, 하나의 캡핑막(13)에 포함된 다층막들은 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 도 1b를 참조하면, 제1 내지 제3 캡핑막들(13A~13C)이 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 제1 캡핑막(13A)에 비해 제2 캡핑막(13B)이 두꺼운 두께를 갖고(T1<T2), 제2 캡핑막(13B)에 비해 제3 캡핑막(13C)이 두꺼운 두께를 가질 수 있다(T2<T3).
캡핑막들(13)은 자외선 또는 플라즈마를 이용하여 처리된 것일 수 있다. 따라서, 캡핑막들(13)은 불순물을 포함하지 않거나 상대적으로 낮은 농도의 불순물을 포함할 수 있다. 여기서, 불순물은 수소 계열의 화합물일 수 있다. 예를 들어, 불순물은 H2, CH3, CH4, NH3, H2O, HF, CO, HCL 또는 CO2이거나, 이들의 조합일 수 있다. 따라서, 캡핑막들(13)은 탈수소화된 질화막일 수 있다.
각각의 캡핑막들(13)은 두께 방향 또는 적층 방향으로 불순물의 농도가 변화하는 그래디언트 구조를 가질 수 있다. 예를 들어, 적층 구조(14)와 가까워질수록 불순물의 농도가 증가하거나, 불순물의 농도가 낮아지는 구조를 가질 수 있다. 또는, 하부로 갈수록 불순물의 농도가 증가하거나, 불순물의 농도가 낮아지는 구조를 가질 수 있다.
캡핑막들(13)이 다층막 구조를 가질 경우, 각각의 캡핑막들(13)은 자외선 또는 플라즈마를 이용하여 처리된 계면들을 포함할 수 있다. 도 1b를 참조하면, 제1 캡핑막(13A)과 제2 캡핑막(13B)의 계면 및 제2 캡핑막(13B)과 제3 캡핑막(13C)의 계면이 자외선 또는 플라즈마를 이용하여 처리된 것일 수 있다. 또한, 하나의 캡핑막(13)에 포함된 계면들 중 일부 계면들만 자외선 또는 플라즈마를 이용하여 처리된 것일 수도 있다.
또한, 캡핑막들(13)이 다층막 구조를 가질 경우, 적층구조들(14)과 가깝게 위치된 막일수록 불순물의 농도가 낮을 수 있다. 도 1b를 참조하면, 제1 캡핑막(13A)이 제2 캡핑막(13B)에 비해 낮은 불순물 농도를 갖고, 제2 캡핑막(13B)이 제3 캡핑막(13C)에 비해 낮은 불순물 농도를 가질 수 있다.
갭필막(15)은 적층 구조들(14) 간의 갭 영역을 채우기 위한 것으로, 산화막일 수 있다. 또한, 갭필막(15)은 캡핑막들(13)과 함께 자외선 또는 플라즈마를 이용하여 처리된 것일 수 있으며, 이를 통해, 치밀화 및 경화된 것일 수 있다. 따라서, 갭필막(15)은 자외선 또는 플라즈마를 이용하여 처리되지 않은 막에 비해 보이드를 적게 포함하거나, 보이드를 포함하지 않을 수 있다. 또한, 갭필막(15)은 적층 방향을 따라 밀도가 변하는 그래디언트 구조를 가질 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 어레이 구조를설명하기 위한 도면이다. 도 2a는 메모리 셀 어레이에 대한 등가 회로도이고, 도 2b는 단위 메모리 셀을 도시한 사시도이고, 도 2c는 메모리 셀 어레이를 도시한 사시도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있으며, 반도체 메모리는 제1 신호 라인들(SL1) 및 제1 신호 라인들(SL1)과 상이한 레벨에 위치된 제2 신호 라인들(SL2)을 포함할 수 있다.
여기서, 제1 신호 라인들(SL1)은 제1 방향(I-I')으로 평행하게 확장될 수 있고, 제2 신호 라인들(SL2)은 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장될 수 있다. 예를 들어, 제1 신호 라인들(SL1)은 워드라인이고 제2 신호 라인들(SL2)은 비트라인이거나, 제1 신호 라인들(SL1)은 비트라인이고 제2 신호 라인들(SL2)은 워드라인일 수 있다.
메모리 셀(MC)은 제1 신호 라인들(SL1)과 제2 신호 라인들(SL2)의 사이에 각각 배치될 수 있다. 다시 말해, 메모리 셀(MC)은 제1 신호 라인들(SL1)과 제2 신호 라인들(SL2)이 교차되는 지점에 배치될 수 있다. 메모리 셀(MC)은 직렬로 연결된 선택 소자(S)와 메모리 소자(M)를 포함하며, 선택 소자(S)는 제1 신호 라인(SL1)과 전기적으로 연결되고, 메모리 소자(M)는 제2 신호 라인(SL2)과 전기적으로 연결될 수 있다.
메모리 소자(M)는 데이터를 저장하기 위한 것으로 가변 저항 패턴을 포함할 수 있다. 메모리 소자(M)는 상변화층, 저항 변화층, 자기 터널 접합층 등일 수 있다. 선택 소자(S)는 메모리 셀(MC)을 선택하기 위한 것으로 스위칭 물질 패턴을 포함할 수 있다. 선택 소자(S)는 OTS 소자, MIT 소자, MIEC 소자 등일 수 있다.
참고로, 메모리 셀(MC)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 선택 소자(S)가 생략되거나, 선택 소자(S)와 메모리 소자(M)의 위치가 서로 바뀔 수 있다.
이러한 구조에 따르면, 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 선택적으로 활성화시켜 원하는 메모리 셀(MC)을 선택할 수 있고, 제1 신호 라인(SL1)과 제2 신호 라인(SL2)에 소정의 신호를 인가하여 선택된 메모리 셀(MC)에 데이터를 저장할 수 있다. 또한, 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)을 통해 전류 값을 측정함으로써, 선택된 메모리 셀(MC)에 저장된 데이터를 리드할 수 있다.
도 2b를 참조하면, 각각의 메모리 셀들(MC)은 제1 신호 라인(SL1)과 제2 신호 라인(SL2)의 사이에 위치된 적층 구조(14)를 포함한다. 여기서, 적층 구조(14)는 원형, 타원형, 사각형, 다각형 등의 단면을 갖는 필라 구조일 수 있다. 또한, 적층 구조(14)는 차례로 적층된 하부 전극(14A), 스위칭 물질 패턴(14B), 중간 전극(14C), 가변 저항 패턴(14D) 및 상부 전극(14E)을 포함한다. 또한, 앞서 설명한 바와 같이, 적층 구조(14)의 측벽에는 불순물이 제거된 캡핑막이 형성될 수 있으며, 치밀화된 갭필막이 적층 구조(14)를 감싸도록 형성될 수 있다.
도 2c를 참조하면, 제1 신호 라인들(SL1) 및 제2 신호 라인들(SL2A, SL2B)이 다층으로 배열되고, 메모리 셀들(MC)이 3차원으로 배열될 수 있다. 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 신호 라인들(SL2A)의 상부에 제1 방향(I-I')으로 확장된 제1 신호 라인들(SL1)이 위치되고, 제1 신호 라인들(SL1)의 상부에 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 신호 라인들(SL2B)이 위치된다. 이러한 경우, 제2 신호 라인(SL2A), 제1 신호 라인(SL1) 및 제2 신호 라인(SL2B)이 차례로 적층된다.
메모리 셀들(MC)은 제1 신호 라인(SL1)과 제2 신호 라인(SL2A)의 사이에 위치될 뿐만 아니라, 제1 신호 라인(SL1)과 제2 신호 라인(SL2B)의 사이에도 위치될 수 있다. 따라서, 메모리 셀들(MC)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')을 따라 매트릭스 형태로 배열될 뿐만 아니라, 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')과 교차된 제3 방향(Ⅲ-Ⅲ')으로 적층될 수 있다. 여기서, 각각의 메모리 셀들(MC)은, 앞서 설명한 바와 같이, 메모리 소자(M) 및 선택 소자(S)의 측벽에 형성되고 불순물이 제거된 캡핑막을 포함할 수 있으며, 메모리 셀들(MC) 간의 갭 영역에는 치밀화된 갭필막이 채워질 수 있다.
이러한 구조에 따르면, 메모리 셀들(MC)은 수직 방향으로 적층될 수 있으며, 메모리 셀 어레이는 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다. 참고로, 제2 신호 라인(SL2B)의 상부에 제1 및 제2 신호 라인들(SL1, SL2)이 추가로 적층되어 멀티-데크(multi-deck) 구조로 메모리 셀 어레이를 구현하는 것도 가능하다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 신호 라인 등의 하부 구조가 형성된 기판(미도시됨) 상에, 하부 전극막(31), 스위칭 물질막(32), 중간 전극막(33), 가변 저항막(34) 및 상부 전극막(35)을 차례로 형성한다. 또한, 상부 전극막(35) 상에 하드마스크 패턴(미도시됨)을 형성할 수 있다. 하드마스크 패턴은 적층 구조들을 형성하기 위한 식각 공정에서 식각 베리어로서 기능할 수 있다.
여기서, 하부 전극막(31), 중간 전극막(33) 및 상부 전극막(35)은 도전 물질을 포함하며, 금속, 금속 질화물, 카본 또는 이들의 조합 등을 포함할 수 있다. 스위칭 물질막(32)은 Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같은 칼코게나이드 계열의 물질일 수 있다. 또한, 가변 저항막(34)은 상변화층, 저항 변화층 또는 자기 터널 접합층일 수 있다.
도 3b를 참조하면, 상부 전극막(35), 가변 저항막(34), 중간 전극막(33), 스위칭 물질막(32) 및 하부 전극막(31)을 패터닝하여, 상부 전극(35A), 가변 저항 패턴(34A), 중간 전극(33A), 스위칭 물질 패턴(32A) 및 하부 전극(31)을 포함하는 적층 구조들(ST)을 형성한다. 예를 들어, 하드 마스크 패턴(미도시됨)을 식각 베리어로 상부 전극막(35), 가변 저항막(34), 중간 전극막(33), 스위칭 물질막(32) 및 하부 전극막(31)을 식각하여, 적층 구조들(ST)을 형성한다.
이어서, 적층 구조들(ST) 상에 캡핑막(36)을 형성한다. 캡핑막(36)은 적층 구조들(ST)의 표면을 따라 형성된다. 예를 들어, 캡핑막(36)은 적층 구조들(ST)의 상부면 및 측벽을 감싸도록 형성되며, 이웃한 적층 구조들(ST) 사이의 갭 영역 저면에도 캡핑막(36)이 형성될 수 있다.
캡핑막(36)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있으며, 예를 들어, 질화막일 수 있다. 또한, 캡핑막(36)은 불순물을 포함할 수 있으며, 불순물은 수소 계열의 화합물일 수 있다. 예를 들어, 불순물은 H2, CH3, CH4, NH3, H2O, HF, CO, HCL 또는 CO2이거나, 이들의 조합일 수 있다. 따라서, 캡핑막(36)은 불순물을 포함하는 질화막일 수 있다.
도 3c를 참조하면, 이웃한 적층 구조들(ST)의 사이에 갭필막(37)을 형성한다. 갭필막(37)은 이웃한 적층 구조들(ST) 사이의 공간을 채우도록 형성되며, 캡핑막(36) 상에 형성될 수 있다. 예를 들어, 갭필막(37)은 SOD(Spin-OnDielectric) 등의 유동성 산화막일 수 있다.
이어서, 자외선 또는 플라즈마를 이용하여 캡핑막(36) 및 갭필막(37)을 처리함으로써, 캡핑막(36) 및 갭필막(37)의 막질을 개선할 수 있다. 예를 들어, 캡핑막(36) 및 갭필막(37)에 자외선을 조사하여 열처리하거나, 캡핑막(36) 및 갭필막(37)을 플라즈마에 노출시킨다. 이때, 캡핑막(36) 및 갭필막(37)에 자외선을 조사하는 동시에 플라즈마 처리하거나, 자외선을 조사한 후에 플라즈마 처리 공정을 실시하거나, 플라즈마 처리 공정을 실시한 후에 자외선을 조사할 수 있다.
자외선 또는 플라즈마를 이용한 처리 공정에 의해 캡핑막(36)에 포함된 불순물을 외부로 배출시킬 수 있으며, 불순물의 농도를 0.5 오더(order) 이상 감소시킬 수 있다. 따라서, 불순물이 제거된, 예를 들어, 탈수소화된 캡핑막(36)을 형성할 수 있으며, 캡핑막(36) 내의 불순물로 인해 가변 저항 패턴(34A), 스위칭 물질 패턴(32A) 등이 손상되는 것을 방지할 수 있다.
또한, 자외선 또는 플라즈마를 이용한 처리 공정에 의해, 갭필막(37)의 크로스-링킹(cross-linking)을 유발하고 막을 치밀화시킬 수 있다. 따라서, 내부에 에어 갭을 포함하지 않는 치밀한 막질의 갭필막(37)을 형성할 수 있다. 이 밖에도, 가변 저항 패턴(34A) 내에 불순물이 포함된 경우, 가변 저항 패턴(34A) 내에 포함된 불순물 또한 배출될 수 있다. 예를 들어, 가변 저항 패턴(34A) 내에 포함된 수소 계열의 불순물이 배출될 수 있다.
또한, 자외선을 조사하는 조건, 플라즈마 처리 조건 등을 조절하여, 캡핑막(36) 및 갭필막(37)이 그래디언트 구조를 갖도록 할 수 있다. 예를 들어, 자외선 조사 시에 온도 또는 파장을 스플릿할 수 있는데, 자외선의 파장을 장 파장에서 단 파장으로 조절하거나, 단 파장에서 장 파장으로 조절하거나, 소정 범위 내에서 파장을 변화시키면서 자외선을 조사한다. 이러한 경우, 캡핑막(36)은 두께 방향으로 불순물의 농도가 변하는 그래디언트 구조를 가질 수 있다. 예를 들어, 적층 구조(ST)에 가까울수록 불순물의 농도가 높고 갭필막(37)에 가까울수록 불순물의 농도가 감소할 수 있다. 또한, 갭필막(37)은 깊이 방향(또는 적층 방향)으로 밀도가 변하는 그래디언트 구조를 가질 수 있다. 예를 들어, 하부로 갈수록 밀도가 낮고 상부로 갈수록 밀도가 증가할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 적층 구조들(ST) 상에 신호 라인을 형성하기 위한 추가 공정을 실시할 수 있다. 먼저, 적층 구조들(ST)의 상부면이 노출될 때까지, 갭필막(37) 및 캡핑막(36)에 대해 평탄화 공정, 예를 들어, CMP(Chemical Mechanical Polishing) 공정을 수행한다. 이어서, 적층 구조들(ST) 상에 일 방향으로 확장된 신호 라인들을 형성한다. 이러한 경우, 적층 구조들(ST)의 하부에 위치된 신호 라인들과 적층 구조들(ST)의 상부에 위치된 신호 라인들은 상호 교차되어 확장되고, 신호 라인들의 교차 영역에 적층 구조들(ST)이 위치될 수있다.
전술한 바와 같은 공정에 따르면, 자외선 또는 플라즈마를 이용하여 캡핑막(36) 및 갭필막(37)을 처리함으로써, 캡핑막(36)과 갭필막(37)의 막질을 용이하게 개선할 수 있다. 또한, 캡핑막(36) 및 갭필막(37)을 모두 형성한 후에 자외선, 플라즈마 등을 이용한 처리 공정을 실시하므로, 캡핑막(36)과 갭필막(37)의 막질을 한번에 개선할 수 있다. 즉, 캡핑막(36)의 불순물을 배출함과 동시에 갭필막(37)을 경화시킬 수 있다.
뿐만 아니라, 자외선 또는 플라즈마를 이용하므로, 상대적으로 낮은 온도에서 공정을 실시할 수 있다. 따라서, 칼코게나이드 계열의 물질과 같이 고온에 취약한 물질이 적층 구조들(14)에 포함된 경우에도, 가변 저항 패턴(34A), 스위칭 물질 패턴(32A) 등의 물성이 변경되지 않는 온도 범위 내에서 제조 공정을 실시할 수 있다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 신호 라인 등의 하부 구조가 형성된 기판(미도시됨) 상에, 가변 저항막(44)을 포함하는 적층물을 형성한다. 예를 들어, 하부 전극막(41), 스위칭 물질막(42), 중간 전극막(43), 가변 저항막(44) 및 상부 전극막(45)이 차례로 적층된 적층물을 형성한다. 여기서, 적층물은 상부 전극막(45) 상에 형성된 하드마스크 패턴을 더 포함할 수 있다.
도 4b를 참조하면, 적층물을 일부 식각하여 제1 패턴들(P1)을 형성한다. 예를 들어, 상부 전극막(45) 및 가변 저항막(44)을 식각하여, 상부 전극(45A) 및 가변 저항 패턴(44A)을 포함하는 제1 패턴들(P1)을 형성한다. 이어서, 제1 패턴들(P1) 상에 제1 캡핑막(46)을 형성한다. 제1 캡핑막(46)은 제1 패턴들(P1)의 표면을 따라 형성된다. 예를 들어, 제1 캡핑막(46)은 제1 패턴들(P1)의 상부면 및 측벽을 감싸도록 형성되며, 이웃한 제1 패턴들(P1) 사이의 갭 영역 저면에도 제1 캡핑막(46)이 형성될 수 있다.
이어서, 제1 캡핑막(46)에 자외선을 조사하거나, 제1 캡핑막(46)을 플라즈마 처리한다. 이를 통해, 제1 캡핑막(46) 내의 불순물이 배출될 수 있다. 이때, 가변 저항 패턴(44A) 내에 포함된 불순물 또한 배출될 수 있다.
도 4c를 참조하면, 제1 캡핑막(46)이 형성된 적층물을 일부 식각하여 제2 패턴들(P2)을 형성한다. 예를 들어, 중간 전극막(43) 및 스위칭 물질막(42)을 식각하여, 중간 전극(43A) 및 스위칭 물질 패턴(42A)을 포함하는 제2 패턴들(P2)을 형성한다. 이때, 별도의 마스크 패턴없이 전면 식각 공정으로 적층물을 일부 식각할 수 있다. 이러한 경우, 제1 패턴들(P1) 간의 갭 영역 저면에 형성된 제1 캡핑막(46)이 식각되고, 제1 패턴들(P1)의 측벽 상에 또는 측벽과 상부면 상에 제1 캡핑 패턴들(46A)이 형성될 수 있다. 또한, 제2 패턴들(P2)은 제1 패턴들(P1)에 비해 넓은 폭을 가질 수 있다.
이어서, 제1 캡핑 패턴들(46A) 및 제2 패턴들(P2) 상에 제2 캡핑막(47)을 형성한다. 제2 캡핑막(47)은 제1 캡핑 패턴들(46A) 및 제2 패턴들(P2)의 표면을 따라 형성된다. 예를 들어, 제2 캡핑막(47)은 제2 패턴들(P2)의 측벽 및 제1 캡핑 패턴을 감싸도록 형성되며, 이웃한 제2 패턴들(P2) 사이의 갭 영역 저면에도 제2 캡핑막(47)이 형성될 수 있다.
이어서, 제2 캡핑막(47)에 자외선을 조사하거나, 제2 캡핑막(47)을 플라즈마 처리한다. 이를 통해, 제2 캡핑막(47) 내의 불순물이 배출될 수 있다. 또한, 제1 캡핑 패턴들(46A) 내의 불순물이 한번 더 배출될 수 있다.
도 4d를 참조하면, 제2 캡핑막(47)이 형성된 적층물을 일부 식각하여 제3 패턴들(P3)을 형성한다. 예를 들어, 하부 전극막(41)을 식각하여, 하부 전극(41A)을 포함하는 제3 패턴들(P3)을 형성한다. 이때, 별도의 마스크 패턴없이 전면 식각 공정으로 적층물을 일부 식각할 수 있다. 이러한 경우, 제2 패턴들(P2) 간의 갭 영역 저면에 형성된 제2 캡핑막(47)이 식각되고, 제2 패턴들(P2)의 측벽 및 제1 캡핑 패턴들(46A) 상에 제2 캡핑 패턴들(47A)이 형성될 수 있다. 또한, 제3 패턴들(P3)은 제2 패턴들(P2)에 비해 넓은 폭을 가질 수 있다. 이로써, 제1 내지 제3 패턴들(P1~P3)을 포함하고, 하부로 갈수록 폭이 증가되는 적층 구조들이 형성된다.
이어서, 제2 캡핑 패턴들(47A) 및 제3 패턴들(P3) 상에 제3 캡핑막(48)을 형성한다. 제3 캡핑막(48)은 제2 캡핑 패턴들(47A) 및 제3 패턴들(P3)의 표면을 따라 형성된다. 예를 들어, 제3 캡핑막(48)은 제3 패턴들(P3)의 측벽 및 제2 캡핑 패턴들(47A)을 감싸도록 형성되며, 이웃한 제3 패턴들(P3) 사이의 갭 영역 저면에도 제3 캡핑막(48)이 형성될 수 있다.
이어서, 제3 캡핑막(48)에 자외선을 조사하거나, 제3 캡핑막(48)을 플라즈마 처리한다. 이를 통해, 제3 캡핑막(48) 내의 불순물이 배출될 수 있다. 또한, 제1 및 제2 캡핑 패턴들(46A, 47A) 내의 불순물이 한번 더 배출될 수 있다.
이로써, 다층막 구조를 갖는 캡핑 구조(C)가 형성되며, 캡핑 구조(C)는 자외선 또는 플라즈마를 이용하여 처리된 적어도 하나의 계면을 포함한다. 예를 들어, 캡핑 구조(C)는 제1 캡핑 패턴들(46A)과 제2 캡핑 패턴들(47A)의 제1 계면(I1) 및 제2 캡핑 패턴들(47A)과 제3 캡핑막(38)의 제2 계면(I2)을 포함하고, 제1 및 제2 계면들(I1, I2) 중 적어도 하나는 자외선 또는 플라즈마를 이용하여 처리된 것일 수 있다.
또한, 캡핑 구조(C)를 형성하는 과정에서, 자외선 또는 플라즈마를 이용한 처리 공정을 복수회 실시하므로, 먼저 형성된 캡핑막일수록 불순물이 더 많이 배출될 수 있다. 이러한 경우, 제1 캡핑 패턴들(46A)은 제2 캡핑 패턴들(47A)에 비해 불순물의 농도가 낮고, 제2 캡핑 패턴들(47A)은 제3 캡핑막(48)에 비해 불순물의 농도가 낮을 수 있다. 따라서, 캡핑 구조(C)는 두께 방향으로 농도 구배를 가지며, 적층 구조에 가까울수록 불순물의 농도가 낮은 그래디언트 구조를 가질 수 있다.
이어서, 이웃한 적층 구조들의 사이에 갭필막(49)을 형성한다. 갭필막(49)은 이웃한 적층 구조들(ST) 사이의 공간을 채우도록 형성되며, 제3 캡핑막(48) 상에 형성될 수 있다. 예를 들어, 갭필막(49)은 유동성 산화막일 수 있다.
이어서, 캡핑 구조(C) 및 갭필막(49)에 자외선을 조사하거나, 캡핑 구조(C) 및 갭필막(49)을 플라즈마 처리한다. 또는, 캡핑 구조(C) 및 갭필막(49)에 자외선을 조사하는 동시에 플라즈마 처리하거나, 자외선 조사 공정과 플라즈마 처리 공정을 순차적으로 실시할 수 있다. 이를 통해, 캡핑 구조(C)에 포함된 불순물을 배출시키면서 동시에 갭필막(49)을 치밀화할 수 있다.
참고로, 본 실시예에서는 캡핑막을 형성할 때마다 자외선 또는 플라즈마를 이용하여 캡핑막을 처리하는 경우에 대해 설명하였으나, 일부 캡핑막에 대해서만 표면 처리를 실시하는 것도 가능하다. 예를 들어, 제3 캡핑막(48)에 대한 표면 처리는 생략하고, 제3 캡핑막(48)과 갭필막(49)에 대해 동시에 자외선을 조사하거나 플라즈마 처리하는 것도 가능하다.
전술한 바와 같은 제조 방법에 따르면, 다층막 구조의 캡핑 구조(C)를 용이하게 형성할 수 있다. 뿐만 아니라, 캡핑 구조(C)가 자외선 열처리 또는 플라즈마 처리된 계면을 포함하므로, 캡핑 구조(C) 내의 불순물을 용이하게 배출하고 막질을개선할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 4e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 적층 구조들; 상기 적층 구조들의 측벽 일부를 덮는 제1 캡핑막들; 상기 제1 캡핑막들에 의해 노출된 상기 적층 구조들의 측벽 일부 및 상기 제1 캡핑막들을 덮는 제2 캡핑막들; 및 상기 적층 구조들의 사이에 채워진 갭필막을 포함하도록 구성될 수 있고, 상기 제1 캡핑막들에 포함된 수소 계열 불순물 농도가 상기 제2 캡핑막들에 포함된 수소 계열 불순물 농도에 비해 낮을 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 4e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 적층 구조들; 상기 적층 구조들의 측벽 일부를 덮는 제1 캡핑막들; 상기 제1 캡핑막들에 의해 노출된 상기 적층 구조들의 측벽 일부 및 상기 제1 캡핑막들을 덮는 제2 캡핑막들; 및 상기 적층 구조들의 사이에 채워진 갭필막을 포함하도록 구성될 수 있고, 상기 제1 캡핑막들에 포함된 수소 계열 불순물 농도가 상기 제2 캡핑막들에 포함된 수소 계열 불순물 농도에 비해 낮을 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 4e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 적층 구조들; 상기 적층 구조들의 측벽 일부를 덮는 제1 캡핑막들; 상기 제1 캡핑막들에 의해 노출된 상기 적층 구조들의 측벽 일부 및 상기 제1 캡핑막들을 덮는 제2 캡핑막들; 및 상기 적층 구조들의 사이에 채워진 갭필막을 포함하도록 구성될 수 있고, 상기 제1 캡핑막들에 포함된 수소 계열 불순물 농도가 상기 제2 캡핑막들에 포함된 수소 계열 불순물 농도에 비해 낮을 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 6을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 4e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 4e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 적층 구조들; 상기 적층 구조들의 측벽 일부를 덮는 제1 캡핑막들; 상기 제1 캡핑막들에 의해 노출된 상기 적층 구조들의 측벽 일부 및 상기 제1 캡핑막들을 덮는 제2 캡핑막들; 및 상기 적층 구조들의 사이에 채워진 갭필막을 포함하도록 구성될 수 있고, 상기 제1 캡핑막들에 포함된 수소 계열 불순물 농도가 상기 제2 캡핑막들에 포함된 수소 계열 불순물 농도에 비해 낮을 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술 사상 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음을 이해할 수 있을 것이다.
10: 기판 11: 절연막
12: 제1 신호 라인 13: 캡핑막
14: 적층 구조 14A: 하부 전극
14B: 스위칭 물질 패턴 14C: 중간 전극
14D: 가변 저항 패턴 14E: 상부 전극
15: 갭필막 16: 제2 신호 라인

Claims (26)

  1. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    가변 저항 패턴을 포함하는 적층 구조들을 형성하는 단계;
    상기 적층 구조들의 측벽을 덮는 캡핑막들을 형성하는 단계;
    상기 적층 구조들의 사이에 갭필막을 형성하는 단계; 및
    상기 캡핑막에 포함된 불순물을 제거하고 상기 갭필막을 치밀화하도록, 상기 캡핑막 및 상기 갭필막에 동시에 자외선을 조사하는 단계를 포함하고,
    상기 불순물은 수소 계열의 화합물을 포함하는 전자 장치의 제조 방법.
  2. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    가변 저항 패턴을 포함하는 적층 구조들을 형성하는 단계;
    상기 적층 구조들의 측벽을 덮는 캡핑막들을 형성하는 단계;
    상기 적층 구조들의 사이에 갭필막을 형성하는 단계; 및
    상기 캡핑막에 포함된 불순물을 제거하고 상기 갭필막을 치밀화하도록, 상기 캡핑막 및 상기 갭필막에 동시에 자외선을 조사하는 단계를 포함하고,
    상기 적층 구조들을 형성하는 단계는,
    가변 저항층을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 일부 식각하여 제1 패턴을 형성하는 단계;
    상기 제1 패턴 상에 제1 캡핑막을 형성하는 단계;
    상기 제1 캡핑막이 형성된 상기 적층물을 일부 식각하여 제2 패턴을 형성하는 단계; 및
    상기 제2 패턴의 측벽 및 상기 제1 캡핑막을 덮는 제2 캡핑막을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 캡핑막을 형성한 후, 상기 제1 캡핑막에 자외선을 조사하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2 캡핑막을 형성한 후, 상기 제2 캡핑막에 자외선을 조사하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2 캡핑막이 형성된 상기 적층물을 일부 식각하여 제3 패턴을 형성하는 단계; 및
    상기 제3 패턴의 측벽 및 상기 제2 캡핑막을 덮는 제3 캡핑막을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제3 캡핑막을 형성한 후, 상기 제3 캡핑막에 자외선을 조사하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  7. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    가변 저항 패턴을 포함하는 적층 구조들을 형성하는 단계;
    상기 적층 구조들의 측벽을 덮는 캡핑막들을 형성하는 단계;
    상기 적층 구조들의 사이에 갭필막을 형성하는 단계; 및
    상기 캡핑막에 포함된 불순물을 제거하고 상기 갭필막을 치밀화하도록, 상기 캡핑막 및 상기 갭필막에 동시에 자외선을 조사하는 단계를 포함하고,
    상기 적층 구조들을 형성하는 단계는,
    하부 전극막 상에 스위칭 물질막, 중간 전극막, 가변 저항막 및 상부 전극막을 차례로 형성하는 단계;
    상기 상부 전극막 및 상기 가변 저항막을 식각하여, 상부 전극 및 가변 저항 패턴을 형성하는 단계;
    상기 상부 전극 및 상기 가변 저항 패턴의 측벽에 제1 캡핑막을 형성하는 단계;
    상기 중간 전극막 및 상기 스위칭 물질막을 식각하여, 중간 전극 및 스위칭 물질 패턴을 형성하는 단계;
    상기 중간 전극 및 상기 스위칭 물질 패턴의 측벽 및 상기 제1 캡핑막을 덮는 제2 캡핑막을 형성하는 단계;
    상기 하부 전극막을 식각하여, 하부 전극을 형성하는 단계; 및
    상기 하부 전극의 측벽 및 상기 제2 캡핑막을 덮는 제3 캡핑막을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 캡핑막을 형성한 후, 상기 제1 캡핑막에 자외선을 조사하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2 캡핑막을 형성한 후, 상기 제2 캡핑막에 자외선을 조사하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제3 캡핑막을 형성한 후, 상기 제3 캡핑막에 자외선을 조사하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 캡핑막은 질화막인
    전자 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항 및 제7항 중 어느 한 항에 있어서,
    상기 불순물은 수소 계열의 화합물인
    전자 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 불순물은 H2, CH3, CH4, NH3, H2O, HF, CO, HCL 또는 CO2이거나, 이들의 조합인
    전자 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 자외선을 조사하는 단계는,
    온도 또는 파장을 스플릿하여, 상기 캡핑막이 두께 방향으로 불순물 농도가 변하는 그래디언트 구조를 갖도록 하는
    전자 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 자외선을 조사하는 단계는,
    온도 또는 파장을 스플릿하여, 상기 갭필막이 깊이 방향으로 밀도가 변하는 그래디언트 구조를 갖도록 하는
    전자 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    캡핑막 및 상기 갭필막에 자외선을 조사하면서 동시에 플라즈마에 노출시키는
    전자 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 자외선을 조사하는 단계 이전에 또는 이후에, 캡핑막 및 상기 갭필막을 플라즈마에 노출시키는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 가변 저항 패턴은 상변화 물질을 포함하는
    전자 장치의 제조 방법.
  19. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    가변 저항 패턴을 포함하는 적층 구조들을 형성하는 단계;
    상기 적층 구조들의 측벽을 덮는 캡핑막들을 형성하는 단계;
    상기 적층 구조들의 사이에 갭필막을 형성하는 단계; 및
    상기 캡핑막에 포함된 불순물을 제거하고 상기 갭필막을 치밀화하도록, 상기 캡핑막 및 상기 갭필막을 동시에 플라즈마 처리하는 단계를 포함하고,
    상기 불순물은 수소 계열의 화합물을 포함하는 전자 장치의 제조 방법.
  20. 삭제
  21. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    적층 구조들;
    상기 적층 구조들의 측벽 일부를 덮는 제1 캡핑막들;
    상기 제1 캡핑막들에 의해 노출된 상기 적층 구조들의 측벽 일부 및 상기 제1 캡핑막들을 덮는 제2 캡핑막들; 및
    상기 적층 구조들의 사이에 채워진 갭필막
    을 포함하고,
    상기 제1 캡핑막들에 포함된 수소 계열 불순물 농도가 상기 제2 캡핑막들에 포함된 수소 계열 불순물 농도에 비해 낮은
    전자 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 캡핑막들에 의해 노출된 상기 적층 구조들의 측벽 일부 및 상기 제2 캡핑막들을 덮는 제3 캡핑막들을 더 포함하고,
    상기 제2 캡핑막들에 포함된 수소 계열 불순물 농도가 상기 제3 캡핑막들에 포함된 수소 계열 불순물 농도에 비해 낮은
    전자 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    각각의 상기 적층 구조들은 차례로 적층된 하부 전극, 스위칭 물질 패턴, 중간 전극, 가변 저항 패턴 및 상부 전극을 포함하고, 상기 제1 캡핑막들은 상기 상부 전극 및 상기 가변 저항 물질의 측벽을 덮고, 상기 제2 캡핑막들은 상기 제1 캡핑막들, 상기 중간 전극 및 상기 스위칭 물질의 측벽을 덮고, 상기 제3 캡핑막들은 상기 제2 캡핑막들 및 상기 하부 전극의 측벽을 덮는
    전자 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제2 캡핑막들과 상기 제3 캡핑막들의 계면은 자외선이 조사되거나 플라즈마 처리된
    전자 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제3 캡핑막들과 상기 갭필막의 계면은 자외선이 조사되거나 플라즈마 처리된
    전자 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 캡핑막들과 상기 제2 캡핑막들의 계면은 자외선이 조사되거나 플라즈마 처리된
    전자 장치.
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