KR20090016984A - 트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법 - Google Patents

트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법 Download PDF

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Abstract

트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 반도체기판에 제공되어 제1 활성영역을 한정하는 제1 트렌치 영역을 포함한다. 상기 제1 트렌치 영역 내에 제1 버퍼 패턴이 제공된다. 상기 제1 버퍼 패턴 상에 제공되고 상기 제1 버퍼 패턴과 더불어 상기 제1 트렌치 영역을 채우며 상기 제1 버퍼 패턴에 의해 치밀화된 제1 갭필 막이 제공된다. 상기 제1 활성영역에 제1 트랜지스터가 제공된다.

Description

트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법{Semiconductor device having a trench isolation region and method of fabricating the same}
본 발명은 반도체소자에 관한 것으로, 특히 트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
고 집적화라는 관점에서, 개별 소자가 인접한 소자의 간섭을 받지 않고 독자적으로 그 주어진 기능을 수행할 수 있도록 개별 소자를 전기적 및 구조적으로 서로 분리시키는 소자 분리 기술은 개별 소자의 축소와 함께 필수적인 기술이다. 즉, 반도체 소자의 집적도를 높이기 위하여 개별 소자의 크기(dimension)를 축소함과 동시에, 소자와 소자 사이에 존재하는 소자 분리 영역의 폭 및 면적을 축소하는 것은 반도체 소자의 고집적화에 필수적이다. 상기 소자 분리 기술은 반도체 소자의 집적도를 결정할 수 있고, 또한 소자의 전기적 성능의 신뢰성 측면에서도 중요하다.
현재, 반도체소자의 제조에 널리 사용되고 있는 트렌치 소자분리 기술은 활성영역을 한정하는 트렌치 영역을 형성한 후, 상기 트렌치 영역 내부에 절연물질을 채움으로써 소자간의 분리절연 구조를 형성하는 기술이다. 일반적으로, 트렌치 소 자분리 기술에 의해 형성되는 트렌치 소자분리 영역은 HDP(high desity plasma) 산화막으로 형성하고 있다. 그런데, 반도체소자의 집적밀도가 높아짐에 따라, 상기 트렌치 영역의 폭이 좁아지고, 결과적으로 상기 트렌치 영역의 종횡비(aspect ratio)가 증가하고 있다. 이로 인해, HDP 산화막으로 상기 트렌치 영역 내부를 빈 공간(void)없이 채우는데 한계가 있다. 이에 대한 대안으로 상기 트렌치 영역의 내부를 빈 공간 없이 채우기 위해 SOG막(spin on glass layer)을 사용하는 방법이 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는 트렌치 소자분리 영역을 갖는 반도체소자들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 트렌치 소자분리 영역을 갖는 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 실시예들은 트렌치 소자분리 영역을 갖는 반도체소자를 제공한다. 이 반도체소자는 반도체기판에 제공되어 제1 활성영역을 한정하는 제1 트렌치 영역을 포함한다. 상기 제1 트렌치 영역 내에 제1 버퍼 패턴이 제공된다. 상기 제1 버퍼 패턴 상에 제공되고 상기 제1 버퍼 패턴과 더불어 상기 제1 트렌치 영역을 채우며 상기 제1 버퍼 패턴에 의해 치밀화된 제1 갭필 막이 제공된다. 상기 제1 활성영역에 제1 트랜지스터가 제공된다.
본 발명의 몇몇 실시예에서, 상기 제1 버퍼 패턴은 상기 제1 활성영역에 압축응력을 가할 수 있다.
다른 실시예에서, 상기 제1 버퍼 패턴은 상기 제1 트렌지 영역의 내벽과 상기 제1 갭필 막 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 제1 버퍼 패턴은 상기 제1 트렌치 영역의 측벽과 상기 제1 갭필 막 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 제1 트랜지스터는 피모스 트랜지스터일 수 있다.
또 다른 실시예에서, 상기 트렌치 영역의 내벽을 따라 제공된 절연성 라이너를 더 포함할 수 있다.
또 다른 실시예에서, 상기 반도체기판에 제공되어 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역; 상기 제2 트렌치 영역 내에 제공되며 상기 제1 버퍼 패턴보다 얇은 두께를 갖는 제2 버퍼 패턴; 상기 제2 버퍼 패턴 상에 제공되고 상기 제2 버퍼 패턴과 더불어 상기 제2 트렌치 영역을 채우며 상기 제2 버퍼 패턴에 의해 치밀화된 제2 갭필 막; 및 상기 제2 활성영역에 제공된 제2 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 실시예는 갭필 막 및 갭필 막을 치밀화시키는 버퍼 막을 구비한 트렌치 소자분리 영역을 갖는 반도체소자를 제공한다. 이 반도체소자는 반도체기판에 제공되어 제1 활성영역을 한정하는 제1 트렌치 영역을 포함한다. 상기 제1 트렌치 영역 내에 제1 버퍼 패턴이 제공된다. 상기 제1 트렌치 영역의 내벽과 상기 제1 버퍼 패턴 사이에 개재되고 상기 제1 버퍼 패턴에 의해 치밀화되며 상기 제1 버퍼 패턴과 더불어 상기 제1 트렌치 영역을 채우는 제1 갭필 막이 제공된다. 상기 제1 활성영역에 제1 트랜지스터가 제공된다.
본 발명의 몇몇 실시예에서, 상기 제1 버퍼 패턴은 상기 제1 활성영역에 압축응력을 가할 수 있다.
또 다른 실시예에서, 상기 제1 갭필 막은 상기 제1 버퍼 패턴의 측벽 및 바닥면을 둘러쌓일 수 있다.
또 다른 실시예에서, 상기 반도체기판에 제공되어 상기 제1 활성영역과 이격 된 제2 활성영역을 한정하는 제2 트렌치 영역; 상기 제2 트렌치 영역 내의 제2 버퍼 패턴; 상기 제2 트렌치 영역의 내벽과 상기 제2 버퍼 패턴 사이에 개재되고 상기 제2 버퍼 패턴에 의해 치밀화되며 상기 제2 버퍼 패턴과 더불어 상기 제2 트렌치 영역을 채우는 제2 갭필 막; 및 상기 제2 활성영역에 제공된 제2 트랜지스터를 더 포함할 수 있다. 여기서, 상기 제1 버퍼 패턴에 의해 치밀화된 상기 제1 갭필 막은 상기 제2 버퍼 패턴에 의해 치밀화된 상기 제2 갭필 막보다 더 치밀한 막질 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 트렌치 소자분리 영역을 갖는 반도체소자의 제조방법들이 제공된다. 이 방법은 반도체기판에 제1 활성영역을 한정하는 제1 트렌치 영역을 형성하는 것을 포함한다. 상기 제1 트렌치 영역의 내벽 상에 제1 불순물을 함유하는 제1 버퍼막을 형성한다. 상기 제1 버퍼막 상에 상기 제1 트렌치 영역을 채우는 제1 갭필 막을 형성한다. 산소 원소를 포함하는 산화가스 분위기에서 열처리 공정을 진행하여 상기 제1 버퍼막 내의 상기 제1 불순물을 상기 산소 원소와 반응시키어 제1 버퍼 패턴을 형성한다. 이 경우에, 상기 제1 버퍼 패턴은 상기 제1 갭필 막을 치밀화시킨다. 상기 제1 활성 영역에 제1 트랜지스터를 형성한다.
본 발명의 몇몇 실시예에서, 상기 제1 버퍼막을 형성하기 전에, 상기 제1 트렌치 영역의 내벽에 절연성 라이너를 형성하는 것을 더 포함할 수 있다.
다른 실시예에서, 상기 제1 버퍼막을 형성하는 것은 상기 제1 트렌치 영역의 내벽 상에 버퍼막을 형성하고, 경사이온주입법 또는 플라즈마 도핑법을 이용하여 상기 버퍼막에 제1 불순물 원소를 도핑시키는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 버퍼 패턴은 상기 제1 활성 영역에 압축 응력을 가할 수 있다.
또 다른 실시예에서, 상기 제1 트렌치 영역을 형성하는 동안에, 상기 반도체기판에 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역을 형성하고, 상기 제1 버퍼막을 형성하는 동안에, 상기 제2 트렌치 영역의 내벽에 제2 불순물을 함유하는 제2 버퍼막을 형성하되, 상기 제2 버퍼막 내의 상기 제2 불순물 농도는 상기 제1 버퍼막 내의 상기 제1 불순물 농도보다 낮고, 상기 제1 갭필 막을 형성하는 동안에, 상기 제2 버퍼막 상에 상기 제2 트렌치 영역을 채우는 제2 갭필 막을 형성하고, 상기 열처리 공정을 진행하는 동안에, 상기 제2 버퍼막 내의 상기 제2 불순물을 상기 산소 원소와 반응시키어 제2 버퍼 패턴을 형성하되, 상기 제2 버퍼 패턴은 상기 제2 갭필 막을 치밀화시키고, 상기 제1 활성영역에 상기 제1 트랜지스터를 형성하는 동안에, 상기 제2 활성영역에 제2 트랜지스터를 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예는 스페이서 형태의 버퍼 패턴을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 제1 활성영역을 한정하는 제1 트렌치 영역을 형성하는 것을 포함한다. 상기 제1 트렌치 영역의 측벽 상에 제1 불순물을 함유하는 제1 버퍼 스페이서를 형성한다. 상기 제1 버퍼 스페이서 상에 상기 제1 트렌치 영역을 채우는 제1 갭필 막을 형성한다. 산소 원소를 포함하는 산화가 스 분위기에서 열처리 공정을 진행하여 상기 제1 버퍼 스페이서 내의 상기 제1 불순물을 상기 산소 원소와 반응시키어 제1 버퍼 패턴을 형성한다. 이때, 상기 제1 버퍼 패턴은 상기 제1 갭필 막을 치밀화시킨다. 상기 제1 활성 영역에 제1 트랜지스터를 형성한다.
본 발명의 몇몇 실시예에서, 상기 제1 버퍼 스페이서를 형성하기 전에, 상기 제1 트렌치 영역의 내벽에 절연성 라이너를 형성하는 것을 더 포함할 수 있다.
다른 실시예에서, 상기 제1 버퍼 패턴은 상기 제1 활성 영역에 압축 응력을 가할 수 있다.
또 다른 실시예에서, 상기 제1 트렌치 영역을 형성하는 동안에, 상기 반도체기판에 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역을 형성하고, 상기 제1 버퍼 스페이서를 형성하는 동안에, 상기 제2 트렌치 영역의 측벽에 제2 불순물을 함유하는 제2 버퍼 스페이서를 형성하되, 상기 제2 버퍼 스페이서 내의 상기 제2 불순물 농도는 상기 제1 버퍼 스페이서 내의 상기 제1 불순물 농도보다 낮고, 상기 제1 갭필 막을 형성하는 동안에, 상기 제2 버퍼 스페이서 상에 상기 제2 트렌치 영역을 채우는 제2 갭필 막을 형성하고, 상기 열처리 공정 동안에, 상기 제2 버퍼 스페이서 내의 상기 제2 불순물을 상기 산소 원소와 반응시키어 제2 버퍼 패턴을 형성하되, 상기 제2 버퍼 패턴은 상기 제2 갭필 막을 치밀화시키고, 상기 제1 트랜지스터를 형성하는 동안에, 상기 제2 활성 영역에 제2 트랜지스터를 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예는 치밀화된 갭필막을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 제1 활성영역을 한정하는 제1 트렌치 영역을 형성하는 것을 포함한다. 상기 제1 트렌치 영역 내에 제1 갭필 막을 형성한다. 상기 제1 갭필 막에 제1 불순물을 도핑하여 제1 버퍼 영역을 형성한다. 산소 원소를 포함하는 산화가스 분위기에서 열처리 공정을 진행하여 상기 제1 버퍼 영역 내의 제1 불순물을 상기 산소 원소와 반응시키어 제1 버퍼 패턴을 형성한다. 이 경우에, 상기 제1 버퍼 패턴은 상기 제1 갭필 막을 치밀화시킨다. 상기 제1 활성 영역에 제1 트랜지스터를 형성한다.
본 발명의 몇몇 실시예에서, 상기 제1 갭필 막은 상부면으로부터 아래 방향으로 함몰된 영역을 갖도록 형성하고, 상기 함몰된 영역은 상기 열처리 공정 동안에 상기 제1 버퍼 패턴에 의해 채워질 수 있다.
다른 실시예에서, 상기 제1 버퍼 영역을 형성하는 것은 적어도 상기 함몰된 영역의 측벽에 인접한 상기 제1 갭필 막 내에 제1 불순물 원소를 도핑시키어 형성하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 버퍼 패턴은 상기 제1 활성 영역에 압축 응력을 가할 수 있다.
또 다른 실시예에서, 상기 제1 트렌치 영역을 형성하는 동안에, 상기 반도체기판에 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역을 형성하고, 상기 제1 갭필 막을 형성하는 동안에, 상기 제2 트렌치 영역 내에 제2 갭필 막을 형성하고, 상기 제1 버퍼 영역을 형성하는 동안에, 상기 제2 갭필 막에 제2 불순물을 도핑하여 제2 버퍼 영역을 형성하되, 상기 제2 버퍼 영역 내의 상기 제2 불순물 농도는 상기 제1 버퍼 영역 내의 상기 제1 불순물 농도보다 낮고, 상기 열처리 공정 동안에, 상기 제2 버퍼 영역 내의 상기 제2 불순물과 상기 산소 원소와 반응시키어 제2 버퍼 패턴을 형성하되, 상기 제2 버퍼 패턴은 상기 제2 갭필 막을 치밀화시키고, 상기 제1 트랜지스터를 형성하는 동안에, 상기 제2 활성 영역에 제2 트랜지스터를 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 갭필 막 및 버퍼 패턴을 구비한 트렌치 소자분리 영역을 갖는 반도체소자를 제공한다. 상기 버퍼 패턴은 상기 갭필 막을 치밀화시킬 수 있다. 더 나아가, 상기 버퍼 패턴은 상기 활성영역에 압축 응력을 제공할 수 있다. 또한, 상기 압축 응력이 작용하는 상기 활성영역에 피모스 트랜지스터를 제공할 수 있다. 이러한 피모스 트랜지스터는 캐리어 이동도(carrier mobility) 특성이 향상될 수 있다. 결과적으로, 트렌치 소자분리 영역의 내식각성을 향상시킬 수 있을 뿐만 아니라, 반도체소자의 전기적 특성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 3a 내지 도 3c는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 1a 내지 도 1f 및 도 2a 내지 도 2d에 있어서, 참조부호 "A"는 제1 회로 영역을 나타내고, 참조부호 "B"는 제2 회로 영역을 나타낸다. 그리고, 도 3a 내지 도 3d에 있어서, 참조부호 "C"는 제3 회로 영역을 나타내고, 참조부호 "D"는 제4 회로 영역을 나타낸다.
우선, 도 1f를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 구조를 설명하기로 한다.
도 1f를 참조하면, 제1 회로 영역(A) 및 제2 회로 영역(B)을 갖는 기판(100)이 제공된다. 상기 기판(100)은 실리콘 웨이퍼와 같은 반도체기판일 수 있다. 상기 제1 회로 영역(A)의 상기 기판(100)에 제1 활성영역(110a)을 한정하는 제1 트렌치 영역(109a)이 제공될 수 있다. 또한, 상기 제2 회로 영역(B)의 상기 기판(100)에 제2 활성영역(110b)을 한정하는 제2 트렌치 영역(109b)이 제공될 수 있다. 상기 제1 및 제2 트렌치 영역들(109a, 109b)의 각각은 상부 영역과 하부 영역이 실질적으 로 동일한 폭을 갖는 직사각형 모양일 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 트렌치 영역들(109a, 109b)의 각각은 상부 영역이 하부 영역보다 넓은 폭을 갖는 역 사다리꼴 모양, 또는 상부 영역이 하부 영역보다 좁은 사다리꼴 모양 등 다양한 형태일 수 있다.
상기 제1 및 제2 트렌치 영역들(109a, 109b)의 내벽들에 절연성 라이너(115)가 제공될 수 있다. 상기 절연성 라이너(115)는 절연특성을 갖는 SiN 막, SiC 막, SiCN 막 또는 SiCO막일 수 있다. 상기 제1 및 제2 트렌치 영역들(109a, 109b)과, 상기 절연성 라이너(115) 사이에 열 산화막(112)이 개재될 수 있다.
상기 제1 트렌치 영역(109a)의 상기 절연성 라이너(115) 상에 제1 버퍼 패턴(119a)이 제공될 수 있다. 상기 제1 버퍼 패턴(119a)은 산화막일 수 있다. 예를 들어, 상기 제1 버퍼 패턴(119a)은 실리콘 원소와 산소 원소를 함유하는 산화막일 수 있다. 더 나아가, 상기 제1 버퍼 패턴(119a)은 실리콘 원소와 산소 원소를 함유함과 아울러 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나의 원소를 함유할 수 있다. 상기 제2 트렌치 영역(109b)의 상기 절연성 라이너(115) 상에 제2 버퍼 패턴(119b)이 제공될 수 있다. 상기 제2 버퍼 패턴(119b)은 산화막일 수 있다. 예를 들어, 상기 제2 버퍼 패턴(119b)은 실리콘 원소와 산소 원소를 함유하는 산화막일 수 있다. 더 나아가, 상기 제2 버퍼 패턴(119b)은 실리콘 원소와 산소 원소를 함유함과 아울러 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나의 원소를 함유할 수 있다. 상기 제1 버퍼 패턴(119a)은 상기 제2 버퍼 패턴(119b)보다 큰 두께를 갖도록 제공될 수 있다.
상기 제1 버퍼 패턴(119a) 상에 상기 제1 트렌치 영역(109a)을 채우며 상기 제1 버퍼 패턴(119a)에 의해 치밀화된 제1 갭필 막(121a)이 제공될 수 있다. 또한, 상기 제2 버퍼 패턴(119b) 상에 상기 제2 트렌치 영역(109b)을 채우며 상기 제2 버퍼 패턴(119b)에 의해 치밀화된 제2 갭필 막(121b)이 제공될 수 있다. 상기 제1 갭필 막(121a)은 상기 제2 갭필 막(121b)보다 더 치밀한 막질 구조를 갖도록 제공될 수 있다. 상기 제1 및 제2 갭필 막들(121a, 121b)은 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 제1 및 제2 갭필 막들(121a, 121b)은 SOG막(spin on glass layer)으로 이루어질 수 있다.
상기 제1 버퍼 패턴(119a) 및 상기 제1 갭필 막(121a)은 제1 트렌치 소자분리 영역(127a)을 구성하고, 상기 제2 버퍼 패턴(119b) 및 상기 제2 갭필 막(121b)은 제2 트렌치 소자분리 영역(127b)을 구성할 수 있다. 상기 제1 버퍼 패턴(119a)은 상기 제1 갭필 막(121a)을 치밀화시킴과 아울러 상기 제1 활성영역(110a)에 압축 응력(compressive stress; C2)을 가할 수 있다. 한편, 상기 제2 버퍼 패턴(119b)은 상기 제2 갭필 막(121b)을 치밀화시키지만, 상기 제2 활성영역(110b)에 실질적인 압축응력을 가하지 않을 수 있다.
상기 제1 활성 영역(110a) 상에 차례로 적층된 제1 게이트 유전막(130a) 및 제1 게이트 전극(133a)이 제공되고, 상기 제1 게이트 전극(133a) 양 옆의 상기 제1 활성영역(110a)에 제1 소스/드레인 영역(미도시)이 제공될 수 있다. 따라서, 상기 제1 게이트 유전막(130a), 상기 제1 게이트 전극(133a) 및 상기 제1 소스/드레인 영역(미도시)을 구비하는 제1 모스 트랜지스터(137a)가 제공될 수 있다. 상기 제1 게이트 유전막(130a)은 열산화막 및/또는 고유전막(high-k dielectric layer)일 수 있다.
또한, 상기 제2 활성 영역(110b) 상에 차례로 적층된 제2 게이트 유전막(130b) 및 제2 게이트 전극(133b)이 제공되고, 상기 제2 게이트 전극(133b) 양 옆의 상기 제2 활성영역(110b)에 제2 소스/드레인 영역(미도시)이 제공될 수 있다. 따라서, 상기 제2 게이트 유전막(130b), 상기 제2 게이트 전극(133b) 및 상기 제2 소스/드레인 영역(미도시)을 구비하는 제2 모스 트랜지스터(137b)가 제공될 수 있다.
본 실시예에서, 상기 제1 모스 트랜지스터(137a)는 피모스 트랜지스터일 수 있다. 따라서, 상기 제1 게이트 전극(133a) 하부의 상기 제1 활성영역(110a)의 채널 영역에 압축 응력(C2)이 가해질 수 있으므로, 상기 제1 모스 트랜지스터(137a)의 캐리어 이동도(carrier mobility) 특성은 향상될 수 있다.
한편, 상기 제2 모스 트랜지스터(137b)는 앤모스 트랜지스터일 수 있다. 따라서, 상기 제2 버퍼 패턴(119b)은 상기 제2 갭필 막(121b)을 치밀화시키지만 상기 제2 활성영역(110b)에 압축 응력을 가하지 않으므로, 상기 제2 활성영역(110b)에 제공되는 앤모스 트랜지스터와 같은 개별 소자는 전기적 성능이 저하되지 않는다.
따라서, 상기 제1 및 제2 갭필 막들(121a, 121b)을 치밀화시킴으로써 상기 제1 및 제2 트렌치 소자분리 영역들(127a, 127b)의 내식각성을 향상시킴과 아울러, 앤모스 트랜지스터의 전기적 특성 저하 없이 피모스 트랜지스터의 전기적 특성을 향상시킬 수 있다.
다음으로, 도 2d를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 구조에 대해 설명하기로 한다.
도 2d를 참조하면, 도 1f에서 설명한 것과 같은 상기 기판(100), 상기 제1 및 제2 트렌치 영역들(109a, 109b), 상기 열 산화막(112) 및 상기 절연성 라이너(115)가 제공될 수 있다. 상기 제1 트렌치 영역(109a) 측벽 상의 상기 절연성 라이너(115) 상에 제1 버퍼 패턴(219a)이 제공될 수 있다. 상기 제1 버퍼 패턴(219a)은 산화막일 수 있다. 예를 들어, 상기 제1 버퍼 패턴(219a)은 실리콘 원소와 산소 원소를 함유하는 산화막일 수 있다. 더 나아가, 상기 제1 버퍼 패턴(219a)은 실리콘 원소와 산소 원소를 함유함과 아울러 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나의 원소를 함유할 수 있다. 상기 제2 트렌치 영역(109b) 측벽 상의 상기 절연성 라이너(115) 상에 제2 버퍼 패턴(219b)이 제공될 수 있다. 상기 제2 버퍼 패턴(119b)은 산화막일 수 있다. 예를 들어, 상기 제2 버퍼 패턴(219b)은 실리콘 원소와 산소 원소를 함유하는 산화막일 수 있다. 더 나아가, 상기 제2 버퍼 패턴(219b)은 실리콘 원소와 산소 원소를 함유함과 아울러 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나의 원소를 함유할 수 있다.
상기 제1 버퍼 패턴(219a) 상에 상기 제1 트렌치 영역(109a)을 채우며 상기 제1 버퍼 패턴(219a)에 의해 치밀화된 제1 갭필 막(221a)이 제공될 수 있다. 즉, 상기 제1 트렌치 영역(109a)의 측벽과 상기 제1 갭필 막(221a) 사이에 상기 제1 버퍼 패턴(219a)이 개재될 수 있다. 또한, 상기 제2 버퍼 패턴(219b) 상에 상기 제2 트렌치 영역(109b)을 채우며 상기 제2 버퍼 패턴(219b)에 의해 치밀화된 제2 갭필 막(221b)이 제공될 수 있다.
상기 제1 갭필 막(221a)은 상기 제2 갭필 막(221b)보다 더 치밀한 막질 구조를 갖도록 제공될 수 있다. 상기 제1 및 제2 갭필 막들(221a, 221b)은 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 제1 및 제2 갭필 막들(221a, 221b)은 SOG막(spin on glass layer)으로 이루어질 수 있다.
상기 제1 버퍼 패턴(219a)은 상기 제1 갭필 막(221a)을 치밀화시킴과 아울러 상기 제1 활성영역(110a)에 압축 응력(compressive stress; C5)을 가할 수 있다. 한편, 상기 제2 버퍼 패턴(219b)은 상기 제2 갭필 막(221b)을 치밀화시키지만, 상기 제2 활성영역(110b)에 실질적인 압축응력을 가하지 않을 수 있다.
상기 제1 버퍼 패턴(219a) 및 상기 제1 갭필 막(221a)을 구비하는 제1 트렌치 소자분리 영역(227a)이 제공될 수 있다. 그리고, 상기 제2 버퍼 패턴(219b) 및 상기 제2 갭필 막(221b)을 구비하는 제2 트렌치 소자분리 영역(227b)이 제공될 수 있다.
상기 제1 활성 영역(110a) 상에 차례로 적층된 제1 게이트 유전막(230a) 및 제1 게이트 전극(233a)이 제공되고, 상기 제1 게이트 전극(233a) 양 옆의 상기 제1 활성영역(110a)에 제1 소스/드레인 영역(미도시)이 제공될 수 있다. 따라서, 상기 제1 게이트 유전막(230a), 상기 제1 게이트 전극(233a) 및 상기 제1 소스/드레인 영역(미도시)을 구비하는 제1 모스 트랜지스터(237a)이 제공될 수 있다. 이와 마찬가지로, 상기 제2 활성 영역(110b) 상에 차례로 적층된 제2 게이트 유전막(230b) 및 제2 게이트 전극(233b)이 제공되고, 상기 제2 게이트 전극(233b) 양 옆의 상기 제2 활성영역(110b)에 제2 소스/드레인 영역(미도시)이 제공될 수 있다. 따라서, 상기 제2 게이트 유전막(230b), 상기 제2 게이트 전극(233b) 및 상기 제2 소스/드레인 영역(미도시)을 구비하는 제2 모스 트랜지스터(237b)이 제공될 수 있다.
본 실시예에서, 상기 제1 모스 트랜지스터(237a)는 피모스 트랜지스터일 수 있다. 따라서, 상기 제1 버퍼 패턴(219a)에 의하여, 상기 제1 게이트 전극(233a) 하부의 상기 제1 활성영역(110a)의 채널 영역에 압축 응력이 가해질 수 있으므로, 상기 제1 활성영역(110a)에 제공되는 피모스 트랜지스터의 캐리어 이동도(carrier mobility) 특성을 향상시킬 수 있다.
한편, 상기 제2 모스 트랜지스터(237b)는 앤모스 트랜지스터일 수 있다. 따라서, 상기 제2 버퍼 패턴(219b)은 상기 제2 갭필 막(221b)을 치밀화시키지만 상기 제2 활성영역(110b)에 압축 응력을 가하지 않으므로, 상기 제2 활성영역(110b)에 형성되는 앤모스 트랜지스터와 같은 개별 소자의 전기적 성능 저하시키지 않으면서도, 치밀한 막질 구조의 상기 제2 트렌치 소자분리 영역(227b)을 제공할 수 있다.
한편, 상기 제1 및 제2 버퍼 패턴들(219a, 219b)이 상기 제1 및 제2 트렌치 영역들(109a, 109b)의 측벽들 상에 제공됨으로써, 상기 제1 및 제2 트렌치 영역들(109a, 109b)의 바닥면과 측벽 사이의 코너에 응력(stress)이 집중되는 것을 방지할 수 있다. 이와 같이, 상기 제1 및 제2 트렌치 영역들(109a, 109b)의 바닥면과 측벽 사이의 코너에 응력(stress)이 집중되는 것을 방지함으로써, 반도체소자의 신뢰성을 향상시킴과 아울러 전기적 특성이 저하되는 것을 방지할 수 있다.
다음으로, 도 3c를 참조하여 본 발명의 또 다른 실시예에 의한 반도체소자의 구조에 대해 설명하기로 한다.
도 3c를 참조하면, 제1 회로 영역(C) 및 제2 회로 영역(D)을 갖는 기판(300)이 제공될 수 있다. 상기 기판(300)은 실리콘 웨이퍼와 같은 반도체기판일 수 있다. 상기 제1 회로 영역(C)의 상기 기판(300)에 제1 활성영역(310a)을 한정하는 제1 트렌치 영역(309a)이 제공될 수 있다. 또한, 상기 제2 회로 영역(D)의 상기 기판(300)에 제2 활성영역(310b)을 한정하는 제2 트렌치 영역(309b)이 제공될 수 있다. 상기 제1 및 제2 트렌치 영역들(309a, 309b)의 각각은 상부 영역과 하부 영역이 실질적으로 동일한 폭을 갖는 직사각형 모양일 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 트렌치 영역들(309a, 309b)의 각각은 상부 영역이 하부 영역보다 넓은 폭을 갖는 역 사다리꼴 모양, 또는 상부 영역이 하부 영역보다 좁은 사다리꼴 모양 등 다양한 형태일 수 있다.
상기 제1 및 제2 트렌치 영역들(309a, 309b)의 내벽들 상에 절연성 라이너(315)가 제공될 수 있다. 상기 절연성 라이너(315)는 절연특성을 갖는 SiN 막, SiC 막, SiCN 막 또는 SiCO막일 수 있다. 상기 제1 및 제2 트렌치 영역들(309a, 309b)과, 상기 절연성 라이너(315) 사이에 열 산화막(312)이 개재될 수 있다.
상기 제1 트렌치 영역(309a) 내에 제1 버퍼 패턴(326a)이 제공될 수 있다. 상기 제1 버퍼 패턴(326a)은 산화막일 수 있다. 예를 들어, 상기 제1 버퍼 패턴(326a)은 실리콘 원소와 산소 원소를 함유하는 산화막일 수 있다. 더 나아가, 상기 제1 버퍼 패턴(326a)은 실리콘 원소와 산소 원소를 함유함과 아울러 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나의 원소를 함유할 수 있다.
상기 제2 트렌치 영역(309b) 내에 제2 버퍼 패턴(326b)이 제공될 수 있다. 상기 제2 버퍼 패턴(326b)은 산화막일 수 있다. 예를 들어, 상기 제2 버퍼 패턴(326b)은 실리콘 원소와 산소 원소를 함유하는 산화막일 수 있다. 더 나아가, 상기 제2 버퍼 패턴(326b)은 실리콘 원소 및 산소 원소를 함유함과 아울러 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나의 원소를 함유할 수 있다.
상기 제1 트렌치 영역(309a)의 상기 절연성 라이너(315)와 상기 제1 버퍼 패턴(326a) 사이에 개재됨과 아울러 상기 제1 버퍼 패턴(326a)에 의해 치밀화된 제1 갭필 막(330a)이 제공될 수 있다. 예를 들어, 상기 제1 갭필 막(330a)은 상기 제1 버퍼 패턴(326a)의 측벽 및 바닥면을 둘러싸도록 제공될 수 있다. 상기 제1 갭필 막(330a)은 실리콘 산화막일 수 있다. 따라서, 상기 제1 버퍼 패턴(326a) 및 상기 제1 갭필 막(330a)을 구비하는 제1 트렌치 소자분리 영역(331a)이 제공될 수 있다.
또한, 상기 제2 트렌치 영역(309b)의 상기 절연성 라이너(315)와 상기 제2 버퍼 패턴(326b) 사이에 개재됨과 아울러 상기 제2 버퍼 패턴(326b)에 의해 치밀화된 제2 갭필 막(330b)이 제공될 수 있다. 예를 들어, 상기 제2 갭필 막(330b)은 상 기 제2 버퍼 패턴(326b)의 측벽 및 바닥면을 둘러싸도록 제공될 수 있다. 상기 제2 갭필 막(330a)은 실리콘 산화막일 수 있다. 따라서, 상기 제2 버퍼 패턴(326b) 및 상기 제2 갭필 막(330b)을 구비하는 제2 트렌치 소자분리 영역(331b)이 제공될 수 있다.
상기 제1 버퍼 패턴(326a)은 상기 제1 갭필 막(330a)을 치밀화시킴과 아울러 상기 제1 활성영역(310a)에 압축 응력(S1)을 가할 수 있다. 한편, 상기 제2 버퍼 패턴(326b)은 상기 제2 갭필 막(330b)을 치밀화시키지만, 상기 제2 활성영역(310b)에 실질적인 압축응력을 가하지 않을 수 있다.
상기 제1 활성 영역(310a) 상에 차례로 적층된 제1 게이트 유전막(336a) 및 제1 게이트 전극(339a)이 제공되고, 상기 제1 게이트 전극(339a) 양 옆의 상기 제1 활성영역(310a)에 제1 소스/드레인 영역(미도시)이 제공될 수 있다. 따라서, 상기 제1 게이트 유전막(336a), 상기 제1 게이트 전극(339a) 및 상기 제1 소스/드레인 영역(미도시)을 구비하는 제1 모스 트랜지스터(342a)이 제공될 수 있다. 이와 마찬가지로, 상기 제2 활성 영역(310b) 상에 차례로 적층된 제2 게이트 유전막(336b) 및 제2 게이트 전극(339b)이 제공되고, 상기 제2 게이트 전극(339b) 양 옆의 상기 제2 활성영역(310b)에 제2 소스/드레인 영역(미도시)이 제공될 수 있다. 따라서, 상기 제2 게이트 유전막(336b), 상기 제2 게이트 전극(339b) 및 상기 제2 소스/드레인 영역(미도시)을 구비하는 제2 모스 트랜지스터(342b)가 제공될 수 있다.
본 실시예에서, 상기 제1 모스 트랜지스터(342a)는 피모스 트랜지스터일 수 있다. 따라서, 상기 제1 버퍼 패턴(326a)에 의하여, 상기 제1 게이트 전극(336a) 하부의 상기 제1 활성영역(310a)의 채널 영역에 압축 응력이 가해질 수 있으므로, 상기 제1 활성영역(310a)에 제공되는 피모스 트랜지스터의 캐리어 이동도(carrier mobility) 특성을 향상시킬 수 있다.
한편, 상기 제2 모스 트랜지스터(342b)는 앤모스 트랜지스터일 수 있다. 따라서, 상기 제2 버퍼 패턴(326b)은 상기 제2 갭필 막(330b)을 치밀화시키지만, 실질적으로 상기 제2 활성영역(310b)에 압축 응력을 가하지 않으므로, 상기 제2 활성영역(310b)에 형성되는 앤모스 트랜지스터와 같은 개별 소자의 전기적 성능 저하시키지 않으면서도, 치밀한 막질 구조의 상기 제2 트렌치 소자분리 영역(342b)을 제공할 수 있다.
이하에서, 본 발명의 실시예들에 의한 반도체소자들의 제조방법들을 설명하기로 한다.
우선, 도 1a 내지 도 1f를 참조하여 본 발명의 일 실시예에 의한 반도체소자의 제조방법을 설명하기로 한다.
도 1a를 참조하면, 제1 회로 영역(A) 및 제2 회로 영역(B)을 갖는 기판(100)을 준비한다. 상기 기판(100)은 실리콘 웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(100)의 소정영역 상에 차례로 적층된 패드 절연막(103) 및 하드 마스크(106)을 형성할 수 있다. 상기 하드 마스크(106)는 실리콘 질화막을 포함하도록 형성할 수 있다. 상기 패드 절연막(103)은 상기 기판(100) 및 상기 하드 마스크(106) 사이의 열팽창계수(thermal expansion coefficient)의 차이에 기인한 스트레스를 완화 시키기 위하여 형성할 수 있다. 예를 들어, 상기 패드 절연막(103)은 열산화막으로 형성할 수 있다.
상기 하드 마스크(106)를 식각마스크로 이용하여 상기 기판(100)의 소정 영역을 식각하여 상기 제1 회로 영역(A)에 제1 트렌치 영역(109a)을 형성하여 제1 활성영역(110a)을 한정함과 아울러 상기 제2 회로 영역(B)에 제2 트렌치 영역(109b)을 형성하여 제2 활성영역(110b)을 한정할 수 있다.
상기 제1 및 제2 트렌치 영역들(109a, 109b)은 상부 영역과 하부 영역이 실질적으로 동일한 폭을 갖는 직사각형 모양으로 형성할 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 트렌치 영역들(109a, 109b)은 상부 영역이 하부 영역보다 넓은 폭을 갖는 역 사다리꼴 모양, 또는 상부 영역이 하부 영역보다 좁은 사다리꼴 모양 등 다양하게 형성할 수 있다.
도 1b를 참조하면, 상기 제1 및 제2 트렌치 영역들(109a, 109b)을 갖는 기판 상에 열 산화막(112)을 형성할 수 있다. 상기 열 산화막(112)은 상기 제1 및 제2 트렌치 영역들(109a, 109b)을 갖는 상기 기판(100)에 대하여 열산화공정을 진행함으로써 형성할 수 있다. 이와 같은 상기 열산화막(112)을 형성함으로써, 상기 제1 및 제2 트렌치 영역들(109a, 109b)을 형성하는 동안에 상기 기판(100)에 가해진 식각 손상을 치유(curing)할 수 있다.
상기 열 산화막(112)을 갖는 상기 기판(100) 상에 절연성 라이너(115)를 형성할 수 있다. 상기 절연성 라이너(115)는 후속 열 공정들에 의해 상기 제1 및 제2 활성영역들(110a, 110b)의 상기 기판(100)이 산화되는 것을 억제할 수 있다. 예를 들어, 상기 절연성 라이너(130)는 절연특성을 갖는 SiN 막, SiC 막, SiCN 막 또는 SiCO막으로 형성할 수 있다.
상기 절연성 라이너(115) 상에 버퍼막(118)을 형성할 수 있다. 상기 버퍼막(118)은 화학기상층작법(CVD) 또는 원자층증착법(ALD)을 이용하여 산화막으로 형성할 수 있다. 상기 버퍼막(118)은 상기 제1 및 제2 트렌치 영역들(109a, 109b)을 채우지 않도록 상기 절연성 라이너(115) 상에 형성할 수 있다.
도 1c를 참조하면, 상기 버퍼막(118)을 갖는 기판(100) 상에 상기 제1 트렌치 영역(109a) 상의 상기 버퍼막(118)을 노출시키는 개구부를 갖는 제1 마스크 패턴(119)을 형성할 수 있다. 상기 제1 마스크 패턴(119)은 포토레지스트 막을 이용하여 형성하거나, 상기 버퍼막(118)에 대하여 식각선택비를 갖는 하드 마스크로 형성할 수 있다.
제1 도핑 공정(first doping process; 120)을 이용하여 상기 마스크 패턴(119)에 의해 노출된 상기 제1 트렌치 영역(109a) 상의 상기 버퍼막(118)에 제1 불순물을 도핑시키어 제1 버퍼막(118a)을 형성할 수 있다. 상기 제1 도핑 공정(120)은 경사 이온주입법(tilt ion implantation) 또는 플라즈마 도핑법(plasma doping process)을 이용하여 상기 제1 트렌치 영역(109a) 상의 상기 버퍼막(118)에 제1 불순물을 도핑시키는 것을 포함할 수 있다. 상기 제1 버퍼막(118a) 내의 상기 제1 불순물 농도는 약 1E10 atom/cm3 내지 약 1E23 atom/cm3 일 수 있다. 상기 제1 불순물은 실리콘(Si)일 수 있다.
한편, 상기 제1 도핑 공정(120)으로 경사 이온주입법을 이용하여 상기 제1 트렌치 영역(109a) 상의 상기 버퍼막(118)의 소정영역에 선택적으로 제1 불순물 이온을 주입하여 제1 버퍼막(118a)을 형성할 수 있다. 예를 들어, 이온주입되는 제1 불순물 이온의 진행방향과 상기 기판(100) 사이의 각도를 조절함으로써, 상기 제1 트렌치 영역(109a)의 측벽 상에 위치하는 상기 버퍼막(118)에 상기 제1 불순물을 주입할 수 있다.
다른 실시예에서, 상기 제1 트렌치 영역(109a) 상의 상기 버퍼막(118)에 상기 제1 불순물을 도핑시키는 동안에, 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나를 같이 도핑시킬 수 있다.
도 1d를 참조하면, 상기 제1 마스크 패턴(119)을 제거할 수 있다. 이어서, 상기 제1 도핑 공정(120)과 실질적으로 유사한 방법을 사용하여 상기 제2 트렌치 영역(109b)의 상기 버퍼막(118)에 제2 불순물을 도핑시키어 제2 버퍼막(118b)을 형성할 수 있다. 상기 제2 버퍼막(118b) 내의 상기 제2 불순물 농도는 상기 제1 버퍼막(118a) 내의 상기 제1 불순물 농도보다 낮을 수 있다. 상기 제2 불순물은 실리콘일 수 있다.
한편, 상기 제2 트렌치 영역(109b)의 상기 버퍼막(118)에 제2 불순물을 도핑시키는 공정은 생략할 수 있다. 이 경우에, 상기 제2 트렌치 영역(109b)의 상기 버퍼막(118)은 제2 버퍼막(118b)으로 정의할 수 있다.
상기 제1 및 제2 버퍼막들(118a, 118b) 상에 상기 제1 트렌치 영역(109a)을 채움과 아울러 상기 제2 트렌치 영역(109b)을 채우는 갭필 막(gap fill layer; 121)을 형성할 수 있다. 상기 갭필 막(121)은 SOG막(spin-on glass layer)으로 형성할 수 있다. 상기 갭필 막(121)은 유기(organic) SOG막 또는 무기(inorganic) SOG막으로 형성할 수 있다. 예를 들어, 상기 갭필 막(121)은 폴리 실라제(polysilazane)계 무기 SOG막으로 형성할 수 있다. 상기 갭필 막(121)을 상기 무기 SOG막으로 형성하는 경우에, 상기 갭필 막(121)을 형성하는 것은 상기 제1 및 제2 버퍼막들(118a, 118b)을 갖는 상기 기판(100) 상에 SOG 물질(SOG material)과 솔벤트(solvent)를 함유하는 액체 용액을 스핀 코팅(spin coating)하고, 상기 스핀 코팅된 상기 액체 용액에 대하여 열 공정을 진행하여 상기 스핀 코팅된 상기 액체 용액의 상기 솔벤트를 제거함과 아울러 상기 액체 용액을 고체화시키어 상기 갭필 막(121)을 형성할 수 있다.
본 실시예에서, 상기 제1 트렌치 영역(109a)을 채우는 상기 갭필 막(121)을 제1 갭필 막(121a)으로 정의하고, 상기 제2 트렌치 영역(109b)을 채우는 상기 갭필 막(121)을 제2 갭필 막(121b)으로 정의할 수 있다.
도 1e를 참조하면, 상기 제1 및 제2 갭필 막들(121a, 121b)을 갖는 상기 기판(100)에 대하여 열처리 공정(124)을 진행할 수 있다. 상기 열처리 공정(124)은 산소 원소를 포함하는 산화가스 분위기에서 진행할 수 있다. 예를 들어, 상기 열처리 공정(124)은 O2, O3, H2O, N2O, NO, CO 및 CO2 중 적어도 하나를 포함하는 산화가스 분위기에서 진행할 수 있다. 또한, 상기 열처리 공정(124)은 약 750℃ 내지 약 1000℃의 공정 온도에서 진행할 수 있다.
한편, 상기 열처리 공정(124)은 상기 제1 및 제2 갭필 막들(121a, 121b)을 갖는 상기 기판(100)에 자외선(ultraviolet; UV) 또는 전자빔(E-beam)을 조사하는 것을 포함할 수 있다. 이 경우에, 상기 열처리 공정(124)은 약 400℃ 내지 약 650℃의 공정온도로 진행할 수 있다.
상기 열처리 공정(124)을 통하여 상기 제1 버퍼막(118a) 내의 상기 제1 불순물을 산소 원소와 반응시키어 상기 제1 버퍼막(118a)을 산화시키어 제1 버퍼 패턴(119a)을 형성할 수 있다. 즉, 상기 제1 버퍼 패턴(119a)은 상기 제1 버퍼막(118a)전부 또는 일부가 산화되어 형성된 것으로써, 상기 제1 버퍼 패턴(119a)은 상기 제1 버퍼막(118a)보다 큰 부피를 가질 수 있다. 따라서, 상기 제1 버퍼 패턴(119a)은 상기 제1 갭필 막(121a)에 제1 압축 응력((compressive stress; C1)을 가할 수 있다. 따라서, 상기 제1 트렌치 영역(109a)을 채우는 상기 제1 갭필 막(121a)은 상기 제1 버퍼 패턴(119a)에 의하여 보다 치밀한 막질 구조를 갖도록 형성될 수 있다. 그리고, 상기 제1 버퍼 패턴(119a)은 상기 제1 활성영역(110a)에 제2 압축 응력(C2)을 가할 수 있다.
한편, 상기 제2 버퍼막(118b)이 상기 제2 불순물을 함유하는 경우에, 상기 열처리 공정(124) 동안에, 상기 제2 버퍼막(118b)이 산화되어 제2 버퍼 패턴(119b)이 형성될 수 있다. 앞에서, 상기 제2 버퍼막(118b) 내의 상기 제2 불순물 농도는 상기 제1 버퍼막(118a) 내의 상기 제1 불순물 농도보다 낮게 형성할 수 있다고 설명한 바 있다. 따라서, 상기 열처리 공정(124)에 의해 상기 제2 버퍼막(118b)이 팽창하는 부피는 상기 제1 버퍼막(118a)이 팽창하는 부피보다 작을 수 있다. 따라서, 상기 제2 버퍼막(118b)이 팽창하여 형성되는 상기 제2 버퍼 패턴(119b)은 상기 제2 트렌치 영역(109b) 내의 상기 제2 갭필 막(121b)에 압축 응력(C3)을 가하여 상기 제2 갭필 막(121b)을 치밀화시킬 수 있지만, 상기 제2 활성영역(110b)에 실질적인 압축응력이 작용하지 않도록 형성될 수 있다.
도 1f를 참조하면, 상기 하드 마스크(106)가 노출될 때까지 상기 갭필 막(121)을 평탄화할 수 있다. 그 결과, 상기 제1 트렌치 영역(109a)에 상기 제1 갭필 막(121a)이 잔존함과 아울러 상기 제2 트렌치 영역(109b)에 상기 제2 갭필 막(121b)이 잔존할 수 있다. 이어서, 상기 하드 마스크(106) 및 상기 패드 절연막(103)을 제거할 수 있다.
따라서, 상기 제1 트렌치 영역(109a)에 상기 제1 버퍼 패턴(119a) 및 상기 제1 갭필 막(121a)을 구비하는 제1 트렌치 소자분리 영역(127a)이 형성됨과 아울러 상기 제2 트렌치 영역(109b)에 상기 제2 버퍼 패턴(119b) 및 상기 제2 갭필 막(121b)을 구비하는 제2 트렌치 소자분리 영역(127b)이 형성될 수 있다.
이어서, 상기 제1 활성 영역(110a) 상에 차례로 적층된 제1 게이트 유전막(130a) 및 제1 게이트 전극(133a)을 형성하고, 상기 제1 게이트 전극(133a) 양 옆의 상기 제1 활성영역(110a)에 제1 소스/드레인 영역(미도시)을 형성할 수 있다. 따라서, 상기 제1 게이트 유전막(130a), 상기 제1 게이트 전극(133a) 및 상기 제1 소스/드레인 영역(미도시)을 구비하는 제1 모스 트랜지스터(137a)를 형성할 수 있다. 상기 제1 게이트 유전막(130a)은 열산화막 및/또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 제1 모스 트랜지스터(137a)는 피모스 트랜지스터일 수 있다.
또한, 상기 제2 활성 영역(110b) 상에 차례로 적층된 제2 게이트 유전막(130b) 및 제2 게이트 전극(133b)을 형성하고, 상기 제2 게이트 전극(133b) 양 옆의 상기 제2 활성영역(110b)에 제2 소스/드레인 영역(미도시)을 형성할 수 있다. 따라서, 상기 제2 게이트 유전막(130b), 상기 제2 게이트 전극(133b) 및 상기 제2 소스/드레인 영역(미도시)을 구비하는 제2 모스 트랜지스터(137b)를 형성할 수 있다. 상기 제2 모스 트랜지스터(137b)는 앤모스 트랜지스터일 수 있다.
다음으로, 도 2a 내지 도 2d를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 도 1a 및 도 1b에서 설명한 것과 실질적으로 동일한 방법을 이용하여 상기 기판(100)에 차례로 적층된 상기 패드 절연막(103) 및 상기 하드 마스크(106)을 형성하고, 상기 하드 마스크(106)를 식각마스크로 이용하여 상기 기판(100)을 식각하여 상기 제1 트렌치 영역(109a) 및 상기 제2 트렌치 영역(109b)을 형성하고, 상기 열 산화막(112), 상기 절연성 라이너(115) 및 상기 버퍼막(118)을 차례로 형성할 수 있다. 상기 버퍼막(도 1b의 118)을 이방성 식각하여 상기 제1 트렌치 영역(109a)의 측벽에 잔존함과 아울러 상기 제2 트렌치 영역(109b)의 측벽에 잔존하는 버퍼 스페이서(218)를 형성할 수 있다.
도 2b를 참조하면, 도 1c에서 설명한 상기 제1 도핑 공정(120)과 실질적으로 동일한 방법인 제1 도핑 공정(224a)을 진행하여 상기 제1 트렌치 영역(109a) 측 벽 상의 상기 버퍼 스페이서(218)에 제1 불순물을 도핑하여 제1 버퍼 스페이서(218a)를 형성할 수 있다. 상기 제1 버퍼 스페이서(218a) 내의 제1 불순물 농도는 약 1E10 atom/cm3 내지 약 1E23 atom/cm3 일 수 있다. 상기 제1 불순물은 실리콘일 수 있다.
한편, 상기 제1 도핑 공정(224a)을 진행하는 동안에, 상기 제2 회로 영역(B)의 상기 기판(100)은 제1 마스크 패턴에 의해 덮일 수 있다. 그리고, 상기 제1 마스크 패턴은 상기 제1 도핑 공정(224b)을 진행한 후에 제거할 수 있다.
한편, 상기 제1 버퍼 스페이서(218a)에, 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나를 도핑시킬 수 있다. 이와 같은 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나는 상기 버퍼 스페이서(218)에 상기 제1 불순물과 같이 도핑되어 제1 버퍼 스페이서(218a)를 형성할 수 있다.
제2 도핑 공정(224b)을 진행하여 상기 제2 트렌치 영역(109b) 측벽 상의 상기 버퍼 스페이서(218)에 제2 불순물을 도핑하여 제2 버퍼 스페이서(218b)를 형성할 수 있다. 상기 제2 버퍼 스페이서(218b) 내의 제2 불순물 농도는 상기 제1 버퍼 스페이서(218a) 내의 상기 제1 불순물 농도보다 낮을 수 있다. 상기 제2 불순물은 실리콘일 수 있다.
한편, 상기 제2 버퍼 스페이서(218b)에, 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나를 도핑시킬 수 있다. 이와 같은 보 론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나는 상기 버퍼 스페이서(218)에 상기 제2 불순물과 같이 도핑되어 제2 버퍼 스페이서(218b)를 형성할 수 있다.
도 2c를 참조하면, 도 1d에서 설명한 것과 같이 상기 제1 및 제2 트렌치 영역들(109a, 109b)을 채우는 갭필 막(221)을 형성할 수 있다. 여기서, 상기 제1 트렌치 영역(109a)을 채우는 상기 갭필 막(221)은 제1 갭필 막(221a)으로 정의하고, 상기 제2 트렌치 영역(109b)을 채우는 상기 갭필 막(221)은 제2 갭필 막(221b)으로 정의할 수 있다.
이어서, 도 1e에서 설명한 것과 같은 열처리 공정(224)을 진행하여, 상기 제1 버퍼 스페이서(218a) 내의 상기 제1 불순물과 산소 원소를 반응시키어 상기 제1 버퍼 스페이서(218a)를 산화시키어 제1 버퍼 패턴(219a)을 형성할 수 있다. 즉, 상기 제1 버퍼 스페이서(218a)의 부피가 팽창하여 상기 제1 버퍼 패턴(219a)이 형성됨으로써, 상기 제1 트렌치 영역(109a)을 채우는 상기 제1 갭필 막(221a)에 제1 압축 응력(C4)이 작용할 수 있다. 따라서, 상기 제1 갭필 막(221a)은 상기 제1 버퍼 패턴(219a)에 의하여 보다 치밀한 막질 구조를 갖도록 형성될 수 있다. 그리고, 상기 제1 버퍼 패턴(219a)은 상기 제1 활성영역(110a)에 제2 압축 응력(C5)을 가할 수 있다.
한편, 상기 제2 버퍼 스페이서(218b)가 상기 제2 불순물을 함유하는 경우에, 상기 열처리 공정(224) 동안에, 상기 제2 버퍼 스페이서(218b)가 산화되어 제2 버퍼 패턴(219b)을 형성할 수 있다. 앞에서, 상기 제2 버퍼 스페이서(218b) 내의 상 기 제2 불순물 농도는 상기 제1 버퍼 스페이서(218a) 내의 상기 제1 불순물 농도보다 낮게 형성할 수 있다고 설명한 바 있다. 따라서, 상기 열처리 공정(224)에 의해 상기 제2 버퍼 스페이서(218b)가 팽창하는 부피는 상기 제1 버퍼 스페이서(218a)가 팽창하는 부피보다 작을 수 있다. 따라서, 상기 제2 버퍼 스페이서(218b)가 팽창하여 형성되는 상기 제2 버퍼 패턴(219b)은 상기 제2 트렌치 영역(109b) 내의 상기 제2 갭필 막(221b)에 압축 응력(C6)을 가하여 상기 제2 갭필 막(221b)을 치밀화시킬 수 있지만, 상기 제2 활성영역(110b)에 실질적인 압축응력이 작용하지 않도록 형성될 수 있다.
도 2d를 참조하면, 도 1f에서 설명한 것과 같이 상기 하드 마스크(106)가 노출될 때까지 상기 갭필 막(221)을 평탄화하고, 상기 하드 마스크(106) 및 상기 패드 절연막(103)을 제거할 수 있다. 그 결과, 상기 제1 트렌치 영역(109a)에 상기 제1 갭필 막(221a)이 잔존함과 아울러 상기 제2 트렌치 영역(109b)에 상기 제2 갭필 막(221b)이 잔존할 수 있다. 따라서, 상기 제1 트렌치 영역(109a)에 상기 제1 버퍼 패턴(219a) 및 상기 제1 갭필 막(221a)을 구비하는 제1 트렌치 소자분리 영역(227a)이 형성됨과 아울러 상기 제2 트렌치 영역(109b)에 상기 제2 버퍼 패턴(219b) 및 상기 제2 갭필 막(221b)을 구비하는 제2 트렌치 소자분리 영역(227b)이 형성될 수 있다.
이어서, 도 1f에서 설명한 것과 같이 상기 제1 활성 영역(110a) 상에 차례로 적층된 제1 게이트 유전막(230a) 및 제1 게이트 전극(233a)을 형성하고, 상기 제1 게이트 전극(233a) 양 옆의 상기 제1 활성영역(110a)에 제1 소스/드레인 영역(미도 시)을 형성할 수 있다. 따라서, 상기 제1 게이트 유전막(230a), 상기 제1 게이트 전극(233a) 및 상기 제1 소스/드레인 영역(미도시)을 구비하는 제1 모스 트랜지스터(237a)를 형성할 수 있다. 상기 제1 모스 트랜지스터(237a)는 피모스 트랜지스터일 수 있다. 이와 마찬가지로, 상기 제2 활성 영역(110b) 상에 차례로 적층된 제2 게이트 유전막(230b) 및 제2 게이트 전극(233b)을 형성하고, 상기 제2 게이트 전극(233b) 양 옆의 상기 제2 활성영역(110b)에 제2 소스/드레인 영역(미도시)을 형성할 수 있다. 따라서, 상기 제2 게이트 유전막(230b), 상기 제2 게이트 전극(233b) 및 상기 제2 소스/드레인 영역(미도시)을 구비하는 제2 모스 트랜지스터(237b)를 형성할 수 있다. 상기 제2 모스 트랜지스터(237b)는 앤모스 트랜지스터일 수 있다.
다음으로, 도 3a 내지 도 3c를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 3a를 참조하면, 제1 회로 영역(C) 및 제2 회로 영역(D)을 갖는 기판(300)을 준비한다. 상기 기판(300)은 실리콘 웨이퍼와 같은 반도체기판일 수 있다. 도 1a에서 설명한 것과 같이 상기 기판(300)의 소정영역 상에 차례로 적층된 패드 절연막(303) 및 하드 마스크(306)를 형성할 수 있다. 상기 하드 마스크(306)을 식각마스크로 이용하여 상기 기판(300)의 소정 영역을 식각하여 상기 제1 회로 영역(C)에 제1 트렌치 영역(309a)을 형성하여 제1 활성영역(310a)을 한정함과 아울러 상기 제2 회로 영역(D)에 제2 트렌치 영역(309b)을 형성하여 제2 활성영역(310b)을 한정 할 수 있다.
상기 제1 및 제2 트렌치 영역들(309a, 309b)을 갖는 기판 상에 열 산화막(312)을 형성할 수 있다. 상기 열 산화막(312)을 갖는 상기 기판(300) 상에 절연성 라이너(315)를 형성할 수 있다. 상기 절연성 라이너(315)는 후속 열 공정들에 의해 상기 제1 및 제2 활성영역들(310a, 310b)의 상기 기판(300)이 산화되는 것을 억제할 수 있다. 예를 들어, 상기 절연성 라이너(330)는 절연특성을 갖는 SiN 막, SiC 막, SiCN 막 또는 SiCO막으로 형성할 수 있다.
상기 절연성 라이너(330)를 갖는 기판(300) 상에 상기 제1 및 제2 트렌치 영역들(309a, 309b)을 채우는 갭필 막(321)을 형성할 수 있다. 한편, 상기 갭필 막(321)은 함몰 영역(321a)을 갖도록 형성될 수 있다. 예를 들어, USG막(undoped silicate glass layer)과 같은 절연 물질막으로 상기 갭필 막(321)을 형성하는 경우에, 상기 갭필 막(321)은 상기 제1 및 제2 트렌치 영역들(309a, 309b) 내에서 보이드(void) 또는 심(seam)과 같은 함몰 영역(321a)을 가질 수 있다. 상기 갭필 막(321)의 상기 함몰 영역(321a)은 노출될 수 있다.
한편, 상기 갭필 막(321)의 상기 함몰 영역(321a)이 노출되지 않고 보이드(void)와 같은 형태로 상기 갭필 막(321) 내부에 위치하는 경우에, 상기 함몰 영역(321a)이 노출되도록 상기 갭필 막(321)을 평탄화할 수 있다. 따라서, 상기 갭필 막(321)은 상부면으로부터 아래 방향으로 함몰된 영역(321a)을 가질 수 있다.
도 3b를 참조하면, 상기 제1 회로 영역(C)에서, 도 1c에서 설명한 것과 실질적으로 동일한 방법을 이용하여 제1 도핑 공정(324a)을 진행하여 적어도 상기 함몰 영역(321a)의 측벽에 인접한 상기 갭필 막(321)에 제1 불순물을 도핑시키어 제1 도핑 영역(325a)을 형성할 수 있다. 상기 제1 도핑 영역(325a) 내의 상기 제1 불순물 농도는 약 1E10 atom/cm3 내지 약 1E23 atom/cm3 일 수 있다. 상기 제1 불순물은 실리콘일 수 있다.
한편, 상기 제1 도핑 공정(324a)을 진행하는 동안에, 상기 제2 회로 영역(D)의 상기 기판(300)은 제1 마스크 패턴에 의해 덮일 수 있다. 그리고, 상기 제1 마스크 패턴은 상기 제1 도핑 공정(324a)을 진행한 후에 제거할 수 있다.
다른 실시예에서, 상기 제1 트렌치 영역(309a) 상의 상기 갭필 막(321)에 상기 제1 불순물을 도핑시키는 동안에, 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나를 같이 도핑시킬 수 있다. 따라서, 상기 제1 버퍼 영역(325a)은 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나와 상기 제1 불순물을 함유할 수 있다.
상기 제2 회로 영역(D)에서, 제2 도핑 공정(324b)을 진행하여 적어도 상기 함몰 영역(321a)의 측벽에 인접한 상기 갭필 막(321)에 제2 불순물을 도핑시키어 제2 도핑 영역(325b)을 형성할 수 있다. 상기 제2 버퍼 영역(325b) 내의 상기 제2 불순물 농도는 상기 제1 버퍼 영역(325a) 내의 상기 제1 불순물 농도보다 낮을 수 있다. 상기 제2 불순물은 실리콘일 수 있다.
다른 실시예에서, 상기 제2 트렌치 영역(309b) 상의 상기 갭필 막(321)에 상기 제2 불순물을 도핑시키는 동안에, 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질 소(N) 및 인듐(In) 중 적어도 하나를 같이 도핑시킬 수 있다. 따라서, 상기 제2 버퍼 영역(325b)은 보론(B), 인(P), 아세닉(As), 저마늄(Ge), 질소(N) 및 인듐(In) 중 적어도 하나와 상기 제2 불순물을 함유할 수 있다.
도 3c를 참조하면, 상기 제1 및 제2 버퍼 영역들(325a, 325b)을 갖는 기판에 대하여 도 1e에서 설명한 것과 같은 열처리 공정을 진행하여 상기 제1 및 제2 버퍼 영역들(325a, 325b)을 산화시키어 부피가 팽창된 제1 및 제2 버퍼 패턴들(326a, 326b)을 형성할 수 있다. 따라서, 상기 제1 및 제2 버퍼 패턴들(326a, 326b)에 의해 상기 갭필 막(321)은 치밀화될 수 있다. 이 경우에, 상기 갭필 막(321)의 상기 함몰 영역(도 3b의 321a)은 상기 제1 및 제2 버퍼 패턴들(326a, 326b)에 의해 채워질 수 있다.
한편, 상기 제1 버퍼 영역(도 3b의 325a) 내의 상기 제1 불순물 농도가 상기 제2 버퍼 영역(도 6b의 325b) 내의 상기 제2 불순물 농도보다 높으므로, 상기 제1 버퍼 패턴(326a)은 상기 제1 버퍼 패턴(326b)보다 상기 갭필 막(321)을 보다 더 치밀화시킬 수 있다.
본 발명에서, 상기 제1 트렌치 영역(309a) 내의 상기 갭필 막(321)을 제1 갭필 막(330a)으로 정의하고, 상기 제2 트렌치 영역(309b) 내의 상기 갭필 막(321)을 제2 갭필 막(330b)으로 정의한다.
상기 제1 버퍼 패턴(326a)은 상기 제1 갭필 막(321a)을 치밀화시킴과 아울러 상기 제1 활성 영역(310a)에 압축 응력(S1)을 제공하도록 형성될 수 있다. 반면에, 상기 제2 버퍼 패턴(326b)은 상기 제2 갭필 막(321b)을 치밀화시킬 정도의 압축 응 력(S2)을 제공하지만, 상기 제2 활성영역(310b)에 실질적인 압축 응력을 제공하지 않을 수 있다.
한편, 상기 제1 트렌치 영역(309a)의 상기 갭필 막(도 3b의 321)의 상기 함몰 영역(도 3b의 321a)은 상기 제1 버퍼 패턴(326a)에 의해 채워질 수 있다. 따라서, 상기 제1 트렌치 영역(309a)은 상기 제1 버퍼 패턴(326a) 및 상기 제1 갭필 막(326a)에 의해 채워질 수 있다. 상기 제1 버퍼 패턴(326a) 및 상기 제1 갭필 막(330a)은 제1 트렌치 소자분리 영역(331a)을 구성할 수 있다. 또한, 상기 제2 트렌치 영역(309b) 내의 상기 갭필 막(도 3b의 321)의 상기 함몰 영역(도 3b의 321a)은 상기 제2 버퍼 패턴(326b)에 의해 채워질 수 있다. 따라서, 상기 제2 트렌치 영역(309b)은 상기 제2 버퍼 패턴(326b) 및 상기 제2 갭필 막(326b)에 의해 채워질 수 있다. 상기 제2 버퍼 패턴(326b) 및 상기 제2 갭필 막(330b)은 제2 트렌치 소자분리 영역(331b)을 구성할 수 있다.
상기 제1 활성 영역(310a) 상에 차례로 적층된 제1 게이트 유전막(336a) 및 제1 게이트 전극(339a)을 형성하고, 상기 제1 게이트 전극(339a) 양 옆의 상기 제1 활성영역(110a)에 제1 소스/드레인 영역(미도시)을 형성할 수 있다. 따라서, 상기 제1 게이트 유전막(336a), 상기 제1 게이트 전극(339a) 및 상기 제1 소스/드레인 영역(미도시)을 구비하는 제1 트랜지스터(342a)를 형성할 수 있다. 상기 제1 트랜지스터(324a)는 피모스 트랜지스터일 수 있다. 이와 마찬가지로, 상기 제2 활성 영역(310b) 상에 차례로 적층된 제2 게이트 유전막(336b) 및 제2 게이트 전극(339b)을 형성하고, 상기 제2 게이트 전극(339b) 양 옆의 상기 제2 활성영역(310b)에 제2 소스/드레인 영역(미도시)을 형성할 수 있다. 따라서, 상기 제2 게이트 유전막(336b), 상기 제2 게이트 전극(339b) 및 상기 제2 소스/드레인 영역(미도시)을 구비하는 제2 트랜지스터(342b)를 형성할 수 있다. 상기 제2 트랜지스터는 앤모스 트랜지스터일 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 3a 내지 도 3c는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.

Claims (26)

  1. 반도체기판에 제공되어 제1 활성영역을 한정하는 제1 트렌치 영역;
    상기 제1 트렌치 영역 내의 제1 버퍼 패턴;
    상기 제1 버퍼 패턴 상에 제공되고 상기 제1 버퍼 패턴과 더불어 상기 제1 트렌치 영역을 채우며 상기 제1 버퍼 패턴에 의해 치밀화된 제1 갭필 막; 및
    상기 제1 활성영역에 제공된 제1 트랜지스터를 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1 버퍼 패턴은 상기 제1 활성영역에 압축응력을 가하는 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 제1 버퍼 패턴은 상기 제1 트렌지 영역의 내벽과 상기 제1 갭필 막 사이에 개재된 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 제1 버퍼 패턴은 상기 제1 트렌치 영역의 측벽과 상기 제1 갭필 막 사이에 개재된 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 제1 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 트렌치 영역의 내벽을 따라 제공된 절연성 라이너를 더 포함하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 반도체기판에 제공되어 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역;
    상기 제2 트렌치 영역 내에 제공되며 상기 제1 버퍼 패턴보다 얇은 두께를 갖는 제2 버퍼 패턴;
    상기 제2 버퍼 패턴 상에 제공되고 상기 제2 버퍼 패턴과 더불어 상기 제2 트렌치 영역을 채우며 상기 제2 버퍼 패턴에 의해 치밀화된 제2 갭필 막; 및
    상기 제2 활성영역에 제공된 제2 트랜지스터를 더 포함하는 반도체소자.
  8. 반도체기판에 제공되어 제1 활성영역을 한정하는 제1 트렌치 영역;
    상기 제1 트렌치 영역 내의 제1 버퍼 패턴;
    상기 제1 트렌치 영역의 내벽과 상기 제1 버퍼 패턴 사이에 개재되고 상기 제1 버퍼 패턴에 의해 치밀화되며 상기 제1 버퍼 패턴과 더불어 상기 제1 트렌치 영역을 채우는 제1 갭필 막; 및
    상기 제1 활성영역에 제공된 제1 트랜지스터를 포함하는 반도체소자.
  9. 제 8 항에 있어서,
    상기 제1 버퍼 패턴은 상기 제1 활성영역에 압축응력을 가하는 것을 특징으로 하는 반도체소자.
  10. 제 8 항에 있어서,
    상기 제1 갭필 막은 상기 제1 버퍼 패턴의 측벽 및 바닥면을 둘러싸는 것을 특징으로 하는 반도체소자.
  11. 제 8 항에 있어서,
    상기 반도체기판에 제공되어 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역;
    상기 제2 트렌치 영역 내의 제2 버퍼 패턴;
    상기 제2 트렌치 영역의 내벽과 상기 제2 버퍼 패턴 사이에 개재되고 상기 제2 버퍼 패턴에 의해 치밀화되며 상기 제2 버퍼 패턴과 더불어 상기 제2 트렌치 영역을 채우는 제2 갭필 막; 및
    상기 제2 활성영역에 제공된 제2 트랜지스터를 더 포함하는 반도체소자.
  12. 제 11 항에 있어서,
    상기 제1 버퍼 패턴에 의해 치밀화된 상기 제1 갭필 막은 상기 제2 버퍼 패턴에 의해 치밀화된 상기 제2 갭필 막보다 더 치밀한 막질 구조를 갖는 것을 특징으로 하는 반도체소자.
  13. 반도체기판에 제1 활성영역을 한정하는 제1 트렌치 영역을 형성하고,
    상기 제1 트렌치 영역의 내벽 상에 제1 불순물을 함유하는 제1 버퍼막을 형성하고,
    상기 제1 버퍼막 상에 상기 제1 트렌치 영역을 채우는 제1 갭필 막을 형성하고,
    산소 원소를 포함하는 산화가스 분위기에서 열처리 공정을 진행하여 상기 제1 버퍼막 내의 상기 제1 불순물을 상기 산소 원소와 반응시키어 제1 버퍼 패턴을 형성하되, 상기 제1 버퍼 패턴은 상기 제1 갭필 막을 치밀화시키고,
    상기 제1 활성 영역에 제1 트랜지스터를 형성하는 것을 포함하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 버퍼막을 형성하기 전에,
    상기 제1 트렌치 영역의 내벽에 절연성 라이너를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 제1 버퍼막을 형성하는 것은
    상기 제1 트렌치 영역의 내벽 상에 버퍼막을 형성하고,
    경사이온주입법 또는 플라즈마 도핑법을 이용하여 상기 버퍼막에 제1 불순물을 도핑하는 것을 포함하는 반도체소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 제1 버퍼 패턴은 상기 제1 활성 영역에 압축 응력을 가하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 제1 트렌치 영역을 형성하는 동안에, 상기 반도체기판에 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역을 형성하고,
    상기 제1 버퍼막을 형성하는 동안에, 상기 제2 트렌치 영역의 내벽에 제2 불순물을 함유하는 제2 버퍼막을 형성하되, 상기 제2 버퍼막 내의 상기 제2 불순물 농도는 상기 제1 버퍼막 내의 상기 제1 불순물 농도보다 낮고,
    상기 제1 갭필 막을 형성하는 동안에, 상기 제2 버퍼막 상에 상기 제2 트렌치 영역을 채우는 제2 갭필 막을 형성하고,
    상기 열처리 공정을 진행하는 동안에, 상기 제2 버퍼막 내의 상기 제2 불순물을 상기 산소 원소와 반응시키어 제2 버퍼 패턴을 형성하되, 상기 제2 버퍼 패턴은 상기 제2 갭필 막을 치밀화시키고,
    상기 제1 활성영역에 상기 제1 트랜지스터를 형성하는 동안에, 상기 제2 활성영역에 제2 트랜지스터를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  18. 반도체기판에 제1 활성영역을 한정하는 제1 트렌치 영역을 형성하고,
    상기 제1 트렌치 영역의 측벽 상에 제1 불순물을 함유하는 제1 버퍼 스페이서를 형성하고,
    상기 제1 버퍼 스페이서 상에 상기 제1 트렌치 영역을 채우는 제1 갭필 막을 형성하고,
    산소 원소를 포함하는 산화가스 분위기에서 열처리 공정을 진행하여 상기 제1 버퍼 스페이서 내의 상기 제1 불순물과 상기 산소 원소와 반응시키어 제1 버퍼 패턴을 형성하되, 상기 제1 버퍼 패턴은 상기 제1 갭필 막을 치밀화시키고,
    상기 제1 활성 영역에 제1 트랜지스터를 형성하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1 버퍼 스페이서를 형성하기 전에,
    상기 제1 트렌치 영역의 내벽에 절연성 라이너를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 제1 버퍼 패턴은 상기 제1 활성 영역에 압축 응력을 가하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 제1 트렌치 영역을 형성하는 동안에, 상기 반도체기판에 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역을 형성하고,
    상기 제1 버퍼 스페이서를 형성하는 동안에, 상기 제2 트렌치 영역의 측벽에 제2 불순물을 함유하는 제2 버퍼 스페이서를 형성하되, 상기 제2 버퍼 스페이서 내의 상기 제2 불순물 농도는 상기 제1 버퍼 스페이서 내의 상기 제1 불순물 농도보다 낮고,
    상기 제1 갭필 막을 형성하는 동안에, 상기 제2 버퍼 스페이서 상에 상기 제2 트렌치 영역을 채우는 제2 갭필 막을 형성하고,
    상기 열처리 공정 동안에, 상기 제2 버퍼 스페이서 내의 상기 제2 불순물을 상기 산소 원소와 반응시키어 제2 버퍼 패턴을 형성하되, 상기 제2 버퍼 패턴은 상기 제2 갭필 막을 치밀화시키고,
    상기 제1 트랜지스터를 형성하는 동안에, 상기 제2 활성 영역에 제2 트랜지스터를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  22. 반도체기판에 제1 활성영역을 한정하는 제1 트렌치 영역을 형성하고,
    상기 제1 트렌치 영역 내에 제1 갭필 막을 형성하고,
    상기 제1 갭필 막에 제1 불순물을 도핑하여 제1 버퍼 영역을 형성하고,
    산소 원소를 포함하는 산화가스 분위기에서 열처리 공정을 진행하여 상기 제1 버퍼 영역 내의 상기 제1 불순물을 상기 산소 원소와 반응시키어 제1 버퍼 패턴을 형성하되, 상기 제1 버퍼 패턴은 제1 갭필 막을 치밀화시키고,
    상기 제1 활성 영역에 제1 트랜지스터를 형성하는 것을 포함하는 반도체소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 갭필 막은 상부면으로부터 아래 방향으로 함몰된 영역을 갖도록 형성하고,
    상기 함몰된 영역은 상기 열처리 공정 동안에 상기 제1 버퍼 패턴에 의해 채워지는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 제1 버퍼 영역을 형성하는 것은
    적어도 상기 함몰된 영역의 측벽에 인접한 상기 제1 갭필 막 내에 제1 불순물을 도핑하여 형성하는 것을 포함하는 반도체소자의 제조방법.
  25. 제 22 항에 있어서,
    상기 제1 버퍼 패턴은 상기 제1 활성 영역에 압축 응력을 가하는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제 22 항에 있어서,
    상기 제1 트렌치 영역을 형성하는 동안에, 상기 반도체기판에 상기 제1 활성영역과 이격된 제2 활성영역을 한정하는 제2 트렌치 영역을 형성하고,
    상기 제1 갭필 막을 형성하는 동안에, 상기 제2 트렌치 영역 내에 제2 갭필 막을 형성하고,
    상기 제1 버퍼 영역을 형성하는 동안에, 상기 제2 갭필 막에 제2 불순물을 도핑하여 제2 버퍼 영역을 형성하되, 상기 제2 버퍼 영역 내의 상기 제2 불순물 농도는 상기 제1 버퍼 영역 내의 상기 제1 불순물 농도보다 낮고,
    상기 열처리 공정 동안에, 상기 제2 버퍼 영역 내의 상기 제2 불순물을 상기 산소 원소와 반응시키어 제2 버퍼 패턴을 형성하되, 상기 제2 버퍼 패턴은 상기 제2 갭필 막을 치밀화시키고,
    상기 제1 트랜지스터를 형성하는 동안에, 상기 제2 활성 영역에 제2 트랜지스터를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
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