KR100555573B1 - Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법 - Google Patents

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Abstract

누설전류의 증가 없이 접합영역의 면적을 증대시키고, 소자분리를 위한 절연효과를 최대화할 수 있는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자 및 그 제조방법에 대해 개시한다. 개시된 소자 및 방법은 기판 상으로 확장된 핀 형태의 돌출부 상부의 측벽을 둘러싸는 SEG막을 식각하여 게이트 패턴이 형성될 돌출부의 채널영역의 측벽을 노출시킨 다음, 채널영역의 적어도 하나의 측벽을 덮는 게이트 패턴을 형성한다.
핀, 누설전류, 접합영역, SEG막, 채널영역

Description

ＳＥＧ막에 의해 확장된 접합영역을 갖는 반도체 소자 및 그의 제조방법{Semiconductor device having a extended junction by SEG layer and method of fabrication the same}
도 1a는 본 발명에 의한 반도체 소자를 설명하기 위하여 소자분리막을 제거한 상태를 나타낸 사시도이다.
도 1b는 본 발명에 의한 반도체 소자를 설명하기 위하여 제1 절연막이 충전된 상태를 나타낸 사시도이다.
도 2 내지 도 11은 본 발명의 제1 실시예에 의한 반도체 소자를 제조하는 방법을 나타내는 평면도 및 단면도들이다.
도 12 및 도 13은 본 발명의 제2 실시예에 의한 반도체 소자를 제조하는 방법을 나타내는 평면도 및 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100; 기판 102; 돌출부
102a; 채널영역 108; 소자분리영역
110a; 제1 절연막 120a; 표면처리된 SEG막
132; 리세스 영역 150; 접합영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인하여 채널의 길이도 짧아지고 있다. 짧은 채널의 길이는 단채널(short channel) 효과, 미세한 패턴의 형성 및 동작속도의 한계 등의 여러 가지 문제를 발생시키고 있다. 특히 단채널 효과는 심각한 문제로 대두되고 있다. 예를 들어, 드레인 영역 부근의 전계증가는 드레인 공핍영역이 소스 영역 근처의 전위장벽까지 침투하는 펀치쓰루를 발생시킨다. 그리고, 열전자는 애벌런치를 야기하고 수직방향 전계는 캐리어의 이동도를 감소시킨다. 나아가, 단채널 효과는 트랜지스터의 오프 전류를 증가시키므로 메모리 소자의 리프레시 특성을 저하시킨다.
단채널 효과를 제거하기 위하여 기판에 대하여 수직방향으로 채널을 확장시킨 모스 트랜지스터가 제시되고 있다. 확장된 형태의 채널을 갖는 구조는 핀펫(FinFET)이라고 불리고 있다. 핀펫은 채널영역을 크게 증가시키므로 단채널 효과를 현저하게 감소시킨다.
일반적으로, 접합영역(junction)의 면적이 넓을수록 접합영역은 낮은 전기적 저항을 갖는다. 전기적 저항이 감소하면, 소자의 리프레시 특성이 향상된다. 또한, 접합영역 사이에 위치하는 채널의 폭을 줄이면 문턱전압이 감소된다. 접합영역의 면적은 넓으며 채널의 폭이 얇은 핀펫에 대하여 미국등록특허번호 제6,583,469 B1 에 제시되어 있다.
그런데, 접합영역의 면적이 커질수록 접합영역에서의 누설전류도 증가한다. 누설전류의 증가는 메모리 소자의 리프레시 특성을 저하시키는 문제점이 있다. 또한, 종래의 핀펫은 핀 사이의 간격이 좁기 때문에 소자분리를 위한 절연막을 충전하는 경우에, 충전되는 절연막 내에 보이드(void)가 형성된다. 이러한 보이드는 소자분리를 위한 절연효과를 저하시킨다. 나아가, 핀 사이의 좁은 간격은 활성영역 사이의 간격을 작게 하여 소자분리를 위한 절연에 어려움을 가져온다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 누설전류의 증가 없이 접합영역의 면적을 증대시키고, 소자분리를 위한 절연효과를 최대화할 수 있는 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 누설전류의 증가 없이 접합영역의 면적을 증대시키고, 소자분리를 위한 절연효과를 최대화할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자는 기판 상으로 확장된 핀 형태의 돌출부 및 상기 돌출부 상부의 측벽을 둘러싸며, 상기 돌출부의 채널영역의 측벽을 노출시킨 SEG막을 포함한다.
상기 SEG막은 상기 돌출부와 유사한 격자상수를 갖는 것이 바람직하며, 상기 SEG막은 Si막, SiGe막 또는 이들의 복합막으로 이루어질 수 있다.
상기 기판과 상기 SEG막은 제1 절연막에 의해 분리될 수 있다.
상기 채널영역의 측벽 바깥쪽의 상기 제1 절연막은 상기 SEG막의 폭과 같거나 큰 폭으로 소정의 깊이만큼 리세스될 수 있으며, 상기 리세스된 깊이는 채널의 넓이를 결정할 수 있다.
상기 채널영역의 폭은 상기 노출되지 않은 돌출부의 폭보다 작을 수 있다.
상기 돌출부와 상기 SEG막은 접합영역을 이룰 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리의 제조방법의 하나의 례는 먼저, 반도체 기판 상에 수직으로 확장된 돌출부를 정의하는 소자분리막을 형성한다. 그후, 상기 돌출부의 상부가 노출되도록 상기 소자분리막을 리세스하여 제1 절연막을 형성한다. 상기 노출된 돌출부의 측벽을 둘러싸는 SEG막을 성장시킨다. 상기 SEG막을 식각하여 게이트 패턴이 형성될 상기 돌출부의 채널영역의 측벽을 노출시킨다. 상기 채널영역의 적어도 하나의 측벽을 덮는 게이트 패턴을 형성한다.
상기 제1 절연막은 시간조절된 습식식각에 의해 제거할 수 있으며, 상기 제1 절연막은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE를 이용하여 제거할 수 있다.
상기 SEG막은 분자 빔 에피택시법을 사용하여 형성할 수 있으며, 상기 SEG막은 Si막, SiGe막 또는 이들의 복합막일 수 있다. 상기 Si막을 형성하는 소스 가스는 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스일 수 있다.
상기 SiGe막을 형성하는 데 있어서, Si 소스가스는 SiH4, SiH2Cl2, SiCl 4 또는 Si2H6 가스이고, Ge 소스가스는 GeH4일 수 있다.
상기 SEG막의 폭은 증착시간에 비례하여 증가할 수 있으며, 상기 SEG막의 표면은 열산화법에 의해 더 산화할 수 있다.
상기 채널영역의 측벽을 노출시키기 이전에, 상기 SEG막을 내재하는 소자분리영역에 제2 절연막을 충전하는 단계 및 상기 제2 절연막을 마스크용 질화막 패턴과 동일한 레벨로 평탄화하는 단계를 포함할 수 있다.
상기 제2 절연막의 하단은 상기 SEG막의 하단과 동일한 레벨일 수 있다.
상기 채널영역의 측벽을 노출시키는 단계는 상기 게이트 패턴이 형성될 리세스 영역을 정의하는 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각마스크로 하여 상기 제2 포토레지스트 패턴의 형상대로 상기 돌출부의 양측벽의 바깥쪽 하부의 제2 절연막, SEG막 및 제1 절연막을 순차적으로 제거하는 단계를 포함할 수 있다. 상기 제1 절연막, 제2 절연막 및 SEG막은 건식식각에 의해 제거할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리의 제조방법의 다른 례는 먼저, 반도체 기판 상에 수직으로 확장된 돌출부를 정의하는 소자분리막을 형성한다. 그후, 상기 돌출부의 상부가 노출되도록 상기 소자분리막을 리세스하여 제1 절연막을 형성한다. 상기 노출된 돌출부의 측벽을 둘러싸는 SEG막을 성장시킨다. 상기 SEG막을 식각하여 게이트 패턴이 형성될 상기 돌출부의 채널영역 의 측벽을 노출시킨다. 상기 채널영역의 폭을 줄여 문턱전압을 조절한다. 상기 채널영역의 적어도 하나의 측벽을 덮는 게이트 패턴을 형성한다.
상기 채널영역의 폭은 시간조절된 습식식각에 의해 줄일 수 있다. 상기 채널영역의 폭은 희석된 HF 및 NH4OH를 포함하는 용액을 이용하여 상기 채널영역의 측면을 제거하여 줄일 수 있다.
상기 채널영역의 폭을 줄이는 단계에 있어서 상기 제1 절연막은 식각정지막의 역할을 할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
본 발명의 실시예에서는 핀(fin) 형태의 활성영역을 갖는 삼중 게이트(triple gate) 반도체 소자를 중심으로 설명하기로 한다.
도 1a는 본 발명의 실시예에 의한 반도체 소자를 설명하기 위하여 소자분리막을 제거한 상태의 사시도이고, 도 1b는 소자분리영역에 제1 절연막이 충전된 상태의 사시도이다.
도 1a 및 도 1b를 참조하면, 핀 형태의 돌출부(102)는 반도체 기판(100)에 대하여 수직으로 확장된다. 돌출부(102) 상부에는 돌출부(102)의 측벽을 둘러싸며, 게이트 패턴이 형성될 돌출부(102)의 채널영역(102a)의 측벽을 노출시킨 SEG막(120a)이 형성된다. 이때, SEG막(120a)은 Si막, SiGe막 또는 이들의 복합막으로 이루어질 수 있다.
기판(100)의 소자분리영역(108)에 형성된 제1 절연막(110a)은 채널영역(102a) 측벽의 바깥쪽에 표면처리된 SEG막(120a)의 폭과 같거나 큰 폭으로 소정의 깊이만큼 리세스된 리세스 영역(132)을 갖는다. 채널영역(102a)의 폭은 상기 노출되지 않은 돌출부(102)의 폭보다 작은 것이 바람직하다.
본 발명의 제1 실시예에서의 접합영역(150)은 돌출부(150)와 SEG막(120a)으로 이루어진다. 이에 따라, 접합영역(150)의 면적은 SEG막(120a)에 의해 확장된다. 따라서, 접합영역(150)은 전기적인 저항이 감소되어 누설전류는 줄어들 수 있다. 한편, SEG막(120a)은 제1 절연막(110a) 상에 형성되므로 SEG막(120a)으로부터 기판(100)을 향하여 흐르는 누설전류를 차단할 수 있다.
제1 실시예
도 2 내지 도 11은 본 발명의 제1 실시예에 의한 반도체 소자를 제조하는 방법을 나타내는 평면도 및 단면도들이다.
도 2a는 반도체 기판 상으로 수직으로 확장된 돌출부가 형성된 것을 나타내는 평면도이고, 도 2b 및 도 2c는 도 2a를 X축의 2b(X1)선, 2b(X2)선 및 Y축의 2c(Y1), 2c(Y2)선을 따라 각각 절단한 단면도들이다.
도 2a 내지 도 2c를 참조하면, 반도체 기판(100) 상에 패드 산화막(미도시) 및 마스크용 질화막(미도시)을 순차적으로 적층한다. 패드 산화막은 기판(100)과 질화막 사이의 응력(stress)을 감소시키기 위해 형성하는 것으로, 20 내지 200Å 두께로 바람직하기로는 약 100Å 정도 두께로 증착한다. 질화막은 STI 영역 형성을 위한 식각시 하드 마스크로 쓰이는 것으로, 실리콘 질화물을 500 내지 2000Å 두께로 바람직하기로는 800 내지 850Å 두께로 증착한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
마스크용 질화막 상에 기판(100)에 대하여 수직으로 확장되는 돌출부(102)를 정의하는 제1 포토레지스트 패턴(미도시)을 형성한다. 그후, 제1 포토레지스트 패턴을 식각마스크로 반도체 기판(100)을 제거하여 마스크용 질화막 패턴(106) 및 패드 산화막 패턴(104)을 형성한다. 이에 따라 돌출부(102)를 둘러싸는 소자분리영역(108)이 반도체 기판(100) 상에 형성된다. 제1 포토레지스트 패턴은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에슁(ashing)한 다음 유기 스트립으로 제거할 수 있다. 이때, 소자분리영역(108)의 깊이는 소자분리에 충분한 정도, 예를 들어 3000~5000Å의 깊이로 형성한다. 나아가, 돌출부(102)는 직사각형 형태의 단면을 갖거나 상부면의 에지가 라운딩되거나 원통형태일 수도 있다.
노출된 소자분리영역(108)의 내측 표면 및 패드산화막 패턴(104) 측벽에 열산화법에 의해 측벽산화막(미도시)을 더 형성할 수 있다. 측벽산화막의 두께는 잔류응력을 최소화하기 위한 정도, 예를 들어 10 내지 150Å이 바람직하고 80 내지 120Å이 더욱 바람직하다. 측벽산화막 상에 질화막 라이너(미도시)를 더 증착할 수 있다. 질화막 라이너는 소자분리영역(108) 내측 표면을 따라 정합적으로 형성된 라 이너의 형태인 것이 바람직하다. 질화막 라이너는 50Å ~ 300Å의 두께로 형성할 수 있다.
도 3a는 소자분리영역에 제1 절연막이 충전된 것을 나타내는 평면도이고, 도 3b 및 도 3c는 도 3a를 X축의 3b(X1)선, 3b(X2)선 및 Y축의 3c(Y1), 3c(Y2)선을 따라 각각 절단한 단면도들이다.
도 3a 내지 도 3c를 참조하면, 기판(100) 상의 소자분리영역(108)에 소자분리를 위한 제1 절연막(110a), 예를 들어 산화막을 매립한다. 이에 따라, 돌출부(102), 패드산화막 패턴(104) 및 마스크용 질화막 패턴(106)의 측면은 제1 절연막(110)으로 둘러싸인다. 제1 절연막(110a)은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 소자분리 영역(108) 매립에 가장 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판(100)이 로딩된 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판(100)의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착되기 때문에 제1 절연막(110a)으로 HDP 산화막을 형성하면 막질이 치밀하고 갭필 특성이 우수하다. 이어서, 마스크용 질화막 패턴(106)이 노출되도록 제1 절연막(110a)을 제거하여 평탄화한다.
도 4a는 소자분리영역의 제1 절연막을 소정의 깊이만큼 리세스한 것을 나타내는 평면도이고, 도 4b 및 도 4c는 도 4a를 X축의 4b(X1)선, 4b(X2)선 및 Y축의 4c(Y1), 4c(Y2)선을 따라 각각 절단한 단면도들이다.
도 4a 내지 도 4c를 참조하면, 마스크용 질화막 패턴(106)을 식각마스크로 하여, 돌출부(102) 상부의 측벽이 노출되도록 제1 절연막(110)을 소정의 깊이만큼 식각하여 리세스된 제1 절연막(110a)을 형성한다. 제1 절연막(110a)은 시간조절된(time-controlled) 습식식각을 이용하여 제거하는 것이 바람직하다. 식각액은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용할 수 있다.
제1 절연막(110a), 측벽산화막 및 질화막 라이너의 식각선택비를 고려하여 식각을 진행한다. 즉, 질화막 라이너는 인산을 포함하는 식각액을 이용하여 제거한다. 리세스된 정도는 SEG막(도 5의 120)의 높이를 결정한다. 노출된 SEG막의 높이는 예를 들어, 500~1500Å일 수 있다. 제1 절연막(110a)의 식각이 완료되면, 패드산화막 패턴(104)은 언더컷이 일어난다. 이어서, 언더컷된 패드산화막 패턴(104) 아래의 노출된 돌출부(102a)는 예를 들어, HF 및 NH4OH을 포함한 식각액을 이용하여 폭을 줄인다.
도 5a는 노출된 돌출부의 측벽에 SEG막이 형성된 것을 나타내는 평면도이고, 도 5b 및 도 5c는 도 5a를 X축의 5b(X1)선, 5b(X2)선 및 Y축의 5c(Y1), 5c(Y2)선을 따라 각각 절단한 단면도들이다.
도 5a 및 도 5c를 참조하면, 노출된 돌출부(102)의 측벽에 선택적 에피택셜성장막(Selective epitaxial growth layer; SEG막, 120)을 형성한다. SEG막(120)은 Si막, SiGe막 또는 이들이 적층된 복합막일 수 있다. 예를 들어, SEG막(120)은 Si막, SiGe막, Si막/SiGe막, SiGe막/Si막 또는 Si막/SiGe막/Si막일 수 있다. SiGe막은 캐리어의 이동도(mobility)를 크게 증가시키는 것으로 알려지고 있다. 본 발명의 제1 실시예에서의 SEG막(120)은 SiGe막(121)/Si막(122)을 적용하였다. SEG막(120)은 돌출부(102)와 유사한 격자상수를 가지는 물질막으로 형성하는 것이 바람직하다. 필요한 경우, 수소 어닐링을 이용하여 SEG막(120)을 재생성하여 결함을 제거할 수 있다.
SEG막(120)은 분자 빔 에피택시(Molecular Beam Epitaxy)법을 사용하여 형성할 수 있다. Si막을 성장시키기 위한 실리콘 소스 가스는 SiH4, SiH2Cl2 , SiCl4 또는 Si2H6 가스를 사용할 수 있다. SiGe막(121)을 성장시키기 위한 실리콘 소스 가스는 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용하며, 게르마늄 소스 가스는 GeH4 가스를 사용할 수 있다. SiGe막(121)은 노출된 돌출부(102a)의 측벽에 증착된다. 그후, Si막(122)은 SiGe막(121)의 측면방향으로 성장한다.
SEG막(120)막의 높이는 제1 절연막(110a)이 식각되는 정도 따라 달라진다, 제1 절연막(110a)은 SEG막(120)이 아래로 성장하는 것을 방지하는 역할을 한다. SEG막(120)의 폭은 증착시간이 증가함에 따라 커진다. 따라서, 원하는 SEG막(120)의 폭에 맞추어 증착시간을 적절하게 조절하는 것이 바람직하다.
도 6a는 SEG막의 표면을 산화시킨 것을 나타내는 평면도이고, 도 6b 및 도 6c는 도 6a를 X축의 6b(X1)선, 6b(X2)선 및 Y축의 6c(Y1), 6c(Y2)선을 따라 각각 절단한 단면도들이다.
도 6a 내지 도 6c를 참조하면, SEG막(120)막은 표면을 처리하여 표면처리된 SEG막(120a)을 형성할 수 있다. 표면처리된 SEG막(120a)은 열산화법에 의해 형성할 수 있다. 또한, SEG막(120)의 표면은 가해진 열에 의해 SEG막(120)을 형성하는 과정에서 발생한 결함을 제거할 수 있다. 이때, 표면처리는 산소분위기에서 700~900℃의 온도에서 수행한다.
도 7a는 소자분리막이 형성된 것을 나타내는 평면도이고, 도 7b 및 도 7c는 도 7a를 X축의 7b(X1)선, 7b(X2)선 및 Y축의 7c(Y1), 7c(Y2)선을 따라 각각 절단한 단면도들이다.
도 7a 및 도 7c를 참조하면, 표면처리된 SEG막(120a)을 내재하는 소자분리영역(108)의 제1 절연막(110a) 상에 도 3에서와 동일한 방법으로 제2 절연막(110b), 예를 들어 산화막을 충전한다. 이어서, 마스크용 질화막 패턴(106)이 노출되도록 제2 절연막(110b)을 제거하여 평탄화한다. 이에 따라, 제1 절연막(110a)과 제2 절 연막(110b)으로 이루어진 소자분리막(110)이 형성된다.
한편, 본 발명의 제1 실시예에 의한 소자분리막(110)은 종래의 소자분리막에 비해 넓은 갭필영역을 확보할 수 있다. SEG막(120a)의 하부에 있는 제1 절연막(110a)은 소자분리막으로 이용되며, 갭필되는 소자분리영역은 SEG막(120a)의 폭만큼 넓어진다. 따라서, 넓어진 갭필영역은 제1 절연막(110a)을 충전하는 과정에서 발생할 수 있는 보이드(void)를 최소화할 수 있다.
또한, 제2 절연막(110b)의 두께는 약 1500Å 정도에 불과하므로 좁은 공간에도 보이드 등과 같은 결함이 없이 절연막을 충분하게 갭필을 할 수 있다. 즉, 활성영역은 제2 절연막(110b)에 의해 완전하게 소자분리될 수 있다. 결과적으로, 활성영역 사이의 간격은 최대한 줄일 수 있으므로, 반도체 소자의 고집적화에 유리하다.
도 8a는 게이트 패턴이 형성되는 리세스 영역을 정의하는 포토레지스트 패턴이 형성된 것을 나타내는 평면도이고, 도 8b 및 도 8c는 도 8a를 X축의 8b(X1)선, 8b(X2)선 및 Y축의 8c(Y1), 8c(Y2)선을 따라 각각 절단한 단면도들이다.
도 8a 및 도 8c를 참조하면, 게이트 패턴(도 12의 144)을 정의하는 제2 포토레지스트 패턴(130)을 소자분리막(110) 상에 형성한다. 제2 포토레지스트 패턴(130)은 다마신 방식으로 핀펫의 게이트 패턴을 제조하기 위함이다.
도 9a는 게이트 패턴이 형성될 리세스 영역이 형성된 것을 나타내는 평면도이고, 도 9b 및 도 9c는 도 9a를 X축의 9b(X1)선, 9b(X2)선 및 Y축의 9c(Y1), 9c(Y2)선을 따라 각각 절단한 단면도들이다.
도 9a 및 도 9c를 참조하면, 제2 포토레지스트 패턴(130)을 식각마스크로 하여 제2 포토레지스트 패턴(130)의 형상대로 돌출부(102)의 양측벽 바깥쪽 하부의 제2 절연막(110b), SEG막(120a) 및 제1 절연막(110a)을 순차적으로 식각한다. 이에 따라, 돌출부(102)의 양측벽 바깥쪽의 하부에 리세스 영역(132)이 형성된다.
리세스 영역(132)은 건식식각, 예를 들어 플라즈마 식각 또는 반응성 이온 에칭을 사용하여 형성할 수 있다. 이 경우, 제1 절연막(110a), 제2 절연막(110b) 및 SEG막(120a)의 식각선택비는 거의 동일하게 식각조건을 적절하게 조절할 수 있다.
제1 절연막(110a)이 식각되는 깊이는 본 발명의 실시예에 의한 반도체 소자의 채널의 넓이를 결정한다. 만일, 식각되는 깊이가 지나치게 깊어지면 후속공정에서 리세스 영역(132)이 계속 깊어지므로 소자분리막의 소자분리효과를 저하시킨다. 또한, 식각되는 깊이가 작으면 채널영역의 넓이가 줄어들게 된다. 따라서, 소자분리효과와 채널영역의 넓이를 적절하게 조절하여 리세스 영역(132)의 깊이를 결정한다.
도 10a는 SEG막이 노출되도록 평탄화한 것을 나타내는 평면도이고, 도 10b 및 도 10c는 도 10a를 X축의 10b(X1)선, 10b(X2)선 및 Y축의 10c(Y1), 10c(Y2)선을 따라 각각 절단한 단면도들이다.
도 10a 내지 도 10c를 참조하면, 패드마스크 패턴(104), 마스크용 질화막 패턴(106) 및 제2 절연막(110b)을 SEG막(120a)의 상부 표면과 실질적으로 동일한 레벨로 평탄화한다. 마스크용 질화막 패턴(106)은 인산을 사용하여 제거하고, 패드산 화막 패턴(104) 및 제2 절연막(110b)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거한다. 평탄화 공정이 완료되면, 돌출부(102)와 SEG막(102a)으로 이루어진 접합영역(150)이 노출된다.
경우에 따라, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백으로 수행할 수 있다. CMP나 에치백을 이용하는 경우에는 먼저 리세스 영역(132)을 절연막으로 채운 다음 평탄화할 수 있다.
도 11a는 노출된 돌출부의 양측벽 및 상면에 게이트 패턴이 형성된 것을 나타내는 평면도이고, 도 11b 및 도 11c는 도 11a를 X축의 11b(X1)선, 11b(X2)선 및 Y축의 11c(Y1), 11c(Y2)선을 따라 각각 절단한 단면도들이다.
도 11a 내지 도 11c를 참조하면, 평탄화공정을 거친 리세스 영역(132)의 내측 표면 및 채널영역(102a)의 표면에 게이트 절연막(140)을 열산화법에 의해 형성한다. 게이트 절연막(140)은 열산화막 및 고유전율을 갖는 절연막, 예를 들어 산화막, ONO막 및 고유전율을 가진 물질 중에 선택된 어느 하나일 수 있다.
이어서, 게이트 절연막(140)을 갖는 기판(100)의 전면에 게이트 도전막 패턴(142)을 증착하여 게이트 전극 패턴(144)을 형성한다. 게이트 전극 패턴(144)은 채널영역(102a)의 적어도 하나의 측면을 덮는다. 본 발명의 실시예와 같은 삼중게이트 구조인 경우에는 게이트 전극 패턴(144)은 채널영역(102a)의 양측면과 상부면을 덮는다. 게이트 도전막 패턴(142)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속 함유 물질 중에 선택된 단일층 또는 복합층으로 형성할 수 있 다. 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다.
제2 실시예
도 12a는 본 발명의 제2 실시예에 의한 노출된 돌출부의 폭을 좁히는 것을 나타내는 평면도이고, 도 12b 및 도 12c는 도 12a를 X축의 12b(X1)선, 12b(X2)선 및 Y축의 12c(Y1), 12c(Y2)선을 따라 각각 절단한 단면도들이다. 돌출부(102a)을 노출시키는 과정은 도 2 내지 도 9를 참조하여 설명한 제1 실시예에서와 동일하다.
노출된 돌출부(102a)의 폭을 줄이는 이유는 문턱전압을 조절하기 위함이다. 일반적으로, 채널영역 상면의 폭이 줄어들면 문턱전압이 감소한다. 만일, 채널영역상면의 폭이 크게 줄어들어 완전공핍(fully depletion)되면 문턱전압은 1V 정도로 크게 감소한다. 따라서, 문턱전압을 감소할 필요가 없는 경우에는 채널영역 상면의 폭은 줄이지 않을 수 있다. 본 발명의 도 12a 내지 도 12c의 경우에는 노출된 돌출부(102a)의 폭을 줄여 문턱전압을 조절할 필요가 있는 경우의 실시예를 나타낸 것이다.
도 12a 내지 도 12c를 참조하면, 리세스 영역(132) 내에 노출된 돌출부(102)의 측벽을 마스크용 질화막 패턴(106)을 식각마스크로 하여 소정의 두께만큼 제거하여 채널영역(102a)을 형성한다. 이때, 제거하는 방법은 시간조절된 습식식각을 사용할 수 있다. 습식식각액은 예를 들어, HF 및 NH4OH을 포함한 용액일 수 있다. 이때, 제1 절연막(110a)은 식각정지막의 역할을 한다. 이에 따라, 리세스 영역(132) 내의 채널영역(102a)은 폭이 얇아진 형태를 갖는다.
여기서, 돌출부(102)의 폭이 줄어든 정도는 도 4에서와는 다르다. 즉. 도 4에서는 채널영역(102a)의 표면에 원하는 SEG막(120a)이 형성되는 정도이나, 도 12에서는 문턱전압을 조절하므로 폭이 줄어드는 정도는 도 4에 비하여 매우 클 수 있다.
도 13a는 노출된 돌출부의 양측벽 및 상면에 게이트 패턴이 형성된 것을 나타내는 평면도이고, 도 113 및 도 13c는 도 13a를 X축의 13b(X1)선, 13b(X2)선 및 Y축의 13c(Y1), 13c(Y2)선을 따라 각각 절단한 단면도들이다.
도 13a 내지 도 13c를 참조하면, 평탄화공정을 거친 리세스 영역(132)의 내측 표면 및 채널영역(102a)의 표면에 게이트 절연막(140)을 열산화법에 의해 형성한다. 게이트 절연막(140)은 열산화막 및 고유전율을 갖는 절연막, 예를 들어 산화막, ONO막 및 고유전율을 가진 물질 중에 선택된 어느 하나일 수 있다. 이어서, 게이트 절연막(140)을 갖는 기판(100)의 전면에 도 11과 동일하게 게이트 도전막 패턴(142)을 증착하여 게이트 전극 패턴(144)을 형성한다.
본 발명의 실시예들에서의 접합영역(150)은 돌출부(150)와 SEG막(120a)으로 이루어진다. 이에 따라, 접합영역(150)의 면적은 SEG막(120a)만큼 넓어진다. 한편, SEG막(120a)은 제1 절연막(110a) 상에 형성되므로 SEG막(120a)로부터의 누설전류를 방지할 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 SEG막의 넓이만큼 접합영역의 면적을 증대함으로써, 접합영역의 전기적 저항을 감소시킬 수 있다.
또한, SEG막은 절연막 상에 형성되므로 SEG막로부터 기판으로 흐르는 누설전류를 차단할 수 있다.
나아가, SEG막 하부의 제1 절연막을 소자분리막으로 이용할 수 있으므로 갭필영역이 넓어져 소자분리막을 형성하는 과정에서 발생할 수 있는 보이드(void)를 최소화할 수 있다.
그리고, 활성영역 사이의 간격은 최대한 줄일 수 있으므로, 반도체 소자의 고집적화에 유리하다.

Claims (25)

  1. 기판 상으로 확장된 핀 형태의 돌출부; 및
    상기 돌출부 상부의 측벽을 둘러싸며, 상기 돌출부의 채널영역의 측벽을 노출시킨 SEG막을 포함하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 SEG막은 상기 돌출부와 유사한 격자상수를 갖는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 SEG막은 Si막, SiGe막 또는 이들의 복합막으로 이루어진 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 기판과 상기 SEG막은 제1 절연막에 의해 분리되는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자.
  5. 제4항에 있어서, 상기 채널영역의 측벽 바깥쪽의 상기 제1 절연막은 상기 SEG막의 폭과 같거나 큰 폭으로 소정의 깊이만큼 리세스된 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자.
  6. 제5항에 있어서, 상기 리세스된 깊이는 채널의 넓이를 결정하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자.
  7. 제1항에 있어서, 상기 채널영역의 폭은 상기 노출되지 않은 돌출부의 폭보다 작은 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자.
  8. 제1항에 있어서, 상기 돌출부와 상기 SEG막은 접합영역을 이루는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자.
  9. 반도체 기판 상에 수직으로 확장된 돌출부를 정의하는 소자분리막을 형성하는 단계;
    상기 돌출부의 상부가 노출되도록 상기 소자분리막을 리세스하여 제1 절연막을 형성하는 단계;
    상기 노출된 돌출부의 측벽을 둘러싸는 SEG막을 성장시키는 단계;
    상기 SEG막을 식각하여 게이트 패턴이 형성될 상기 돌출부의 채널영역의 측벽을 노출시키는 단계; 및
    상기 채널영역의 적어도 하나의 측벽을 덮는 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 제1 절연막은 시간조절된 습식식각에 의해 제거하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  11. 제9항에 있어서, 상기 제1 절연막은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE를 이용하여 제거하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  12. 제9항에 있어서, 상기 SEG막은 분자 빔 에피택시법을 사용하여 형성하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  13. 제9항에 있어서, 상기 SEG막은 Si막, SiGe막 또는 이들의 복합막인 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 Si막을 형성하는 소스 가스는 SiH4, SiH2Cl2, SiCl 4 또는 Si2H6 가스인 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 SiGe막을 형성하는 데 있어서,
    Si 소스가스는 SiH4, SiH2Cl2, SiCl4 또는 Si2H 6 가스이고, Ge 소스가스는 GeH4인 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  16. 제9항에 있어서, 상기 SEG막의 폭은 증착시간에 비례하여 증가하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  17. 제9항에 있어서, 상기 SEG막의 표면은 열산화법에 의해 산화하는 단계를 더 포함하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  18. 제9항에 있어서, 상기 채널영역의 측벽을 노출시키기 이전에,
    상기 SEG막을 내재하는 소자분리영역에 제2 절연막을 충전하는 단계; 및
    상기 제2 절연막을 마스크용 질화막 패턴과 동일한 레벨로 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  19. 제18항에 있어서, 상기 제2 절연막의 하단은 상기 SEG막의 하단과 동일한 레벨인 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  20. 제9항에 있어서, 상기 채널영역의 측벽을 노출시키는 단계는,
    상기 게이트 패턴이 형성될 리세스 영역을 정의하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 하여 상기 제2 포토레지스트 패턴의 형상대로 상기 돌출부의 양측벽의 바깥쪽 하부의 제2 절연막, SEG막 및 제1 절연막을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  21. 제20항에 있어서, 상기 제1 절연막, 제2 절연막 및 SEG막은 건식식각에 의해 제거되는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  22. 반도체 기판 상에 수직으로 확장된 돌출부를 정의하는 소자분리막을 형성하는 단계;
    상기 돌출부의 상부가 노출되도록 상기 소자분리막을 리세스하여 제1 절연막을 형성하는 단계;
    상기 노출된 돌출부의 측벽을 둘러싸는 SEG막을 성장시키는 단계;
    상기 SEG막을 식각하여 게이트 패턴이 형성될 상기 돌출부의 채널영역의 측벽을 노출시키는 단계;
    상기 채널영역의 폭을 줄여 문턱전압을 조절하는 단계; 및
    상기 채널영역의 적어도 하나의 측벽을 덮는 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  23. 제22항에 있어서, 상기 채널영역의 폭은 시간조절된 습식식각에 의해 줄이는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방 법.
  24. 제23항에 있어서, 상기 채널영역의 폭은 희석된 HF 및 NH4OH를 포함하는 용액을 이용하여 상기 채널영역의 측면을 제거하여 줄이는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
  25. 제23항에 있어서, 상기 채널영역의 폭을 줄이는 단계에 있어서 상기 제1 절연막은 식각정지막의 역할을 하는 것을 특징으로 하는 SEG막에 의해 확장된 접합영역을 갖는 반도체 소자의 제조방법.
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