TW202347769A - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TW202347769A
TW202347769A TW112107205A TW112107205A TW202347769A TW 202347769 A TW202347769 A TW 202347769A TW 112107205 A TW112107205 A TW 112107205A TW 112107205 A TW112107205 A TW 112107205A TW 202347769 A TW202347769 A TW 202347769A
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor fin
layer
top surface
height
Prior art date
Application number
TW112107205A
Other languages
English (en)
Other versions
TWI856533B (zh
Inventor
張瑞麟
江宗育
林米華
詹晴堯
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202347769A publication Critical patent/TW202347769A/zh
Application granted granted Critical
Publication of TWI856533B publication Critical patent/TWI856533B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭露的實施例提供一種解決方案，以解決跨基板之不均勻通道高度所引起的任何問題。特別地，在淺溝渠隔離凹槽之前選擇地植入隔離層，以改變半導體鰭片結構周圍的隔離層的蝕刻速率。

Description

半導體元件及其製造方法
由於各種電子元件的積體密度不斷提高，半導體行業經歷了持續快速成長。在大多數情況下，積體密度的這種改善來自於最小特徵尺寸的反覆減小，允許更多的元件整合到給定的晶片區域中。
由於鰭式場效電晶體(FinFET)的小尺寸和高性能，FinFET越來越多地用於積體電路的製造。全應變通道，例如矽鍺通道，已用於FinFET，以改善FinFET性能。然而，應變通道架構會產生自己需要解決的缺點。
以下的揭露提供了許多不同實施方式或實施例，以實施所提供之標的之不同特徵。以下所描述之構件與安排的特定例子係用以簡化本揭露。當然這些僅為例子，並非用以作為限制。舉例而言，於描述中，第一特徵形成於第二特徵之上方或之上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各實施例中重複參考數字及/或文字。這樣的重複係為了簡化與清楚之目的，以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。
此外，在此可能會使用空間相對用語，例如「在下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「上方(over)」、「頂(top)」、「較高(upper)」、與類似用語，以方便說明如圖式所繪示之一構件或一特徵與另一(另一些)構件或特徵之間的關係。除了在圖中所繪示之方位外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可以同樣的方式來解釋在此所使用之空間相對描述符號。
矽鍺(SiGe)通道已用於p型金屬氧化物半導體(MOS)元件以增加電洞移動率。現有技術的製造可能會導致不同圖案區域之間的通道高度不同。例如，半導體通道可在具有較高鰭片密度的區域具有較高的通道高度，以及在具有較低鰭片密度的區域具有較短的通道高度。鰭片密度可對應鰭片結構佔據的表面積與總表面積之比例。例如，相較於其他區域中之半導體鰭片，例如邏輯電路區域或記憶體電路區域，環形振盪器(RO)區域中的半導體鰭片，可能是劃線測試結構的一部分，可具有較低的鰭片密度或佔整體表面積的較低比例。
對於SiGe通道，通道高度的變化可導致SiGe高度與鰭片高度不同。特別是平坦化製程，SiGe鰭片可比介電材料和矽更快速率去除。因此，具有較高SiGe密度的區域可以更快速率移除，而導致更短的SiGe通道高度。在淺溝槽隔離的凹槽蝕刻期間，SiGe通道高度的變化可導致SiGe通道在某些區域暴露不足，而在其他區域暴露過度。當SiGe通道暴露不足時，可能發生DC損失和汲極導致能障降低(DIBL)惡化。當SiGe通道暴露過度時，可能發生AC降級。
根據本揭露，在凹陷蝕刻半導體鰭片結構，例如包含SiGe的半導體鰭片結構，周圍的介電材料之前，選擇性地進行植入製程。植入製程改變經植入之介電材料的蝕刻速率。接著，介電材料在不同區域凹陷到不同水平，產生不同的鰭片高度來匹配不同的通道高度。
圖1係繪示依照本揭露之實施方式之一種半導體元件之製造方法10的流程圖。圖2A與圖2B、圖3A與圖3B、圖4A與圖4B、圖5A與圖5B、圖6A與圖6B、圖7A與圖7B、圖8A與圖8B、圖9A至圖9C、圖10A至圖10E、圖11A至圖11E、和圖12A至圖12H係示意性地繪示依照本揭露之實施方式之製造示範的半導體元件100的各個階段。特別地，可根據圖1的方法10製造半導體元件100。
在方法10的操作12中，形成複數個半導體鰭片結構於要形成半導體元件100的基板102上，如圖2A與圖2B、圖3A與圖3B、圖4A與圖4B、和圖5A與圖5B所示。圖2A至圖5A是半導體元件100的俯視示意圖。圖2B至圖5B是沿著圖2A至圖5A之線B-B的半導體元件100的剖面示意圖。圖2A至圖2B、圖3A至圖3B、圖4A至圖4B、和圖5A至圖5B顯示半導體元件100的二圖案區域101與103。圖案區域101包含較高密度的半導體鰭片結構，而圖案區域103包含較低密度的半導體鰭片結構。例如，圖案區域101可為多晶矽關鍵尺寸(POCD)區域，而圖案區域103可為環形振盪器(RO)區域。
基板102可為半導體基板，例如塊體半導體、絕緣體上半導體(SOI)基板等，其可摻雜(例如，以p型摻質或n型摻質)或未摻雜。基板102可為晶圓，例如矽晶圓。通常，SOI基板是一層半導體材料形成在絕緣體上。絕緣體可為例如埋入氧化物(BOX)層、氧化矽層等。絕緣體設置在基板上，基板一般為矽或玻璃基板。也可使用其他基板，例如多層或梯度基板。
如圖2A與圖2B所示，圖案區域101包括n型元件區域101N和p型元件區域101P。p型元件區域101P可用於形成p型元件，例如PMOS電晶體，例如p型FinFET。n型元件區域101N可用於形成n型元件，例如NMOS電晶體，例如n型FinFET。p型元件區域101P可通過分隔器與n型元件區域101N實體分離，並且任意數量的元件特徵(例如，其他主動元件、摻雜區、隔離結構等)可設置在n型元件區域101N和p型元件區域101P之間。可通過以罩幕(例如光阻、氧化物等)覆蓋n型元件區域101N，和進行離子植入製程，在基板102中的p型元件區域101P中形成n型井。可將N型摻質，例如砷離子，植入p型元件區域101P中。可通過以罩幕(例如光阻、氧化物等)覆蓋p型元件區域101P，和進行離子植入製程，在基板102中的n型元件區域101N中形成p型井。可將P型摻質，例如硼離子，植入n型元件區域101N中。
類似地，圖案區域103包括n型元件區域103N和p型元件區域103P。p型元件區域103P可通過分隔器與n型元件區域103N實體分離，並且任意數量的元件特徵(例如，其他主動元件、摻雜區、隔離結構等)可設置在p型元件區域103P 和n型元件區域103N之間。可通過選擇性地植入N型摻質，例如砷離子，且可植入p型元件區域103P中，在p型元件區域103P中形成n型井。可通過選擇性植入P型摻質，例如硼離子，且可植入n型元件區域103N中，在基板102的n型元件區域103N中形成p型井。
形成第一半導體層104於基板102的頂面102t上方。第一半導體層104隨後製造成用於n型元件的通道。在一些實施方式中，第一半導體層104可用於減少隨後形成之p型元件的磊晶層中的差排缺陷。第一半導體層104可包括如矽等的材料。可通過磊晶成長製程，例如有機金屬化學氣相沈積(MOCVD)、有機金屬氣相磊晶(MOVPE)、電漿增強化學氣相沉積(PECVD)、遠距電漿化學氣相沉積(RP-CVD)、分子束磊晶(MBE)、氫化物氣相磊晶(HVPE)、液相磊晶(LPE)、氯化物氣相磊晶(Cl-VPE)、或任何其他適合的製程，形成第一半導體層104。第一半導體層104可具有與基板102中的n型井和p型井區的晶格常數相似或相同的晶格常數。在一些實施方式中，第一半導體層104可具有從第一半導體層104的頂面104t到基板102的頂面102t之約100埃至約5000埃之間的厚度。
如圖3A與圖3B所示，接著形成圖案化之罩幕層105於第一半導體層104上方，以覆蓋n型元件區域101N與103N和p型元件區域101P與103P上方的開口106。可利用圖未示出之圖案化的光阻作為罩幕，以形成圖案化之罩幕層105，並使用圖案化之罩幕層105蝕刻第一半導體層104以形成開口106。罩幕層105和第一半導體層104可通過合適的蝕刻製程，例如異向性蝕刻製程來蝕刻。在一些實施方式中，罩幕層105和第一半導體層104可通過乾式蝕刻製程，例如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)或其組合等來蝕刻。於圖案化罩幕層105後，圖案化的光阻層可使用適當的光阻剝除技術，例如化學溶劑清洗、電漿灰化、乾剝離和/或類似技術來去除。可在蝕刻第一半導體層104之前或之後，去除圖案化之光阻層。
在一些實施方式中，開口106可延伸通過第一半導體層104並暴露出於基板102，並且開口106的底面106b形成在基板102中。在其他實施方式中，第一半導體層104的一部分可保留在開口106下方，且開口106的底面106b形成於第一半導體層104中。如圖4A與圖4B所示，第一半導體層104的剩餘部分可用於在開口106中生長第二半導體層108。在一些實施方式中，在形成開口106之後，剩餘的第一半導體層104的部分可具有大約1埃至大約300埃之間的厚度。在一些實施方式中，開口106的深度在大約100埃至大約5000埃之間。
在一些實施方式中，第二半導體層108可包含一材料，其具有比第一半導體層104的晶格常數更大的晶格常數。例如，在一些實施方式中，第二半導體層108可包含矽鍺(SiGe)。在一些實施方式中，第二半導體層108是應變的SiGe層，包含範圍在大約25%至大約50%之間的Ge。SiGe通道包含比Si更低的能隙，而為隨後形成的PMOS元件提供更大的電洞移動率。第二半導體層108可通過磊晶生長等製程而形成。在一些實施方式中，第二半導體層108隨後製造成用於p型元件的通道。第二半導體層108可通過磊晶生長製程，例如有機金屬化學氣相沉積(MOCVD)、有機金屬氣相磊晶(MOVPE)、電漿增強化學氣相沉積(PECVD)、遠距電漿化學氣相沉積(RP-CVD)、分子束磊晶(MBE)、氫化物氣相磊晶(HVPE)、液相磊晶(LPE)、氯化物氣相磊晶(Cl-VPE)、或任何其他合適製程來形成。第二半導體層108可由任何適合的半導體材料，例如矽、鍺、III-V半導體材料或其組合製成。
第二半導體層108可填充開口106，使得第二半導體層108的頂面設置在第一半導體層104的頂面的相同水平面或上方。可將第二半導體層108形成一厚度，使得第一半導體層104和第二半導體層108的後續平坦化製程產生平坦表面。
在形成第二半導體層108之後，去除罩幕層105，並對第一半導體層104和第二半導體層108進行平坦化製程，如圖4A與圖4B所示。圖案化罩幕層105可用合適的蝕刻製程去除，例如濕蝕刻製程(例如稀釋之氫氟酸(dHF)等)。第一半導體層104和第二半導體層108可通過任何合適的平坦化製程，例如化學機械研磨(CMP)、回蝕製程及其組合等來平坦化。
在平坦化製程之後，第一半導體層104的頂面104t可與第二半導體層108的頂面108t齊平。在一些實施方式中，在平坦化製程之後，第二半導體層108具有大約100埃至5000埃之間的厚度，且第一半導體層104具有大約100埃至5000埃之間的厚度。
在圖5A與圖5B中，形成複數個半導體鰭片結構112、114、116與118。半導體鰭片結構112、114、116與118可通過用任何合適方法所圖案化之一個或多個罩幕層來蝕刻第一半導體層104、第二半導體層108、和底下的基板102來形成。例如，半導體鰭片結構112、114、116與118可使用包括雙圖案化或多圖案化製程之一個或多個微影製程來形成。通常，雙圖案化或多圖案化製程結合了微影和自對準製程，而允許產生具有例如比使用單一個直接微影製程可得到的間距更小間距的圖案。例如，在一個實施方式中，犧牲層(圖未示)形成在基板上方並使用微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隙壁(圖未示)。然後去除犧牲層，然後可使用剩餘的間隙壁來圖案化基板並形成半導體鰭片結構112、114、116與118。在圖5A與圖5B中，罩幕層110顯示為剩餘在半導體鰭片結構112、114、116與118上方。根據使用的圖案化製程，在不同半導體鰭片結構上的硬罩幕層110，可由不同厚度和/或組成的不同製程形成。
第一半導體層104、第二半導體層108、在基板102中的n型井/p型井使用罩幕層110作為罩幕來蝕刻，以形成半導體鰭片結構112、114、116與118。溝槽113形成在相鄰的半導體鰭片結構112、114、116與118之間。藉由蝕刻通過第一半導體層104或第二半導體層108和進入基板102而形成溝槽113。蝕刻方法可以是一種或多種任何可接受的蝕刻製程，例如反應離子蝕刻(RIE)、中性束蝕刻(NBE)等或其組合。蝕刻可以是異向的。儘管半導體鰭片結構112、114、116與118示意為具有垂直的側壁和直線的邊緣，但半導體鰭片結構112、114、116與118可具有任何其他適合的形狀，例如具有錐形側壁、圓角或其他幾何特徵。
如圖5B所示，半導體鰭片結構112與114形成在第一圖案區域101中。半導體鰭片結構112形成在n型元件區域101N上方。每個半導體鰭片結構112包括井部分112W和通道部分112C，井部分112W由基板102中的p型井所形成，通道部分112C由第一半導體層104所形成。半導體鰭片結構114形成在p型元件區域101P上方。每個半導體鰭片結構114包括井部分114W和通道部分114C，井部分114W由基板102中的n型井所形成，通道部分114C由第二半導體層108所形成。半導體鰭片結構116與118形成在第二圖案區域103中。半導體鰭片結構116形成在p型元件區域103P上方。每個半導體鰭片結構116包括井部分116W和通道部分116C，井部分116W由在基板102中的n型井形成，通道部分116C由第二半導體層108形成。半導體鰭片結構118形成在n型元件區域103N上方。每個半導體鰭片結構118包括井部分118W和通道部分118C，井部分118W由在基板102中的p型井形成，通道部分116C由第一半導體層104形成。
在此階段，半導體鰭片結構114與116的通道部分114C與116C具有實質相同的高度，其等於第二半導體層108的厚度，或者底面106b和頂面108t之間的距離。類似地，半導體鰭片結構112與118的通道部分112C與118C具有實質相同的高度，其等於第一半導體層104的厚度，或者頂面102t和頂面104t之間的距離。
在一些實施方式中，半導體鰭片結構114與116的井部分114W與116W具有實質相同的高度，以及半導體鰭片結構112與118的井部分112W與118W具有實質相同的高度。在一些實施方式中，由於第一半導體層104和第二半導體層108的蝕刻速率不同，n型元件區域101N與103N的溝槽113可具有與p型元件區域101P與103P的溝槽113不同的深度。例如，n型元件區域101N與103N的底面113bn與p型元件區域101P與103P的底面113bp在不同水平面。因此，井部分114W與116W的高度可以不同於井部分112W與118W的高度。在一些實施方式中，井部分114W與116W的高度可大於井部分112W與118W的高度，或者底面113bp低於底面113bn，因為第二半導體層108比第一半導體層104的蝕刻速度更快。
第二圖案區域103中的半導體鰭片結構116與118的密度低於第一圖案區域101中的半導體鰭片結構112與114的密度。如圖5A所示，半導體鰭片結構112與114的表面積和第一圖案區域101的總表面積的表面積比率，高於半導體鰭片結構116與118的表面積和第二圖案區域103的總表面積的表面積比率。
在方法10的操作14中，形成隔離層120於基板102上方，半導體鰭片結構112、114、116與118上方和至少部分地填充溝槽113，如圖6A與圖6B所示。圖6A是半導體元件100的俯視示意圖。圖6B是沿著圖6A之線B-B的半導體元件100的剖面示意圖。在一些實施方式中，隔離層120可包含一層或多層的介電材料。例如，隔離層120可包括襯墊和襯墊上方的介電填充材料。
襯墊可形成為共形層，其水平部分和垂直部分的厚度彼此接近。在一些實施方式中，通過在含氧環境中氧化基板102的暴露表面和半導體鰭片結構112、114、116與118來形成襯墊。在一些實施方式中，襯墊的厚度約1至5nm之間。在一些實施方式中，襯墊可包含SiN或SiO 2。
介電填充材料沉積在襯墊上。在一些實施方式中，介電填充材料可以共形方式沉積並填充溝槽113的一部分。如圖6B所示，隔離層120的介電填充材料填充溝槽113，並在較寬溝槽內留下開口以隨後在其中形成混合鰭片結構。在一些實施方式中，介電填充材料可包含氧化矽、碳化矽、氮化矽等或其組合，並可使用可流動化學氣相沉積(FCVD)、旋轉塗佈、CVD、ALD、高密度電漿化學氣相沉積(HDPCVD)、低壓化學氣相沉積(LPCVD)等或其組合來製作。
在方法10的操作16中，在隔離層120上方形成介電鰭片層122，如圖6A與圖6B所示。介電鰭片層122形成在基板102上方並覆蓋隔離層120。介電鰭片層122填充於隔離層120中的溝槽113中的剩餘開口中。
介電鰭片層122形成在基板102上方並覆蓋隔離層120。介電鰭片層122填充於隔離層120中的開口中。在一些實施方式中，介電鰭片層122可包含氮化矽(SiN)、氮氧化物、碳化矽(SiC)、氮氧化矽(SiON)、氧化物、SiO 2、Si 3N 4與SiOCN等，並可通過形成這種層的方法，例如CVD、電漿增強CVD、濺鍍、和本領域已知的其他方法來形成。在一些實施方式中，介電鰭片層122可由除了氮化物介電材料以外的低K介電材料製成。在一些實施方式中，介電鰭片層122可過度填充溝槽113中的開口，使得介電鰭片層122材料的一部分在頂面上方延伸。
在方法10的操作18中，進行平坦化製程，例如CMP，以暴露半導體鰭片結構112、114、116與118，來用於隨後的隔離層凹入，如圖7A與圖7B所示。圖7A是半導體元件100的俯視示意圖。圖7B是沿著圖7A之線B-B的半導體元件100的剖面示意圖。在相同的CMP條件下，不同材料具有不同研磨速率。圖案密度的變化，即半導體鰭片結構112、114、116與118的密度，或半導體表面佔有率的比例，可能導致CMP操作不同地影響半導體元件100的不同部分。在一些情況下，半導體鰭片結構密度的差異可造成CMP負載。例如，SiGe材料的研磨速度比介電材料快。因此，更高的SiGe 表面積與介電表面積之比例的區域，比更低的SiGe 表面積與介電表面積之比例的區域研磨更快。
如圖7B所示，CMP負載可能導致具有較高半導體鰭片結構之密度的第一圖案區域101的頂面101t，低於具有較低半導體鰭片結構之密度的第二圖案區域103的頂面103t。在CMP製程之後，定義出半導體鰭片結構112、114、116與118中的通道部分112C、114C、116C與118C的通道高度112ch、114ch、116ch與118ch。半導體鰭片結構112的通道高度112ch由頂面101t到頂面102t間的距離定義。半導體鰭片結構118的通道高度118ch由頂面103t到頂面102t間的距離定義。半導體鰭片結構114的通道高度114ch由頂面101t到底面106b 間的距離定義。半導體鰭片結構116的通道高度116ch由頂面103t到底面106b間的距離定義。由於頂面101t和頂面103t位於不同水平，因此第一圖案區域101中的通道高度114ch小於第二圖案區域103中的通道高度116ch。同樣地，第一圖案區域101中的通道高度112ch比第二圖案區域103中的通道高度118ch短。
隨後進行蝕刻製程，以凹入蝕刻隔離層120，而暴露半導體鰭片結構112、114、116與118的頂部。在凹陷隔離層120上方之暴露的半導體鰭片結構112、114、116與118的高度稱為鰭片高度。第一圖案區域101和第二圖案區域103中的通道高度的差異可能隨後導致鰭片高度與一些區域中對應的通道高度不匹配。特別是針對p型元件，通道部分114C與116C和井部分114W與116W包括不同材料，通道高度和鰭片高度的不匹配可能導致所得元件的AD降級或DC損失。在一些實施方式中，通道高度的差異通過選擇性植入製程來補償，如操作20和22所述。
在方法10的操作20中，形成罩幕層124於基板102上方並予以圖案化，以暴露一個或多個圖案區域，如圖8A與圖8B所示。圖8A是半導體元件100的俯視示意圖。圖8B是沿著圖8A之線B-B的半導體元件的剖面示意圖。在一些實施方式中，圖案化罩幕層124，以暴露半導體鰭片結構的圖案密度低的區域。例如，罩幕層124形成以暴露第二圖案區域103。在一些實施方式中，圖案化罩幕層124，以暴露一個或多個圖案區域中的p型元件區域。例如，罩幕層124經圖案化而暴露第二圖案區域103的p型元件區域103P。
在一些實施方式中，罩幕層124可通過化學氣相沉積(CVD)、原子層沉積(ALD)等製程形成。罩幕層124可包含二氧化矽、氮化矽等材料。罩幕層124可使用微影製程圖案化。
在方法10的操作22中，進行離子植入製程，以將一種或多種物質植入暴露的隔離層120中，如圖8A與圖8B所示。硬罩幕層124所暴露出之區域中的隔離層120，即在具有低鰭片密度的圖案區域103的p型元件區域103P中的隔離層120。將暴露出之隔離層120暴露於摻質的離子流，如箭頭126所示。在一些實施方式中，摻質128進入隔離層120，削弱隔離層120的結構，加速了遭摻雜之隔離層120的蝕刻速率。
可選擇摻質及/或植入，以實現期望的蝕刻速率改變，例如蝕刻速率加速或蝕刻速率減速。在一些實施方式中，摻質選自一種或多種大原子物質，例如鍺、氬、氮、砷與碳。
在圖8A與圖8B所示的實施方式中，植入摻質，以增加隔離層120中的蝕刻速率或蝕刻厚度。以大約3KeV和大約10KeV之間範圍內的能量級進行離子植入。低於3KeV的能量級可能無法將離子物種驅動夠深至改變蝕刻速率。高於10KeV的能量級可能會損壞半導體鰭片結構而不會提供額外的好處。在一些實施方式中，以1E13和1E14原子/平方公分之間的範圍內的摻質濃度下進行離子植入。低於1E13原子/平方公分的濃度水平可能不足以改變蝕刻速率。高於1E14原子/平方公分的濃度水平可能會對蝕刻速率造成不同的改變及/或改變材料特性。
在其他實施方式中，可植入摻質，以降低蝕刻速率或蝕刻厚度。例如，當硬罩幕層124暴露出具高密度的半導體鰭片結構的區域時，例如第一圖案區域101，可選擇摻質的種類及/或摻質濃度，以減小蝕刻厚度。在一些實施方式中，以5E14和5E15原子/平方公分之間的範圍，將砷摻雜到隔離層120中，以降低隔離介電層，例如氧化矽的蝕刻速率。
在操作24中，對隔離層120凹入蝕刻，以暴露半導體鰭片結構112、114、116與118的通道部分112C、114C、116C與118C，並在半導體鰭片結構112、114、116與118的井部分112W、114W、116W與118W周圍形成淺溝渠隔離(STI)區域120s，如圖9A與圖9B所示。圖9A是半導體元件100的俯視示意圖。圖9B是沿著圖9A之線B-B的半導體元件100的剖面示意圖。
在蝕刻隔離層120之前，去除硬罩幕層124，以暴露全部隔離層120。然後使用可接受的蝕刻製程，例如對隔離層120的材料具有選擇性的蝕刻製程，來凹入隔離層120。在一些實施方式中，可使用HF/NF 3、CF 4、CHF 3、NF 3與SF 6等乾式蝕刻製程凹入蝕刻隔離層120。在一些實施方式中，乾式蝕刻製程可為使用氟化氫(HF)氣體與氨氣(NH 3)等少電漿氣體蝕刻製程，使用氫氣(H 2)、三氟化氮(NF 3)和氨副產物的遠程電漿輔助乾式蝕刻製程，或稀釋氫氟酸(dHF)。
在凹入隔離層120之後，在p型元件區域101P與103P和n型元件區域101N與103N中的半導體鰭片結構112、114、116與118從相鄰的STI區域120s之間凸伸出。在一些實施方式中，介電鰭片層122也從相鄰的STI區域120s之間凸伸出，形成混合鰭片結構130。混合鰭片結構130可設置在第一區域101及/或第二區域103中。例如，混合鰭片結構130可設置在半導體鰭片結構116與118之間，以分開p型元件與n型元件。混合鰭片結構130可設置在相鄰的半導體鰭片結構116或118之間。
半導體鰭片結構112、114、116與118分別從STI區域120s凸伸出鰭片高度112fh、114fh、116fh與118fh。鰭片高度112fh、114fh、116fh與118fh定義為半導體鰭片結構112、114、116與118的頂面112t、114t、116t與118t和STI區域120s的頂面120t之間的距離。頂面112t和114t實質上位在同一水平面，且實質上與第一圖案區域101的頂面101t相同。頂面116t和118t實質上在同一水平面，且實質上與第二圖案區域103的頂面103t相同。
因為在操作22的選擇植入製程改變隔離層120的蝕刻速率，植入區域的隔離層120可比非植入區域的隔離層120蝕刻更快或更慢。在圖9A與圖9B的實施方式中，在第二圖案區域103中的p型元件區域103P中的隔離層120具有較低密度的半導體鰭片結構。對p型元件區域103P中的隔離層120的選擇植入提高蝕刻速率，導致比非植入區域，例如第一圖案區域101的p型元件區域101P和n型元件區域101N以及第二圖案區域103的n型元件區域103N，更大的蝕刻深度。如圖9B所示，STI區域120s的頂面120t在不同區域處於不同水平，這可實現不同的鰭片高度，以避免p型元件區域中鰭片高度和通道高度的不匹配。
半導體鰭片結構112、114與118周圍的隔離層120沒有植入，因此蝕刻到實質上相同的水平，並且鰭片高度112fh、114fh、和118fh實質上相同。半導體鰭片結構116周圍的隔離層120經植入，以加速蝕刻速率，因此蝕刻到更深的水平，並且鰭片高度116fh大於鰭片高度112fh、114fh、和118fh。n型元件的半導體鰭片結構112與118的通道部分112C與118C和井部分112W與118W都包括矽，鰭片高度與通道高度之間的差異不會引起與p型元件的半導體鰭片結構114與116的相同問題。在一些實施方式中，可選擇操作22中的植入製程的操作參數，以補償通道高度114ch與116ch之間的差異，並且可選擇操作24中的凹入蝕刻的操作參數，以使鰭片高度114fh與通道高度114ch匹配。如圖9B所示，鰭片高度114fh與通道高度114ch實質上相同，鰭片高度116fh與通道高度116ch實質上相同，在較低鰭片密度的區域中的鰭片高度116fh高於在較高鰭片密度的區域中的鰭片高度114fh。鰭片高度差異dFH(如圖9C所示)類似於通道高度差異dCH。
在STI凹入操作之後，通道高度112ch、114ch、116ch與118ch可在大約40到60nm之間的範圍內。通道高度112ch、114ch、116ch與118ch之間的通道高度差異dCH可高達約6nm，或約高達通道高度的10%。鰭片高度112fh、114fh、116fh與118fh可在大約40到60nm之間的範圍內。半導體鰭片結構112、114、116與118的凸出部分可具有在大約5nm和大約10nm之間的範圍內的鰭片寬度fw。在一些實施方式中，半導體鰭片結構112、114、116與118的凸出部分和混合鰭片結構130之間的溝槽寬度tw可在大約5nm和大約30nm之間的範圍內。選擇的植入可使鰭片高度差異dFH在大約2nm和大約4nm之間的範圍內，或在鰭片高度的大約3%和10%之間的範圍內。小於2nm或鰭片高度112fh、114fh、116fh與118fh的3%的鰭片高度差異dFH可能無法提供足夠的好處來調節增加之圖案化和植入製程的成本。大於4nm或鰭片高度112fh、114fh、116fh與118fh的10%的鰭片高度差異dFH可能導致相對的通道高度/鰭片高度不匹配。
圖9C是圖9B的半導體元件100的局部放大圖。如圖9C所示，p型元件的鰭片高度116fh大於圖案區域103中對應的n型元件的鰭片高度118fh。在一些實施方式中，在植入區域的STI區域120s的頂面120t具有非線性輪廓120tu，例如雙曲線表面、曲率表面、半球/球狀表面、刻面表面、頸縮表面、刻痕表面或與x-y面中的水平面不平的其他表面。在一些實施方式中，非線性輪廓120tu可以是U形輪廓，其中STI區域120s的頂面120t在鄰近的半導體鰭片結構116處較高，在鄰近的中心處較低，如圖9B和圖9C所示。在一些實施方式中，U形非線性輪廓120tu中的高度差dU在2nm和4nm之間的範圍內。對比之下，沒有植入的STI區域120s的頂面120t，例如環繞半導體鰭片結構112、114與118的STI區域120s，與非線性輪廓120tu相比具有相對平面輪廓120tf。
在方法10的操作26中，犧牲閘極結構138與139形成於半導體鰭片結構112、114、116與118、混合鰭片結構130和STI區120s上方，並且側壁間隙壁140與142形成於犧牲閘極結構138與139的側壁上，如圖10A至圖10E所示。圖10A是半導體元件100的平面圖。圖10B至圖10E是分別沿著圖10A之線B-B、線C-C、線D-D、和線E-E的半導體元件100的剖面圖。
在一些實施方式中，在形成犧牲閘極結構138與139之前，可在半導體鰭片結構112、114、116與118的暴露部分上形成覆蓋層(圖未示)。覆蓋層可減少鍺從半導體鰭片結構116向外擴散至後續形成的上方層中。覆蓋層可由矽，例如多晶矽等形成。覆蓋層可具有約1埃和約10埃之間的厚度。
犧牲閘極結構138與139分別形成在第一圖案區域101中之部分之半導體鰭片結構112與114，和第二圖案區域103中之部分之半導體鰭片結構116與118上方。犧牲閘極結構138與139可包括犧牲閘極介電層132、犧牲閘極電極層134、和罩幕層136。
犧牲閘極介電層132可共形地形成在半導體鰭片結構112、114、116與118、混合鰭片結構130和STI區域120s上方。在一些實施方式中，犧牲閘極介電層132可通過CVD製程、次常壓CVD製程(SACVD)、FCVD製程、ALD製程、PVD製程或其他合適製程來沉積。犧牲閘極介電層132可包括一層或多層介電材料，例如SiO 2、SiN、高K介電材料和/或其他合適的介電材料。
犧牲閘極電極層134可毯覆式沉積在犧牲閘極介電層132上方。犧牲閘極電極層134包括矽，例如多晶矽或非晶矽。犧牲閘極電極層的厚度在大約40nm和大約200nm之間的範圍內。在一些實施方式中，犧牲閘極電極層134受到平坦化操作。可使用包括LPCVD和PECVD之CVD、PVD、ALD或其他合適製程來沉積犧牲閘極電極層134。
隨後，形成罩幕層136於犧牲閘極電極層134上方。形成罩幕層136之前，可在犧牲閘極電極層134上沉積墊層(圖未示)。墊層可包括氮化矽。罩幕層136可包括氧化矽。接著，對罩幕層136、犧牲閘極電極層134和犧牲閘極介電層132進行圖案化操作，以形成犧牲閘極結構138與139。
側壁間隙壁140與142形成在每個犧牲閘極結構138與139的側壁上，如圖10A、圖10C、圖10D和圖10E所示。在形成犧牲閘極結構138與139之後，在犧牲閘極結構138與139的側壁上形成側壁間隙壁140與142。
在一些實施方式中，可在犧牲閘極結構138與139和半導體鰭片結構112、114、116與118的暴露的側壁上順序地形成側壁間隙壁140與142。每個側壁間隙壁140與142可通過毯覆式沉積形成，隨後通過非等向性蝕刻以從水平面去除側壁間隙壁140。儘管顯示二層的側壁間隙壁，側壁間隙壁可包括更多或更少的介電材料層。在一些實施方式中，側壁間隙壁140與142可通過ALD或CVD形成。在一些實施方式中，側壁間隙壁140與142的絕緣材料可包括選自氧化矽、例如Si 3N 4之氮化矽、摻雜碳的氧化矽、摻雜氮的氧化矽、多孔氧化矽或其組合的介電材料。
圖10C、圖10D與圖10E示意地圖示犧牲閘極結構138與139和側壁間隙壁140與142分別位於半導體鰭片結構114、116與118上方。如圖10C與圖10D所示，第一圖案區域101中的通道長度114ch比第二圖案區域103中的通道長度116ch短。
在方法的操作28中，回蝕未被犧牲閘極結構138與139覆蓋的半導體鰭片結構112、114、116與118並且磊晶源極/汲極特徵144與146，如圖11A至圖11E所示。圖11A是半導體元件100的平面圖。圖11B至圖11E是沿著圖11A之線B-B、線C-C、線D-D、和線E-E的半導體元件100的剖面圖。即使一起描述，用於p型元件的區域，例如p型元件區域101P與103P，和用於n型元件的區域，例如n型元件區域101N與103N，可使用圖案化罩幕和不同製程方法來分開進行。
蝕刻未覆蓋犧牲閘極結構138與139和側壁間隙壁140與142的半導體鰭片結構112、114、116與118，以暴露每個半導體鰭片結構112、114、116與118的井部分112W、114W、116W與118W。在一些實施方式中，可使用合適的乾式蝕刻及/或濕式蝕刻去除通道部分112C、114C、116C與118C。用於N型元件的磊晶源極/汲極特徵146和用於P型元件的磊晶源極/汲極特徵144從半導體鰭片結構112、114、116與118的暴露的半導體表面生長。
p型元件的磊晶源極/汲極特徵144可包括具有p型摻質，例如硼(B)之一層或多層的Si、SiGe與Ge。在一些實施方式中，磊晶源極/汲極特徵144可為包括硼作為摻質的SiGe材料。圖11B所示的磊晶源極/汲極特徵144具有大致菱形的截面。然而，根據設計，磊晶源極/汲極特徵144可為其他形狀。磊晶源極/汲極特徵144可通過任何合適的方法，例如通過CVD、CVD磊晶、分子束磊晶(MBE)、或任何合適的沉積技術來形成。
用於n型元件的磊晶源極/汲極特徵146可包括一層或多層的Si、SiP、SiC和SiP。磊晶源極/汲極特徵146也包括N型摻質，例如磷(P)與砷(As)等。在一些實施方式中，磊晶源極/汲極特徵146可為包括磷(P)摻質的Si層。圖11B所示的磊晶源極/汲極特徵146具有大致上菱形的截面。然而，根據設計，磊晶源極/汲極特徵146可為其他形狀。
在方法10的操作30，共形地形成接觸蝕刻停止層(CESL)148和層間介電(ILD)層150於半導體基板上方，如圖12A至圖12G所示。圖12A是半導體元件100的平面圖。圖12B至圖12F是沿著圖12A之線B-B、線C-C、線D-D、線E-E、和線F-F的半導體元件100的剖面圖。圖12G是圖12F的局部放大圖。
蝕刻停止層148可均勻地形成在半導體元件100的暴露表面上方。蝕刻停止層148形成在磊晶源極/汲極特徵146與144的暴露表面、側壁間隙壁140與142的暴露表面、和STI區域120s的暴露表面。蝕刻停止層148做為蝕刻停止，以在源極/汲極接觸特徵的形成期間保護磊晶源極/汲極特徵146與144。蝕刻停止層148可包括Si 3N 4、SiON、SiCN或任何其他合適的材料，並且可通過CVD、PVD、或ALD形成。
ILD層150形成在蝕刻停止層148上方。用於ILD層150的材料包括包含Si、O、C、及/或H的化合物，例如氧化矽、SiCOH和SiOC。例如聚合物的有機材料可用於ILD層150。在一些實施方式中，ILD層150可通過流動式CVD(FCV)形成。ILD層150在犧牲閘極結構138與139去除期間保護磊晶源極/汲極特徵144與146。在ILD層150的材料沉積後進行平坦化製程，例如CMP製程，以暴露於犧牲閘極結構138與139供後續處理。
圖12B示意地圖示蝕刻停止層148和ILD層150形成在磊晶源極/汲極特徵144與146和STI區域120s上方。圖12C、圖12D與圖12E示意地圖示蝕刻停止層148形成在側壁間隙壁142上和磊晶源極/汲極特徵144與146上。
在方法10的操作32，去除犧牲閘極結構138與139和分別形成替代閘極結構152與153，如圖12A至圖12G。犧牲閘極介電層132和犧牲閘極電極層134使用乾式蝕刻、濕式蝕刻或組合去除。暴露半導體鰭片結構112、114、116與118的通道部分112C、114C、116C與118C並在側壁間隙壁140之間形成閘極腔。然後替代閘極結構152與153填充閘極腔。替代閘極結構152與153包括閘極介電層154和閘極電極層156。
閘極介電層154可包括用於n型元件和p型元件的不同成分，並且使用圖案化之罩幕層和不同沉積配方分別形成。在一些實施方式中，在形成閘極介電層154之前，可形成介面層(圖未示)於通道部分112C、114C、116C與118C上。閘極介電層154可包括一層或多層的介電材料，例如氧化矽、氮化矽、或高K介電材料、其他合適的介電材料、及/或其組合。高K介電材料的例子包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他合適的高k介電材料、及/或其組合。閘極介電層154可通過CVD、ALD或任何合適的方法形成。
閘極電極層156形成在閘極介電層154上，以填充閘極腔。閘極電極層156可包括一層或多層導電材料，例如鎢、鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、 TaC、TaSiN、金屬合金、其他合適的材料、及/或其組合。在一些實施方式，可通過CVD、ALD、電鍍或其他合適的方法形成閘極電極層156。在一些實施方式中，閘極電極層156可包括不同的導電材料並且在不同製程中形成。或者，閘極電極層156可包括相同的導電材料，並在相同製程中形成。在閘極電極層156形成之後，進行平坦化製程，例如CMP製程，以去除閘極電極材料的過度沉積並暴露出ILD層150的頂面。
圖12F示意地圖示閘極介電層154形成在凸伸於STI區域120s上方且未被側壁間隙壁140與142覆蓋的半導體鰭片結構112、114、116與118的表面。閘極介電層154和半導體鰭片結構112、114、116與118之間的介面層允許施加到閘極電極層156的電位分別控制通過通道部分112C、114C、116C與118C的電流。閘極介電層154和半導體鰭片結構112、114、116與118之間沿著Z軸向的介層面高度可分別稱為閘極高度112gh、114gh、116gh與118gh。因為含SiGe半導體鰭片結構114與116的鰭片高度114fh與116fh實質上匹配因圖案密度而不同的通道高度114ch與116ch，所以閘極高度114gh與116gh也匹配通道高度114ch與116ch。
圖12G是圖12F的半導體元件100的局部放大圖。如圖12G所示，用於p型元件的閘極高度116gh大於用於在圖案區域103中對應的n型元件的閘極高度118gh。用於n型元件的閘極高度118gh小於通到高度118ch。閘極介電層154和閘極電極層156具有輪廓與STI區120s的頂面120t的輪廓相匹配。用於p型元件的相鄰半導體鰭片結構116之間的閘極介電層154和閘極電極層156具有非線性輪廓，例如雙曲線表面、曲率表面、半球/球狀表面、刻面表面、頸縮表面、刻痕表面或與x-y面中的水平面不平的其他表面。特別地，用於P型元件的相鄰半導體鰭片結構116之間的閘極介電層154和閘極電極層156具有如圖12F所示的U形輪廓。用於n型元件的相鄰半導體鰭片結構118之間的閘極介電層154和閘極電極層156具有相對平面輪廓。
如圖12H所示係形成在矽基板102a上方的一對含SiGe半導體鰭片結構116a的圖。隔離層120a形成在半導體鰭片結構116a和基板102a的周圍和上方。進行CMP製程，以暴露半導體鰭片116a的頂面。然後對隔離層120a進行類似上述在操作22的植入的植入。然後進行蝕刻以凹入隔離層120a和暴露半導體鰭片116a。如圖12H所示，半導體鰭片116a之間的隔離層120a具有U形輪廓。
圖13A與圖13B和圖14示意地圖示根據本揭露的另一個實施方式的半導體元件100A。根據方法10製造半導體元件100A，除了操作20期間，形成硬罩幕層124A以在植入期間暴露p型元件區域103P和n型元件區域103N。在操作24中凹入隔離層120之後，鰭片高度118fh’實質上與通道高度118ch相同，並且在n型元件區域103N中的STI區域120s的頂面120t是非線性的，如在p型元件區域103P。
在此所描述的各種實施方式或實施例提供優於現有技術的數個優點。在STI凹入之前，通過以摻質植入隔離層來改變隔離層的蝕刻速率，本揭露的實施方式提供解決方案以解決由橫跨基板的不均勻通道高度所引起的任何問題。特別地，本揭露的實施方式改善DIBL，並且降低了具有SiGe通道的p型元件中的DC/AC損失。
本揭露的一些實施方式提供了半導體元件包含淺溝渠隔離區域；第一半導體鰭片結構自淺溝渠隔離區域的頂面延伸第一鰭片高度，其中第一半導體鰭片結構設置在第一區域中；以及第二半導體結構自淺溝渠隔離區域的頂面延伸第二鰭片高度，其中第二半導體鰭片結構設置在第二區域中，第二鰭片高度大於第一鰭片高度，並且每個第一半導體鰭片結構和第二半導體鰭片結構包含：第一組成的通道部分；以及第二組成的井部分，其中通道部分設置在井部分上。
本揭露的一些實施方式提供半導體元件包含第一圖案區域，第一圖案區域包含：第一淺溝渠隔離區域；用於n型元件的第一半導體鰭片結構自第一淺溝渠隔離區域的頂面延伸，其中第一淺溝渠隔離區域的頂面具有平面輪廓介於相鄰第一半導體鰭片結構之間；用於p型元件的第二半導體鰭片結構自第一淺溝渠隔離區域的頂面延伸，其中第一淺溝渠隔離區域的頂面具有U型輪廓介於相鄰的第二半導體鰭片結構之間。
本揭露的一些實施方式提供方法，包含形成第一半導體鰭片結構於基板的第一區域上，以及形成第二半導體鰭片結構於基板的第二區域上，其中第一區域具有第一圖案密度，第二區域具有第二圖案密度，且第一圖案密度大於第二圖案密度；沉積隔離層於第一半導體鰭片結構和第二半導體鰭片結構上方；平坦化基板，以暴露第一半導體鰭片結構和第二半導體鰭片結構；形成硬罩幕於基板上方，以暴露第二半導體鰭片結構和第二半導體鰭片結構周圍的隔離層；植入一或多個物質至隔離層的暴露部分中；去除硬罩幕；以及回蝕隔離層，以局部暴露第一和第二半導體鰭片結構，其中第一半導體鰭片結構具有自隔離區的頂面延伸的第一鰭片高度，第二半導體鰭片結構具有自隔離區的頂面延伸的第二鰭片高度，且第二鰭片高度大於第一鰭片高度。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。
10:方法 12:操作 14:操作 16:操作 18:操作 20:操作 22:操作 24:操作 26:操作 28:操作 30:操作 32:操作 100:半導體元件 100A:半導體元件 101:圖案區域/第一圖案區域 101N:n型元件區域 101P:p型元件區域 101t:頂面 102:基板 102a:矽基板/基板 102t:頂面 103:圖案區域/第二圖案區域 103N:n型元件區域 103P:p型元件區域 103t:頂面 104:第一半導體層 104t:頂面 105:圖案化罩幕層/罩幕層 106:開口 106b:底面 108:第二半導體層 108t:頂面 110:罩幕層/硬罩幕層 112:半導體鰭片結構 112C:通道部分 112ch:通道高度 112fh:鰭片高度 112gh:閘極高度 112t:頂面 112W:井部分 113:溝槽 113bp:底面 113bn:底面 114:半導體鰭片結構 114C:通道部分 114ch:通道高度 114fh:鰭片高度 114gh:閘極高度 114t:頂面 114W:井部分 116:半導體鰭片結構 116a:半導體鰭片結構/半導體鰭片 116C:通道部分 116ch:通道高度 116fh:鰭片高度 116gh:閘極高度 116t:頂面 116W:井部分 118:半導體鰭片結構 118C:通道部分 118ch:通道高度 118fh:鰭片高度 118fh’:鰭片高度 118gh:閘極高度 118t:頂面 118W:井部分 120:隔離層 120a:隔離層 120s:淺溝渠隔離區域/STI區域 120t:頂面 120tf:平面輪廓 120tu:非線性輪廓 122:介電鰭片層 124:罩幕層/硬罩幕層 124A:硬罩幕層 126:箭頭 128:摻質 130:混合鰭片結構 132:犧牲閘極介電層 134:犧牲閘極電極層 136:罩幕層 138:犧牲閘極結構 139:犧牲閘極結構 140:側壁分隔物 142:側壁分隔物 144:磊晶源極/汲極特徵 146:磊晶源極/汲極特徵 148:接觸蝕刻停止層 150:層間介電層/ILD層 152:替代閘極結構 153:替代閘極結構 154:閘極介電層 156:閘極電極層 B-B:線 C-C:線 D-D:線 dFH:鰭片高度差異 dCH:通道高度差異 dU:高度差 E-E:線 F-F:線 fw:鰭片寬度 tw:溝槽寬度
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或縮減。 ［圖1］係繪示依照本揭露的實施方式的一種半導體元件之製造方法的流程圖。 ［圖2A］至［圖2B］、［圖3A］至［圖3B］、［圖4A］至［圖4B］、［圖5A］至［圖5B］、［圖6A］至［圖6B］、［圖7A］至［圖7B］、［圖8A］至［圖8B］、［圖9A］至［圖9C］、［圖10A］至［圖10E］、［圖11A］至［圖11E］、和［圖12A］至［圖12H］係示意性地繪示依照本揭露之實施方式的製造半導體元件的各個階段。 ［圖13A］至［圖13B］、和［圖14］示意性地繪示依照本揭露的另一實施方式的製造半導體元件的各個階段。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體元件
101:圖案區域/第一圖案區域
101N:n型元件區域
101P:p型元件區域
102:基板
102t:頂面
103:圖案區域/第二圖案區域
103N:n型元件區域
103P:p型元件區域
104:第一半導體層
104t:頂面

Claims (20)

  1. 一種半導體元件，包含： 一淺溝渠隔離區域； 一第一半導體鰭片結構自該淺溝渠隔離區域的一頂面延伸一第一鰭片高度，其中該第一半導體鰭片結構設置在一第一區域中；以及 一第二半導體鰭片結構自該淺溝渠隔離區域的該頂面延伸一第二鰭片高度，其中該第二半導體鰭片結構設置在一第二區域中，該第二鰭片高度大於該第一鰭片高度，且該第一半導體鰭片結構和該第二半導體鰭片結構中的每一者包含： 一第一組成的一通道部分；以及 一第二組成的一井部分，其中該通道部分設置於該井部分上。
  2. 如請求項1所述之半導體元件，其中該第一組成包含矽和鍺。
  3. 如請求項2所述之半導體元件，其中該第一區域具有比該第二區域更高的半導體鰭片結構密度。
  4. 如請求項2所述之半導體元件，其中鄰近該第二半導體鰭片結構的該淺溝渠隔離區域的該頂面具有一U形輪廓。
  5. 如請求項4所述之半導體元件，更包含一第三半導體鰭片結構設置於該第二區域中，其中該第三半導體鰭片結構包含含有矽的一通道部分，且該第三半導體鰭片結構自該淺溝渠隔離區域的該頂面延伸一第三鰭片高度。
  6. 如請求項5所述之半導體元件，其中該第二鰭片高度大於該第三鰭片高度，且鄰近該第三半導體鰭片結構的該淺溝渠隔離區域的該頂面具有一平面輪廓。
  7. 如請求項5所述之半導體元件，其中該第二鰭片高度實質上與該第一鰭片高度相同，且鄰近該第三半導體鰭片結構的該淺溝渠隔離區域的該頂面具有一U形輪廓。
  8. 一種半導體元件，包含： 一第一圖案區域包含： 一第一淺溝渠隔離區域； 用於複數個n型元件的複數個第一半導體鰭片結構自該第一淺溝渠隔離區域的一頂面延伸，其中該第一淺溝渠隔離區域的該頂面具有一平面輪廓介於相鄰的該些第一半導體鰭片結構之間；以及 用於複數個p型元件的複數個第二半導體鰭片結構自該第一淺溝渠隔離區域的該頂面延伸，其中該第一淺溝渠隔離區域的該頂面具有一U型輪廓介於相鄰的該些第二半導體鰭片結構之間。
  9. 如請求項8所述之半導體元件，更包含： 一第二圖案區域包含： 一第二淺溝渠隔離區域； 用於複數個n型元件的複數個第三半導體鰭片結構自該第二淺溝渠隔離區域的一頂面延伸，其中該第二淺溝渠隔離區域的該頂面具有一平面輪廓介於相鄰的該些第三半導體鰭片結構之間；以及 用於複數個p型元件的複數個第四半導體鰭片結構自該第二淺溝渠隔離區域的該頂面延伸，其中該第二淺溝渠隔離區域的該頂面具有一平面輪廓介於相鄰的該些第四半導體鰭片結構之間。
  10. 如請求項9所述之半導體元件，其中該些第一半導體鰭片結構具有自該第一淺溝渠隔離區域的該頂面延伸一第一鰭片高度，該些第三半導體鰭片結構具有自該第二淺溝渠隔離區域的該頂面延伸一第二鰭片高度，該第一鰭片高度大於該第二鰭片高度。
  11. 如請求項10所述之半導體元件，其中該第二半導體鰭片結構自該第一淺溝渠隔離區域的該頂面延伸該第二鰭片高度。
  12. 如請求項9所述之半導體元件，其中該第二圖案區域具有比該第一圖案區域更高的半導體鰭片結構密度。
  13. 如請求項8所述之半導體元件，其中該些第一半導體鰭片結構的每一者包含： 一通道部分包含矽和鍺；以及 一井部分包含矽，其中該通道部分設置於該井部分上。
  14. 如請求項8所述之半導體元件，其中該第一圖案區域更包含一個或多個介電鰭片結構鄰設於該些第一半導體鰭片結構。
  15. 一種半導體元件之製造方法，包含： 形成複數個第一半導體鰭片結構於一基板的一第一區域上，以及形成複數個第二半導體鰭片結構在該基板的一第二區域上，其中該第一區域具有一第一圖案密度，該第二區域具有一第二圖案密度，且該第一圖案密度大於該第二圖案密度； 沉積一隔離層於該些第一半導體鰭片結構和該些第二半導體鰭片結構的上方； 平坦化該基板，以暴露該些第一半導體鰭片結構和該些第二半導體鰭片結構； 形成一硬罩幕於該基板上，以暴露該些第二半導體鰭片結構和圍繞該些第二半導體鰭片結構的該隔離層； 植入一或多個物質至該隔離層的暴露部分； 去除該硬罩幕；以及 回蝕該隔離層，以局部暴露該些第一半導體鰭片結構和該些第二半導體鰭片結構，其中該些第一半導體鰭片結構具有自該隔離層的一頂面延伸的一第一鰭片高度，該些第二半導體鰭片結構具有自該隔離層的該頂面延伸的一第二鰭片高度，且該第二鰭片高度大於該第一鰭片高度。
  16. 如請求項15所述之方法，其中形成該些第一半導體鰭片結構和該些第二半導體鰭片結構包含： 磊晶生長一矽鍺層於一矽層上；以及 蝕刻穿過該矽鍺層並進入該矽層，以形成該些第一半導體鰭片結構和該些第二半導體鰭片結構。
  17. 如請求項15所述之方法，其中植入該或該多個物質包含植入包含鍺、氬、氮、砷或碳的一摻質。
  18. 如請求項15所述之方法，其中該硬罩幕覆蓋該第一圖案區域，以及該第二圖案區域中用於n型元件的區域。
  19. 如請求項15所述之方法，其中該硬罩幕覆蓋該第一圖案區域，且暴露出該第二圖案區域。
  20. 如請求項15所述之方法，更包含： 沉積一介電鰭片層於該隔離層上。
TW112107205A 2022-05-24 2023-03-01 半導體元件及其製造方法 TWI856533B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/752,211 US20230387210A1 (en) 2022-05-24 2022-05-24 Semiconductor devices and methods for fabrication thereof
US17/752,211 2022-05-24

Publications (2)

Publication Number Publication Date
TW202347769A true TW202347769A (zh) 2023-12-01
TWI856533B TWI856533B (zh) 2024-09-21

Family

ID=

Also Published As

Publication number Publication date
CN219591398U (zh) 2023-08-25
US20230387210A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US11398404B2 (en) Semiconductor structure with air gap and method sealing the air gap
US20240355896A1 (en) Methods of forming gate-all-around (gaa) devices
US11996293B2 (en) Method for metal gate cut and structure thereof
US20230113320A1 (en) Semiconductor Device and Method
TW202004988A (zh) 半導體結構及形成積體電路結構的方法
US10510861B1 (en) Gaseous spacer and methods of forming same
US12051628B2 (en) Semiconductor device with funnel shape spacer and methods of forming the same
US20220359206A1 (en) Cut metal gate refill with void
US20210320180A1 (en) Semiconductor Device and Method
US11908695B2 (en) Replacement gate methods that include treating spacers to widen gate
US12087839B2 (en) Transistor gate electrodes with voids
TWI856533B (zh) 半導體元件及其製造方法
CN219591398U (zh) 半导体元件
US12002719B2 (en) Gapfill structure and manufacturing methods thereof
KR102546906B1 (ko) Finfet 디바이스 및 방법
US20240072055A1 (en) Semiconductor device structure and methods of forming the same
US20240332357A1 (en) Transistor Contacts and Methods of Forming the Same
CN115881794A (zh) 形成半导体器件的方法