TW202002021A - 半導體裝置及其形成方法 - Google Patents

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林翰奇
王勇智
王俊堯
黃靖宇
李資良
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Abstract

半導體裝置的形成方法包含蝕刻虛置閘極堆疊的第一部分和第二部分以分別形成第一開口和第二開口，以及沉積氮化矽層以填充第一開口和第二開口。氮化矽層的沉積包含第一製程，其選自於使用氫自由基處理氮化矽層、植入氮化矽層及前述之組合。此方法還包含蝕刻虛置閘極堆疊的第三部分以形成溝槽，蝕刻位於第三部分下方的半導體鰭片，以將溝槽向下延伸到虛置閘極堆疊下方的半導體基底的主體部分中，以及沉積第二氮化矽層於溝槽中。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體製造技術，且特別有關於半導體裝置的介電層之應力調變及其形成方法。
在積體電路的形成中，形成多層不同的材料，這些層可以在後續製程中去除，或者可以留在最終結構中。這些層通常會有不希望的應力存在，這會在所得到的裝置中引起問題。例如，應力可能導致一些部件的位置偏移，並且還可能導致一些裝置的電性特性漂移。
根據本發明的一些實施例，提供半導體裝置的形成方法。此方法包含蝕刻虛置閘極堆疊的第一部分和第二部分，以分別形成第一開口和第二開口。此方法還包含沉積第一氮化矽層以填充第一開口和第二開口，其中沉積第一氮化矽層包含第一製程，其選自於使用氫自由基處理第一氮化矽層、植入第一氮化矽層及前述之組合。此方法更包含蝕刻虛置閘極堆疊的第三部分以形成溝槽。此方法還包含蝕刻在第三部分下方的半導體鰭片，以將溝槽向下延伸到位於虛置閘極堆疊下方的半導體基底的主體部分中，以及將第二氮化矽層沉積到溝槽中。
根據本發明的一些實施例，提供半導體裝置的形成方法。此方法包含在晶圓中的半導體鰭片上形成虛置閘極堆疊，其中半導體鰭片突出高於半導體鰭片的兩側上的隔離區。此方法還包含蝕刻虛置閘極堆疊以形成開口。此方法也包含在製程腔室中，使用原子層沉積(ALD)以氮化矽層填充開口，其中ALD包含多個第一ALD循環，每個第一ALD循環包含將含矽前驅物引入製程腔室中；從製程腔室中清除含矽前驅物；將氫自由基引入製程腔室中；從製程腔室中清除氫自由基；將含氮前驅物引入製程腔室中；以及從製程腔室中清除含氮前驅物。
根據本發明的一些實施例，提供半導體裝置。此半導體裝置包含晶片。此晶片包含半導體基底；具有第一CPODE密度的第一區，其中第一區包含第一CPODE區，且第一區是同等CPODE區；具有第二CPODE密度的第二區，其中第二區包含第二CPODE區，且第二區是密集CPODE區，第二CPODE密度大於第一CPODE密度；第一區中的第一半導體鰭片；第一介電插塞，延伸到第一半導體鰭片中，以將第一半導體鰭片分成第一部分和第二部分；第二區中的第二半導體鰭片；以及第二介電插塞，延伸到第二半導體鰭片中，以將第二半導體鰭片分成第三部分和第四部分，其中第一區中的原子具有第一平均距離，第二區中的原子具有第二平均距離，並且第一平均距離大致上等於第二平均距離。
以下內容提供了許多不同實施例或範例，以實現本發明實施例的不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
另外，為了容易描述本發明實施例之圖式中繪示說明的一個元件或部件與另一個元件或部件之間的關係，在此可以使用空間相關用語，例如“在…下方”、“在…下方”、“較低”、“在…上方”、”之上”、“較高”等類似的空間相關用語。這些空間相關用語意欲涵蓋除了圖式描繪的方向以外，在使用或操作中的裝置之不同方位。設備可以用其他方向定位(旋轉90度或在其他方向)，且在此描述中所使用的空間相關用語可以依此做相應的解讀。
根據各種實施例提供了電晶體及其形成方法。根據一些實施例，繪示說明形成電晶體的中間階段，並討論一些實施例的一些變化。在各個圖式和說明的實施例中，相似的參考標號用於表示相似的元件。在說明的實施例中，使用鰭式場效電晶體(FinFETs)的形成作為解釋本發明實施例的概念之範例，而平面電晶體也可以採用本發明實施例的概念。
第1圖至第13圖繪示出根據本發明的一些實施例，形成鰭式場效電晶體(FinFETs)的中間階段的透視圖、上視圖和剖面圖。第1圖至第13圖中所示的製程也示意性地反映在第18圖所示的製程流程200中。
第1圖繪示出初始結構的透視圖。初始結構包含晶圓10，晶圓10還包含基底20。基底20可以是半導體基底，其可以是矽基底、矽鍺基底、或由其他半導體材料形成的基底。基底20可以摻雜有p型或n型雜質。隔離區例如淺溝槽隔離(Shallow Trench Isolation，STI)區22可從基底20的頂表面延伸到基底20中而形成，相鄰的STI區22之間的基底20的部分稱為半導體條(strips)24。根據一些實施例，半導體條24的頂表面和STI區22的頂表面可以大致上彼此齊平。根據本發明的一些實施例，半導體條24是原始基底20的一部分，因此半導體條24的材料與基底20的材料相同。根據本發明的其他實施例，半導體條24是藉由蝕刻STI區22之間的基底20的一部分形成凹槽，並且進行磊晶製程以在凹槽中再生長另一半導體材料而形成的替換條。因此，半導體條24可由不同於基底20的半導體材料形成。根據本發明的一些實施例，半導體條24由矽鍺、矽碳或III-V族化合物半導體材料形成。
STI區22可以包含內襯氧化物(未繪示出)，其可以是經由基底20的表面層的熱氧化而形成的熱氧化物。內襯氧化物也可以是使用例如原子層沉積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)或化學氣相沉積(Chemical Vapor Deposition，CVD)所形成的沉積氧化矽層。STI區22還可以包含在內襯氧化物上方的介電材料，此介電材料可以使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋塗或類似方式形成。
參考第2圖，將STI區22凹陷，使得半導體條24的頂部突出高於STI區22的留下部分的頂表面22A，以形成突出鰭片24’。此各別製程如第18圖所示的製程流程200中的製程202所示。可以使用乾蝕刻製程進行此蝕刻，其使用HF3 和NH3 作為蝕刻氣體。在蝕刻製程期間可產生電漿，並且也可包含氬氣。根據本發明的其他實施例，可以使用濕式蝕刻製程進行STI區22的凹陷，其使用的蝕刻化學品可包含例如HF溶液。
參考第3圖，形成虛置閘極堆疊30在突出鰭片24’的頂表面和側壁上。此各別製程如第18圖中所示的製程流程200中的製程204所示。虛置閘極堆疊30可包含虛置閘極介電質32和位於虛置閘極介電質32上的虛置閘極電極34。可以使用例如多晶矽形成虛置閘極電極34，也可以使用其他材料形成虛置閘極電極34。每個虛置閘極堆疊30還可包含在虛置閘極電極34上方的一個(或多個)硬遮罩層36，硬遮罩層36可由氮化矽、氧化矽、碳氮化矽或前述之多層形成。虛置閘極堆疊30可以跨越多個突出鰭片24’和STI區22。虛置閘極堆疊30還具有縱長方向，其垂直於突出鰭片24’的縱長方向。
接下來，在虛置閘極堆疊30的側壁上形成閘極間隔物38。根據本發明的一些實施例，閘極間隔物38由介電材料形成，例如氮化矽、碳氮化矽或類似材料，並且閘極間隔物38可以具有單層結構或包含多個介電層的多層結構。
然後進行蝕刻步驟(下文中稱為源極/汲極凹陷)，以蝕刻未被虛置閘極堆疊30和閘極間隔物38覆蓋的突出鰭片24’的部分，產生的結構如第4圖所示。此凹陷可以是非等向性的，因此位於虛置閘極堆疊30和閘極間隔物38正下方的突出鰭片24’的部分受到保護，並且不被蝕刻。根據一些實施例，凹陷的半導體條24的頂表面可以低於STI區22的頂表面22A。因此，在STI區22之間形成凹陷40，凹陷40位於虛置閘極堆疊30的兩側。
接下來，藉由從凹陷40選擇性地成長半導體材料來形成磊晶區(源極/汲極區)42，得到第5A圖中的結構。此各別製程如第18圖所示的製程流程200中的製程206所示。根據本發明的一些實施例，磊晶區42包含矽鍺或矽，其取決於所得到的FinFET是p型FinFET還是n型FinFET，可以經由磊晶的過程進行原位摻雜p型或n型雜質。例如，當得到的FinFET是p型FinFET時，可以成長矽鍺硼(SiGeB)。反之，當得到的FinFET是n型FinFET時，可以成長矽磷(SiP)或矽碳磷(SiCP)。根據本發明的其他實施例，磊晶區42由III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合、或前述之多層。在磊晶區42完全填充凹陷40之後，磊晶區42開始水平擴展，並且可以形成小切面(facets)。
在磊晶步驟之後，還可以用p型或n型雜質植入磊晶區42，以形成源極和汲極區，也可使用參考標號42表示源極/汲極區。根據本發明的其他實施例，當磊晶區42在磊晶期間原位摻雜p型或n型雜質以形成源極和汲極區時，略過植入步驟。磊晶的源極/汲極區42可以包含形成在STI區22中的下部，以及形成在STI區22的頂表面22A以上的上部。
第5B圖繪示出根據本發明的其他實施例之源極/汲極區42的形成。根據這些實施例，如第3圖所示的突出鰭片24’沒有被凹陷，並且磊晶區41生長在突出鰭片24’上。磊晶區41的材料可以類似於第5A圖中所示的磊晶區42的半導體材料，這取決於所得到的FinFET是p型還是n型FinFET。因此，源極/汲極區42包含突出鰭片24’和磊晶區41。還可以進行植入製程，以植入n型雜質或p型雜質。
第6A圖繪示出在形成接觸蝕刻停止層(Contact Etch Stop Layer，CESL)46和層間介電質(Inter-Layer Dielectric，ILD)48之後的結構之透視圖。此各別製程如第18圖所示的製程流程200中的製程208所示。根據一些實施例，可以省略CESL 46，且當形成CESL 46時，其可以由氮化矽、碳氮化矽或類似材料形成。根據本發明的一些實施例，CESL 46沒有氧在其中。可以使用順應性沉積方法形成CESL 46，例如ALD或CVD。ILD 48可包含介電材料，其使用例如FCVD、旋塗、CVD或其他沉積方法形成。ILD 48也可以由含氧的介電材料形成，其可以是氧化矽基材料，例如四乙基正矽酸鹽(Tetra Ethyl Ortho Silicate，TEOS)氧化物、電漿增強CVD(Plasma-Enhanced CVD，PECVD)氧化物(SiO2)、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)或類似材料。可以進行平坦化製程，例如化學機械研磨(Chemical Mechanical Polish，CMP)製程或機械研磨製程，以使ILD 48、虛置閘極堆疊30和閘極間隔物38的頂表面彼此齊平。
接下來，製程進行到虛置閘極堆疊的切割和突出鰭片24’的切割。虛置閘極堆疊的切割在第6A/6B/6C/6D圖到第8圖中繪示出，並且也可稱為切割多晶矽製程，因為在虛置閘極堆疊中的虛置閘極電極可由多晶矽形成。此各別製程如第18圖所示的製程流程200中的製程210所示。突出鰭片24’的切割在第9A/9B圖到第12A/12B/12C/12D圖中繪示出，並且也可稱為切割擴散邊緣上的多晶矽(Cut Poly On Diffusion Edge，CPODE)製程。在繪示說明的切割多晶矽(cut-poly)製程和切割擴散邊緣上的多晶矽(cut-PODE)製程中，繪示出切割位置的一些範例。應當理解，根據電晶體的需求，可以在不同的位置和用不同的尺寸進行這些切割製程。
參考第6A、6B、6C和6D圖，形成遮罩層50在先前步驟中所示結構的頂部上。遮罩層50可以由光阻或其他材料形成，例如TiN、SiN或類似材料。 參考第6A圖，其繪示出透視圖，將遮罩層50圖案化以形成開口52，經由開口52暴露出在先前製程中所形成的下方結構，開口52位於可以露出虛置閘極堆疊30的一些部分的位置。
第6B圖繪示出遮罩層50和開口52的範例之上視圖。在第6B圖中，多個突出鰭片24’和源極/汲極區42分配在X方向上，並且虛置閘極堆疊30在Y方向上延伸。突出鰭片24’在虛置閘極堆疊30正下方，源極/汲極區42形成在虛置閘極堆疊30之間。為簡化起見，第6B圖中未繪示出ILD 48和CESL 46(第6A圖)。根據一些實施例，每個開口52延伸至與多個虛置閘極堆疊30重疊。根據本發明的其他實施例，形成每個開口52為在單一個虛置閘極堆疊30上方延伸。
第6C圖繪示出第6B圖中所示結構的剖面圖，第6C圖所示的剖面圖是從含有第6B圖中的線6C-6C的垂直平面取得。第6D圖繪示出第6B圖中所示結構的剖面圖，第6D圖所示的剖面圖是從含有第6B圖中的線6D-6D的垂直平面取得。在第6C和6D圖以及隨後的圖式中，線22A表示STI區22的頂表面的水平線，且線22B表示STI區22的底表面的水平線，STI區22位於線22A和22B之間的水平位置。
接下來，使用遮罩層50作為蝕刻遮罩，以蝕刻下方的虛置閘極堆疊30。因此，在虛置閘極堆疊30中形成開口54，如第7A圖所示，第7A圖是從與第6C圖相同的平面取得。在蝕刻製程中，蝕刻硬遮罩36和虛置閘極電極34。此蝕刻是非等向性的，並且可以停止在虛置閘極介電質32的頂表面或STI區22的頂表面上。開口54形成在相鄰的突出鰭片24’之間。 在蝕刻製程之後，去除遮罩層50。第7B圖繪示出晶圓10的透視圖，其繪示出開口54的形成。在蝕刻製程中，閘極間隔物38和ILD 48未被蝕刻。因此，開口54可以被限制在閘極間隔物38之間的區域中。
在隨後的製程中，沉積介電層56，如第8圖所示，第8圖也從與第6C圖相同的平面取得。介電層56包含延伸到開口54(第7A和7B圖)中的一些部分，以形成隔離區，以及在硬遮罩36、ILD 48和閘極間隔物38(第7B圖中所示)的頂表面上方的一些水平部分56A。此各別製程如第18圖所示的製程流程200中的製程212所示。根據一些實施例，介電層56由氮化矽形成。 根據其他實施例，介電層56由氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽或類似材料形成。根據本發明的一些實施例，使用原子層沉積(Atomic Layer Deposition，ALD)形成介電層56。根據本發明的其他實施例，使用化學氣相沉積(Chemical Vapor Deposition，CVD)形成介電層56。
第14圖繪示出根據本發明的一些實施例，經由ALD形成介電層(也稱為氮化矽層)56(第8圖)的製程100A。經由多個ALD循環在製程腔室101A中進行製程100A，每個ALD循環形成氮化矽層56的原子層。方框(步驟)106表示將含矽前驅物引入製程腔室101A的步驟。含矽前驅物可包含矽和可能的鹵素元素，例如氯、氟、溴和/或碘。根據本發明的一些實施例，含矽前驅物包含二氯矽烷(DiChloroSilane(DCS)，SiH2 Cl2 )。當進行ALD循環時，在晶圓10上可能已經有先前循環中形成的氮化矽層56，並且新形成的氮化矽層將形成在現有層的頂部上。在一些實施例中，位於下方的氮化矽層56的表面處的元素包含矽(Si)、氫(H)、氯(Cl)和氮(N)，這些元素在第14圖中示意性地繪示出。
接下來，參考箭頭(步驟)108，其表示製程腔室101A的清除(purge)，例如使用氮氣(N2 )作為清除氣體。在清除之後，氫(H)自由基，其繪示為H*，被引入製程腔室，如第14圖中的步驟110所示。在此步驟期間，沒有含矽製程氣體和矽自由基被引入製程腔室101A中，並且也沒有含氮製程氣體和氮自由基被引入製程腔室101A中。H*自由基可以經由遠程電漿產生，在此使用H2 氣體作為製程氣體來產生電漿。在遠離製程腔室101A的設備中，從製程氣體遠程地產生電漿，並且過濾所得到的電漿以去除離子，且僅留下既不帶負電也不帶正電的自由基，並將其引入製程腔室。被活化的H*自由基容易與其他分子反應，H*自由基與附著的二氯矽烷(DCS)中的氫原子和下方的氮化矽膜反應以形成H2 ，並從製程腔室101A中除去H2 。在反應過程中，將個別的晶圓10(第1圖)加熱到例如約350℃至約550℃的溫度，溫度也可以在約350℃至約450℃的範圍內。
接下來，再參考第14圖，清除製程腔室101A，如箭頭(步驟)112所示，可以使用氮氣(N2 )作為清除氣體進行清除。在清除之後，引入含氮製程氣體，如方框(步驟)114所示。含氮製程氣體可包含氨(NH3 )，其也可以是NH3 *自由基的形式。NH3 *自由基可以經由遠程電漿產生，遠程電漿在遠離製程腔室101A的設備中遠程地產生， 過濾電漿以除去帶電荷的離子和分子，留下例如NH3 *自由基的自由基。然後將自由基導入製程腔室101A，NH3 *自由基與Si-H鍵反應，以破壞矽與氫之間的鍵，因此而產生Si-N鍵，得到氮化矽的原子層。
在引入NH3 *自由基之後，清除製程腔室101A，例如使用氮氣(N2 )作為清除氣體，此清除由箭頭(步驟)116表示，完成用於形成一層氮化矽的一個ALD循環。可以啟動另一個ALD循環，氮化矽層56(第8圖)的沉積可包含多個如第14圖所示的ALD循環。
根據本發明的一些實施例，在每個ALD循環之後，進行轟擊(步驟118)。可以使用氬(Ar)或氮氣進行轟擊，並且將氬或氮氣引入氮化矽層56。由於新形成的氮化矽層56很薄，其可能是氮化矽的一個原子層，因此可以將轟擊能量設定為低能量且仍然有效。根據本發明的一些實施例，使用低於約10keV的能量進行轟擊，此能量可以在約1keV和約5keV之間。
根據本發明的其他實施例，在步驟106之後和步驟114之前引入H*自由基，也可以在步驟114之後和步驟106之前引入H*自由基至製程腔室中。此外，轟擊步驟118除了在步驟114之後和步驟106之前進行，也可以在步驟106和步驟110之間進行，或者在步驟110和步驟114之間進行。
根據一些實施例，代替在每一個ALD循環中將H*自由基引入製程腔室，引入H*自由基可以在每N個ALD循環進行一次，其中數字N可以是2、3、4或任何大於4的數字。此外，轟擊也可以在每一個ALD循環之後進行，或者在每M個ALD循環進行一次，其中數字M可以是2、3、4或任何大於4的數字。此外，H*自由基的引入和轟擊之一者或兩者可以在任何ALD循環中或之後進行。
如果在沒有氫自由基處理和轟擊的情況下形成氮化矽層56(第8圖)，則氮化矽層56傾向於具有更高的拉伸應力，例如，具有大於約1GPA的程度。H*自由基的引入使得氫從氮化矽層56中還原，這造成氮化矽層56中的應力在從拉伸到壓縮的方向上變化。換言之，應力可以從高拉伸應力朝向中性應力改變，並且從中性應力朝向壓縮應力改變。在轟擊中，氮化矽層56被壓縮。此外，轟擊物質(例如Ar原子或氮原子)被插入氮化矽層56中。因此，轟擊還具有將氮化矽層56中的應力從拉伸變為中性(和朝向壓縮)的效果。根據本發明的一些實施例，調整製程條件，例如數字N(如前面段落中所討論的)、轟擊能量等，可以使得氮化矽層56的應力盡可能接近零應力，例如，中性應力(可能是拉伸應力或壓縮應力，此應力的大小為小於約0.2GPa)，或者大致上為中性應力(其可能是拉伸應力或壓縮應力，此應力的大小為小於約0.2GPa)。
根據本發明的其他實施例，使用例如CVD的其他沉積方法形成介電層56。根據本發明的一些實施例，介電層56的形成包含多個循環，每個循環包含沉積介電層56的子層、停止沉積、以及接著在沉積的子層上進行轟擊。沉積的子層很薄，以便讓轟擊效果最大化，並降低轟擊能量(因此可以減少對其他部件的損害)。例如，轟擊可以在每幾奈米(例如1至5奈米)的沉積之後進行。重複沉積和轟擊的循環，直到介電層56達到所需的厚度。當使用CVD時，介電層56可以由氮化矽或除氮化矽之外的其他介電材料形成。
根據一些實施例，為了達到氮化矽層56的中性應力，進行實驗以找到用於形成介電(氮化矽)層56的最佳製程條件。例如，可以形成多個樣品晶圓，樣品晶圓的結構與第8圖中產生的晶圓相同。在樣品晶圓中之氮化矽層的形成使用不同的製程條件組合進行。例如，製程條件包含對一特定次數的ALD循環(例如每100個ALD循環)進行的氫自由基處理和/或植入(轟擊)的次數、植入(轟擊)物種、植入(轟擊)能量等。決定用於形成氮化矽層的最佳製程條件為對應於具有盡可能接近零應力的氮化矽層的製程條件，然後可以使用最佳製程條件來製造生產晶圓，例如第8圖中所示的晶圓。
再參考第8圖，介電層56包含延伸到虛置閘極堆疊30的開口54(第7A圖)中以形成介電插塞56B(也稱為隔離區)的部分，以及在虛置閘極堆疊30的頂表面上的水平部分56A。第8圖所示結構的上視圖也可以在第9A圖中找到。在第9A圖中，繪示出介電插塞56B，而未繪示出水平部分56A(第8圖)，並且在此階段存在水平部分以覆蓋整個晶圓10，介電插塞56B將先前形成的長的虛置閘極堆疊30分隔成更短的部分。
接下來，如第9A和9B圖所示，形成光阻58以覆蓋晶圓10，接著將光阻58圖案化以形成開口60，形成的每個開口60露出兩個相鄰介電插塞56B之間的虛置閘極堆疊30的一部分，並且還可以露出介電插塞56B的邊緣部分，以提供一些製程餘裕度。第9B圖繪示出第9A圖中所示結構的剖面圖，其中剖面圖是從含有第9A圖中的線9B-9B的平面取得。
然後將第9B圖所示的光阻58用作蝕刻遮罩，以蝕刻下方的介電層56、硬遮罩36和虛置閘極電極34，使得開口60延伸到虛置閘極堆疊30中以形成溝槽，也稱為溝槽60。此各別製程如第18圖所示的製程流程200中的製程214所示。結果，形成了第10圖所示的結構。接下來，蝕刻虛置閘極介電質32，使得突出鰭片24’露出，然後改變製程氣體以蝕刻突出鰭片24’，此各別製程如第18圖所示的製程流程200中的製程216所示。在移除突出鰭片24’之後，還蝕刻位於STI區22的兩相對部分之間的下方半導體條24，產生溝槽62，所得到的結構如第11A圖所示。可以進行蝕刻直到所得到的溝槽62的底部低於STI區22的底表面22B。因此，溝槽62延伸到STI區22下方的基底20的主體部分中。
第11B圖繪示出第11A圖中所示結構的剖面圖，並且此剖面圖是從含有第11A圖中所示的線11B-11B的垂直平面取得的。
然後用介電材料填充如第11A和11B圖所示的溝槽60和62的剩餘部分，以形成隔離區，如第12A、12B和12C圖所示。此各別製程如第18圖所示的製程流程200中的製程218所示。根據一些實施例，形成內襯介電層63，如第12A和12B圖所示。內襯介電層63可以由例如氧化矽形成。根據本發明的一些實施例，使用例如CVD或ALD的沉積方法形成內襯介電層63，因此，所形成的內襯介電層63為順應層。根據本發明的一些實施例，內襯介電層63經由熱氧化形成，並且內襯介電層63形成在基底20的露出表面上，而不形成在介電層例如STI區22和介電層56上。根據其他實施例，略過內襯介電層63的形成，並且隨後形成的介電層64接觸基底20。
形成介電層64以填充溝槽60和62的剩餘部分(第11A和11B圖)，介電層64可以由選自於形成介電層56的候選材料中的任何材料形成。此外，形成介電層64的製程可以從形成介電層56的任何候選製程中選擇。例如，如第14圖中所示的製程100A。因此，在此不再重複用於形成介電層64的材料和形成製程的細節。
介電層64和內襯介電層63的組合包含延伸到開口60和62(第11A和11B圖)中的部分64A，以形成介電插塞66，介電插塞66也稱為隔離區。介電層64還包含與虛置閘極堆疊30重疊的水平部分64B。第12C圖繪示出第12A和12B圖中所示結構的上視圖。在第12C圖中，未繪示出介電層64和56的水平部分，然而此時也存在水平部分，且繪示出介電插塞56B和66。
如第12C圖所示，介電插塞56B將長的虛置閘極堆疊30分成較短的部分。介電插塞56B的形成被稱為切割多晶矽製程。介電插塞66的形成使得其他長的半導體區被切割成更短的部分，其他長的半導體區包含源極/汲極區42和突出鰭片24’。介電插塞66的形成稱為切割擴散邊緣上的多晶矽(CPODE)製程。因此，短的虛置閘極堆疊30和短的半導體區用作為虛置閘極堆疊以及FinFET的源極/汲極和通道。例如，第12C圖繪示出多個FinFET區68，在每個FinFET區內可以形成一個FinFET。可以理解藉由選擇隔離區(介電插塞)56B和66的位置，可以形成具有不同數量的閘極(例如一個閘極、兩個閘極、三個閘極和四個閘極)的FinFET。而且，藉由調整介電插塞56B之間的距離，FinFET也可以根據設計需要而具有不同數量的鰭片。可以藉由取代FinFET區68中的虛置閘極堆疊30，以及形成源極/汲極矽化物區和閘極接觸插塞來形成FinFET，詳細結構如第13圖所示。
第12D圖繪示出使用如前面段落和圖式中的製程形成的結構的上視圖。這些實施例類似於第12C圖中的實施例，除了第6A/6B/6C/6D圖至第8圖中所示的製程可用於在多個第一虛置閘極堆疊30上形成短的介電插塞56B，但不在多個第二虛置閘極堆疊30上形成短的介電插塞56B，在第12D圖的實施例中，多個第二虛置閘極堆疊完全由長的介電插塞66取代。根據其他實施例，略過第6A/6B/6C/6D圖至第8圖中所示的製程，並且介電插塞56B和66都是在第9A/9B圖至第12A/12B/12C/12D圖所示的相同製程中同時形成。
第13圖繪示替換閘極72的形成，此各別製程如第18圖所示的製程流程200中的製程220所示。此形成製程包含進行平坦化去除第12A和12B圖中的介電層56和64的水平部分，以露出虛置閘極堆疊30，去除虛置閘極堆疊30的剩餘部分(第12C圖)以形成溝槽，並在所得到的溝槽中形成替換閘極72。替換閘極72包含閘極介電質74和金屬閘極電極76，隔離區56B和66將替換閘極72分隔開。
再參考第13圖，去除ILD 48和CESL 46的一些部分以形成接觸開口，接著將源極/汲極區42的露出部分矽化，以形成源極/汲極矽化物區78，並填充例如鎢的導電材料，以形成源極/汲極接觸插塞80，因此而形成FinFET(包含82A和82B)。例如，在第13圖中，FinFET 82A位於隔離區66的左側，且FinFET 82B位於隔離區66的右側。FinFET 82A具有繪示出的一個源極/汲極，而替換閘極和其他源極/汲極區沒有繪示出，但它們仍然存在。
在如第12C圖所示的說明範例中，每三個虛置閘極堆疊30切割突出鰭片24’以形成隔離區66。根據電路的需求，可以每兩個虛置閘極堆疊30切割一些突出鰭片24’，因此而得到的FinFET是單閘極FinFET。所產生的切割擴散邊緣上的多晶矽(cut-PODE，CPODE)製程稱為密集CPODE製程，可以每P個虛置閘極堆疊30切割同一晶圓和晶片上的一些其他突出鰭片24’，其中數字P可以是4、5或任何大於5的數字，所產生的CPODE製程稱為同等CPODE(Iso CPODE)製程。在密集CPODE製程中，相鄰隔離區66之間的距離很小。在同等CPODE製程中，相鄰隔離區66之間的距離很大。不同的距離導致不同的應力施加到相鄰的FinFET，例如，在同等CPODE製程中，由於應力累積的距離很長，因此在介電層56和64的水平部分中的應力大於密集CPODE製程的介電層56和64的水平部分中的應力。因此，靠近密集CPODE區的FinFET所接收的應力小於靠近同等CPODE區的FinFET所接收的應力。在整個說明書中，“密集CPODE區”是指CPODE密度(在CPODE製程中每單位晶片面積的鰭片切割數量)相對較高的區域，而“同等CPODE區”是指其中CPODE密度相對較低的區域。應當理解，“密集”和“同等”的概念是相對的，並且可以根據相應的電路設計和裝置需求而改變。例如，密集CPODE區平均可以在兩個相鄰的鰭片切割之間具有十個或更多的閘極，而同等CPODE區平均可以在兩個相鄰的鰭片切割之間具有大約兩個到六個閘極。此外，當第一區中的第一CPODE密度的比值是第二區中的第二CPODE密度的約五倍或更多時，第一區可以視為是密集CPODE區，並且第二區可以視為是同等CPODE區。
介電層(氮化矽層)56/64的水平部分中的應力會影響相鄰FinFET的臨界電壓，造成FinFET的臨界電壓漂移。例如，如果緊鄰無應力氮化矽層的臨界電壓具有臨界電壓值Vt0，則由於氮化矽層56和64中的應力(第12A、12B和12C圖)，相鄰FinFET的臨界電壓可能會偏移到Vt1，且臨界電壓偏移量ΔVt等於(Vt1-Vt0)。如果使用製程100B形成氮化矽層56和64(第15圖，在隨後的段落中討論)，則氮化矽層56和64中的應力高，並且臨界電壓偏移量ΔVt(臨界電壓的降低)可達到例如約146mV。當使用製程100A(第14圖)形成氮化矽層56和64時，氮化矽層56和64中的應力低，並且臨界電壓偏移量ΔVt(臨界電壓的降低)減小到例如約69mV，其減少了52.7％。具有較低的臨界電壓偏移量是期望的，根據本發明的一些實施例，藉由採用製程100A來形成氮化矽層，減小臨界電壓偏移量ΔVt。
根據本發明的一些實施例，預先決定臨界CPODE密度。例如，臨界CPODE密度可以用晶圓邊緣區的CPODE密度和晶圓中心區的CPODE密度的平均值來計算。臨界CPODE密度也可以定義為其他數值。整個晶片(和個別晶圓)中的介電插塞66被分成兩組。第一組包含CPODE密度高於或等於臨界CPODE密度的區域中的介電插塞66，第二組包含CPODE密度低於臨界CPODE密度的區域中的介電插塞66。根據一些實施例，第一組介電插塞66使用如第9A/9B圖至第12A/12B/12C/12D圖所示的第一製程形成，並且第一製程的各個製程也在第9A/9B圖至第12A/12B/12C/12D圖中繪示出。第一組介電插塞66採用製程100B(第15圖)形成，這是因為第一組介電插塞66具有相對較小的應力值，並且不必使用製程100A來進一步減小應力。另一方面，第二組介電插塞66採用製程100A(第14圖)形成以減小其應力。
相較於當介電區具有中性應力時的原子距離，由於CPODE區中的應力，在介電插塞中的原子之間的距離可以改變。例如，根據在實際晶圓上進行的一些實驗，如果使用製程100B(第15圖)來形成CPODE區，則在不同CPODE區中的應力之間存在顯著差異。因為應力會導致原子之間的平均距離改變，這些應力可以藉由使用奈米束繞射(這是一種穿透式電子顯微鏡(Transmission Electron Microscopy，TEM))來測量，以測量原子之間的平均距離的變化。在一些實驗中，在密集CPODE區中，由於應力而使得原子之間的平均距離減小了約0.09％，並且在同等CPODE區中，由於應力而使得原子之間的平均距離減小了約0.37％。因此，密集CPODE區中的應力與同等CPODE區中的應力之間存在顯著差異。作為比較，當使用製程100A(第14圖)形成CPODE區時，密集和同等CPODE區兩者的原子之間的平均距離之減小量都降低，表示這些應力較小。實驗表明，當使用製程100A時，密集和同等CPODE區中的所有平均距離減小的量低於約0.15％。此外，假設密集CPODE區中原子之間的平均距離減小量為RDdense，並且同等CPODE區中原子之間的平均距離減小量為RDiso，其差異(RDdense-RDiso)的絕對值小於RDdense和RDiso中的任何一個的10％。這表示藉由使用本發明的實施例，應力不僅減小，而且應力也變得更均勻。
在電晶體的形成中，希望一些氮化矽層為低應力，並且可以使用製程100A(第14圖)形成，以及希望其他氮化矽層為高應力，並且可以使用製程100B(第15圖)形成。第15圖繪示出使用ALD形成氮化矽層的製程100B，此製程在ALD腔室101B中進行，並且可以包含步驟106、108、114和116(第14圖)。在製程100B中省略了如第14圖所示之引入氫自由基、隨後清除氫自由基和轟擊的步驟。步驟106、108、114和116可以類似於第14圖中所示的相應步驟，因此不再重複細節。有利地，根據本發明的一些實施例，依據不同的需求，可以選擇製程100A(第14圖)和製程100B(第15圖)以形成晶圓/晶片的不同層。使用製程100B形成的氮化矽層可具有高應力，其傾向於是拉伸的，此應力可以大於約1GPa。
第16和17圖繪示出使用高應力氮化矽層來形成差排平面的範例，差排平面將延伸到源極/汲極區。差排平面可以依期望地增加電晶體的通道區中的應變，因此可以增加電晶體的飽和電流。 第16和17圖中所示的製程可以在第3圖所示的製程之後進行，並且在第4圖所示的製程之前進行。
參考第16圖，進行預非晶化植入(pre-amorphization implantation，PAI，有時也稱為預非晶注入)以在半導體突出鰭片24’中形成預非晶化植入(PAI)區25。根據一些實施例，植入矽或鍺。根據其他實施例，植入惰性氣體，例如氖、氬、氙和氡。
接下來，形成應變覆蓋層27。應變覆蓋層27的材料可包含氮化矽、氮化鈦、氮氧化物、氧化物、SiGe、SiC、SiON或前述之組合。應變覆蓋層27具有高應力。當應變覆蓋層27由氮化矽形成時，使用製程100B(第15圖)，使得應變覆蓋層27中的應力高，此應力可高於約1.0GPa。
然後進行退火，例如使用快速熱退火(Rapid Thermal Anneal，RTA)、熱尖峰RTA退火或其他退火方法。根據一些實施例，使用尖峰RTA進行退火，例如退火溫度在約950℃和約1050℃之間，進行約3ms至約5秒。作為退火的結果，如第16圖所示的PAI區25採用從應變覆蓋層27得到的記憶應力進行再結晶。退火的結果為形成差排平面29，如第17圖所示。因此，可以施加應力至所得到的FinFET的通道區，進而改善FinFET的驅動電流。儘管在第17圖中所示的剖面圖中繪示為線，但是差排平面29是在虛置閘極堆疊30的縱長方向上延伸的平面。在退火之後，去除應變覆蓋層27(第17圖)，然後製程進行到第4圖所示的製程。
在上述實施例中，可以藉由任何合適的方法圖案化出鰭片。例如，可以使用一個或多個微影製程來圖案化出鰭片，包含雙圖案化或多圖案化製程。 通常，雙圖案化或多圖案化製程結合微影和自對準製程，可以讓產生的圖案的例如間距比使用單一直接微影製程可獲得的間距更小。例如，在一實施例中，在基底上形成犧牲層，並使用微影製程圖案化犧牲層。使用自對準製程在圖案化的犧牲層側邊形成間隔物，然後去除犧牲層，接著可以使用留下的間隔物或心軸來圖案化出鰭片。
本發明的實施例具有一些有優勢的部件。藉由進行氫處理和/或轟擊，在CPODE製程中使用的氮化矽層中的應力減小，因此FinFET中的臨界電壓的漂移更均勻。
根據本發明的一些實施例，半導體裝置的形成方法包含蝕刻虛置閘極堆疊的第一部分和第二部分，以分別形成第一開口和第二開口；沉積第一氮化矽層以填充第一開口和第二開口，其中沉積第一氮化矽層包含第一製程，其選自於使用氫自由基處理第一氮化矽層、植入第一氮化矽層及前述之組合；蝕刻虛置閘極堆疊的第三部分以形成溝槽；蝕刻在第三部分下方的半導體鰭片，以將溝槽向下延伸到位於虛置閘極堆疊下方的半導體基底的主體部分中；以及將第二氮化矽層沉積到溝槽中。在一實施例中，第一製程包含使用氫自由基處理第一氮化矽層。在一實施例中，沉積第一氮化矽層包含原子層沉積(ALD)，並且在每個ALD循環中進行處理。在一實施例中，沉積第一氮化矽層包含ALD，並且每多個ALD循環進行一次處理。在一實施例中，沉積第一氮化矽層還包含用氬植入第一氮化矽層。在一實施例中，沉積第一氮化矽層包含ALD，且ALD包含多個ALD循環，並且在多個ALD循環中的每一個循環之後進行植入。在一實施例中，沉積第一氮化矽層包含化學氣相沉積(CVD)，並且植入包含多個植入製程，每個植入製程在沉積第一氮化矽層的子層之後進行。在一實施例中，沉積第二氮化矽層包含第二製程，其選自於使用氫自由基處理第二氮化矽層、植入第二氮化矽層及前述之組合。在一實施例中，此方法還包含在虛置閘極堆疊上沉積第三氮化矽層，其中沉積第三氮化矽層不使用氫自由基處理第三氮化矽層，並且不會植入第三氮化矽層。
根據本發明的一些實施例，半導體裝置的形成方法包含在晶圓中的半導體鰭片上形成虛置閘極堆疊，其中半導體鰭片突出高於半導體鰭片的兩側上的隔離區；蝕刻虛置閘極堆疊以形成開口；以及在製程腔室中，使用原子層沉積(ALD)以氮化矽層填充開口，其中ALD包含多個第一ALD循環，每個第一ALD循環包含：將含矽前驅物引入製程腔室中；從製程腔室中清除含矽前驅物；將氫自由基引入製程腔室中；從製程腔室中清除氫自由基；將含氮前驅物引入製程腔室中；以及從製程腔室中清除含氮前驅物。在一實施例中，ALD還包含多個第二ALD循環，其中每個第二ALD循環不將氫自由基引入製程腔室。在一實施例中，多個第一ALD循環和多個第二ALD循環中的一個包含將氬植入到氮化矽層中。在一實施例中，從多個第一ALD循環和多個第二ALD循環中選擇的多個製程中的每一個製程之後，將氬植入到氮化矽層中。在一實施例中，此方法還包含：形成包含多個樣品氮化矽層的多個樣品晶圓，其中多個樣品氮化矽層係對於特定次數的ALD循環使用不同次數的氫自由基處理而形成；以及確定在特定次數的ALD循環中採用的氫自由基處理的最佳次數，其中氫自由基處理的最佳次數使得由多個樣品氮化矽層中的各別一個引起的各別應力在這些樣品氮化矽層中為最低，其中晶圓中的氮化矽層使用最佳次數沉積。在一實施例中，此方法還包含使用遠程電漿產生氫自由基。在一實施例中，此方法還包含蝕刻半導體鰭片，以將開口延伸到半導體鰭片下方的半導體基底的主體部分中。
根據本發明的一些實施例，半導體裝置的形成方法包含使用原子層沉積(ALD)在晶圓上形成氮化矽層，其中形成氮化矽層包含形成多個子層；以及使用氫自由基在氮化矽層上進行多個處理，其中多個處理中的每一個處理在多個子層中的一個子層形成之後進行。在一實施例中，氮化矽層包含多個原子層，以原子層接續原子層的方式形成，並且多個處理包含對多個原子層中的每一個原子層進行的處理。在一實施例中，氮化矽層包含多個原子層，以原子層接續原子層的方式形成，並且多個原子層包含第一原子層；在第一原子層上方並與第一原子層接觸的第二原子層；以及在第二原子層上方並與第二原子層接觸的第三原子層，其中在形成第一原子層之後，且在形成第二原子層之前，進行多個處理中的一個，以及在形成第二原子層之後，且在形成第三原子層之前，不進行使用氫自由基的處理。在一實施例中，此方法還包含在氮化矽層上進行多個植入。
根據本發明的一些實施例，半導體裝置包含晶片，此晶片包含半導體基底；具有第一CPODE密度的第一區，其中第一區包含第一CPODE區，且第一區是同等CPODE區；具有第二CPODE密度的第二區，其中第二區包含第二CPODE區，且第二區是密集CPODE區，第二CPODE密度大於第一CPODE密度；第一區中的第一半導體鰭片；第一介電插塞，延伸到第一半導體鰭片中，以將第一半導體鰭片分成第一部分和第二部分；第二區中的第二半導體鰭片；以及第二介電插塞，延伸到第二半導體鰭片中，以將第二半導體鰭片分成第三部分和第四部分，其中第一區中的原子具有第一平均距離，第二區中的原子具有第二平均距離，並且第一平均距離大致上等於第二平均距離。在一實施例中，第一CPODE密度與第二CPODE密度的比值大於約5。在一實施例中，第一CPODE區中的原子之間的平均距離之第一減小量是RDiso，第二CPODE區中的原子之間的平均距離的第二減小量是RDdense，且RDdense和RDiso的差值(RDdense-RDiso)的絕對值小於RDdense和RDiso中的任何一個的10％，並且第一減小量和第二減小量是與無應力下的第一和第二CPODE區中的各自一個CPODE區的平均距離相比而計算出來。在一實施例中，第一CPODE區和第二CPODE區包含氮化矽。
以上概述了數個實施例的部件、使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解、可以使用本發明實施例作為基礎、來設計或修改其他製程和結構、以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解、這些等效的結構並不背離本發明的精神和範圍、並且在不背離本發明的精神和範圍的情況下、在此可以做出各種改變、取代和其他選擇。因此、本發明之保護範圍當視後附之申請專利範圍所界定為準。
10‧‧‧晶圓；20‧‧‧基底；22‧‧‧淺溝槽隔離(STI)區；22A‧‧‧線(頂表面)；22B‧‧‧線(底表面)；24‧‧‧半導體條；24’‧‧‧突出鰭片；25‧‧‧預非晶化植入(PAI)區；27‧‧‧應變覆蓋層；29‧‧‧差排平面；30‧‧‧虛置閘極堆疊；32‧‧‧虛置閘極介電質；34‧‧‧虛置閘極電極；36‧‧‧硬遮罩層；38‧‧‧閘極間隔物；40‧‧‧凹陷；41‧‧‧磊晶區；42‧‧‧源極/汲極區；46‧‧‧接觸蝕刻停止層(CESL)；48‧‧‧層間介電質(ILD)；50‧‧‧遮罩層；52、54、60‧‧‧開口；56、64‧‧‧介電層；56A、64B‧‧‧水平部分；56B、66‧‧‧介電插塞(隔離區)；58‧‧‧光阻；62‧‧‧溝槽；63‧‧‧內襯介電層；64A‧‧‧部分；68‧‧‧鰭式場效電晶體(FinFET)區；72‧‧‧替換閘極；74‧‧‧閘極介電質；76‧‧‧金屬閘極電極；78‧‧‧源極/汲極矽化物區；80‧‧‧源極/汲極接觸插塞；82A、82B‧‧‧鰭式場效電晶體(FinFET)；100A、100B‧‧‧製程；101A‧‧‧製程腔室；101B‧‧‧原子層沉積(ALD)腔室；106、108、110、112、114、116、118‧‧‧步驟；200‧‧‧製程流程；202、204、206、208、210、212、214、216、218、220‧‧‧製程。
為了讓本發明實施例能更容易理解，以下配合所附圖式作詳細說明。應該注意，根據工業上的標準範例，各個部件未必按照比例繪製。實際上，為了讓討論清晰易懂，各個部件的尺寸可以被任意放大或縮小。 第1-4、5A、 5B、 6A-6D、 7A、 7B、 8、 9A、 9B、10、11A、 11B、12A-12D和13圖為根據本發明的一些實施例，繪示說明形成包含氮化矽層的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的中間階段之剖面圖、透視圖和上視圖。 第14和15圖為根據本發明的一些實施例，繪示說明形成氮化矽層的原子層沉積(Atomic Layer Deposition，ALD)循環。 第16和17圖為根據本發明的一些實施例，繪示說明使用應變氮化矽層形成差排的中間階段之剖面圖。 第18圖為根據本發明的一些實施例，形成鰭式場效電晶體(FinFETs)之流程圖。
10‧‧‧晶圓
20‧‧‧基底
22‧‧‧淺溝槽隔離(STI)區
24‧‧‧半導體條
24’‧‧‧突出鰭片
38‧‧‧閘極間隔物
42‧‧‧源極/汲極區
46‧‧‧接觸蝕刻停止層(CESL)
48‧‧‧層間介電質(ILD)
56B、66‧‧‧介電插塞(隔離區)
72‧‧‧替換閘極
74‧‧‧閘極介電質
76‧‧‧金屬閘極電極
78‧‧‧源極/汲極矽化物區
80‧‧‧源極/汲極接觸插塞
82A、82B‧‧‧鰭式場效電晶體(FinFET)

Claims (20)

  1. 一種半導體裝置的形成方法，包括： 蝕刻一虛置閘極堆疊的一第一部分和一第二部分，以分別形成一第一開口和一第二開口； 沉積一第一氮化矽層以填充該第一開口和該第二開口，其中沉積該第一氮化矽層包括一第一製程，該第一製程係選自於使用氫自由基處理該第一氮化矽層、植入該第一氮化矽層及前述之組合； 蝕刻該虛置閘極堆疊的一第三部分，以形成一溝槽； 蝕刻在該第三部分下方的一半導體鰭片，以將該溝槽向下延伸到位於該虛置閘極堆疊下方的一半導體基底的一主體部分中；以及 沉積一第二氮化矽層到該溝槽中。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該第一製程包括使用氫自由基處理該第一氮化矽層。
  3. 如申請專利範圍第2項所述之半導體裝置的形成方法，其中沉積該第一氮化矽層包括原子層沉積(Atomic Layer Deposition，ALD)，並且在每一個ALD循環中進行該處理。
  4. 如申請專利範圍第2項所述之半導體裝置的形成方法，其中沉積該第一氮化矽層包括原子層沉積(ALD)，並且每多個ALD循環進行一次該處理。
  5. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中沉積該第一氮化矽層還包括用氬轟擊該第一氮化矽層。
  6. 如申請專利範圍第5項所述之半導體裝置的形成方法，其中沉積該第一氮化矽層包括原子層沉積(ALD)，且該原子層沉積包括多個ALD循環，並且在多個ALD循環中的每個ALD循環之後進行轟擊。
  7. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中沉積該第一氮化矽層包括化學氣相沉積，並且該植入該第一氮化矽層包含多個植入製程，每個植入製程在沉積該第一氮化矽層的一子層之後進行。
  8. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中沉積該第二氮化矽層包括一第二製程，該第二製程係選自於使用氫自由基處理該第二氮化矽層、植入該第二氮化矽層及前述之組合。
  9. 如申請專利範圍第1項所述之半導體裝置的形成方法，還包括在該虛置閘極堆疊上沉積一第三氮化矽層，其中沉積該第三氮化矽層不使用氫自由基處理該第三氮化矽層，且不會植入該第三氮化矽層。
  10. 一種半導體裝置的形成方法，包括： 在一晶圓中的一半導體鰭片上形成一虛置閘極堆疊，其中該半導體鰭片突出高於在該半導體鰭片的兩側上的隔離區； 蝕刻該虛置閘極堆疊以形成一開口；以及 在一製程腔室中，使用原子層沉積(ALD)以氮化矽層填充該開口，其中該原子層沉積(ALD)包括多個第一ALD循環，每個該第一ALD循環包括： 將一含矽前驅物引入該製程腔室中； 從該製程腔室中清除該含矽前驅物； 將氫自由基引入該製程腔室中； 從該製程腔室中清除該氫自由基； 將一含氮前驅物引入該製程腔室中；以及 從該製程腔室中清除該含氮前驅物。
  11. 如申請專利範圍第10項所述之半導體裝置的形成方法，其中該原子層沉積(ALD)還包括多個第二ALD循環，其中每個第二ALD循環不將氫自由基引入該製程腔室中。
  12. 如申請專利範圍第11項所述之半導體裝置的形成方法，其中該多個第一ALD循環和該多個第二ALD循環中的一個ALD循環包括將氬轟擊到該氮化矽層中。
  13. 如申請專利範圍第12項所述之半導體裝置的形成方法，其中從該多個第一ALD循環和該多個第二ALD循環中選擇的多個製程中的每個製程之後，將氬轟擊到該氮化矽層中。
  14. 如申請專利範圍第10項所述之半導體裝置的形成方法，更包括： 形成包含多個樣品氮化矽層的多個樣品晶圓，其中該多個樣品氮化矽層係對於一確定次數的ALD循環採用不同次數的氫自由基處理而形成；以及 決定在該確定次數的原子層沉積循環中採用的氫自由基處理的一最佳次數，其中氫自由基處理的該最佳次數使得由該多個樣品氮化矽層中的各別一個所引起的一各別應力在該多個樣品氮化矽層中為最低，其中該晶圓中的該氮化矽層使用該最佳次數而沉積。
  15. 如申請專利範圍第10項所述之半導體裝置的形成方法，更包括使用遠程電漿產生該氫自由基。
  16. 如申請專利範圍第10項所述之半導體裝置的形成方法，更包括蝕刻該半導體鰭片，以將該開口延伸到該半導體鰭片下方的一半導體基底的一主體部分中。
  17. 一種半導體裝置，包括： 一晶片，包括： 一半導體基底； 一第一區，具有一第一切割擴散邊緣上的多晶矽(Cut Poly On Diffusion Edge，CPODE)密度，其中該第一區包括多個第一CPODE區，且該第一區是一同等CPODE區； 一第二區，具有一第二CPODE密度，其中該第二區包括多個第二CPODE區，且該第二區是一密集CPODE區，該第二CPODE密度大於該第一CPODE密度； 一第一半導體鰭片，在該第一區中； 一第一介電插塞，延伸到該第一半導體鰭片中，以將該第一半導體鰭片分成一第一部分和一第二部分； 一第二半導體鰭片，在該第二區中；以及 一第二介電插塞，延伸到該第二半導體鰭片中，以將該第二半導體鰭片分成一第三部分和一第四部分，其中該第一區中的原子具有一第一平均距離，該第二區中的原子具有一第二平均距離，且該第一平均距離等於該第二平均距離。
  18. 如申請專利範圍第17項所述之半導體裝置，其中該第一CPODE密度與該第二CPODE密度的比值大於約5。
  19. 如申請專利範圍第17項所述之半導體裝置，其中該第一CPODE區中的原子之間的一平均距離之一第一減小量是RDiso，該第二CPODE區中的原子之間的一平均距離的一第二減小量是RDdense，且RDdense和RDiso的差值(RDdense-RDiso)的絕對值小於RDdense和RDiso中的任何一個的10％，並且該第一減小量和該第二減小量是與無應力下的該第一CPODE區和該第二CPODE區中的各自一個的平均距離相比而計算出來。
  20. 如申請專利範圍第17項所述之半導體裝置，其中該第一CPODE區和該第二CPODE區包括氮化矽。
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