CN110660735A - 用于介电层的应力调制 - Google Patents

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Abstract

一种方法包括分别蚀刻伪栅极堆叠件的第一部分和第二部分以形成第一开口和第二开口，以及沉积氮化硅层以填充第一开口和第二开口。沉积氮化硅层包括从使用氢自由基处理第一氮化硅层、注入第一氮化硅层及它们的组合中选择的第一工艺。该方法还包括蚀刻伪栅极堆叠件的第三部分以形成沟槽，蚀刻位于第三部分下方的半导体鳍以将沟槽向下延伸到半导体衬底的位于伪栅极堆叠件下面的主体部分中，以及将第二氮化硅层沉积到沟槽中。本发明的实施例还涉及用于介电层的应力调制。

Description

用于介电层的应力调制
技术领域
本发明的实施例涉及用于介电层的应力调制。
背景技术
在集成电路的形成中，形成多层不同的材料。可以在后续工艺中去除这些层，或者这些层可以留在最终结构中。这些层通常具有不期望的应力，这会在所得到的器件中引起问题。例如，应力可能导致某些部件的位置偏移，并且还可能导致某些器件的电特性漂移。
发明内容
本发明的实施例提供了一种形成半导体结构的方法，包括：分别蚀刻伪栅极堆叠件的第一部分和第二部分以形成第一开口和第二开口；沉积第一氮化硅层以填充所述第一开口和所述第二开口，其中，沉积所述第一氮化硅层包括从使用氢自由基处理所述第一氮化硅层、注入所述第一氮化硅层及它们的组合中选择的第一工艺；蚀刻所述伪栅极堆叠件的第三部分以形成沟槽；蚀刻位于所述第三部分下方的半导体鳍，以将所述沟槽向下延伸到半导体衬底的位于所述伪栅极堆叠件下方的主体部分中；以及将第二氮化硅层沉积到所述沟槽中。
本发明的另一实施例提供了一种形成半导体结构的方法，包括：在位于晶圆中的半导体鳍上形成伪栅极堆叠件，其中，所述半导体鳍比位于所述半导体鳍的相对侧上的隔离区突出得更高；蚀刻所述伪栅极堆叠件以形成开口；以及在工艺室中，使用原子层沉积(ALD)用氮化硅层填充所述开口，其中，所述原子层沉积包括第一多个原子层沉积循环，每个循环包括：将含硅前体引入到所述工艺室中；净化所述工艺室中的所述含硅前体；将氢自由基引入到所述工艺室中；净化所述工艺室中的所述氢自由基；将含氮前体引入到所述工艺室中；以及净化所述工艺室中的所述含氮前体。
本发明的又一实施例提供了一种半导体结构，包括：管芯，包括：半导体衬底；第一区，具有第一扩散边缘上的连续多晶硅(CPODE)密度，其中，所述第一区包括第一扩散边缘上的连续多晶硅区，并且所述第一区是隔离扩散边缘上的连续多晶硅区；第二区，具有第二扩散边缘上的连续多晶硅密度，其中，所述第二区包括第二扩散边缘上的连续多晶硅区，并且所述第二区是密集扩散边缘上的连续多晶硅区，其中，所述第二扩散边缘上的连续多晶硅密度大于所述第一扩散边缘上的连续多晶硅密度；第一半导体鳍，位于所述第一区中；第一介电插塞，延伸到所述第一半导体鳍中，以将所述第一半导体鳍分成第一部分和第二部分；第二半导体鳍，位于所述第二区中；以及第二介电插塞，延伸到所述第二半导体鳍中以将所述第二半导体鳍分成第三部分和第四部分，其中，所述第一区中的原子具有第一平均距离，并且所述第二区中的原子具有第二平均距离，以及所述第一平均距离等于所述第二平均距离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图4、图5A、图5B、图6A至图6D、图7A、图7B、图8、图9A、图9B、图10、图11A、图11B、图12A至图12D和图13示出根据一些实施例的形成包括氮化硅层的鳍式场效应晶体管(FinFET)的中间阶段的截面图、立体图和顶视图。
图14和图15示出根据一些实施例的形成氮化硅层的原子层沉积(ALD)循环。
图16和图17示出根据一些实施例的使用应变氮化硅层形成位错的中间阶段的截面图。
图18示出根据一些实施例的形成FinFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上方”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例提供了晶体管及其形成方法。根据一些实施例示出形成晶体管的中间阶段。讨论了一些实施例的一些变化。贯穿各个图和示例性实施例，相同的参考标号用于指定相同的元件。在所示实施例中，使用鳍式场效应晶体管(FinFET)的形成作为实例来解释本发明的概念。平面晶体管还可以采用本发明的概念。
图1至图13示出根据本发明的一些实施例的形成FinFET的中间阶段的立体图、顶视图和截面图。图1至图13所示的工艺还在图18所示的工艺流程200中示意性地示出。
图1示出初始结构的立体图。初始结构包括晶圆10，其中，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，其中，该半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(STI)区的隔离区22可以形成为从衬底20的顶面延伸到衬底20内。衬底20的位于相邻的STI区22之间的部分称为半导体条24。根据一些实施例，半导体条24的顶面和STI区22的顶面可以大致彼此齐平。根据本发明的一些实施例，半导体条24是原始衬底20的部分，并且因此半导体条24的材料与衬底20的材料相同。根据本发明的可选实施例，半导体条24是通过以下方法形成的替换条：蚀刻衬底20的位于STI区22之间的部分以形成凹槽，并且实施外延以在凹槽中再生长另一半导体材料。因此，半导体条24由与衬底20不同的半导体材料形成。根据一些实施例，半导体条24由硅锗、硅碳或Ⅲ-Ⅴ化合物半导体材料形成。
STI区22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物还可以是使用例如原子层沉积(ALD)、高密度等离子体化学汽相沉积(HDPCVD)或化学汽相沉积(CVD)形成的沉积的氧化硅层。STI区22还可以包括位于衬垫氧化物上方的介电材料，其中，可以使用可流动化学汽相沉积(FCVD)、旋涂等形成介电材料。
参考图2，凹进STI区22，从而使得半导体条24的顶部突出得比STI区22的剩余部分的顶面22A更高，以形成突出的鳍24'。相应工艺在图18所示的工艺流程200中示出为工艺202。可以使用干蚀刻工艺实施蚀刻，其中，HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩气。根据本发明的可选实施例，使用湿蚀刻工艺实施STI区22的凹进。例如，蚀刻化学品可以包括HF。
参考图3，在(突出的)鳍24'的顶面和侧壁上形成伪栅极堆叠件30。相应工艺在图18所示的工艺流程200中示出为工艺204。伪栅极堆叠件30可以包括伪栅极电介质32和位于伪栅极电介质32上方的伪栅电极34。例如，可以使用多晶硅形成伪栅电极34，但是还可以使用其他材料。伪栅极堆叠件30的每个还可以包括位于伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅或它们的多层形成。伪栅极堆叠件30可以横跨在多个突出的鳍24’和/或STI区22上方。伪栅极堆叠件30还具有与突出的鳍24'的纵向方向垂直的纵向方向。
接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38。根据本发明的一些实施例，栅极间隔件38由诸如氮化硅、碳氮化硅等的介电材料形成并且可以具有单层结构或包括多个介电层的多层结构。
然后实施蚀刻步骤(在下文中称为源极/漏极凹进)以蚀刻突出的鳍24’的未被伪栅极堆叠件30和栅极间隔件38覆盖的部分，从而得到图4所示的结构。该凹进可以是各向异性的，并且因此鳍24’的直接位于伪栅极堆叠件30和栅极间隔件38下方的部分受到保护并且不被蚀刻。根据一些实施例，凹进的半导体条24的顶面低于STI区22的顶面22A。因此，在STI区22之间形成凹槽40。凹槽40位于伪栅极堆叠件30的相对两侧上。
接下来，通过在凹槽40中选择性地生长半导体材料而形成外延区(源极/漏极区)42，从而得到图5A的结构。相应工艺在图18所示的工艺流程200中示出为工艺206。根据一些实施例，外延区42包括硅锗或硅。根据所得到的FinFET是p型FinFET还是n型FinFET，随着外延的进行可以原位掺杂p型或n型杂质。例如，当所得到的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)。相反地，当所得到的FinFET是n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)。根据本发明的可选实施例，外延区42由诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多层的Ⅲ-Ⅴ族化合物半导体形成。在外延区42完全填充凹槽40之后，外延区42开始水平扩展，并且可以形成小平面。
在外延步骤之后，外延区42可以进一步注入有p型杂质或n型杂质以形成源极和漏极区，使用参考标号42表示源极和漏极区。根据本发明的可选实施例，当在形成源极/漏极区的外延期间，p型杂质或n型杂质原位掺杂外延区42时，可以跳过注入步骤。外延源极/漏极区42包括形成在STI区22中的下部和形成在STI区22的顶面上方的上部。
图5B示出根据本发明的可选实施例形成源极/漏极区42。根据这些实施例，不凹进如图3所示的突出的鳍24'，并且在突出的鳍24'上生长外延区41。外延区41的材料可以类似于图5A中所示的外延半导体材料42的材料，这取决于所得到的FinFET是p型FinFET还是n型FinFET。因此，源极/漏极区42包括突出的鳍24'和外延区41。可以实施注入工艺以注入n型杂质或p型杂质。
图6A示出在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的立体图。相应工艺在图18所示的工艺流程200中示出为工艺208。根据一些实施例，可以省略CESL 46，并且当形成CESL 46时，CESL 46可以由氮化硅、碳氮化硅等形成。根据本发明的一些实施例，CESL 46中不含氧。例如，可以使用诸如ALD或CVD的共形沉积方法来形成CESL46。ILD 48可以包括使用例如FCVD、旋涂、CVD或另一沉积方法形成的介电材料。ILD 48也可以由诸如正硅酸四乙酯(TEOS)氧化物、等离子体增强的CVD(PECVD)、氧化硅(SiO2)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等的基于氧化硅的含氧介电材料形成。可以实施诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以使ILD 48、伪栅极堆叠件30和栅极间隔件38的顶面彼此齐平。
接下来，工艺进行至伪栅极堆叠件的切割和突出的鳍24'的切割。图6A/图6B/图6C/图6D至图8示出伪栅极堆叠件的切割，并且可选地称为多晶硅切割工艺，因为伪栅极堆叠件中的伪栅电极可以由多晶硅形成。相应工艺在图18所示的工艺流程200中示出为工艺210。在图9A/图9B至图12A/图12B/图12C/图12D中示出突出的鳍24'的切割，并且可选地称为扩散边缘上的连续多晶硅(CPODE)工艺。在示例性多晶硅切割和PODE切割工艺中，示出切割位置的一些实例。应当理解，根据晶体管的要求，可以在不同的位置处实施切割工艺并且可以具有不同的尺寸。
参考图6A、图6B、图6C和图6D，在先前步骤所示结构的顶部上形成掩模层50。掩模层50可以由光刻胶或诸如TiN、SiN等的其他材料形成。参考图6A，示出立体图，图案化掩模层50以形成开口52，通过该开口52暴露在先前工艺中形成的下面的结构。开口52位于其中可以暴露伪栅极堆叠件30的一些部分的位置处。
图6B示出掩模层50和开口52的实例的顶视图。在图6B中，在X方向上分配多个突出的鳍24'和源极/漏极区42，以及伪栅极堆叠件30在Y方向上延伸。突出的鳍24'直接位于伪栅极堆叠件30下方。在伪栅极堆叠件30之间形成源极/漏极区42。为了简明，在图6B中未示出ILD 48和CESL 46(图6A)。根据一些实施例，每个开口52延伸至与多个伪栅极堆叠件30重叠。根据本发明的其他实施例，每个开口52形成为在单个伪栅极堆叠件30上方延伸。
图6C示出图6B中所示结构的截面图。从图6B中包含线6C-6C的垂直平面获得图6C中所示的截面图。图6D示出图6B中所示结构的截面图。从图6B中包含线6D-6D的垂直平面获得图6D中所示的截面图。在图6C和图6D以及后续的图中，线22A表示STI区22的顶面的层级，线22B表示STI区22的底面的层级。STI区22位于线22A和22B之间的层级处。
接下来，掩模层50用作蚀刻掩模以蚀刻下面的伪栅极堆叠件30。因此，在伪栅极堆叠件30中形成开口54，如图7A所示，其从与图6C相同的平面获得。在蚀刻工艺中，蚀刻硬掩模36和伪栅电极34。蚀刻是各向异性的，并且可以停止在伪栅极电介质32的顶面或STI区22的顶面上。在相邻的突出的鳍24'之间形成开口54。在蚀刻工艺之后，去除掩模层50。图7B示出晶圆10的立体图，其示出开口54的形成。在蚀刻工艺中，不蚀刻栅极间隔件38和ILD 48。因此，开口54可以限制在位于栅极间隔件38之间的区域中。
在后续工艺中，沉积介电层56，如图8所示，其也从与图6C相同的平面获得。介电层56包括延伸到开口54(图7A和图7B)中以形成隔离区的一些部分，以及位于硬掩模36、ILD48和栅极间隔件38(如图7B所示)的顶面上方的一些水平部分。相应工艺在图18所示的工艺流程200中示出为工艺212。根据一些实施例，介电层56由氮化硅形成。根据可选实施例，介电层56由氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅等形成。根据本发明的一些实施例，使用原子层沉积(ALD)形成介电层56。根据本发明的其他实施例，使用化学汽相沉积(CVD)形成介电层56。
图14示出根据本发明的一些实施例的用于通过ALD形成氮化硅层56(图8)的工艺100A。通过多个ALD循环在工艺室101A中实施工艺100A，每个ALD循环形成氮化硅层56的原子层。方框106表示将含硅前体引入到工艺室101A中的步骤。含硅前体可包括硅和诸如氯、氟、溴和/或碘的可能的卤族元素。根据本发明的一些实施例，含硅前体包括二氯硅烷(DCS，SiH2Cl2)。当实施ALD循环时，在先前循环中形成的晶圆10上可能已经存在氮化硅层56，并且新形成的氮化硅层将形成在现有层的顶部上。在一些实施例中，下面的氮化硅层56的表面处的元素包括硅(Si)、氢(H)、氯(Cl)和氮(N)。在图14中示意性地示出这些元素。
接下来，参考箭头108，其表示工艺室101A的净化，例如，使用氮气(N2)作为净化气体。在净化之后，将氢(H)自由基(示出为H*)引入到工艺室中，如图14中的步骤110所示。在该步骤中，不将含硅工艺气体和硅自由基引入到工艺室101A中，并且不将含氮工艺气体和氮自由基引入到工艺室101A中。可以通过远程等离子体产生H*自由基，其中，使用H2气体作为工艺气体产生等离子体。在远离工艺室101A的工具中从工艺气体远程产生等离子体，并且过滤所得到的等离子体以去除离子，并且仅留下既不带负电也不带正电的自由基并将其引入到工艺室中。被激活的H*自由基易于与其他分子反应。H*自由基与附着的DCS中的氢原子和下面的氮化硅膜反应以形成H2，其中，从工艺室101A中去除H2。在反应期间，将相应的晶圆10(图1)加热至例如介于约350℃和约550℃之间的范围内的温度处。该温度也可以在约350℃和约450℃之间的范围内。
接下来，再次参考图14，如箭头112所示，净化工艺室101A。可以使用氮气(N2)作为净化气体来实施净化。在净化之后，如方框114所示，引入含氮工艺气体。含氮工艺气体可包括氨(NH3)，其也可以是NH3*自由基的形式。可以通过远程等离子体产生NH3*自由基，其中，在远离工艺室101A的工具中远程产生等离子体。过滤等离子体以去除带电荷的离子和分子，留下诸如NH3*自由基的自由基。然后将自由基导入到工艺室101A中。NH3*自由基与Si-H键反应以破坏硅和氢之间的键，并且因此产生Si-N键，从而产生氮化硅的原子层。
在引入NH3*自由基之后，例如使用氮气(N2)作为净化气体净化工艺室101A。由箭头116表示净化。由此完成一个用于形成一层氮化硅的ALD循环。可以启动另一个ALD循环。氮化硅层56(图8)的沉积可包括如图14所示的多个ALD循环。
根据本发明的一些实施例，在每个ALD循环之后，实施轰击(步骤118)。可以使用Ar或氮实施轰击，并且将氩或氮引入到氮化硅层56中。由于新形成的氮化硅层56很薄，其可以是氮化硅的一个原子层，因此可以将轰击能量设定为低的，同时仍然有效。根据本发明的一些实施例，使用低于约10keV的能量实施轰击，其中，该能量可以介于约1keV和约5keV之间。
根据本发明的可选实施例，不是在步骤106之后和步骤114之前引入H*自由基，而是在步骤114之后和106之前，将H*自由基导入到工艺室中。而且，不是在步骤114之后和步骤106之前实施步骤118，而是可以在步骤106和110之间，或在步骤110和114之间实施轰击步骤118。
根据一些实施例，代替在每个ALD循环中将H*自由基导入到工艺室中，可以每N个循环导入一次H*自由基，其中，数量N可以是2、3、4或大于4的任何数字。此外，也可以在每个ALD循环之后实施轰击，或者每M个循环实施一次轰击，其中，数字M可以是2、3、4或大于4的任何数字。此外，可以在任何ALD循环中/之后进行H*自由基的导入和轰击中的任何一个或两者。
如果在没有氢自由基处理和轰击的情况下形成氮化硅层56(图8)，则氮化硅层56倾向于具有较高的拉伸应力，例如，具有大于约1GPA的幅度。H*自由基的导入导致氮化硅层56中的氢的还原，从而导致氮化硅层56中的应力在从拉伸到压缩的方向上变化。换言之，应力可以从高的拉伸应力向中性应力，并且从中性应力朝向压缩应力变化。在轰击中，压缩氮化硅层56。此外，轰击物质(诸如Ar原子或氮原子)插入到氮化硅层56中。因此，轰击还具有将氮化硅层56中的应力从拉伸变为中性(并且朝向压缩)的效果。根据本发明的一些实施例，调整诸如数量N(如前面段落中所讨论的)、轰击能量等的工艺条件，以使氮化硅层56具有尽可能接近零应力的应力(例如，至中性应力(可以是具有小于约0.2Gpa的应力幅度的拉伸或压缩应力)或大致中性应力(可以是具有小于约0.2Gpa的应力幅度的拉伸或压缩应力))。
根据本发明的可选实施例，使用诸如CVD的其他沉积方法形成介电层56。根据本发明的一些实施例，介电层56的形成包括多个循环，其中，每个循环包括沉积介电层56的子层，停止沉积，并且然后对沉积的子层实施轰击。沉积的子层很薄，以便最大化轰击的效果并减少轰击能量(从而使得减少对其他部件的损害)。例如，可以在每几纳米(例如1至5纳米)的沉积之后实施轰击。重复沉积和轰击的循环，直到介电层56达到所需的厚度。当使用CVD时，介电层56可以由氮化硅或除氮化硅之外的其他介电材料形成。
根据一些实施例，为了实现氮化硅层56的中性应力，实施实验以找到用于形成介电(氮化硅)层56的最佳工艺条件。例如，可以形成多个样品晶圆，其中，样品晶圆的结构与图8中的产品晶圆相同。使用工艺条件的不同组合来实施在样品晶圆中形成氮化硅层。例如，工艺条件包括对特定数量的ALD循环(诸如每100个ALD循环)实施的氢自由基处理和/或注入的数量、注入物质、注入能量等。用于形成氮化硅层的最佳工艺条件确定为与具有尽可能接近零应力的氮化硅层相对应的工艺条件。然后可以使用最佳工艺条件来制造产品晶圆(诸如图8中所示的晶圆)。
返回参考图8，介电层56包括延伸到位于伪栅极堆叠件30中的开口54(图7A)中以形成介电插塞56B(也称为隔离区)的部分，以及位于伪栅极堆叠件30的顶面上的水平部分56A。也可以在图9A中找到图8中所示结构的顶视图。在图9A中，示出介电插塞56B，而未示出水平部分56A(图8)，并且在该阶段存在水平部分以覆盖整个晶圆10。介电插塞56B将先前形成的长伪栅极堆叠件30隔离成较短的部分。
接下来，如图9A和图9B所示，形成光刻胶58以覆盖晶圆10，接着图案化光刻胶58以形成开口60。每个开口60形成为暴露伪栅极堆叠件30的位于两个相邻的介电插塞56B之间的部分。还可以暴露介电插塞56B的边缘部分以提供一些工艺裕度。图9B示出图9A中所示结构的截面图，其中，从图9A中的包括线B-B的平面获得该截面图。
然后如图9B所示的光刻胶58用作蚀刻掩模以蚀刻下面的介电层56、硬掩模36和伪栅电极34，从而使得开口60延伸到伪栅极堆叠件30中以形成沟槽，也称为沟槽60。相应工艺在图18所示的工艺流程200中示出为工艺214。结果，形成图10所示的结构。接下来，蚀刻伪栅极电介质32，从而暴露突出的鳍24'。然后改变工艺气体以蚀刻突出的鳍24'。相应工艺在图18所示的工艺流程200中示出为工艺216。在去除突出的鳍24'之后，还蚀刻位于STI区22的相对部分之间的下面的半导体条24，从而形成沟槽62。图11A示出所得到的结构。可以实施蚀刻直到所得到的沟槽62的底部低于STI区22的底面22B。因此，沟槽62延伸到衬底20的位于STI区22下方的主体部分中。
图11B示出图11A所示结构的截面图，并且该截面图从包含如图11A所示的线11B-11B的垂直平面获得。
如图12A、图12B和图12C所示，然后用介电材料填充如图11A和图11B所示的沟槽60和62的剩余部分，以形成隔离区。相应工艺在图18所示的工艺流程200中示出为工艺218。根据一些实施例，如图12A和图12B所示，形成衬垫介电层63。例如，衬垫介电层63可以由氧化硅形成。根据本发明的一些实施例，使用诸如CVD或ALD的沉积方法形成衬垫介电层63。因此，衬垫介电层63形成为共形层。根据本发明的一些实施例，通过热氧化形成衬垫介电层63，并且在衬底20的暴露表面上，而不在诸如STI区22和介电层56的介电层上形成衬垫介电层63。根据可选实施例，跳过形成衬垫介电层63，并且后续形成的介电层64接触衬底20。
形成介电层64以填充沟槽60和62的剩余部分(图11A和图11B)。介电层64可以由从用于形成介电层56的候选材料中选择的任何材料形成。此外，可以从用于形成介电层56的任何候选工艺中选择形成工艺。例如，如图14所示的工艺100A可用于形成介电层64。因此，在此不再重复用于形成介电层64的材料和形成工艺的细节。
介电层64和衬垫介电层63组合包括延伸到开口60和62(图11A和图11B)中的部分64A，以形成介电插塞66，其也称为隔离区。介电层64还包括与伪栅极堆叠件30重叠的水平部分64B。图12C示出图12A和12B中所示结构的顶视图。在图12C中，未示出介电层64和56的水平部分，而此时存在水平部分。示出介电插塞56B和66。
如图12C所示，介电插塞56B将长的伪栅极堆叠件30分成较短的部分。介电插塞56B的形成称为多晶硅切割工艺。介电插塞66的形成导致将包括源极/漏极区42和突出的鳍24'的其他长半导体区切割成较短的部分。介电插塞66的形成称为PODE切割工艺。因此，短的伪栅极堆叠件30和短的半导体区用作FinFET的伪栅极堆叠件以及源极/漏极和沟道。例如，图12C示出多个FinFET区68，在每个FinFET区68内可以形成一个FinFET。应当理解，通过选择区域56B和66的位置，可以形成具有不同数量的栅极(诸如一个栅极、两个栅极、三个栅极和四个栅极)的FinFET。而且，通过调整介电插塞56B之间的距离，FinFET也可以根据设计需要而具有不同数量的鳍。可以通过替换FinFET区68中的伪栅极堆叠件30，以及形成源极/漏极硅化物区和栅极接触插塞来形成FinFET。细节如图13所示。
图12D示出使用如先前段落和图中的工艺形成的结构的顶视图。这些实施例类似于图12C中的实施例，除了图6A/图6B/图6C/图6D至图8中所示的工艺可用于在(第一多个伪栅极堆叠件30)上形成短的介电插塞56B，但不在第二多个伪栅极堆叠件30上形成短的介电插塞56B之外。第二多个伪栅极堆叠件完全由长介电插塞66替换。根据其他实施例，跳过图6A/图6B/图6C/图6D至图8中所示的工艺，并且在与图9A/图9B至图12A/图12B/图12C/图12D所示相同的工艺中同时形成介电插塞56B和66两者。
图13示出形成替换栅极72。相应工艺在图18所示的工艺流程200中示出为工艺220。形成工艺包括实施平坦化以去除图12A和图12B中的介电层56和64的水平部分以暴露伪栅极堆叠件30，去除伪栅极堆叠件30的剩余部分(图12C)以形成沟槽，并且在所得到的沟槽中形成替换栅极72。替换栅极72包括栅极电介质74和金属栅电极76。隔离区56B和66分离替换栅极72。
还参考图13，去除ILD 48和CESL 46的一些部分以形成接触开口，接着硅化源极/漏极区42的暴露部分以形成源极/漏极硅化物区78，并填充诸如钨的导电材料以形成源极/漏极接触插塞80。由此形成FinFET(包括82A和82B)。例如，在图13中，FinFET 82A位于隔离区66的左侧上，并且FinFET 82B位于隔离区66的右侧上。FinFET 82A示出为具有一个源极/漏极，并且未示出替换和另一源极/漏极区，而它们仍然存在。
在如图12C所示的所示实例中，突出的鳍24'可以切割每三个伪栅极堆叠件30以形成隔离区66。根据电路的要求，一些突出的鳍24'可以切割每两个伪栅极堆叠件30，从而使得所得到的FinFET是单栅极FinFET。所得到的PODE切割工艺称为密集PODE切割工艺。相同晶圆和管芯上的一些其他突出的鳍24'可以切割每P个伪栅极堆叠件30，其中，数量P可以是4、5或大于5的任何数字。所得到的PODE切割工艺称为隔离(Iso)PODE切割工艺。在密集PODE切割工艺中，相邻的隔离区66之间的距离很小。在隔离PODE切割工艺中，相邻的隔离区66之间的距离很大。不同的距离导致将不同的应力施加至相邻的FinFET。例如，在隔离PODE切割工艺中，由于应力累积的距离很长，因此介电层56和64的水平部分中的应力大于密集PODE切割之间的介电层56和64的水平部分中的应力。因此，靠近密集CPODE区56/64的FinFET接收的应力小于靠近隔离CPODE区56/64的FinFET接收的应力。在整个说明书中，“密集CPODE区”是指其中CPODE密度(CPODE工艺中每单位芯片面积的鳍切割数量)相对较高的区域，“隔离CPODE区”是指其中CPODE密度相对较低的区域。应当理解，“密集”和“隔离”的概念是相对的，并且可以根据相应的电路设计和器件要求而改变。例如，密集CPODE区平均可以具有位于两个相邻的切割鳍之间的十个或多个栅极，而隔离CPODE区平均可以具有位于两个相邻的切割鳍之间的约两至六个栅极。此外，当第一区中的第一CPODE密度的比率是第二区中的第二CPODE密度的约五倍或更多时，第一区可以认为是密集CPODE区，并且第二区可以认为是隔离CPODE区。
介电层56/64的水平部分中的应力影响相邻FinFET中的阈值电压，从而导致FinFET的阈值电压的漂移。例如，如果紧邻无应力氮化硅层的阈值电压具有阈值Vt0，则由于氮化硅层56和64(图12A、图12B和图12C)中的应力，相邻FinFET的阈值电压可能偏移至Vt1，并且阈值电压偏移ΔVt等于(Vt1-Vt0)。如果使用工艺100B(图15，在后续的段落中讨论)形成氮化硅层56和64，则氮化硅层56和64中的应力是高的，并且阈值电压偏移ΔVt(阈值电压的降低)可达到例如约146mV。当使用工艺100A(图14)形成氮化硅层56和64时，氮化硅层56和64中的应力是低的，并且阈值电压偏移ΔVt减小至例如约69mV(阈值电压的降低)，其中，减少52.7％。期望具有较低的阈值电压偏移。根据本发明的一些实施例，通过采用工艺100A来形成氮化硅层，阈值电压偏移ΔVt减小。
根据本发明的一些实施例，预先确定阈值CPODE密度。例如，阈值CPODE密度可以计算为晶圆边缘区CPODE密度和晶圆中心区CPODE密度的平均值。阈值CPODE密度也可以定义为其他值。整个管芯(和相应的晶圆)中的介电插塞66分成两组。第一组包括其中CPODE密度高于或等于阈值CPODE密度的区域中的介电插塞66，以及第二组包括其中CPODE密度低于阈值CPODE密度的区域中的介电插塞66。根据一些实施例，使用如图9A/图9B至图12A/图12B/图12C/图12D所示的第一工艺形成第一组介电插塞66。采用工艺100B(图15)形成第一组介电插塞66，因为第一组介电插塞66具有相对较小的应力值，并且不必使用工艺100A来进一步减小应力。另一方面，采用工艺100A(图14)形成第二组介电插塞66以减小其应力，并且还在图9A/图9B至图12A/图12B/图12C/图12D中示出相应工艺。
由于CPODE中的应力，与介电区具有中性应力时的原子距离相比，可以改变介电插塞中的原子之间的距离。例如，根据对实际晶圆实施的一些实验，如果使用工艺100B(图15)来形成CPODE区，则不同CPODE区中的应力之间存在显著差异。可以通过使用纳米束衍射(其是一种透射电子显微镜(TEM))来确定应力，以测量原子之间的平均距离的变化，因为应力导致平均距离变化。在一些实验中，在密集CPODE区中，由于应力，原子之间的平均距离减小约0.09％，并且在隔离CPODE区中，由于应力，原子之间的平均距离减小约0.37％。因此，密集CPODE区中的应力与隔离CPODE区中的应力之间存在显著差异。作为比较，当使用工艺100A(图14)形成CPODE区时，密集和隔离CPODE区中的原子之间的平均距离的减小，表明应力较小。实验表明，当使用工艺100A时，密集和隔离CPODE区中的所有平均距离减少低于约0.15％的量。此外，假设密集CPODE区中的原子之间的平均距离减小为RD密集，并且隔离CPODE区中的原子之间的平均距离减小为RD隔离，差(RD密集-RD隔离)的绝对值小于RD密集和RD隔离中的任何一个的10％。这表明通过使用本发明的实施例，应力不仅减小，而且变得更均匀。
在晶体管的形成中，一些氮化硅层优选低应力，并且可以使用工艺100A(图14)来形成，而其他氮化硅层优选高应力，并且可以使用工艺100B(图15)来形成。图15示出使用ALD形成氮化硅层的工艺100B。该工艺在ALD室101B中实施，并且可包括步骤106、108、114和116(图14)。在工艺100B中跳过如图14所示的引入氢自由基、氢自由基的后续净化以及轰击的步骤。步骤106、108、114和116可以类似于图14中所示的相应步骤，并且因此不再重复细节。有利地，根据本发明的一些实施例，根据不同的要求，可以选择工艺100A(图14)和工艺100B(图15)以形成晶圆/管芯的不同层。使用工艺101B形成的氮化硅层可具有高应力，其倾向于是拉伸的。应力可以大于约1GPa。
图16和图17示出使用高应力氮化硅层来形成位错平面的实例。位错平面将延伸到源极/漏极区中。位错平面可以理想地增加晶体管的沟道区中的应变，并且因此可以增加晶体管的饱和电流。可以在图3所示的工艺之后，并且在图4所示的工艺之前实施图16和17中所示的工艺。
参考图16，实施预非晶化注入(PAI，有时也称为预非晶注入)以在半导体鳍24'中形成PAI区25。根据一些实施例，注入硅或锗。根据其他实施例，注入诸如氖、氩、氙和氡的惰性气体。
接下来，形成应变覆盖层27。应变覆盖层27的材料可包括氮化硅、氮化钛、氮氧化物、氧化物、SiGe、SiC、SiON或它们的组合。应变覆盖层27具有高应力。当应变覆盖层27由氮化硅形成时，使用工艺100B(图15)，从而使得应变覆盖层27中的应力是高的。应力可以高于约1GPa。
然后例如使用快速热退火(RTA)、热尖峰RTA退火或其他退火方法实施退火。根据一些实施例，使用尖峰RTA实施例如约3ms至约5秒的退火，其中，退火温度介于约950℃和约1050℃之间。作为退火的结果，如图16所示的PAI区25利用从应变覆盖层27获得的记忆应力进行再结晶。如图17所示，作为退火的结果，形成位错平面29。因此，可以将应力施加至所得到的FinFET的沟道区，从而改善FinFET的驱动电流。尽管在图17中所示的截面图中示出为线，但是位错平面29是在伪栅极堆叠件30的纵向方向上延伸的平面。在退火之后，去除应变覆盖层27(图17)。然后该工艺进行至图4所示的工艺。
在上述实施例中，可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，其中，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍。
本发明的实施例具有一些优势特征。通过实施氢处理和/或轰击，降低在PODE切割工艺中使用的氮化硅层中的应力，并且因此FinFET中的阈值电压的漂移更均匀。
根据本发明的一些实施例，一种方法包括分别蚀刻伪栅极堆叠件的第一部分和第二部分以形成第一开口和第二开口；沉积第一氮化硅层以填充第一开口和第二开口，其中，沉积第一氮化硅层包括从使用氢自由基处理第一氮化硅层、注入第一氮化硅层及它们的组合中选择的第一工艺；蚀刻伪栅极堆叠件的第三部分以形成沟槽；蚀刻位于第三部分下面的半导体鳍，以将沟槽向下延伸到半导体衬底的位于伪栅极堆叠件下方的主体部分中；以及将第二氮化硅层沉积到沟槽中。在实施例中，第一工艺包括使用氢自由基处理第一氮化硅层。在实施例中，沉积第一氮化硅层包括ALD，并且在每个ALD循环中实施该处理。在实施例中，沉积第一氮化硅层包括ALD，并且每多个ALD循环实施一次处理。在实施例中，沉积第一氮化硅层还包括用氩注入第一氮化硅层。在实施例中，沉积第一氮化硅层包括ALD，并且ALD包括多个ALD循环，并且在多个ALD循环中的每个之后实施注入。在实施例中，沉积第一氮化硅层包括化学汽相沉积(CVD)，并且注入包括多个注入工艺，在沉积第一氮化硅层的子层之后实施每个注入工艺。在实施例中，沉积第二氮化硅层包括从使用氢自由基处理第二氮化硅层、注入第二氮化硅层以及它们的组合中选择的第二工艺。在实施例中，该方法还包括在伪栅极堆叠件上沉积第三氮化硅层，其中，沉积第三氮化硅层不包括使用氢自由基处理第三氮化硅层，并且不包括注入第三氮化硅层。
根据本发明的一些实施例，一种方法包括在位于晶圆中的半导体鳍上形成伪栅极堆叠件，其中，半导体鳍比位于半导体鳍的相对侧上的隔离区突出得更高；蚀刻伪栅极堆叠件以形成开口；以及在工艺室中，使用ALD用氮化硅层填充开口，其中，ALD包括第一多个ALD循环，每个包括：将含硅前体引入到工艺室中；从工艺室中净化含硅前体；将氢自由基引入到工艺室中；从工艺室中净化氢自由基；将含氮前体引入到工艺室中；从工艺室中净化含氮前体。在实施例中，ALD还包括第二多个ALD循环，其中，第二多个ALD循环中的每个不包括将氢自由基引入到工艺室中。在实施例中，第一多个ALD循环和第二多个ALD循环中的一个包括将氩气注入到氮化硅层中。在实施例中，在从第一多个ALD循环和第二多个ALD循环中选择的多个工艺中的每个之后，将氩气注入到氮化硅层中。在实施例中，该方法还包括：形成包括样品氮化硅层的多个样品晶圆，其中，对于一定数量的ALD循环，使用不同数量的氢自由基处理形成样品氮化硅层；以及确定在一定数量的ALD循环中采用的氢自由基处理的最佳数量，其中，氢自由基处理的最佳数量导致由样品氮化硅层中的相应一个引入的相应应力在样品氮化硅层中最低，其中，使用最佳数量沉积晶圆中的氮化硅层。在实施例中，该方法还包括使用远程等离子体产生氢自由基。在实施例中，该方法还包括蚀刻半导体鳍以将开口延伸到半导体衬底的位于半导体鳍下面的主体部分中。
根据本发明的一些实施例，一种方法包括使用ALD在晶圆上形成氮化硅层，其中，形成氮化硅层包括形成多个子层；以及使用氢自由基对氮化硅层实施多个处理，其中，在形成多个子层中的一个子层之后实施多个处理中的每个。在实施例中，氮化硅层包括多个原子层形成的原子层-原子层，并且多个处理包括对多个原子层中的每个原子层实施的处理。在实施例中，氮化硅层包括多个原子层形成的原子层-原子层，并且多个原子层包括第一原子层；位于第一原子层上方并与第一原子层接触的第二原子层；以及位于第二原子层上方并与第二原子层接触的的第三原子层，其中，在形成第一原子层之后并且在形成第二原子层之前，实施多个处理中的一个，在形成第二原子层之后且在形成第三原子层之前，不实施使用氢自由基的处理。在实施例中，该方法还包括对氮化硅层实施多个注入。
根据本发明的一些实施例，一种结构包括管芯，其中，该管芯包括半导体衬底；第一区，具有第一CPODE密度，其中，第一区包括第一CPODE区，并且第一区是隔离CPODE区；第二区，具有第二CPODE密度，其中，第二区包括第二CPODE区，并且第二区是密集CPODE区，其中，第二CPODE密度大于第一CPODE密度；第一半导体鳍，位于第一区中；第一介电插塞，延伸到第一半导体鳍中，以将第一半导体鳍分成第一部分和第二部分；第二半导体鳍，位于第二区中；以及第二介电插塞，延伸到第二半导体鳍中以将第二半导体鳍分成第三部分和第四部分，其中，第一区中的原子具有第一平均距离，以及第二区中的原子具有第二平均距离，以及第一平均距离大致等于第二平均距离。在实施例中，第一CPODE密度与第二CPODE密度的比率大于约5。在实施例中，第一CPODE区中的原子之间的平均距离的第一减少是RD隔离，并且第二CPODE区中的原子之间的平均距离的第二减少是RD密集，并且差(RD密集-RD隔离)的绝对值小于RD密集和RD隔离中任何一个的10％。并且，与无应力下的第一和第二CPODE区中的相应CPODE区的平均距离相比，计算第一减少和第二减少。在实施例中，第一CPODE区和第二CPODE区包括氮化硅。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
分别蚀刻伪栅极堆叠件的第一部分和第二部分以形成第一开口和第二开口；
沉积第一氮化硅层以填充所述第一开口和所述第二开口，其中，沉积所述第一氮化硅层包括从使用氢自由基处理所述第一氮化硅层、注入所述第一氮化硅层及它们的组合中选择的第一工艺；
蚀刻所述伪栅极堆叠件的第三部分以形成沟槽；
蚀刻位于所述第三部分下方的半导体鳍，以将所述沟槽向下延伸到半导体衬底的位于所述伪栅极堆叠件下方的主体部分中；以及
将第二氮化硅层沉积到所述沟槽中。
2.根据权利要求1所述的方法，其中，所述第一工艺包括使用所述氢自由基处理所述第一氮化硅层。
3.根据权利要求2所述的方法，其中，沉积所述第一氮化硅层包括原子层沉积(ALD)，并且在每个原子层沉积循环中实施所述处理。
4.根据权利要求2所述的方法，其中，沉积所述第一氮化硅层包括原子层沉积(ALD)，并且每多个原子层沉积循环实施一次所述处理。
5.根据权利要求1所述的方法，其中，沉积所述第一氮化硅层还包括用氩气轰击所述第一氮化硅层。
6.根据权利要求5所述的方法，其中，沉积所述第一氮化硅层包括原子层沉积(ALD)，并且所述原子层沉积包括多个原子层沉积循环，并且在多个所述原子层沉积循环中的每个之后实施所述轰击。
7.根据权利要求1所述的方法，其中，沉积所述第一氮化硅层包括化学汽相沉积(CVD)，并且所述注入包括多个注入工艺，在沉积所述第一氮化硅层的子层之后实施每个所述注入工艺。
8.根据权利要求1所述的方法，其中，沉积所述第二氮化硅层包括从使用氢自由基处理所述第二氮化硅层、注入所述第二氮化硅层及它们的组合中选择的第二工艺。
9.一种形成半导体结构的方法，包括：
在位于晶圆中的半导体鳍上形成伪栅极堆叠件，其中，所述半导体鳍比位于所述半导体鳍的相对侧上的隔离区突出得更高；
蚀刻所述伪栅极堆叠件以形成开口；以及
在工艺室中，使用原子层沉积(ALD)用氮化硅层填充所述开口，其中，所述原子层沉积包括第一多个原子层沉积循环，每个循环包括：
将含硅前体引入到所述工艺室中；
净化所述工艺室中的所述含硅前体；
将氢自由基引入到所述工艺室中；
净化所述工艺室中的所述氢自由基；
将含氮前体引入到所述工艺室中；以及
净化所述工艺室中的所述含氮前体。
10.一种半导体结构，包括：
管芯，包括：
半导体衬底；
第一区，具有第一扩散边缘上的连续多晶硅(CPODE)密度，其中，所述第一区包括第一扩散边缘上的连续多晶硅区，并且所述第一区是隔离扩散边缘上的连续多晶硅区；
第二区，具有第二扩散边缘上的连续多晶硅密度，其中，所述第二区包括第二扩散边缘上的连续多晶硅区，并且所述第二区是密集扩散边缘上的连续多晶硅区，其中，所述第二扩散边缘上的连续多晶硅密度大于所述第一扩散边缘上的连续多晶硅密度；
第一半导体鳍，位于所述第一区中；
第一介电插塞，延伸到所述第一半导体鳍中，以将所述第一半导体鳍分成第一部分和第二部分；
第二半导体鳍，位于所述第二区中；以及
第二介电插塞，延伸到所述第二半导体鳍中以将所述第二半导体鳍分成第三部分和第四部分，其中，所述第一区中的原子具有第一平均距离，并且所述第二区中的原子具有第二平均距离，以及所述第一平均距离等于所述第二平均距离。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11264282B2 (en) 2020-02-25 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate formation process
US11495464B2 (en) 2020-07-08 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11646195B2 (en) * 2020-10-22 2023-05-09 Nanya Technology Corporation Method for fabricating semiconductor device having etch resistive nitride layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1732288A (zh) * 2002-12-20 2006-02-08 应用材料有限公司 形成高质量的低温氮化硅层的方法和设备
US20160079054A1 (en) * 2014-09-17 2016-03-17 Asm Ip Holding B.V. Deposition of SiN
US20170358584A1 (en) * 2016-06-10 2017-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
CN110504155A (zh) * 2018-05-18 2019-11-26 台湾积体电路制造股份有限公司 通过氢处理形成低应力氮化硅层

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7172792B2 (en) * 2002-12-20 2007-02-06 Applied Materials, Inc. Method for forming a high quality low temperature silicon nitride film
US7795160B2 (en) 2006-07-21 2010-09-14 Asm America Inc. ALD of metal silicate films
JP2011049215A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法
US20140103452A1 (en) 2012-10-15 2014-04-17 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US8815741B1 (en) * 2013-03-11 2014-08-26 Globalfoundries Inc. Method of forming a semiconductor structure including an implantation of ions into a layer of spacer material
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9576790B2 (en) * 2013-10-16 2017-02-21 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US10100407B2 (en) * 2014-12-19 2018-10-16 Lam Research Corporation Hardware and process for film uniformity improvement
US10636604B2 (en) * 2015-09-15 2020-04-28 Panasonic Intellectual Property Management Co., Ltd. Electromagnetic relay
US9659930B1 (en) 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20170250268A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9917085B2 (en) 2016-05-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate isolation structure and method forming same
KR20180034798A (ko) * 2016-09-28 2018-04-05 삼성전자주식회사 유전막 형성 방법 및 반도체 장치의 제조 방법
US9721848B1 (en) 2016-10-28 2017-08-01 International Business Machines Corporation Cutting fins and gates in CMOS devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1732288A (zh) * 2002-12-20 2006-02-08 应用材料有限公司 形成高质量的低温氮化硅层的方法和设备
US20160079054A1 (en) * 2014-09-17 2016-03-17 Asm Ip Holding B.V. Deposition of SiN
US20170358584A1 (en) * 2016-06-10 2017-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
CN110504155A (zh) * 2018-05-18 2019-11-26 台湾积体电路制造股份有限公司 通过氢处理形成低应力氮化硅层

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