CN110504155A - 通过氢处理形成低应力氮化硅层 - Google Patents

通过氢处理形成低应力氮化硅层 Download PDF

Info

Publication number
CN110504155A
CN110504155A CN201811318128.7A CN201811318128A CN110504155A CN 110504155 A CN110504155 A CN 110504155A CN 201811318128 A CN201811318128 A CN 201811318128A CN 110504155 A CN110504155 A CN 110504155A
Authority
CN
China
Prior art keywords
silicon nitride
process chamber
nitride layer
precursor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811318128.7A
Other languages
English (en)
Other versions
CN110504155B (zh
Inventor
谢维哲
黄靖宇
叶昕豪
王俊尧
李资良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110504155A publication Critical patent/CN110504155A/zh
Application granted granted Critical
Publication of CN110504155B publication Critical patent/CN110504155B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种方法，包括：将晶圆放入工艺室中；和在晶圆的基底层上沉积氮化硅层。沉积氮化硅层的工艺包括将含硅前体引入工艺室中；从工艺室清除含硅前体；将氢自由基引入工艺室中；从工艺室清除氢自由基；将含氮前体引入工艺室中；和从工艺室清除含氮前体。本发明实施例涉及通过氢处理形成低应力氮化硅层。

Description

通过氢处理形成低应力氮化硅层
技术领域
本发明实施例涉及通过氢处理形成低应力氮化硅层。
背景技术
在集成电路的形成中，形成多个层。这些层可能在后续工艺中被移除，或者可能留在最终结构中。这些层通常具有不期望的应力，这导致所得器件中的问题。例如，应力可能导致一些部件的位置偏移，并且还可能导致一些器件的电性能漂移。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：将晶圆放入工艺室中；和在所述晶圆的基底层上沉积氮化硅层，所述沉积包括：将含硅前体引入所述工艺室中；从所述工艺室清除所述含硅前体；将氢自由基引入所述工艺室中；从所述工艺室清除氢自由基；将含氮前体引入所述工艺室中；和从所述工艺室清除含氮前体。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在晶圆的半导体衬底上方形成芯轴；在工艺室中使用原子层沉积(ALD)在所述芯轴上形成氮化硅层，形成所述氮化硅层包括：产生氢自由基；和将所述氢自由基引入所述工艺室中；蚀刻所述氮化硅层以在所述芯轴的侧壁上形成间隔件；去除所述芯轴；和将所述间隔件的图案转印到所述半导体衬底内。
根据本发明的另一些实施例，一种形成半导体器件的方法，包括：形成氮化硅层，包括：将晶圆放入工艺室中；将含硅前体引入所述工艺室中，其中，所述含硅前体包含卤族元素；从所述工艺室清除所述含硅前体；引入前体以从附接至晶圆的含硅前体的部分去除部分卤族元素；将含氮前体引入到所述工艺室中以与具有减少量的卤族元素的含硅前体反应；和从所述工艺室清除所述含氮前体。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了根据一些实施例的氮化硅层的沉积。
图2A和图2B示出了根据一些实施例的在氮化硅层形成中的原子层沉积(ALD)循环。
图3和图4示出了根据一些实施例的氮化硅的对称和不对称分子。
图5示出根据一些实施例使用不同方法形成的一些氮化硅样品的吸收光谱。
图6至图24示出根据一些实施例的掺入氮化硅层的鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图和透视图。
图25示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例提供了氮化硅层及其形成方法。根据一些实施例示出了形成结合了氮化硅层的形成的鳍式场效应晶体管(FinFET)的中间阶段。讨论一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。
图1根据本公开的一些实施例示意性地示出了晶圆10，其包括基底层102和形成在基底层102上的氮化硅层104。根据本公开的一些实施例，基底层102可以选自不同的部件。例如，基底层102可以是晶体半导体(诸如硅或硅锗)衬底，诸如栅极间隔件，芯轴(诸如非晶硅部件)的介电部件，或者包括多种类型的材料的复合部件。使用原子层沉积(ALD)形成氮化硅层104。
图2A示出了根据本公开的一些实施例的用于通过ALD形成氮化硅层104(图1)的工艺100A。通过多个循环在工艺室101A中执行工艺100A，每个循环形成氮化硅层104(图1)的原子层。框106表示将含硅前体引入工艺室101A的步骤。含硅前体可以包括硅和可能的卤素元素，例如氯，氟，溴和/或碘。根据本公开的一些实施方式，含硅前体包括二氯硅烷(DCS，SiH2Cl2)。当执行循环时，可能已经在之前的循环中在晶圆10上形成了氮化硅层104，并且新形成的氮化硅层将形成在现有层的顶部上。下面的氮化硅层104的表面处的元素包括硅(Si)、氢(H)、氯(Cl)和氮(N)。这些元素被示意性地示出。
接下来，参考箭头108，其代表工艺室101A的清除，例如，使用氮气(N2)作为清除气体。清除之后，如图2A中的步骤110所示，可将包含H2*自由基的氢(H)自由基引入到工艺室中。在此步骤中，不引入含硅工艺气体和硅自由基，也不引入含氮工艺气体和氮自由基。H2*自由基可以通过远程等离子体产生，其中，使用H2气体作为工艺气体产生等离子体。在远离工艺室101A的工具中由工艺气体远程地产生等离子体，并且所产生的等离子体被过滤以去除离子，并且只有既不带负电也不带正电的自由基被留下并被引入到工艺室中。H2的流量可以在约2slm和约8slm之间的范围内。H2*自由基的压力可以在约0.01托和约0.18托之间的范围内。被激活的H2*自由基很容易与其他分子反应。H2*自由基与DCS反应，并且DCS分子中的一些氯原子与H2*自由基形成HCl，并且通过随后的清除除去HCl。而且，附接到氮化硅层104上或其内部的氢原子与氢自由基反应形成H2，并且也被除去。因此，氮化硅层104的表面上的Cl的量减少。在反应过程中，各个晶圆10(图1)例如被加热至约350℃至约550℃的温度。温度也可以在约350℃和约450℃之间的范围内。
图3示意性地示出了包含硅原子，两个氮原子和两个氯原子的分子。氯原子与氮结合形成N-Cl键，如图3所示。所示分子中每个分子有两个N-Cl键，并且两个N-Cl键形成对称结构。对称结构易于拉伸和收缩，因此，并且所得氮化硅层中的应力很高。作为比较，通过执行图2A中的步骤110，减少了氯原子的数量，并且形成了如图4所示的更多不对称结构。图4示出了不对称分子，其由于去除了一个N-Cl键而包含一个N-Cl键。通常，从氮化硅层去除的氯原子越多，越多的对称分子将转化为不对称分子。相比于具有更对称分子的氮化硅层，具有更多不对称分子的氮化硅层具有更小的应力，并且当采用图2中的工艺100A时，可以在如此形成的氮化硅层104中实现中性应力。术语“如此形成的层”意味着该层在没有经过任何减压措施的情况下被沉积。
接下来，返回参考图2A，如箭头112所示，清除工艺室101A。清除可以使用氮气(N2)作为清除气体来执行。清除之后，引入含氮工艺气体。含氮工艺气体可以包括氨(NH3)，其也可以是NH3*自由基的形式。NH3*自由基可以通过远程等离子体产生，远程等离子体在远离工艺室101A的工具中远程产生。过滤等离子体以除去带电离子和分子，留下自由基，诸如NH3*自由基。然后自由基被导入工艺室101A。NH3*自由基与Si-H键反应以破坏硅和氢之间的键，并且因此产生Si-N键，产生氮化硅原子层。
在引入NH3*自由基之后，例如使用氮气(N2)作为清除气体来清除工艺室101A。由箭头116表示清除。因此完成了用于形成一层氮化硅的一个循环。可以启动另一个ALD循环。如图2A所示，氮化硅层104(图1)的沉积可以包括多个ALD循环。
可以理解，在相同的循环内，在引入DCS之后和引入NH3*自由基之前，实施H2*自由基的引入。该顺序可以在引入含氮自由基之前去除氯原子，并且因此可以通过H2*自由基与DCS的反应来减少氯的数量。如果改变顺序，并且在引入NH3*自由基后引入H2*自由基，则NH3*自由基已经与DCS反应，并且如果可能的话，则更难以除去氯原子。通过去除氯原子将对称结构转化为不对称结构的效果将显著受损。
图2B示出了使用ALD形成氮化硅层的工艺100B。该工艺包括工艺100A(图2A)中所示的步骤106,108,114和116。引入氢自由基和随后清除氢自由基的步骤被省略。步骤106,108,114和116可以与图2A所示的相应步骤类似，因此不重复细节。
图5示出了通过傅里叶变换红外(FTIR)光谱获得的吸收光谱，其中吸收峰高度被示出为随着波数(cm-1)变化。从使用图2B中的工艺100B形成的氮化硅层获得线120，其中引入H2*自由基的步骤被跳过。从使用如图2A所示的工艺100A形成的氮化硅层获得线122。如图5所示，线120在波数500处的峰值高，表明相应的膜具有更多对称结构。线122在波数500处的峰较低，表明相应的氮化硅层具有较少的对称结构。因此，对应于线122的氮化硅层的应力小于对应于线120的氮化硅层的应力。
返回参照图1，根据一些实施例，使用工艺100A(图2A)形成的所得氮化硅层104具有小于约0.4GPa(压缩或拉伸)的应力，其可以被认为是基本上中性的应力。根据一些实施例，应力也可以小于约0.2GPa(压缩或拉伸)，其可以被认为是中性应力。小应力或中性应力可以减少集成电路生产中的各种不利影响，这将在随后讨论的实施例中讨论。而且，通过采用如图2A所示的方法，在引入H2*自由基的情况下，所得到的氮化硅层具有更高的密度，其可以高于约2.9g/cm3。另外，假设使用工艺100A(图2A)形成的第一氮化硅层的Si/N原子比率具有第一Si/N比率SN1，其是Si原子数与N原子数的原子比率，并且使用工艺100B(图2B)形成的第二氮化硅层具有第二Si/N比率SN2，比率SN1大于SN2，以便实现第一氮化硅层中的较低应力。比率SN1/SN2可以大于约1.6。而且，SN2/SN1的比率可以在约0.53和约0.85之间的范围内。
作为比较，如果采用如图2B所示的工艺100B来形成氮化硅层，并且不使用H2*自由基，则所得到的氮化硅层具有更高的应力，其可以是约1GPa或更高(诸如约1.25GPa)。而且，使用工艺100B形成的相应的氮化硅层的密度低于约2.8g/cm3，其可以为约2.7g/cm3。致密的氮化硅层有利于保护下面的层，因此是良好的蚀刻停止层。而且，由于去除了氯，所得到的氮化硅层具有低于约0.1％并且大于0％，或者低于约0.04％并且大于0％的氯原子百分比。根据一些实施例，氯原子百分比可以在约0.005％和约0.02％之间的范围内。
图6至图24示出了根据本公开的一些实施例的形成FinFET的中间阶段的截面图和透视图。图6至24所示的步骤也在图25所示的工艺流程200中示意性地示出。在图6至24所示的工艺中，在形成氮化硅层的各个步骤中选择性地使用图2A和图2B所示的工艺(取决于应力需求)以获得最佳结果。
图6示出了晶圆10的一部分，晶圆10包括衬底20和形成在衬底20上的多个层。衬底20可以由诸如硅，硅锗等的半导体材料形成。根据本公开的一些实施例，衬底20是晶体半导体衬底，诸如晶体硅衬底，晶体硅碳衬底，晶体硅锗衬底，III-V族化合物半导体衬底等。
在衬底20上存在多个层。可以理解的是，取决于该工艺，可以采用不同数量的层。根据一些实施例，这些层包括层22，硬掩模层24，层26，非晶硅层28，氮化硅层30和氧化物层32。层22可以被称为焊盘层，并且可以形成通过在衬底20的表面层上执行热氧化来形成。层26和32可以由氧化硅(诸如原硅酸四乙酯(TEOS)氧化物)，无氮抗反射涂层(NFARC，其为氧化物)，碳化硅，氮氧化硅等形成。形成方法包括等离子体增强化学气相沉积(PECVD)，高密度等离子体(HDP)沉积等。层24和30可以是使用PECVD，ALD等形成的氮化硅层。根据本公开的一些实施例，使用ALD形成氮化硅层24和30中的每一个，并且，可以通过根据一些实施例的图2A中的工艺100A或图2B中的工艺100B来实现该形成。
芯轴34形成在氧化物层32上方，氧化物层32位于衬底20上方。相应的工艺在图25所示的工艺流程中被示为工艺202。根据本公开的一些实施例，芯轴34由非晶硅或相对于下面的层32具有高蚀刻选择性的另一种材料形成。芯轴34通过沉积毯式层，和然后蚀刻毯式层以形成芯轴34而形成。芯轴的图案化通过形成图案化的光刻胶层或三层来形成。
如果从顶部看去，芯轴34形成彼此平行的细长条带，并且图6中所示的截面图从垂直于芯轴条带34的长度方向的平面获得。
参考图7，根据本公开的一些实施例，间隔件层在芯轴34上形成。相应的工艺被示出为图25所示的工艺流程中的工艺204。间隔件层是共形层，其水平部分的厚度T1和其垂直部分的厚度T2彼此接近，例如，厚度T1和T2之间的差值小于厚度T1的约20％。根据本公开的一些实施例，间隔件层36包含氮化硅，并使用如图2A所示的工艺100A形成。因此，间隔件层36具有低应力，并且可以具有中性或基本上中性的应力。根据这些实施例，间隔件层36对应于图1中的层104，芯轴34和层32对应于图1中的基底层102。
如图8中所示，然后执行各向异性蚀刻以去除间隔件层36的水平部分，同时间隔件层36的垂直部分保留，并且被称为间隔件38。相应的工艺被示出为图25中的工艺流程中的工艺206。所得到的间隔件38因此具有等于芯轴34的间距的一般的间距，并且因此相应的工艺被称为双重图案化工艺。然后去除芯轴34，并且所得到的结构在图9中示出。因此在间隔件38之间形成开口40。
由于使用图2A中的工艺100A形成间隔件层36，所以间隔件38也具有低应力。在低应力的情况下，间隔件38可以保持直立而不是弯曲。例如，对样品晶圆进行的实验揭示，如果工艺被良好地控制以形成如图9所示的样品结构，当间隔件38的纵横比大于约45时并且比例S1/S2等于1.000，则间隔比率S3/S4可以在约1.001与约1.03(假设S3是较大的一个)之间。作为比较，如果使用工艺100B(图2B)，则S3/S4比率可高达约1.06。通过采用工艺100A(图2A)，即使采用大于45的高纵横比，间隔件38的弯曲可以小于约0.6nm。如果采用工艺100B，则间隔件的弯曲可以高于1.2nm。另外，即使间隔件38的纵横比较高，例如高于约45，例如具有低应力的间隔件38也不太可能塌陷。此外，即使间隔件38较薄，间隔件38也不太可能塌陷。根据本公开的一些实施例，间隔件38的厚度(在图8中的水平方向上测量)在大约40至大约60的范围内。间隔件38的高度可以在600埃至约1500埃的范围内。通过这些厚度和高度，间隔件38不会塌陷。
根据本公开的一些实施例，使用间隔件38作为蚀刻掩模来蚀刻下面的层22,24,26,28,30和32。蚀刻工艺的细节在本文中未被讨论。图10示出了所得到的结构，留下了层22,24和26，同时去除了上面的层28,30和32(图9)。
如图10所示，图案化层22,24和26用作蚀刻掩模来蚀刻下面的半导体衬底20，从而形成沟槽42。相应的工艺示出为图25中示出的工艺流程中的工艺208。根据一些实施例，沟槽42形成为细长沟槽带。相邻沟槽42之间的半导体衬底20的部分被称为半导体带44。
参照图11，根据一些实施例，衬垫氧化物46形成在沟槽42的底部上并且在半导体带44的侧壁上延伸。根据可选实施例，衬垫氧化物46的形成被跳过，随后形成的氮化硅层与衬底20接触。衬垫氧化物46可以是共形层，其水平部分和垂直部分的厚度彼此接近。衬垫氧化物46的厚度可以在约和约之间的范围内。根据又一些实施例，使用诸如次大气压化学气相沉积(SACVD)的沉积工艺来形成衬垫氧化物46。
图11还示出了介电层48的沉积/形成。相应的工艺在图25中的工艺流程中被示为工艺210。根据一些实施例，介电层48是氮化硅层。为了减少氮化硅层48的应力，从而减少半导体带44的不希望的弯曲，并进一步增加密度，使用工艺100A(图2A)形成氮化硅层48。根据这些实施例，层48对应于图1中的层104，并且半导体带44，块状衬底20以及层22,24和26对应于图1中的基底层102。
然后形成介电材料50以填充沟槽42的剩余部分，从而形成图12中所示的结构。介电材料50的形成方法可以选自可流动化学气相沉积(FCVD)，旋涂，CVD，ALD，高密度等离子体化学气相沉积(HDPCVD)，LPCVD等。
在形成介电材料50之后，执行退火/固化，其将可流动的介电材料50转换成固体介电材料。根据本公开的一些实施例，退火在含氧环境中执行。退火温度可以高于约200℃，例如，在约200℃和约700℃之间的温度范围内。在热处理期间，含氧工艺气体被导入其中放置晶圆10的工艺室中。含氧工艺气体可以包括氧气(O2)，臭氧(O3)或其组合。蒸汽(H2O)也可以使用，并且可以在没有氧气(O2)或臭氧的情况下使用，或者可以与氧气(O2)和/或臭氧组合使用。作为退火的结果，介电材料50被固化并固体化。在退火期间，氮化硅层48保护半导体带44和衬底20的主体部分不被氧化。当使用工艺100A(图2A)形成氮化硅层48时，所得到的氮化硅层48是致密的(具有高密度)，并且因此改善了其阻止水和氧穿透的能力。
如图13中所示，然后执行诸如化学机械抛光(CMP)工艺或机械抛光工艺的平坦化工艺。因此形成STI区域52，其包括衬垫氧化物46的剩余部分，氮化硅层48和介电区50。相应的工艺在图25所示的工艺流程中示出为工艺212。掩模层24(图12)可以用作CMP停止层，并且因此掩模层24的顶面基本上与介电材料50的顶面齐平。在平坦化之后，去除掩模层24。
接下来，图13所示的结构被用于通过STI区52的凹进(回蚀刻)来形成半导体鳍。焊盘层22也在凹进中被去除。相应的工艺在图25中所示的过程流程中被示为工艺214。所得到的结构在图14A中示出。可以使用干蚀刻工艺或湿蚀刻工艺来执行STI区52的凹进。根据本公开的一些实施例，使用干蚀刻工艺来执行STI区52的凹进，其中使用包括NH3和HF的工艺气体。根据本公开的可选实施例，STI区域52的凹进包括湿蚀刻工艺，其中蚀刻剂溶液包括稀释的HF溶液。在此之后，半导体带44的从凹进的STI区域52突出的部分被称为半导体鳍54。图14B示出了图14A中所示的结构的透视图。未示出STI区域52内的子层。
参照图15，形成伪栅极介电层56，伪栅电极层58和硬掩模60。层56可以是使用热氧化或沉积形成的氧化硅层。层58可以由多晶硅形成。可以由氮化硅、氮氧化硅、碳氮化硅等形成硬掩模60。根据一些实施例，当使用氮化硅形成硬掩模60时，可以使用工艺100A(图2)形成硬掩模60以减小应力，如将在后续工艺中讨论的那样。接下来，在蚀刻工艺中图案化层56,58和60，从而在(突出)鳍54的顶面和侧壁上产生伪栅极堆叠件62(图16)。相应的工艺在如图25所示的工艺流程中示出为工艺216。伪栅极堆叠件62包括伪栅极电介质56，位于伪栅极电介质56上方的伪栅电极58以及位于伪栅电极58上方的硬掩模60。
接下来，在伪栅极堆叠件62的侧壁上形成栅极间隔件64。根据本公开的一些实施例，栅极间隔件64由诸如氧化硅，氮化硅，碳氮化硅等的介电材料形成，并且可以具有包括单层结构或多个介电层的多层结构。
在晶体管的形成中，一些氮化硅层优选较低的应力，并且可以使用工艺100A(图2A)形成，而其他氮化硅层优选较高的应力，并且可以使用工艺100B(图2B)形成。图17和图18示出了用于形成位错平面的高应力层的实例。位错平面将延伸到源极/漏极区内。位错平面可能增加晶体管的沟道区中的应变，并因此可能增加晶体管的饱和电流。
参照图17，执行预非晶化注入(PAI，有时也称为预非晶注入)，用于在半导体鳍54中形成PAI区域53。根据一些实施例，注入硅或锗。根据其他实施例，注入惰性气体，诸如氖气、氩气、氙气和氡气。
接下来，形成应变覆盖层55。应变覆盖层55的材料可以包括氮化硅，氮化钛，氮氧化物，氧化物，SiGe，SiC，SiON或其组合。应变覆盖层55具有高应力。当应变覆盖层55由氮化硅形成时，使用工艺100B(图2B)，使得应变覆盖层55中的应力高。应力可能高于约1.0GPa。
然后例如使用快速热退火(RTA)，热尖峰RTA退火或其他退火方法来执行退火。根据一些实施例，退火例如使用尖峰RTA进行，退火温度在大约950℃和大约1050℃之间，持续大约3ms至5秒。作为退火的结果，如图17所示的PAI区域53利用从应变覆盖层55获得的记忆应力而再结晶。作为退火的结果，形成位错平面57，如图18所示。因此，可以将应力施加到所得到的FinFET的沟道区域，使得FinFET的驱动电流得到改善。尽管在图18所示的截面视图中被示为线，但位错平面57是沿栅极堆叠件62的纵向方向延伸的平面。在退火之后，去除应变覆盖层55(图17)。
在随后的工艺中，形成源极/漏极区。相应的工艺在图25中所示的工艺流程中被示为工艺218。应当理解，所示出的栅极堆叠件可以用于形成隔离区域，以电隔离和物理隔离源极/漏极、鳍和邻近的FinFET的阱区。相邻的FinFET可以是不同类型的(p-FET或n-FET)。因此，在伪栅极堆叠件62的相对侧上形成的源极/漏极区可以具有相同的导电类型或不同的导电类型，其在不同的工艺步骤中形成。
参考图19，执行蚀刻步骤(以下称为源极/漏极凹进)以蚀刻未被伪栅极堆叠件62和栅极间隔件64覆盖的突出鳍54的部分。凹进可以是各向异性的并且因此鳍54的直接位于伪栅极堆叠件62和栅极间隔件64下方的部分受到保护，并且未被蚀刻。并且因此在STI区域52之间相应地形成凹槽66。凹槽66位于伪栅极堆叠件62的相对侧上。在蚀刻步骤中，去掉位错平面57(图18)的上部，并且位错平面的一些底部57仍未被蚀刻。
接下来，通过在凹槽66中选择性地生长半导体材料来形成外延区域(源极/漏极区)68，从而形成图20A中的结构。在图19中的步骤中去除的位错平面57(图18)的去除部分将从位错平面57的剩余部分开始重新生长。根据一些实施例，外延区域68包括硅锗或硅。取决于所得到的FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得到的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)。相反，当产生的FinFET是n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)。根据本公开的可选实施例，外延区68由诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP其组合或其多层的结构的III-V化合物半导体形成。在外延区域68完全填充凹槽66之后，外延区域68开始水平扩展，并且可以形成小平面。
在外延步骤之后，外延区68可以进一步注入p型或n型杂质以形成源极区和漏极区，其也使用附图标记68表示。根据本发明的可选实施例，在形成源极/漏极区的外延期间，当外延区68原位掺杂有p型或n型杂质时，跳过注入步骤。外延源极/漏极区68包括形成在STI区域52中的下部和形成在STI区域52的顶面上方的上部。
图20B示出根据本发明的可选实施例的源极/漏极区68的形成。根据这些实施例，如图16中所示的突出鳍54不凹进，并且外延区域70生长在突出鳍54上。外延区域70的材料可以类似于图20A中示出的外延半导体材料68的材料，取决于所得到的FinFET是p型还是n型FinFET。因此，源极/漏极区68包括突出的鳍54和外延区域70。可以执行注入以注入n型杂质或p型杂质。位错平面57(图18)也将生长在外延区域70内。
图21示出了在形成接触蚀刻停止层(CESL)72和层间电介质(ILD)74之后的结构的透视图。相应的工艺在图25中所示的工艺流程中被示为工艺220。CESL 72可以由氮化硅，碳氮化硅等形成。根据本公开的一些实施例，CESL 72由氮化硅，氧化硅，碳化硅等形成。例如，可以使用诸如ALD或CVD的共形沉积方法来形成CESL 72。根据一些实施例，CESL 72是氮化硅层，其使用如图2A所示的工艺100A形成。根据这些实施例，CESL72对应于图1中的层104，并且源极/漏极区68，栅极间隔件64等对应于图1中的基底层102。
通过采用工艺100A，CESL72更致密，并且对随后的用于形成接触插塞的蚀刻具有更大的抵抗力，并且因此减少了横向蚀刻。而且，CESL 72可以做得更薄而不损害它们的蚀刻停止功能。CESL 72更薄，在源极/漏极区和相邻栅电极之间引入更小的寄生电容。根据本公开的一些实施例，CESL 72比约4nm更薄，并且厚度可以在约1nm与约3nm之间的范围内。
ILD74可以包括使用例如FCVD，旋涂，CVD或另一种沉积方法形成的介电材料。ILD74也可以由含氧介电材料形成，该含氧介电材料可以是氧化硅基的，诸如四乙基正硅酸乙酯(TEOS)氧化物，等离子体增强的CVD(PECVD)氧化物(SiO2)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)等。诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺可以被执行以使ILD 74，伪栅极堆叠件62和栅极间隔件64的顶面彼此平齐。
图22A、图22B、图23A和图23B示出了伪栅极堆叠件62和鳍54的切割工艺，该工艺也被称为切割PODE工艺，其中“PODE”代表“OD边缘上多晶硅”。相应的工艺被示出为图25中的工艺流程中的工艺222。图22A和23A所示的截面图从与包含图21中的线AA的平面相同的平面获得。图22B和23B所示的截面图是从与图21中包含线BB的平面相同的平面获得的。在切割PODE工艺中，执行蚀刻工艺以去除图21的示出区域76中的伪栅极堆叠件62的部分，接着将介电材料填充到所得到的沟槽中。切割PODE工艺具有两个功能。第一，由于伪栅极堆叠件62是长带，所以通过将伪栅极堆叠件62切成较短的部分，可以替换伪栅极堆叠件62的较短部分以形成多个晶体管的替代栅电极。其次，在切割PODE工艺中，也可以蚀刻通过沟槽暴露的半导体鳍，使得填充的介电材料还可以延伸到下面的鳍内，并且可以延伸到体衬底20中。因此，填充的介电材料可以电隔离和物理隔离相邻FinFET的鳍和衬底，并且隔离伪栅极堆叠件62的一侧(例如，图21中所示的左侧)上的源极/漏极区与另一侧(例如，图21中所示的右侧)上的源极/漏极区。此外，通过切割PODE工艺，伪栅极堆叠的相对侧上的源极/漏极区可以是相反的导电类型，一个属于p型FinFET，而另一个属于n型FinFET。这显著减小了相邻p型和n型FinFET之间的距离，并且器件密度得到了改善。
图22A和图22B示出了示出用于蚀刻区域77(图21)中的伪栅极堆叠件62的部分的第一蚀刻的截面图，接着在所得到的沟槽中填充氮化硅层82。接下来，在第二蚀刻步骤中蚀刻图21中的伪栅极堆叠件62的部分，以产生如图22A和22B所示的沟槽78。蚀刻停止在STI区域52的顶部(图22B)。氮化硅层82可以由氮化硅形成。根据本公开的一些实施例，使用如图2A中所示的工艺100A来形成氮化硅层82，使得氮化硅层82中的应力减小。
如图22B所示，在第二蚀刻之后，暴露出半导体鳍54(用虚线示出并标记为54')。接下来，蚀刻半导体鳍54'，并且下面的半导体带44(也显示为虚线)被暴露，并且也被蚀刻，从而导致形成沟槽84。沟槽84可延伸到鳍54(图22A)中以将鳍切割成分离的部分。沟槽84也可以延伸到衬底20的主体部分中。
参照图23A和图23B，沉积介电层86以填充到如图22A和图22B所示的沟槽中。介电层86包括位于氮化硅层82上方的水平部分和延伸到沟槽78和84中的垂直部分(图22B)。根据本公开的一些实施例，介电层86由氮化硅形成，并且使用工艺100A(图2A)形成。相应地，介电层86中的应力减小。沟槽中的部分形成用于隔离相邻FinFET的隔离区域86。
当使用工艺100A(图2A)形成介电层86时，介电层86对应于图1中的层104，并且介电层86下面的层对应于图1中的基底层102。通过采用工艺100A来形成介电层86，介电层86具有减小的应力，该应力可以是中性或基本上中性的应力。介电层86的水平部分中的应力影响相邻FinFET中的阈值电压，导致阈值电压的漂移。例如，如果紧邻无应力氮化硅层的阈值电压由于氮化硅层82和86中的应力而具有阈值Vt0，则阈值电压可能偏移到Vt1，并且阈值电压偏移ΔVt等于(Vt1-的Vt0)。如果使用工艺100B(图2B)形成氮化硅层82和86，则氮化硅层82和86中的应力很高，并且阈值电压偏移ΔVt可以在约50mV和约100mV之间。当使用工艺100A(图2A)形成氮化硅层82和86时，氮化硅层82和86中的应力低，并且阈值电压偏移ΔVt可以减小到小于50mV。可以理解的是，阈值电压偏移ΔVt受其他因素影响，诸如FinFET是处于器件稀疏(iso)区还是器件密集区，并且因此是不可控制的。因此，期望具有较低的阈值电压偏移。根据本公开的一些实施例，通过采用工艺100A来形成氮化硅层82和86，阈值电压偏移ΔVt减小。
图24示出了替换栅极90的形成。相应的工艺在图25中所示的工艺流程中被示为工艺224。形成工艺包括去除图21中的伪栅极堆叠62的剩余部分以形成沟槽，并在所得的沟槽中形成替换栅极90。替换栅极90包括栅极电介质92和金属栅电极94。隔离区域82和86分隔替换栅极90。
还参考图24，去除ILD 74和CESL 72的一些部分以形成接触开口，随后硅化源极/漏极区68的暴露部分以形成源极/漏极硅化物区域96，并且填充诸如钨的导电材料以形成源极/漏极接触插塞88。相应的工艺也在图25所示的工艺流程中作为工艺224示出。在形成接触开口时，CESL 72用作蚀刻停止层。使用图2A中的工艺100A形成的致密CESL 72在停止蚀刻时更有效，而不需要增加CESL 72的厚度。此外，当蚀刻CESL 72以暴露下面的源极/漏极区68时，直接位于ILD 74下方的CESL 72的部分的横向蚀刻被减少。
由于图2A中的工艺100A具有较高的制造成本和较低的生产量，因此可以根据一些实施例选择工艺100A和100B以实现最佳结果，而不会不必要地增加制造成本。例如，如果较小的应力是有利的，则使用工艺100A来形成相应的氮化硅层。另一方面，如果高应力是有益的，诸如在图17中的覆盖层55中，则使用工艺100B。
在上述实施例中，鳍可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或芯轴来图案化鳍。
本公开的实施例具有一些有利特征。通过采用工艺100A来形成一些氮化硅层，可以减少不希望的应力，从而导致器件性能和均匀性的提高。而且，可以根据不同的要求来选择工艺100A和100B，以最大化器件性能和均匀性中的益处并最小化制造成本。
根据本发明的一些实施例，一种方法包括：将晶圆放入工艺室中；和在晶圆的基底层上沉积氮化硅层。沉积氮化硅层的工艺包括将含硅前体引入工艺室中；从工艺室清除含硅前体；将氢自由基引入工艺室中；从工艺室清除氢自由基；将含氮前体引入工艺室中；和从工艺室清除含氮前体。在实施例中，在引入所述含硅前体之后且在引入所述含氮前体之前，引入所述氢自由基。在实施例中，在引入所述氢自由基与引入所述含氮前体之间不引入含硅前体。在实施例中，在引入所述氢自由基与引入所述含硅前体之间不引入含氮前体。在实施例中，该方法还包括：在晶圆上形成芯轴，其中，所述氮化硅层形成为接触芯轴的侧壁和顶面的间隔件层；执行各向异性蚀刻以去除氮化硅层的水平部分，其中，留下所述氮化硅层的垂直部分作为间隔件；去除所述芯轴；和使用间隔件作为蚀刻掩模来蚀刻所述基底层。在实施例中，该方法还包括：蚀刻所述晶圆中的半导体衬底以形成沟槽和通过所述沟槽彼此分离的半导体带，其中，所述氮化硅层作为衬里介电层延伸到沟槽中；和在所述沟槽中的氮化硅层的底部上方填充介电材料；以及去除所述介电材料和所述氮化硅层的多余部分以形成STI区域。在实施例中，该方法还包括：蚀刻伪栅极堆叠件的一部分以形成沟槽，其中，所述伪栅极堆叠件形成在半导体鳍的侧壁和顶面上；和蚀刻所述半导体鳍的暴露部分以延伸所述沟槽并分离所述半导体鳍的部分，其中，氮化硅层被填充到沟槽中。在实施例中，该方法还包括：在栅极堆叠件的侧面上形成源极/漏极区，其中，所述氮化硅层形成为接触蚀刻停止层；以及在接触蚀刻停止层上方形成层间介电层。
根据本发明的一些实施例，一种方法包括：在晶圆的半导体衬底上方形成芯轴；在工艺室中使用ALD在所述芯轴上形成氮化硅层，形成所述氮化硅层包括：产生氢自由基；和将氢自由基引入所述工艺室中；蚀刻所述氮化硅层以在所述芯轴的侧壁上形成间隔件；去除所述芯轴；和将所述间隔件的图案转印到所述半导体衬底内。在实施例中，形成所述氮化硅层还包括：在导入氢自由基之前，将含硅前体导入所述工艺室中，其中，所述氢自由基与留在所述晶圆上的含硅前体的部分反应；和从所述工艺室清除所述含硅前体。在实施例中，该方法还包括：在清除所述氢自由基之后，将含氮前体引入所述工艺室中；和清除含氮前体。在实施例中，该方法还包括：在所述晶圆上形成附加氮化硅层，其中，使用ALD实施形成所述附加氮化硅层，并且在形成所述附加氮化硅层期间，不引入氢自由基。在实施例中，该方法还包括：使用远程等离子体产生氢自由基。在实施例中，所述氢自由基包含H2*自由基。在实施例中，含硅前体包括DCS。在实施例中，该方法还包括在将氢自由基导入所述工艺室之后，从所述工艺室中清除所述氢自由基；在清除所述氢自由基之后，将含氮前体引入工艺室中；和从所述工艺室清除含氮前体。
根据本发明的一些实施例，一种方法包括：形成氮化硅层，包括：将晶圆放入工艺室中；将含硅前体引入所述工艺室中，其中，所述含硅前体包含卤族元素；从所述工艺室清除所述含硅前体；引入前体以从附接至晶圆的含硅前体的部分去除部分卤族元素；将含氮前体引入到所述工艺室中以与具有减少量的卤族元素的含硅前体反应；和从所述工艺室清除所述含氮前体。在实施例中，所述卤族元素包含氯、氟、溴或碘。在实施例中，所述前体包含自由基形式的氢。在实施例中，所述前体不含硅，且不含氮。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：将晶圆放入工艺室中；和在所述晶圆的基底层上沉积氮化硅层，所述沉积包括：将含硅前体引入所述工艺室中；从所述工艺室清除所述含硅前体；将氢自由基引入所述工艺室中；从所述工艺室清除氢自由基；将含氮前体引入所述工艺室中；和从所述工艺室清除含氮前体。
在上述方法中，在引入所述含硅前体之后且在引入所述含氮前体之前，引入所述氢自由基。
在上述方法中，在引入所述氢自由基与引入所述含氮前体之间不引入含硅前体。
在上述方法中，在引入所述氢自由基与引入所述含硅前体之间不引入含氮前体。
在上述方法中，还包括：在晶圆上形成芯轴，其中，所述氮化硅层形成为接触芯轴的侧壁和顶面的间隔件层；执行各向异性蚀刻以去除所述氮化硅层的水平部分，其中，留下所述氮化硅层的垂直部分作为间隔件；去除所述芯轴；和使用间隔件作为蚀刻掩模来蚀刻所述基底层。
在上述方法中，还包括：蚀刻所述晶圆中的半导体衬底以形成沟槽和通过所述沟槽彼此分离的半导体带，其中，所述氮化硅层作为衬垫介电层延伸到所述沟槽中；和在所述沟槽中的氮化硅层的底部上方填充介电材料；以及去除所述介电材料和所述氮化硅层的多余部分以形成浅沟槽隔离(STI)区域。
在上述方法中，还包括：蚀刻伪栅极堆叠件的一部分以形成沟槽，其中，所述伪栅极堆叠件形成在半导体鳍的侧壁和顶面上；和蚀刻所述半导体鳍的暴露部分以延伸所述沟槽并分离所述半导体鳍的部分，其中，所述氮化硅层被填充到所述沟槽中。
在上述方法中，还包括：当引入氢自由基时，将所述晶圆加热至约350℃至约550℃之间的范围内的温度。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在晶圆的半导体衬底上方形成芯轴；在工艺室中使用原子层沉积(ALD)在所述芯轴上形成氮化硅层，形成所述氮化硅层包括：产生氢自由基；和将所述氢自由基引入所述工艺室中；蚀刻所述氮化硅层以在所述芯轴的侧壁上形成间隔件；去除所述芯轴；和将所述间隔件的图案转印到所述半导体衬底内。
在上述方法中，形成所述氮化硅层还包括：在引入氢自由基之前，将含硅前体引入所述工艺室中，其中，所述氢自由基与留在所述晶圆上的含硅前体的部分反应；和从所述工艺室清除所述含硅前体。
在上述方法中，还包括：在清除所述氢自由基之后，将含氮前体引入所述工艺室中；和清除所述含氮前体。
在上述方法中，所述含硅前体包含二氯硅烷(DCS，SiH2Cl2)。
在上述方法中，还包括在所述晶圆上形成附加氮化硅层，其中，使用ALD实施形成所述附加氮化硅层，并且在形成所述附加氮化硅层期间，不引入氢自由基。
在上述方法中，还包括使用远程等离子体产生氢自由基。
在上述方法中，所述氢自由基包含H2*自由基。
在上述方法中，还包括：在将氢自由基导入所述工艺室之后，从所述工艺室中清除所述氢自由基；在清除所述氢自由基之后，将含氮前体引入工艺室中；和从所述工艺室清除所述含氮前体。
根据本发明的另一些实施例，一种形成半导体器件的方法，包括：形成氮化硅层，包括：将晶圆放入工艺室中；将含硅前体引入所述工艺室中，其中，所述含硅前体包含卤族元素；从所述工艺室清除所述含硅前体；引入前体以从附接至晶圆的含硅前体的部分去除部分卤族元素；将含氮前体引入到所述工艺室中以与具有减少量的卤族元素的含硅前体反应；和从所述工艺室清除所述含氮前体。
在上述方法中，所述卤族元素包含氯、氟、溴或碘。
在上述方法中，所述前体包含自由基形式的氢。
在上述方法中，所述前体不含硅，且不含氮。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
将晶圆放入工艺室中；和
在所述晶圆的基底层上沉积氮化硅层，所述沉积包括：
将含硅前体引入所述工艺室中；
从所述工艺室清除所述含硅前体；
将氢自由基引入所述工艺室中；
从所述工艺室清除氢自由基；
将含氮前体引入所述工艺室中；和
从所述工艺室清除含氮前体。
2.根据权利要求1所述的方法，其中，在引入所述含硅前体之后且在引入所述含氮前体之前，引入所述氢自由基。
3.根据权利要求1所述的方法，其中，在引入所述氢自由基与引入所述含氮前体之间不引入含硅前体。
4.根据权利要求1所述的方法，其中，在引入所述氢自由基与引入所述含硅前体之间不引入含氮前体。
5.根据权利要求1所述的方法，还包括：
在晶圆上形成芯轴，其中，所述氮化硅层形成为接触芯轴的侧壁和顶面的间隔件层；
执行各向异性蚀刻以去除所述氮化硅层的水平部分，其中，留下所述氮化硅层的垂直部分作为间隔件；
去除所述芯轴；和
使用间隔件作为蚀刻掩模来蚀刻所述基底层。
6.根据权利要求1所述的方法，还包括：
蚀刻所述晶圆中的半导体衬底以形成沟槽和通过所述沟槽彼此分离的半导体带，其中，所述氮化硅层作为衬垫介电层延伸到所述沟槽中；和
在所述沟槽中的氮化硅层的底部上方填充介电材料；以及
去除所述介电材料和所述氮化硅层的多余部分以形成浅沟槽隔离(STI)区域。
7.根据权利要求1所述的方法，还包括：
蚀刻伪栅极堆叠件的一部分以形成沟槽，其中，所述伪栅极堆叠件形成在半导体鳍的侧壁和顶面上；和
蚀刻所述半导体鳍的暴露部分以延伸所述沟槽并分离所述半导体鳍的部分，其中，所述氮化硅层被填充到所述沟槽中。
8.根据权利要求1所述的方法，还包括：
当引入氢自由基时，将所述晶圆加热至约350℃至约550℃之间的范围内的温度。
9.一种形成半导体器件的方法，包括：
在晶圆的半导体衬底上方形成芯轴；
在工艺室中使用原子层沉积(ALD)在所述芯轴上形成氮化硅层，形成所述氮化硅层包括：
产生氢自由基；和
将所述氢自由基引入所述工艺室中；
蚀刻所述氮化硅层以在所述芯轴的侧壁上形成间隔件；
去除所述芯轴；和
将所述间隔件的图案转印到所述半导体衬底内。
10.一种形成半导体器件的方法，包括：
形成氮化硅层，包括：
将晶圆放入工艺室中；
将含硅前体引入所述工艺室中，其中，所述含硅前体包含卤族元素；
从所述工艺室清除所述含硅前体；
引入前体以从附接至晶圆的含硅前体的部分去除部分卤族元素；
将含氮前体引入到所述工艺室中以与具有减少量的卤族元素的含硅前体反应；和
从所述工艺室清除所述含氮前体。
CN201811318128.7A 2018-05-18 2018-11-07 通过氢处理形成低应力氮化硅层 Active CN110504155B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/983,565 2018-05-18
US15/983,565 US11393674B2 (en) 2018-05-18 2018-05-18 Forming low-stress silicon nitride layer through hydrogen treatment

Publications (2)

Publication Number Publication Date
CN110504155A true CN110504155A (zh) 2019-11-26
CN110504155B CN110504155B (zh) 2021-05-25

Family

ID=68419631

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811318128.7A Active CN110504155B (zh) 2018-05-18 2018-11-07 通过氢处理形成低应力氮化硅层

Country Status (5)

Country Link
US (3) US11393674B2 (zh)
KR (1) KR102150519B1 (zh)
CN (1) CN110504155B (zh)
DE (1) DE102018112656A1 (zh)
TW (1) TWI706464B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660735A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 用于介电层的应力调制
US12125911B2 (en) 2022-08-09 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd Method of modulating stress of dielectric layers

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI837126B (zh) * 2019-05-03 2024-04-01 聯華電子股份有限公司 一種製作半導體元件的方法
US12020940B2 (en) * 2021-07-15 2024-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841676A (zh) * 2005-03-28 2006-10-04 东京毅力科创株式会社 使用原子层沉积法的氮化硅膜的形成方法
CN104658892A (zh) * 2013-11-25 2015-05-27 台湾积体电路制造股份有限公司 用于集成电路图案化的方法
CN106505104A (zh) * 2015-09-04 2017-03-15 台湾积体电路制造股份有限公司 Finfet器件及其制造方法
US9865589B1 (en) * 2016-10-31 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of fabricating ESD FinFET with improved metal landing in the drain

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100385947B1 (ko) 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
US7172792B2 (en) * 2002-12-20 2007-02-06 Applied Materials, Inc. Method for forming a high quality low temperature silicon nitride film
KR20040059462A (ko) 2002-12-30 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
CN101589333B (zh) 2006-12-27 2011-06-08 日产化学工业株式会社 液晶定向剂、使用了该定向剂的液晶定向膜及液晶显示元件
US7709396B2 (en) 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
US8946014B2 (en) 2012-12-28 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device structure and methods of making same
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9576792B2 (en) * 2014-09-17 2017-02-21 Asm Ip Holding B.V. Deposition of SiN
US9349866B2 (en) 2014-10-10 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
KR101785803B1 (ko) 2015-05-29 2017-10-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 형성 방법
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US10262870B2 (en) 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10410857B2 (en) 2015-08-24 2019-09-10 Asm Ip Holding B.V. Formation of SiN thin films
US10192743B2 (en) 2016-08-29 2019-01-29 Tokyo Electron Limited Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841676A (zh) * 2005-03-28 2006-10-04 东京毅力科创株式会社 使用原子层沉积法的氮化硅膜的形成方法
CN104658892A (zh) * 2013-11-25 2015-05-27 台湾积体电路制造股份有限公司 用于集成电路图案化的方法
CN106505104A (zh) * 2015-09-04 2017-03-15 台湾积体电路制造股份有限公司 Finfet器件及其制造方法
US9865589B1 (en) * 2016-10-31 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of fabricating ESD FinFET with improved metal landing in the drain
CN108010967A (zh) * 2016-10-31 2018-05-08 台湾积体电路制造股份有限公司 制造具有改进的漏极中的金属落置的esd finfet的系统和方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660735A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 用于介电层的应力调制
CN110660735B (zh) * 2018-06-29 2022-04-19 台湾积体电路制造股份有限公司 用于介电层的应力调制
US11502196B2 (en) 2018-06-29 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stress modulation for dielectric layers
US12125911B2 (en) 2022-08-09 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd Method of modulating stress of dielectric layers

Also Published As

Publication number Publication date
US20230386826A1 (en) 2023-11-30
US20220336202A1 (en) 2022-10-20
US11830727B2 (en) 2023-11-28
US20190355570A1 (en) 2019-11-21
TW202004913A (zh) 2020-01-16
DE102018112656A1 (de) 2019-11-21
TWI706464B (zh) 2020-10-01
CN110504155B (zh) 2021-05-25
KR20190132173A (ko) 2019-11-27
KR102150519B1 (ko) 2020-09-02
US11393674B2 (en) 2022-07-19

Similar Documents

Publication Publication Date Title
US11854898B2 (en) Wrap-around contact on FinFET
JP6550541B2 (ja) 垂直方向に隔離された電荷蓄積領域を含む３次元メモリデバイスおよびその形成方法
US11282749B2 (en) Forming nitrogen-containing low-k gate spacer
KR101637853B1 (ko) 반도체 소자의 소스/드레인 구조를 가지는 핀 전계 효과 트랜지스터
CN106206686B (zh) 具有共形氧化物层的鳍式场效应晶体管及其形成方法
CN110416081A (zh) Nfet/pfet的源极/漏极区域的选择性凹进
CN107680940A (zh) Finfet及其形成方法
US11616062B2 (en) Gate isolation for multigate device
TWI549166B (zh) 在淺溝渠隔離內之隔離電容器
CN111211089B (zh) 集成电路结构及其制造方法
US20240347391A1 (en) Self-Aligned Metal Gate for Multigate Device
CN107230638A (zh) 两步伪栅极形成
CN110504155A (zh) 通过氢处理形成低应力氮化硅层
US20210343600A1 (en) Self-Aligned Metal Gate for Multigate Device
TW201916248A (zh) 介電層之製造方法
CN109585375A (zh) 半导体元件的制造方法
CN109585293A (zh) 切割金属工艺中的基脚去除
US20230326988A1 (en) Inner spacer for semiconductor device
US11901218B2 (en) Shallow trench isolation forming method and structures resulting therefrom
US20230042726A1 (en) Flowable Chemical Vapor Deposition (FcvD) Using Multi-Step Anneal Treatment and Devices Thereof
US20220336626A1 (en) Densified gate spacers and formation thereof
TW202310176A (zh) 製造半導體裝置的方法
TWI811781B (zh) 半導體裝置的形成方法
US20240258304A1 (en) Semiconductor structure including 3d capacitor and method for forming the same
US20240021706A1 (en) Reducing k values of dielectric films through anneal

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant