CN108010967A - 制造具有改进的漏极中的金属落置的esd finfet的系统和方法 - Google Patents

制造具有改进的漏极中的金属落置的esd finfet的系统和方法 Download PDF

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Abstract

本发明的实施例提供了一种制造半导体器件的方法。在包括第一区域和第二区域的有源区上方形成芯轴。保留第一区域和第二区域，从而用于分别形成FinFET的源极和漏极。将芯轴的形成在第二区域上方的部分破坏成第一部分和通过间隙与第一部分分离的第二部分。在芯轴的相对侧上形成间隔件。使用间隔件，限定鳍。鳍从有源区外向上突出。第二区域的对应于间隙的部分没有形成在其上方的鳍。在第一区域中且在鳍上外延生长源极。在第二区域的没有鳍的部分上外延生长漏极的至少一部分。本发明的实施例还提供了一种半导体器件。

Description

制造具有改进的漏极中的金属落置的ESD FINFET的系统和 方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体产业已经进入到纳米技术工艺节点来追求更高的器件密度、更高的性能和更低的成本。随着这种进展的发生，来自制造和设计两者的问题的挑战已经导致了三维设计的发展，诸如鳍式场效应晶体管(FinFET)器件。典型的FinFET器件被制造为具有从衬底延伸的薄“鳍”(或鳍式结构)。鳍通常包括硅并且形成了晶体管器件的主体。晶体管的沟道形成在这种垂直的鳍内。提供位于鳍上方(例如，包裹鳍)的栅极。这种类型的栅极允许更好地控制沟道。FinFET器件的其他优势包括减少短沟道效应和更高的电流。
然而，传统的FinFET器件仍然可能具有某些缺点。一个缺点是，对于用于静电放电(ESD)保护的FinFET器件，漏极区远远宽于源极区(并且宽于其他非ESD类型的FinFET器件的漏极区)。较长的漏极位置可能导致差的外延生长，这可能导致金属接触落置(landing)问题。例如，应形成在ESD漏极位置上的金属接触件实际上可能具有与ESD漏极位置的连接问题。因此ESD漏极位置和金属接触件之间的不良连接降低了器件性能并且甚至可能导致器件故障。
因此，虽然现有的FinFET器件及其制造通常已经满足它们的预期目的，但是它们不是在每个方面都完全令人满意。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在包括第一区域和第二区域的有源区上方形成芯轴，其中，保留所述第一区域，从而用于形成鳍式场效应晶体管的源极组件，保留所述第二区域，从而用于形成所述鳍式场效应晶体管的漏极组件，并且实施形成所述芯轴，从而使得将所述芯轴的形成在所述第二区域上方的部分断裂成第一部分和通过间隙与所述第一部分分离的第二部分；在所述芯轴的相对两侧上形成间隔件；使用所述间隔件来限定从所述有源区处向上突出的鳍，其中，所述第二区域的对应于所述间隙的部分没有形成在其上方的所述鳍；以及在所述第一区域中外延生长所述源级组件以及在所述第二区域中外延生长所述漏极组件，其中，所述源级组件外延生长在所述鳍上且在所述第一区域中，并且所述漏极组件的至少一部分外延生长在所述第二区域的没有所述鳍的所述部分上。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括：在半导体层的对应于鳍式场效应晶体管的源极的第一区域上方以及所述半导体层的对应于所述鳍式场效应晶体管的漏极的第二区域上方形成芯轴，所述第二区域比所述第一区域更长，其中，形成在所述第一区域上方的所述芯轴是连续的，而形成在所述第二区域上方的所述芯轴分成第一部分和与所述第一部分间隔开的第二部分；至少部分地利用所述芯轴，形成从所述半导体层处向上突出鳍结构；在所述鳍结构上且在所述第一区域中外延生长所述鳍式场效应晶体管的所述源级的至少一部分；以及在所述半导体层上且在所述第二区域中外延生长所述鳍式场效应晶体管的所述漏极的至少一部分。
根据本发明的又一个方面，提供了一种半导体器件，包括：栅极组件；源级组件，设置在所述栅极组件的第一侧上，其中，所述源级组件包括突出于半导体层的多个鳍结构和生长在所述鳍结构上的第一外延层；以及漏极组件，设置在所述栅极组件的第二侧上，所述第二侧与所述第一侧相对，其中，所述漏极组件包括生长所述半导体层的部分上的第二外延层，所述半导体层的所述部分没有突出的所述鳍结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是示例性FinFET器件的立体图。
图2是根据本发明的各个实施例的FinFET器件的三维立体图。
图3是根据本发明的实施例的FinFET器件的顶视图。
图4A至图10A、图12A至图15A、图4B至图10B、图12B至图15B是根据本发明的各个实施例的FinFET器件的不同的截面侧视图。
图11是根据本发明的实施例的FinFET器件的顶视图。
图16是根据本发明的实施例的用于制造FinFET器件的方法的流程图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。为了简化和清楚的目的，可以以不同比例任意绘制各个图。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他元件或部件“下面”或“下方”的元件将被定位于在其他元件或部件“之上”。因此，说明性术语“在...下面”可包括在...之上和在...下面的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明涉及但不以其他方式限制于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续结合一个或多个FinFET实例以示出本发明的各个实施例。然而，应当理解，除了权利要求中特别声明，本申请不应限制于特定类型的器件。
FinFET器件的使用在半导体产业中广受欢迎。参考图1，示出了示例性FinFET器件50的立体图。FinFET器件50是在衬底(诸如块状衬底)上构建的非平面多栅极晶体管。薄硅“鳍式”结构(称为鳍)形成了FinFET器件50的主体。鳍具有鳍宽Wfin。FinFET器件50的栅极60包裹在鳍周围。Lg表示栅极60的长度(或宽度，取决于立体图)。栅极60可以包括栅电极组件60A和栅极介电组件60B。栅极介电质60B具有厚度tox。栅极60的部分位于诸如浅沟槽隔离(STI)的介电隔离结构上方。FinFET器件50的源极70和漏极80形成在鳍中位于栅极60相对两侧上的延伸部分中。鳍自身用作沟道。通过鳍的尺寸确定FinFET器件50的有效沟道长度。
FinFET器件提供了优于传统的金属氧化物半导体场效应晶体管(MOSFET)器件(还称为平面器件)的若干优势。这些优势可包括更好的芯片区域效率、改进的载流子迁移率和与平面器件的制造处理兼容的制造处理。因此，将FinFET器件用于整个IC芯片或其部分来设计集成电路(IC)芯片是所期望的。
然而，传统的FinFET制造方法仍然可能具有缺点。例如，FinFET器件可以用于静电放电(ESD)保护。ESD FinFET器件可以具有与非ESD FinFET器件不同的物理特性。例如，非ESD FinFET器件可以具有在尺寸上彼此差别不大的源极区和漏极区。然而，对于ESDFinFET器件，漏极区(还可互换地称为漏极位置或漏极组件)可远远比源极区长。在各个实施例中，ESD FinFET器件的漏极区可以比源极区宽至少两倍(或甚至三倍或更多倍)。这还意味着ESD FinFET器件的漏极区还可以远远宽于非ESD FinFET器件的漏极区。较长的漏极区被配置为促进静电放电的扩散，因此，这是ESD器件的独特特征之一。
然而，制造ESD FinFET器件的传统方法可能导致对于该较长的漏极区的差的外延生长。差的外延生长可能导致“金属落置”问题。例如，应该在ESD FinFET器件的漏极区上形成的金属接触件(以便将ESD FinFET器件的漏极电连接至其他微电子组件)可能不会与外延生长的漏极区进行良好的物理(或电)接触。在一些情况下，金属接触件可以与外延生长的漏极区的一些部分进行物理接触。在其他情况下，金属接触件甚至可能根本不与外延生长的漏极区物理接触。这些差的“金属落置(metal landing)”问题可能降低器件性能(例如，晶体管漏极电流)并且甚至可能导致器件故障。此外，随着半导体器件尺寸不断缩小，上述的这些问题可能加剧。
为了改进器件性能和产量，本发明利用各种制造技术来制造具有改进的“金属落置”的ESD FinFET器件，如下文中参考图2至图16更详细讨论的。
图2是FinFET器件100的三维立体图。在衬底上方制造FinFET器件100，为了简化，这里没有具体示出。在一些实施例中，衬底包括例如氧化硅(SiO2)的介电材料。在可选实施例中，其他合适的材料还可以用于衬底。
FinFET器件100包括半导体层110。在实施例中，半导体层110包括晶体硅材料。可以实施注入工艺(例如，抗击穿注入工艺)以将多种掺杂剂离子注入到半导体层110。在一些实施例中，掺杂剂离子可以包括例如砷(As)或磷(P)的n型材料，或者在一些其他实施例中，它们可以包括例如硼(B)的p型材料，这取决于NMOS或PMOS是否需要。在半导体层110上方形成诸如浅沟槽隔离(STI)的介电隔离结构160。
FinFET器件100包括从隔离结构160处且部分地向上突出的鳍结构150。换言之，每个鳍结构150的至少一部分未被隔离结构160覆盖。在鳍结构150上形成源极/漏极外延区290。在一些实施例中，源极/漏极外延区290具有类菱形的截面轮廓。
层间介电质(ILD)300形成在隔离结构160上方并且位于鳍结构150和源极/漏极外延区290上方。在一些实施例中，ILD 300包含氧化硅。可以通过合适的沉积工艺，接着通过诸如化学机械抛光(CMP)的抛光工艺来形成ILD 300，以平坦化ILD 300的上表面。
形成功能性栅极结构320以包裹在鳍结构150和源极/漏极外延区290周围。在一些实施例中，功能性栅极结构320包括高k栅极介电质和金属栅电极。高k介电材料是具有大于SiO2的介电常数(约为4)的介电常数的材料。在实施例中，高k栅极介电质包括氧化铪(HfO2)，其具有在从约18至约40的范围内的介电常数。在可选实施例中，高k栅极介电质可以包括ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。金属栅电极可以包括功函金属组件和填充金属组件。功函金属组件被配置为调节其对应的FinFET的功函以实现期望的阈值电压Vt。在各个实施例中，功函金属组件可以包含：TiAl、TiAlN、TaCN、TiN、WN或W或它们的组合。填充金属组件被配置为用作功能性栅极结构320的主导电部分。在各个实施例中，填充金属组件可以包含铝(Al)、钨(W)、铜(Cu)或它们的组合。在一些实施例中，可以通过栅极替换工艺形成栅极结构320，其中通过功能性栅极结构320替换伪栅极结构。栅极结构320还可以在侧面上由间隔件280围绕。用于形成FinFET器件100的制造工艺在2016年9月9日提交的题为“扩大用于小间距FinFET器件的鳍宽度的系统和方法”的美国专利申请No.15/261，302中更为详细的讨论，本发明的全部内容结合于此作为参考。
由于图2所示的FinFET器件100是三维结构，可以通过在X方向或Y方向(在图2中示出X和Y方向)上划割或切割FinFET器件100，或者分别称为X切割或Y切割，以获得不同的二维截面图。X方向和Y方向彼此垂直。下文中将更详细地讨论沿着X切割或Y切割的各种二维截面图。
如上所述，对于FinFET器件，外延区290可以用作FinFET晶体管的源极组件或漏极组件。例如，设置在FinFET晶体管的一侧上的外延区290可以是源极组件，而设置在FinFET晶体管的相对侧上的外延区290可以是漏极组件。对于一些FinFET器件，源极组件和漏极组件可以稍微对称，例如它们可以具有大致相似的大小或尺寸。然而，对于ESD FinFET器件，可能不存在源极/漏极对称性。例如，ESD FinFET器件的漏极组件可以远比源极组件长(例如，在图2所示的X方向上更长)。较长的漏极可以帮助促进静电电荷的扩散。然而，ESDFinFET器件的较长漏极还可能导致不好的外延生长，这可能不利地影响落置在漏极上的金属接触件。
本发明实施特定布局和工艺修改以避免与较长的漏极相关联的不良外延生长问题。参考图3，示出了IC布局400的部分的顶视图。除此之外，IC布局400的这部分示出了有源区(OD)410，示例性多晶硅区(PO)420、421、422和423以及示例性OD芯轴430A/B、431A/B、432A/B、433A/B、434A/B、435A/B和436A/B。通过诸如浅沟槽隔离(STI)440的介电隔离结构围绕(在顶视图中)有源区410、多晶硅区420-423和OD芯轴430A/B至436A/B。X方向和Y方向(图2所示)还在图3的顶视图中示出，以便帮助读者将图2的3D视图和图3的顶视图定向或关联。
有源区410是将形成晶体管(诸如上述FinFET器件100)的源极或漏极的区域。多晶硅区420至423是将形成伪栅极结构的地方。并且由于伪栅极结构200稍后将由功能性栅极结构320替换，多晶硅区420至423对应于FinFET晶体管的栅极组件。OD芯轴430A/B至436A/B将用于限定上文中参考图2讨论的鳍结构。例如，间隔件可以形成在每个OD芯轴430A/B至436A/B的相对两侧上(在Y方向上)，并且稍后这些间隔件可以用于限定鳍结构(例如，参考图2讨论的鳍结构150)。这样，每个OD芯轴可以用于限定两个鳍结构。在2010年5月14日提交的题为“FinFET边界优化”的美国专利8,881,084中更详细地讨论了使用OD芯轴形成鳍结构的细节，其全部内容结合于此作为参考。
根据本发明的实施例，IC布局400的该部分可以包括ESD FinFET晶体管。例如，区域421可以认为是ESD FinFET晶体管的栅极组件(或者将最终形成栅极的地方)，有源区410中在区域421左侧的部分可以认为是ESD FinFET晶体管的源极区，而有源区410中在区域421右侧的部分可以认为是ESD FinFET晶体管的漏极区。为了有助于随后的讨论，ESDFinFET晶体管的源极区在本文中标记为源极区450，并且ESD FinFET晶体管的漏极区在本文中标记为漏极区460。
源极区450具有跨过X方向(或在X方向上测量)的尺寸470，并且漏极区460具有跨过X方向的尺寸480。这些尺寸470和480还可以分别称为源极区450和漏极区460的长度。注意，尺寸470还对应于“多晶硅至多晶硅”间隔(在源极区中分离相邻的栅极结构的距离)，并且该尺寸还对应于漏极区中的“多晶硅至多晶硅”间隔。
如图3所示，漏极区460的尺寸480远比源极区450的尺寸470更长。在一些实施例中，尺寸480是尺寸470的至少两倍长。在一些实施例中，尺寸480和尺寸470的比率超过4:1，这意味着尺寸480是尺寸470的四倍(或更多)。在一些实施例中，尺寸480在0.3微米至0.6微米的范围内。
如上所述，如果根据传统工艺形成ESD FinFET，则明显较长的漏极460可能导致外延生长问题(和稍后的金属接触件落置问题)。例如，根据传统的ESD FinFET制造，OD芯轴430A和430B将形成为单个连续的OD芯轴，并且对于其他芯轴431A和431B、432A和432B、433A和433B、434A和434B、435A和435B和436A和436B也是如此。相比之下，虽然传统的ESDFinFET制造将具有限定的穿过整个漏极区的连续OD芯轴，但本发明将漏极区460中的每个OD芯轴“断裂”为两个单独的部分。例如，单个OD芯轴“断裂”成OD芯轴431A和OD芯轴431B，另一OD芯轴“断裂”成OD芯轴432A和OD芯轴432B，而另一OD芯轴“断裂”成OD芯轴433A和OD芯轴433B，等等。
现在，在分离的OD芯轴431A和431B、432A和432B等之间存在间隙490(由虚线表示)。类似的间隙还分隔分离的芯轴430A和430B以及436A和436B，尽管这些间隙的边界在本文中没有具体示出。这些间隙还可以视为间隙490的延伸。间隙490可以视为其中不存在芯轴的区域。如下文中更详细讨论的，在漏极区中形成间隙490，以便防止在漏极区460的对应于间隙490的部分中形成鳍结构。在漏极区460中不存在鳍结构将改进漏极的外延生长，这将减少漏极中的金属接触件落置问题。为了确保鳍结构不存在于漏极区460的有意义的部分中(例如，在尺寸和/或位置方面)，间隙490具有小心地配置为不太大或太小的横向尺寸(在X方向上测量)。在一些实施例中，横向尺寸495在0.1微米至0.25微米的范围内。
在一些实施例中，可以在IC布局阶段完成OD芯轴的断裂。换言之，初始设计布局可以包括在X方向上跨过源极区450和漏极区460的连续芯轴。修改或修订初始布局，从而使得在漏极区460中将(在布局中)的连续芯轴断裂为单独的部分。这样，后续形成的结构(例如，OD芯轴)将以修订的布局规定的方式断裂。OD芯轴的断裂促进在漏极区460中更好的外延生长，并且因此允许在漏极中更好的金属接触件落置，如下文中更详细讨论的。
为了有助于本发明的后续讨论，沿着源极区450中的切割线Y1-Y1’的部分获取ESDFinFET器件的截面图，并且沿着漏极区460中的切割线Y2-Y2’的部分获取ESD FinFET器件的另一截面图。图4A至图10A和图12A至图13A是示出在源极区450的部分(部分地沿着切割线Y1-Y1')中实施的一系列制造工艺的截面图，并且图4B至图10B和图12B至图13B是根据本发明的一些实施例示出在漏极区460的部分(部分地沿着切割线Y1-Y1’)中实施的一系列制造工艺的截面图。
参考图4A至图4B，本文所示的源极区450和漏极区460的部分的每个均包括半导体层500。半导体层500是上述半导体层110的实施例。在半导体层500上方形成衬垫氧化物层510。衬垫氧化物层510包含氧化硅。在衬垫氧化物层510上方形成介电层520，并且在介电层520上方形成另一介电层530。介电层520可以包含氮化硅、氧化硅、或氮氧化硅、或它们的组合。介电层520和530可以共同地(或者与衬垫氧化物层510结合)用作将被图案化以限定鳍结构的硬掩模。
作为实例，图4A还示出芯轴432A中的一个(还在图3中示出)。应当理解，其他芯轴431A和433A设置在芯轴432A的任一侧上。尽管出于空间考虑并且为了简化，本文中没有具体地示出这些芯轴(和其他芯轴)，但是应当理解，下文中使用芯轴432作为实例的讨论还适用于芯轴431A和433A。此外，由于图4B对应于沿着Y2-Y2’获取的截面图，其中芯轴被破坏(因此不存在)，没有芯轴设置在图4B中的介电层530上。因此，可以说，根据本发明的实施例，虽然在ESD FinFET的源极区450中形成芯轴，但是ESD FinFET的漏极区460的至少一部分没有芯轴形成在其中。
在芯轴432A的相对两侧上形成间隔件540至541。在图4A中，在芯轴432A的“左”侧和“右”侧上形成间隔件540和541，因此，它们对应于形成在图3的顶视图中的芯轴432A的“顶”侧和“底”侧上。在一些实施例中，在每个芯轴430A至436A上形成相应的间隔件。在一些实施例中，间隔件540和541包括相对芯轴432A具有足够的蚀刻选择性的合适的介电材料。
现在参考图5A和图5B，例如通过蚀刻工艺去除芯轴432A。间隔件540和541仍然保留并将用于限定(或图案化)FinFET的鳍结构。再次，因为在图4B所示的漏极区460的部分中没有形成芯轴，因此在图4B中没有形成间隔件。
现在参考图6A和图6B，间隔件540和541用于通过一次或多次蚀刻工艺图案化下面的各层，以在源极区450中限定鳍结构550A和550B。该步骤还可以称为“冠状蚀刻”，并且其可以类似于上文中参考图3所讨论的工艺。换言之，蚀刻掉半导体层500的部分，并且半导体层500的一些剩余部分现在从其余的半导体层外向上突出。在图6B中，由于在那里没有形成间隔件，所以也不形成鳍结构。然而，在图6B中还蚀刻掉半导体层500的部分，如图6A中的情况。
现参考图7A和图7B，在源极区450和漏极区460中均形成光刻胶层600。在源极区450中，光刻胶层600形成在鳍结构550A和550B上方并且覆盖(保护)鳍结构550A和550B，同时暴露半导体层500的一些部分。半导体层500的这些暴露部分可以是被蚀刻层，从而可形成介电隔离结构(诸如STI)来代替它。
现参考图8A和8B，在源极区450和漏极区460两者中蚀刻半导体层500的暴露部分。此外，去除光刻胶层600。
现参考图9A和图9B，去除层520和530的剩余部分，并且在源极区450和漏极区460中形成介电材料620。此外，可以实施诸如化学机械抛光(CMP)的抛光工艺，以平坦化介电层620的上表面。
后续将蚀刻介电材料620以在源极和漏极区450和460两者中形成诸如STI的介电隔离结构。然而，如图9A和图9B所示，漏极区460中的介电材料620比源极区450中的介电材料620更宽。这是因为源极区450中的介电材料620被鳍结构550A和550B中断。因此，将源极区450中的介电材料620分成几个较小的块，而漏极区460中的介电材料620是连续且长的片。如果对介电材料620实施蚀刻工艺，则可以更容易地去除源极区450中的介电材料620(因为它们是较小的片)，但是漏极区460中的介电材料620可能更难以完全去除。介电材料的不完全去除(在后续工艺中半导体层500的将生长外延层的部分上方)可能导致质量差的外延生长。
因此，本发明还对漏极区460中的介电层620的部分实施处理步骤，以便提高其蚀刻速率。现参考图10A和10B，在漏极区460中的介电层620上方形成图案化的光刻胶层650(但不一定在源极区450中)。图案化的光刻胶层650包括暴露漏极区460中介电层620的部分的开口670。通过开口670实施注入工艺680，以将离子注入到漏极区460中的介电层620的暴露部分中。注入工艺680增加在后续介电层蚀刻工艺中注入的介电层620的蚀刻速率。这将有助于去除在半导体层500中外延生长漏极的部分上方的介电层620。
提供图11以更清楚地示出图案化的光刻胶层650的开口670的位置。更详细地，图11是IC布局400的部分的顶视图，类似于图3所示出的。为了清楚和一致性，在图3和图10A、图10B中出现的相同元件标有相同的标号。为了简化，不在该顶视图中示出图案化的光刻胶层650，而示出通过光刻胶层650形成的开口670的边界。如图11所示，开口670的边界大于并且周向地围绕间隙490。换言之，间隙490(对应于漏极区460的没有形成鳍结构的部分)与开口670重叠，尽管间隙490在X和Y方向两者上的尺寸小于开口670在X和Y方向两者上的尺寸。应当理解，为了确保干净地去除设置在应外延生长漏极的半导体层500上方的介电层620，则开口670仅需要与间隙490一样大。然而，开口670被配置为略大于间隙490，以便提供较宽松的工艺窗口，使得如果开口670的位置略微偏移，则其仍将暴露所有间隙490。
注意，如果完全没有形成图案化的光刻胶层650，但是仍然实施注入工艺680，其可以将离子注入到介电层620的最终形成介电隔离结构(例如，STI)的部分中。介电隔离结构中具有离子可能是不期望的，因为这可不利地影响介电隔离结构作为电阻挡件的能力。因此，在一些实施例中，还可以在源极区450的部分中形成图案化的光刻胶层，以阻挡离子注入到介电层620的特定部分中。
现参考图12A和图12B，去除图案化的光刻胶层650。实施蚀刻工艺700以蚀刻介电层620，直到暴露鳍结构550A和550B，并且半导体层500在源极区450和漏极区460中的上表面710和720均分别暴露。如上所述，上表面710和720需要清洁，以确保良好的外延生长以形成FinFET的源极和漏极。因此，应该彻底去除设置在上表面710和720上方的介电层620。由于漏极区460的长尺寸，在不提高介电层620的蚀刻速率的情况下这将是困难的。然而，由于通过开口670(图10B)实施注入工艺680以增强暴露的介电层620的蚀刻速率，因此可在蚀刻工艺700期间完全且清洁地去除介电层620的部分，从而使源极区450和漏极区460中的半导体层500暴露的上表面710和720清洁。通过介电层620的剩余部分形成介电隔离结构(例如，STI)。
在该制造阶段，暴露鳍结构，并且形成STI。还实施多个其他工艺以形成FinFET的源极和漏极。由于这些工艺(诸如栅极的形成)已经在上文中讨论，因此在此不再重复。
现参考图13A和13B，实施外延生长工艺750以在源极区450中外延生长外延层760和在漏极区460中外延生长外延层770。参考图13A，外延层760生长在鳍结构550A和550B上，鳍结构550A和550B是半导体层500中从半导体层500向上突出的部分。在一些实施例中，每个外延层760可以具有类似于菱形的截面轮廓(在图13A所示的Y切割中)。在其他实施例中，每个外延层760可以具有类似于图2所示的源极/漏极外延区290的截面轮廓。
当然，应当理解，在实际中制造的器件可能不具有这样清楚限定的截面轮廓，但是应当理解，外延层760的上表面780仍然可以是“高低不平的”(例如，具有上升和下降)，并且不平滑或不平坦。外延层760用作ESD FinFET的源极组件。鳍结构550A和550B(例如，半导体层500的突出部分)还可以认为是源极组件的部分。
相比之下，漏极区460中的外延层770具有与源极区450中的外延层760不同的轮廓。由于漏极区460的所示部分不具有鳍结构，所以外延层770形成在半导体层500上。结果，外延层770形成为具有更类似于块或矩形(没有尖锐的90度角)的截面轮廓。由于上述的注入工艺680的性能，以及因此干净地去除介电层的暴露部分，半导体层500(其上生长外延层770)具有用于外延生长的良好表面。这样，提高了外延层770的外延生长。
与源极区450中的外延层760相比，漏极区460中的外延层770还可以更厚和更高。在一些实施例中，外延层770的高度超过外延层760和其上形成该外延层760的鳍结构550A/B的组合高度。此外，由于外延层770生长在相对平坦的表面(半导体层500的表面720，如图12B所示)上，而不是在突出的鳍结构上，所以外延层770的上表面790比外延层760的上表面780更平坦和/或更平滑。然而，应当理解，外延层790的上表面780在现实的制造中可能不是完全平坦的或平滑的，并且它仍然可能表现出一些表面形貌变化(例如，上升和下降或下沉)。正是与外延层760的上表面780相比，外延层770的上表面790具有更小的形貌变化。
再次，在源极区450和漏极区460中形成的外延层中的差异归因于漏极区460的该部分没有形成鳍结构的事实，这是由于上文中参考图1所讨论的芯轴的“断裂”。如果芯轴未“断裂”，外延层还将形成在漏极区460中的鳍结构上，漏极区的外延层760然后可类似于源极区450中的外延层760。然而，由于与源极区450相比，漏极区460的长度更长(上文中参考图3所讨论的尺寸480和470)，因此漏极区外延层(如果它们已经形成在鳍结构上)可以最终具有较短的高度。这可能导致金属接触件落置问题。例如，在后续制造阶段中，在漏极区460和/或源极区450中形成导电金属接触件。如果漏极区中的外延层太短(即，不够厚)，则金属接触件可能不与外延层的上表面完全接触，这导致差的电连接。此外，即使在两者之间进行一些物理接触，由于外延层的锯齿状/粗糙的上表面，物理接触可能不是最佳的。这还导致差的电连接。然而，这在本文中不是问题，因为如上所述，形成在漏极区460中的外延层770没有形成在鳍结构上，因此漏极区460中的外延层770可以生长为具有相对良好的厚度/高度和相对平坦/平滑的表面，这将允许其与金属接触件良好的物理接触。
还应注意，源极区450和漏极区460之间的另一个差异是源极区450具有比漏极区460更多的气隙。更详细地，随着外延层760生长，外延层760、鳍结构550A和550B和半导体层500可以共同包围形成气隙740。这至少部分地是由于外延层760的横向突出的轮廓。如果两个相邻的外延层760彼此合并或物理接触，结果可以形成这种气隙740。相比之下，漏极区中的外延层770基本没有气隙，因为它在相对平坦的表面上生长。只要外延层760与形成在其上方的金属接触件之间存在良好的物理接触，在ESD FinFET的源极组件中存在的诸如气隙740的气隙不会对金属接触件落置造成问题。源极组件和漏极组件在气隙上的差异是根据本发明形成的ESD FinFET器件的另一区别物理特性，其在传统制造的ESD FinFET器件中可能不存在。
还在图14A和图14B中示出外延层760和770之间的差异，其也是源极区450和漏极区460的截面侧视图，但是是沿着图3的顶视图所示的切割线X1-X1’和X2-X2’(沿着X方向)获取的。例如，图14A和14B的每个示出两个相邻的栅极结构800的形成在鳍结构(例如，半导体层500向上突出)上方的部分，这种栅极结构可以按照上文中参考图2所讨论的栅极结构320的实施例实现。例如，栅极结构800可以包括通过上述栅极替换工艺形成的金属栅电极。距离470(上文中参考图3所讨论的)分离源极区450中的栅极结构800，并且距离480(上文中参考图3所讨论的)分离漏极区460中的栅极结构800。如上所述，距离480大于距离470(例如，至少两倍长)，尽管这在图14A和图14B中可能不容易理解，因为图14A和14B未按比例绘制。
在源极区450中的两个相邻的栅极结构800之间形成外延层760。在漏极区460中的两个相邻的栅极结构800之间形成外延层770。比较外延层760和外延层770，可以看出外延层760的上表面780具有比外延层770的上表面790更多的上升和下降。换言之，表面790的形貌变化小于表面780的形貌变化。较平坦或较平滑的表面790为金属接触件提供良好的接触表面。在一些实施例中，由于外延层不在鳍结构上生长的事实，外延层770还可以比外延层760更高或更厚。
此外，如果芯轴未断裂，并且鳍结构形成为沿着漏极区460整体延伸，则形成为漏极的部分的外延层在其表面特性中将更类似于外延层760。然而，根据本文所讨论的实施例，由于漏极区460的较长的长度，外延层(形成在漏极中的鳍结构上)还可以远比源极区450中的其对应部分更短/更薄，并且肯定比形成在漏极区460中的外延层770更短/更薄。这将导致金属接触件落置问题，因为金属接触件可能难以与短/薄的漏极外延层的粗糙上表面接触。
注意，外延层770的部分(靠近栅极结构800)还可以在其上表面中呈现出一些非均匀性。这是由于芯轴的不存在没有遍及漏极区460的事实造成的。如图3所示，虽然芯轴已经在漏极区460中断裂，从而导致漏极区460中不存在芯轴(以及后续形成的鳍结构)，但是在漏极区460中仍然存在芯轴的一些剩余部分。在这种情况下，鳍结构将形成在芯轴的其余部分的相对两侧(顶部和底部)上，因此外延层的一些部分(例如，图14B中所示的具有锯齿状上表面的部分)仍然形成在鳍结构上。然而，由于金属接触件应形成为更靠近外延层770的中心或中间，所以外延层770的靠近栅极结构800的非平坦表面不应该存在问题。
应当理解，如果需要，只要相应地修订布局图，芯轴可以采取使得漏极区460基本没有芯轴部分的方式断裂。这将防止在漏极区460中形成鳍结构，因此形成在漏极区460中的外延层770将可能具有遍及其的基本平坦或相对平滑的上表面，而不仅仅是其中间部分相对平坦或平滑。
还应注意，由于截面切割图是在图14A和14B(沿图3中的Y方向)和图13A和13B(沿着图3中的X方向)中不同地获取的，如图13A所示的气隙可能不在图14A中出现，因为根据获取的切割图其可能不是“可见的”。
现参考图15A和图15B，在源极区450和漏极区460中分别形成导电金属接触件820和830。金属接触件820形成为与外延层760的上表面780物理和电接触，并且金属接触件830形成为与外延层770的上表面790物理和电接触。由于外延层760和770用作ESD FinFET器件的源极和漏极组件的部分，所以金属接触件820和830提供至ESD FinFET器件的源极和漏极组件的电连接。如上所述，本文讨论的方法允许金属接触件830与外延层770形成为具有良好的物理和电连接，由于较长的漏极长度，这在传统ESD FinFET器件中一直是一个问题。
图16是根据本发明的各个方面的用于制造FinFET器件的方法900的流程图。方法900包括在包括第一区域和第二区域的有源区上方形成芯轴的步骤910。保留第一区域，从而用于形成FinFET的源极组件。保留第二区域，从而用于形成FinFET的漏极组件。实施形成芯轴，从而使得将芯轴的形成在第二区域上方的部分断裂成第一部分和通过间隙与第一部分分离的第二部分。
方法900包括在芯轴的相对两侧上形成间隔件的步骤920。
方法900包括使用间隔件限定从有源区外向上突出的鳍的步骤930。第二区域的对应于间隙的部分没有形成在其上方的鳍。
方法900包括在第一区域中外延生长源极组件和在第二区域中外延生长漏极组件的步骤940。在第一区域中的鳍上外延生长源极组件。在没有鳍的第二区域的部分上外延生长漏极组件的至少一部分。
在一些实施例中，FinFET包括静电放电(ESD)器件。
在一些实施例中，第二区域在芯轴延伸的方向上比第一区域更长。例如，第二区域可以是第一区域的至少两倍长。
在一些实施例中，形成芯轴包括：接收包括跨过第一区域和第二区域的连续芯轴的集成电路(IC)布局图；以及修改IC布局图，从而使得将芯轴的形成在第二区域上方的部分断裂成第一部分和第二部分。
在一些实施例中，实施外延生长，从而使得源极组件在其中捕捉比漏极组件更多的空气。
在一些实施例中，漏极组件生长为具有比源极组件更平滑的上表面。
应当理解，可以在上文中讨论的步骤910至940之前、期间或之后实施额外的工艺步骤，以完成半导体器件的制造。例如，在实施外延生长源极组件和漏极组件的步骤940之前，在第一区域和第二区域上方形成介电层。然后形成光刻胶层。光刻胶层限定包括(或围绕)间隙的开口。通过开口实施注入工艺，以将离子注入到介电层的被开口暴露的部分中。作为另一实例，在漏极组件的部分上形成导电接触件。该漏极组件的部分外延生长在没有鳍的第二区域的部分上。为了简化，本文中不讨论其他工艺步骤。
基于上述讨论，可以看出，本发明提供了优于传统的FinFET及其制造的优势。然而，应当理解，其他实施例可以提供额外的优势，并且不是所有的优势都必须在本文中公开，并且没有特定优势是所有实施例都需要的。一个优势是通过断裂ESD FinFET的漏极区的部分中的芯轴，防止在该漏极区的该部分中形成鳍结构。鳍结构的不存在使得稍后在漏极区中形成外延层具有比其他方式更平坦和更平滑的表面(例如，与根据传统工艺制造的ESD FinFET的漏极相比)。在漏极区中形成的外延层还可以比传统的ESD FinFET的漏极的外延层更厚。此外，对漏极的部分中的介电层实施的注入工艺增强了介电层的蚀刻速率，这使得更干净地去除位于半导体层的部分(外延层将在漏极区的此处形成)上方的介电层。其他优势包括与现有处理步骤的兼容性和易于实现。因此，实施本发明将不会显著地增加制造成本。
本发明的一个方面涉及一种制造半导体器件的方法。在包括第一区域和第二区域的有源区上方形成芯轴。保留第一区域和第二区域，从而用于分别形成FinFET的源极和漏极。将芯轴的形成在第二区域上方的部分破坏成第一部分和通过间隙与第一部分分离的第二部分。在芯轴的相对侧上形成间隔件。使用间隔件，限定鳍。鳍从有源区外向上突出。第二区域的对应于间隙的部分没有形成在其上方的鳍。在第一区域中且在鳍上外延生长源极。在第二区域的没有鳍的部分上外延生长漏极的至少一部分。
在一些实施例中，所述鳍式场效应晶体管包括静电放电(ESD)器件。
在一些实施例中，所述第二区域在所述芯轴延伸的方向上比所述第一区域更长。
在一些实施例中，所述第二区域是所述第一区域的至少两倍长。
在一些实施例中，形成所述芯轴包括：接收包括跨越所述第一区域和所述第二区域的连续芯轴的集成电路(IC)布局图；以及修改所述集成电路布局图，使得将所述芯轴的形成在所述第二区域上方的所述部分断裂成所述第一部分和所述第二部分。
在一些实施例中，实施所述外延生长，从而使得所述源极组件包括捕获在其中的比所述漏极组件更多的空气。
在一些实施例中，所述漏极组件生长为具有比所述源极组件更平滑的上表面。
在一些实施例中，该方法还包括在所述外延生长之前：形成限定包括所述间隙的开口的光刻胶层；以及穿过所述开口实施注入工艺。
在一些实施例中，该方法还包括在所述外延生长之前：在所述第一区域和所述第二区域上方形成介电层，并且所述注入工艺包括将离子注入到所述介电层的被所述开口暴露的部分中。
在一些实施例中，该方法还包括：在所述漏极组件的部分上形成导电接触件，所述漏极组件的所述部分外延生长在所述第二区域的没有所述鳍的所述部分上。本发明的另一方面涉及一种制造半导体器件的方法。在对应于FinFET的源极的半导体层的第一区域上方以及在对应于FinFET的漏极的半导体层的第二区域上方形成芯轴。第二区域比第一区域更长。在第一区域上方形成的芯轴是连续的。将形成在第二区域上方的芯轴分成第一部分和与第一部分间隔开的第二部分。至少部分地使用芯轴，鳍结构形成为从半导体层外向上突出。在鳍结构上且在第一区域中外延生长FinFET的源级的至少一部分。在半导体层上且在第二区域中外延生长FinFET的漏极的至少一部分。
在一些实施例中，形成所述芯轴包括：接收包括延伸穿过所述第一区域和所述第二区域的连续芯轴的集成电路(IC)布局图；以及修改所述集成电路布局图，包括将所述连续芯轴分成第一部分和位于所述第二区域中的第二部分。
在一些实施例中，该方法还包括在外延生长所述源级和所述漏极之前：在所述第一区域和所述第二区域上方形成介电层；形成限定暴露所述第二区域中的所述介电层的部分的光刻胶层；以及将离子注入到所述介电层的暴露部分中。
本发明的另一方面涉及一种半导体器件。半导体器件包括栅极组件。在栅极组件的第一侧上设置源级组件。源级组件包括突出于半导体层外的多个鳍结构和生长在鳍结构上的第一外延层。漏极组件设置在栅极组件的第二侧上，第二侧与第一侧相对，其中漏极组件包括生长在半导体层的没有突出的鳍结构的部分上的第二外延层。
在一些实施例中，所述第二外延层的上表面比所述第一外延层的上表面更平滑。
在一些实施例中，所述第二外延层比所述第一外延层更厚。
在一些实施例中，所述半导体器件是静电放电(ESD)鳍式场效应晶体管。
在一些实施例中，所述源极组件包括捕获在其中的比所述漏极组件更多的空气。
在一些实施例中，所述漏极组件比所述源级组件更长。
在一些实施例中，所述漏极组件是所述源级组件的至少两倍长。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在包括第一区域和第二区域的有源区上方形成芯轴，其中，保留所述第一区域，从而用于形成鳍式场效应晶体管的源极组件，保留所述第二区域，从而用于形成所述鳍式场效应晶体管的漏极组件，并且实施形成所述芯轴，从而使得将所述芯轴的形成在所述第二区域上方的部分断裂成第一部分和通过间隙与所述第一部分分离的第二部分；
在所述芯轴的相对两侧上形成间隔件；
使用所述间隔件来限定从所述有源区处向上突出的鳍，其中，所述第二区域的对应于所述间隙的部分没有形成在其上方的所述鳍；以及
在所述第一区域中外延生长所述源级组件以及在所述第二区域中外延生长所述漏极组件，其中，所述源级组件外延生长在所述鳍上且在所述第一区域中，并且所述漏极组件的至少一部分外延生长在所述第二区域的没有所述鳍的所述部分上。
2.根据权利要求1所述的方法，其中，所述鳍式场效应晶体管包括静电放电(ESD)器件。
3.根据权利要求1所述的方法，其中，所述第二区域在所述芯轴延伸的方向上比所述第一区域更长。
4.根据权利要求3所述的方法，其中，所述第二区域是所述第一区域的至少两倍长。
5.根据权利要求1所述的方法，其中，形成所述芯轴包括：
接收包括跨越所述第一区域和所述第二区域的连续芯轴的集成电路(IC)布局图；以及
修改所述集成电路布局图，使得将所述芯轴的形成在所述第二区域上方的所述部分断裂成所述第一部分和所述第二部分。
6.一种制造半导体器件的方法，包括：
在半导体层的对应于鳍式场效应晶体管的源极的第一区域上方以及所述半导体层的对应于所述鳍式场效应晶体管的漏极的第二区域上方形成芯轴，所述第二区域比所述第一区域更长，其中，形成在所述第一区域上方的所述芯轴是连续的，而形成在所述第二区域上方的所述芯轴分成第一部分和与所述第一部分间隔开的第二部分；
至少部分地利用所述芯轴，形成从所述半导体层处向上突出鳍结构；
在所述鳍结构上且在所述第一区域中外延生长所述鳍式场效应晶体管的所述源级的至少一部分；以及
在所述半导体层上且在所述第二区域中外延生长所述鳍式场效应晶体管的所述漏极的至少一部分。
7.根据权利要求6所述的方法，其中，形成所述芯轴包括：
接收包括延伸穿过所述第一区域和所述第二区域的连续芯轴的集成电路(IC)布局图；以及
修改所述集成电路布局图，包括将所述连续芯轴分成第一部分和位于所述第二区域中的第二部分。
8.一种半导体器件，包括：
栅极组件；
源级组件，设置在所述栅极组件的第一侧上，其中，所述源级组件包括突出于半导体层的多个鳍结构和生长在所述鳍结构上的第一外延层；以及
漏极组件，设置在所述栅极组件的第二侧上，所述第二侧与所述第一侧相对，其中，所述漏极组件包括生长所述半导体层的部分上的第二外延层，所述半导体层的所述部分没有突出的所述鳍结构。
9.根据权利要求8所述的半导体器件，其中，所述第二外延层的上表面比所述第一外延层的上表面更平滑。
10.根据权利要求8所述的半导体器件，其中，所述第二外延层比所述第一外延层更厚。
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