CN111952185B - 可降低对准难度的soi器件及其制备方法 - Google Patents

可降低对准难度的soi器件及其制备方法 Download PDF

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Abstract

本发明提供一种可降低对准难度的SOI器件及其制备方法，制备方法包括：制备SOI复合衬底，其自下而上包括底半导体层、绝缘层以及顶半导体层，绝缘层中形成有多个间隔分布的空腔，顶半导体层覆盖所述空腔，绝缘层上和/或底半导体层中形成有对准标记；刻蚀顶半导体层以定义出有源区的制备区域；形成栅介质材料层及栅极材料层并进行刻蚀以形成栅极结构；对有源区进行离子注入，以形成源极区及漏极区；以及于源极区及所述漏极区分别制备形成源极电极及漏极电极；空腔与栅极结构的交叠区域大于顶半导体层厚度的1/2。本发明在SOI复合衬底的制备过程中制备对准标记，且通过预设多空腔结构，可显著降低栅极对准难度，有助于提高器件、电路的流片良率。

Description

可降低对准难度的SOI器件及其制备方法
技术领域
本发明属于半导体器件设计及制造领域，特别是涉及一种可降低对准难度的SOI器件及其制备方法。
背景技术
具有空腔的SOI复合衬底在功率器件中的应用越来越广。这是因为空腔可以起到绝缘等作用，半导体功能器件制备在空腔上，由此可以保持器件良好的亚阈值等特性。此外，随着器件集成度的日益提高和器件体积的缩小，功耗与漏电流成为需要重点关注的问题，故绝缘体上硅SOI(Silicon-On-Insulator)结构因能很好地抑制短沟道效应以及提高器件按比例缩小的能力，已成为深亚微米MOS器件的优选结构。对于含有内嵌空腔的SOIMOSFET器件，因空腔结构可以避免引入埋氧层缺陷电荷，使得内嵌空腔的SOI MOSFET器件可以用于抗辐照领域，但在应用过程中需要保证空腔的全部或部分位于沟道下方。由于制备工艺的限制，空腔的特征尺寸不可能无限制地缩小。在后续流片过程中，需要将栅极与空腔对准，使一半以上的栅极结构落在空腔上方。由于空腔埋在顶层硅下方，难以保证对准精度，尤其是在首次对准时，对准难度较大，且现有的器件的抗辐照能力差。
因此，提供一种可降低对准难度的SOI器件及其制备方法，以解决现有技术中的上述技术问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种可降低对准难度的SOI器件及其制备方法，用于解决现有技术中，由于空腔的特征尺寸的缩小受限，在后续流片过程中，需要将栅极与空腔对准，使一半以上的栅极结构落在空腔上方时，由于空腔埋在顶层硅下方，难以保证对准精度，尤其是在首次对准时，对准难度较大、现有的器件的抗辐照能力差等问题。
为实现上述目的及其他相关目的，本发明提供一种可降低对准难度的SOI器件的制备方法，所述制备方法包括如下步骤：
制备SOI复合衬底，所述SOI复合衬底自下而上包括底半导体层、绝缘层以及顶半导体层，所述绝缘层中形成有多个间隔分布的空腔，所述顶半导体层覆盖所述空腔，所述绝缘层上和/或所述底半导体层背离所述绝缘层的表面形成有对准标记；
刻蚀所述顶半导体层以定义出有源区的制备区域，所述有源区包覆所述空腔；
于所述有源区上形成栅介质材料层及栅极材料层并进行刻蚀以形成栅极结构，所述栅极结构位于所述空腔的上方；
对所述有源区进行离子注入，以在所述栅极结构的两侧形成源极区及漏极区；以及
于所述源极区及所述漏极区分别制备形成源极电极及漏极电极；
所述空腔与栅极结构的交叠区域大于所述顶半导体层厚度的1/2；
且W＞T，K>T+D，其中，K为栅极结构宽度，W为空腔宽度，D为相邻空腔的间距，T为顶半导体层厚度的二分之一。
可选地，形成所述源极区及所述漏极区之前还包括步骤：
形成所述栅介质材料层及所述栅极材料层后，刻蚀所述栅极材料层形成栅极层；
以所述栅极层为掩膜并基于所述栅介质材料层对所述有源区进行离子注入，以在所述栅极层两侧形成LDD掺杂区结构；
刻蚀所述栅介质材料层，以于所述栅极层下方形成栅介质层，得到所述栅极结构。
可选地，形成所述源极区及所述漏极区之前还包括于所述栅极结构的侧面形成栅极侧墙的步骤。
可选地，形成所述栅极侧墙之后且在形成所述源极区及所述漏极区之前还包括以所述栅极结构及所述栅极侧墙为掩膜对所述有源区进行离子注入，以在所述栅极结构两侧形成晕环结构的步骤，所述晕环结构包裹所述空腔。
可选地，形成有源区后还包括在有源区周围制备隔离结构的步骤，形成所述隔离结构的步骤包括：在形成有所述有源区的结构上形成介质材料层；通过化学机械研磨工艺去除所述有源区上的所述介质材料层，得到位于所述有源区侧部的所述隔离结构。
可选地，所述制备方法还包括在形成所述隔离结构后，对所述隔离结构进行重掺杂的步骤，掺杂方法包括垂直注入掺杂和倾角注入掺杂中的一种或两种的结合。
在一可选方案中，所述多个空腔的长度延伸方向与所述栅极结构的长度延伸方向相平行。
在另一可选方案中，所述多个空腔的长度延伸方向与所述栅极结构的长度延伸方向相交。
可选地，对所述有源区进行离子注入，以在所述栅极结构的两侧形成源极区及漏极区之前还包括在所述有源区表面形成缓冲层的步骤，对所述有源区进行离子注入后进行退火激活，然后去除所述缓冲层以得到所述源极区及漏极区。
可选地，制备所述SOI复合衬底的方法包括：
提供第一基底及第二基底；
对所述第一基底进行离子注入，以于所述第一基底中形成预设剥离层，所述预设剥离层与需要形成的空腔之间具有预设距离，所述预设距离依据所述空腔设定，其中，所述设定方式包括所述预设距离大于所述空腔的空腔特征尺寸的1/8；
将所述第一基底进行所述离子注入的一侧与所述第二基底进行键合，得到初始键合结构，所述初始键合结构包括具有所述空腔的图形化介质层，且所述图形化介质层与所述预设剥离层之间具有间距，所述图形化介质层中和/或所述第二基底背离所述键合面的表面形成有所述对准标记；以及
沿所述预设剥离层剥离所述第一基底，使所述第一基底的一部分转移到所述图形化介质层上，以在所述图形化介质层上形成转移衬底膜层，得到具有多个间隔分布的空腔的SOI复合衬底，所述第一基底的一部分构成所述顶半导体层，所述图形化介质层构成所述绝缘层，所述第二基底构成所述底半导体层；
其中，所述空腔特征尺寸的定义方式为：定义所述空腔上方平行于所述空腔表面的二维平面；在所述二维平面内，所述空腔上方具有若干选定点；对于每一所述选定点，具有经过所述选定点的若干条直线；每一条所述直线与所述空腔的边缘之间具有至少两个接触点，选择经过所述选定点的所述直线延伸的两个方向分别与所述选定点近邻的第一接触点及第二接触点，所述第一接触点与所述第二接触点之间的距离定义为空腔尺寸；基于经过每一所述选定点的若干所述直线得到最小的所述空腔尺寸；基于所述空腔上方的若干所述选定点，选取所有所述空腔尺寸中的最大值，获得所述空腔特征尺寸。
可选地，制备所述具有多个空腔的SOI复合衬底还包括步骤：对所述第一基底进行阱掺杂以及阈值电压调节掺杂，其中，进行所述阱掺杂的过程中，形成的掺杂区域包裹所述空腔。
本发明还提供一种可降低对准难度的SOI器件，所述SOI器件包括：
SOI复合衬底，所述SOI复合衬底自下而上包括底半导体层、绝缘层以及顶半导体层，所述绝缘层中形成有多个间隔分布的空腔，所述顶半导体层覆盖所述空腔，所述绝缘层上和/或所述底半导体层背离所述绝缘层的表面形成有对准标记；所述顶半导体层中包括有源区，所述有源区位于所述空腔的上方；
栅极结构，位于所述有源区上，且与所述空腔上下对应；
源极区及漏极区，分别位于所述栅极结构两侧的所述有源区中；以及
源极电极及漏极电极，分别对应位于所述源极区及所述漏极区上；
所述空腔与栅极结构的交叠区域大于所述顶半导体层厚度的1/2；
且W＞T，K>T+D，其中，K为栅极结构宽度，W为空腔宽度，D为相邻空腔的间距，T为顶半导体层厚度的二分之一。
可选地，所述栅极结构的侧面还形成有栅极侧墙。
可选地，所述栅极侧墙的两侧还形成有LDD掺杂区结构及晕环结构，所述晕环结构包裹所述空腔。
可选地，所述SOI器件还包括隔离结构，位于所述有源区周围。
在一可选方案中，所述多个空腔的长度延伸方向与所述栅极结构的长度延伸方向相平行。
在另一可选方案中，所述多个空腔的长度延伸方向与所述栅极结构的长度延伸方向相交。
如上所述，本发明的可降低对准难度的SOI器件及其制备方法，在SOI复合衬底的制备过程中制备对准标记，且通过预设多空腔结构，可大大提高制备工艺中的对准裕度，显著降低栅极对准难度，有助于提高器件、电路的流片良率，且制备出的器件具有较好的抗总剂量辐照能力。
附图说明
图1显示为本发明的可降低对准难度的SOI器件的制备工艺流程图。
图2A-6C显示为依图1的制备工艺各步骤所呈现出的一例示性结构示意图，其中，图2B为图2A沿AA’线方向的截面结构示意图，图2C为图2A沿BB’线方向的截面结构示意图；图3B为图3A沿AA’线方向的截面结构示意图，图3C为图3A沿BB’线方向的截面结构示意图；图4B为图4A沿AA’线方向的截面结构示意图，图4C为图4A沿BB’线方向的截面结构示意图，图5B为图5A沿AA’线方向的截面结构示意图，图5C为图2A沿BB’线方向的截面结构示意图；图6B为图6A沿AA’线方向的截面结构示意图，图6C为图6A沿BB’线方向的截面结构示意图。
图7显示为本发明的可降低对准难度的SOI器件的一例示性掺杂离子类型示意图。
图8A-8C显示为本发明的可降低对准难度的SOI器件可降低对准难度的原理示意图。
图9显示为具有两根竖直空腔的SOI器件的扫描电镜图。
图10A-图10C显示为具有三根竖直空腔的SOI器件的结构示意图，其中，图10B为图10A沿AA’线方向的截面结构示意图，图10C为图10A沿BB’线方向的截面结构示意图。
图11A-11C显示为具有倾斜空腔的SOI器件的结构示意图，其中，图11B为图11A沿AA’线方向的截面结构示意图，图11C为图11A沿BB’线方向的截面结构示意图。
图12显示为具有倾斜空腔的SOI器件的扫描电镜图。
图13示意出预设剥离层形成过程中的具有长方形形状的空腔的空腔特征尺寸。
图14及图15显示为空腔的示例性结构示意图。
元件标号说明
11 底半导体层
12 绝缘层
13 顶半导体层
14 空腔
14a 主体部
14b 延长部
15 栅介质材料层
16 栅极材料层
17 栅极侧墙
10 有源区
S1～S5 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种可降低对准难度的SOI器件的制备方法，所述制备方法包括如下步骤：
S1：制备SOI复合衬底，所述SOI复合衬底自下而上包括底半导体层11、绝缘层12以及顶半导体层13，所述绝缘层12中形成有多个间隔分布的空腔14，所述顶半导体层13覆盖所述空腔14，所述绝缘层12上和/或所述底半导体层11背离所述绝缘层12的表面形成有对准标记，具体可以参考图2A-2C；
S2：刻蚀所述顶半导体层13以定义出有源区10的制备区域，所述有源区10包覆所述空腔14，具体可以参考图3A-3C；
S3：于所述有源区10上形成栅介质材料层15及栅极材料层16并进行刻蚀以形成栅极结构，所述栅极结构位于所述空腔14的上方，具体可以参考图4A-4C；
S4：对所述有源区10进行离子注入，以在所述栅极结构的两侧形成源极区及漏极区，具体可以参考具体可以参考图5A-5C及具体可以参考图6A-6C；以及
S5：于所述源极区及所述漏极区分别制备形成源极电极及漏极电极；
所述空腔与栅极结构的交叠区域(即栅极结构在空腔14表面的正投影面积)大于所述顶半导体层厚度的1/2；
且W＞T，K>T+D，其中，K为栅极结构宽度，W为空腔宽度，D为相邻空腔的间距，T为顶半导体层厚度的二分之一，具体的数值可以根据工艺需要设置，但在一优选示例中，栅极结构宽度比空腔间距D至少宽出10nm。
本发明在SOI复合衬底的制备过程中制备对准标记，且通过预设多空腔结构，栅极结构并不要求位于空腔的正上方，只要栅极结构宽度、空腔宽度、相邻空腔的间距以及顶半导体层厚度之间的关系满足上述对应关系即可，因而制备过程中的对准裕度大大提高，可显著降低栅极对准难度，有助于提高器件、电路的流片良率，且制备出的器件具有较好的抗总剂量辐照能力。
需要说明的是，当空腔为3个或3个以上时，相邻两个空腔的间距可以相同或不同，当不同时，上述空腔间距是指多个间距中的最大值；多个空腔的宽度可以相同或不同，当不同时，上述空腔宽度是指多个空腔宽度中的最小值。从工艺的角度考虑，优选所有空腔的宽度相同，且优选任意相邻两个空腔之间的间距相同。
为便于理解，下面结合附图8A-8C对本发明的SOI器件可降低对准难度的原理做详细说明。
对含有单根空腔宽度为W的器件，当栅极结构宽度K大于空腔宽度W时，对准裕度为：±1/2(K+W-2T)；当栅极结构宽度K小于空腔宽度W时，对准裕度为：±1/2(W+K-2T)。而含有n根空腔，空腔宽度为W、空腔间距为D的器件，其对准裕度为±1/2[(n*W+n*D-D)+K-2T]，与含有单根空腔的器件相比，含有多根空腔的器件的对准裕度提高了±1/2(n-1)*(W+D)。
举例而言，当K＝30nm，W＝20nm，D＝15nm，2T＝30nm时，含有单根空腔器件的对准裕度为±10nm，而含有双根空腔器件的对准裕度为27.5nm，比含有单根空腔器件的对准裕度提高了一倍以上。
为进一步验证本申请的SOI器件的性能，发明人进行了一系列的实验。实验中，顶半导体层的厚度为100nm，空腔宽度设置为500nm，栅极结构宽度为500nm。实验过程中，如图8B所示，在其他结构位置不变的情况下，将空腔位置从左偏逐渐过渡到右偏，共设置25个器件，单步偏移量为20nm。对上述25个器件进行辐照测试，辐照后，其背栅性能如图8C所示。从图8C可以看到，第1、2、3、4、25个器件的性能发生恶化，其背栅漏电电流明显大于其他器件，表明这5个器件受到了更严重的总剂量辐照影响，而第5～24个器件受总剂量辐照影响不明显。经对照可知第1、2、3、4、25号器件的空腔与栅极结构交叠区域较小，因而BOX层中的辐照诱生电荷仍能对器件产生明显影响。经计算可知，第1、2、3、4、25号器件的空腔与栅极结构的交叠区域的宽度小于50nm，而5～24号器件的交叠区域大于50nm。因而验证了空腔与栅极结构交叠区域宽度大于顶半导体层厚度的1/2，才能具有较好的抗总剂量辐照能力。
需要特别说明的是，在制定上述实验之前，发明人还进行了很多次实验以寻找可以降低对准难度和提高器件抗辐照能力的方法，上述附图只是发明人实验过程的局部展示。在本申请之前，本领域还并未有人关注空腔与栅极结构的交叠区域与顶半导体层厚度之间的大小关系会影响到器件抗辐照能力，本申请的发明人对此进行了深入研究、经大量实验才得到前述结果。
接下来将结合附图详细说明本发明的可降低对准难度的SOI器件的制备方法。需要说明的是，上述顺序并不严格代表本发明所保护的可降低对准难度的SOI器件的制备方法的制备顺序，本领域技术人员可以依据实际工艺进行步骤顺序之间的改变，例如，可以采用栅极先制备(Gate-First)的方式也可以采用栅极后制备(Gate-Last)的方式。其中，图1仅示出了本发明一种示例中的可降低对准难度的SOI器件的制备方法的制备步骤。且需要说明的是，空腔实际上被顶半导体层覆盖，因而很难直接用肉眼观察到，故图2A和图3A中的矩形虚线框标记的部分更准确地说是对应空腔所在的位置。
具体地，所述SOI复合衬底中的所述底半导体层11可以是由单层材料层构成，也可以是由叠层材料层结构构成，依据实际需求选择。在一示例中，所述底半导体层11可以为Si、Ge、GaN、SiC、AsGa、AlGaN、Ga2O3、InP材料层，也可以为上述材料层中的两者及其以上的组合。当然，还可以为其他晶体半导体，并不局限于此。所述绝缘层12可以为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥以及其它绝缘介质，也可以为上述材料层中的两者及其以上的组合。当然，还可以为其他绝缘牺牲介质层，并不局限于此。所述绝缘层12可以但不限于采用热氧化的方式形成在所述底半导体层11上。此外，所述顶半导体层13的材料可以与所述底半导体层11的材料相同或不同，比如同样可以选自于Si、Ge、GaN、SiC、AsGa、AlGaN、Ga2O3、InP材料层中的一种或多种。当然，还可以为其他晶体半导体，并不局限于此。所述顶半导体层13可以是通过键合的方式形成在绝缘层12上，对所述SOI复合衬底的形成过程将在后续内容中进一步说明。
作为示例，如图4A-5C所示，形成所述源极区及所述漏极区之前还包括步骤：
首先，形成所述栅介质材料层15及所述栅极材料层16后，刻蚀所述栅极材料层16形成所述栅极层；接着，以所述栅极层为掩膜并基于所述栅介质材料层15对所述有源区10进行离子注入，以在所述栅极层两侧的所述有源区10中形成LDD掺杂区结构，所述栅介质材料层15可以作为保护层；最后，刻蚀所述栅介质材料层15，以于所述栅极层下方形成栅介质层，所述栅极层及所述栅介质层构成所述栅极结构。作为示例，所述栅介质材料层15包括但不限于氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥以及其它绝缘介质中的一种或多种，形成所述栅介质材料层15的方法包括但不限于气相沉积法和热氧化法，比如，在一具体示例中，所述栅介质层为氧化硅层，所述氧化硅层通过热氧化工艺形成。所述栅极材料层16包括但不限于多晶硅、Ti、Cu、Al、W、Ni、Cr、Ta、Mo、TiN、TaN等导电材料或合金、金属硅化物中的一种或多种，形成所述栅极材料层16的方法包括但不限于气相沉积法。可以在形成所述栅介质材料层15和栅极材料层16后先刻蚀所述栅极材料层16形成栅极层，形成所述栅极层之后先保留所述栅介质材料层15，以作为后续的离子注入工艺的保护层，在形成源极区及漏极区之后，去除所述栅极层周围的所述栅介质材料层15，保留所述栅极层下方的部分作为栅介质层。
作为示例，形成有源区10后还包括在有源区10周围制备隔离结构(图中未示出，可以是STI结构)的步骤，形成所述隔离结构的步骤包括：在形成有所述有源区10的结构上形成介质材料层；通过化学机械研磨工艺去除所述有源区10上方的所述介质材料层，得到位于所述有源区10侧部的所述隔离结构，所述有源区10的侧部被所述隔离结构包围。在进一步的示例中，在形成所述隔离结构后，对所述隔离结构进行重掺杂，掺杂方法包括垂直注入掺杂和倾角注入掺杂中的一种或两种的结合。通过进行重掺杂，使掺杂离子包裹空腔14，在空腔14周围形成浓度较高的掺杂区域，以彻底隔断漏电通路，减少浮体效应、短沟道效应以及总剂量效应的影响。在另一示例中，在有源区周围没有向外延伸的隔离结构时，可以在有源区沟道两侧进行重掺杂，以阻断侧边漏电通路。
作为示例，如图6A-6C所示，形成所述栅极结构之后且在形成所述源极区及所述漏极区之前还包括于所述栅极结构的侧面制作栅极侧墙17的步骤，以提高所述栅极结构的机械性能，同时确保所述栅极结构与源漏电极之间的绝缘性。
作为示例，形成所述栅极侧墙17之后且在形成所述源极区及所述漏极区之前还包括以所述栅极结构及所述栅极侧墙17为掩膜对所述有源区10进行离子注入(Halo注入)，以在所述栅极结构两侧形成晕环结构的步骤，所述晕环结构优选包裹所述空腔14，以进一步彻底隔断漏电通路，减少浮体效应、短沟道效应以及总剂量效应的影响。当然，在其他示例中，所述晕环结构也可以不包裹或者仅部分包裹所述空腔14，本实施例中不做严格限制，但优选完全包裹所述空腔14。当然，所述晕环结构的形成也可以在所述LDD掺杂区结构形成之后且在所述栅极侧墙17形成之前。当然，在一示例中，也可以采用栅极后制备的工艺，例如，可以是上述LDD掺杂区结构、Halo注入形成晕环结构以及源漏注入形成源极区和漏极区之前，形成的所述栅极层为虚拟栅极，上述各种注入以所述虚拟栅极为掩膜，最后在进行各种注入完成之后去除所述虚你栅极形成器件的栅极结构，当然，还可以采用本领域常用的其他Gate-last、Gate-first工艺进行制备。
作为示例，对所述有源区10进行离子注入，以在所述栅极结构的两侧形成源极区及漏极区之前还包括在所述有源区10表面形成缓冲层的步骤，对所述有源区10进行离子注入后进行退火激活，然后去除所述缓冲层以得到所述源极区及漏极区，通过形成缓冲层，以避免离子注入过程中对器件表面造成损伤，同时有助于提高离子注入的品质。
需要说明的是，前述提及的离子注入工艺中注入的离子类型依器件类型不同而不同。具体地，以NMOS器件举例，顶半导体层13的有源区10的掺杂情况如图7所示。沟道区域可选N-/P-/无掺杂等多种掺杂方式，源极区及漏极区为N+重掺杂，栅极结构边缘的沟道区域为LDD轻掺杂。在沟道上下两侧延伸出的隔离区域可进行P+重掺杂，以进一步阻断漏电通路，在其他示例中，在有源区周围没有向外延伸的隔离结构时，可以在有源区沟道两侧进行P+重掺杂，以阻断侧边漏电通路。如果形成的器件为PMOS器件，则注入的离子类型相反，对此不再详细展开。
在形成源极区及漏极区后，分别于所述源极区及所述漏极区制备源极电极及漏极电极(图中未示出)。所述源极电极及所述漏极电极可以采用本领域常用工艺进行制备，例如，在一示例中，可以是采用如低压化学气相沉积法、等离子体增强化学气相沉积法等形成钝化层，钝化层的材料包括但不限于氧化硅，然后通过刻蚀工艺在源极区和漏极区上方形成开孔，最后在所述开孔中通过物理气相沉积等工艺沉积金属以形成所述源极电极和所述漏极电极。
在一示例中，制备所述SOI复合衬底的方法为：
提供第一基底及第二基底；
对所述第一基底进行离子注入，以于所述第一基底中形成预设剥离层，所述预设剥离层与需要形成的空腔14之间具有预设距离，所述预设距离依据所述空腔14设定，其中，所述设定方式包括所述预设距离大于所述空腔14的空腔14特征尺寸的1/8；
将所述第一基底进行所述离子注入的一侧与所述第二基底进行键合，得到初始键合结构，所述初始键合结构包括具有多个间隔分布的所述空腔14的图形化介质层，且所述图形化介质层与所述预设剥离层之间具有间距，所述图形化介质层中和/或所述第二基底背离所述键合面的表面形成有所述对准标记；以及
沿所述预设剥离层剥离所述第一基底，使所述第一基底的一部分转移到所述图形化介质层上，以在所述图形化介质层上形成转移衬底膜层，得到具有多个间隔分布空腔14的SOI复合衬底，所述第一基底的一部分构成所述顶半导体层13，所述图形化介质层构成所述绝缘层12，所述第二基底构成所述底半导体层11；
其中，所述空腔14特征尺寸D的定义可以为：在空腔(即，所述空腔14)上方的二维平面内，所述二维平面可以是所述空腔的顶部开口所在的二维平面，因空腔14为封闭结构，对于空腔上方的任意一点A，过该点做任一直线，该直线与空腔边缘有超过两个接触点，取A点直线延伸的两个方向上，与A点近邻的两个点A’、A”，即为所述第一接触点及所述第二接触点，参见图13所示，A’、A”两点之间的距离为一段空腔尺寸，改变过A点直线的方向，可以找到最小的一段空腔尺寸。对于空腔上方所有的点，都有对应的最小空腔尺寸。在所有的最小空腔尺寸中，选出最大的一个尺寸，定义为空腔特征尺寸。例如，如图13所示，对于俯视图形状为长方形的所述空腔，其空腔特征尺寸D的大小为长方形的短边长度。通过在进行离子注入形成剥离界面时依据需要形成的空腔结构预制预设剥离层，预设剥离层与需要形成的空腔之间的预设距离大于所述空腔结构的空腔特征尺寸的1/8，从而可以保证空腔上方的材料层在制备得到具有多个空腔的半导体衬底的过程中不发生破损，提高器件良率及性能。
作为示例，所述对准标记可以是在图形化介质层的形成过程中同步形成，比如在光刻刻蚀氧化层以形成凹槽的过程中，可将对准标记同时制备在氧化层中，对准标记尺寸可以根据光刻要求定义。在该衬底制备完成后，该对准标记可由光刻机识别。当然，在另一示例中，所述对准标记可以是通过对第二基底表面进行刻蚀而成，之后将第二基底未形成有对准标记的表面与第一基底键合，所述对准标记包括但不限于十字形、Ω型、三角形、V型等形状中的一种或多种。在后续器件过程中，采用背部对准技术，与顶层硅空腔14图案对准。通过形成对准标记，有助于降低后续工艺制备过程中的对准难度，有助于提高生产良率。
作为示例，制备所述具有多个空腔14的SOI复合衬底还包括步骤：对所述第一基底进行阱掺杂以及阈值电压调节掺杂，其中，进行所述阱掺杂的过程中，形成的掺杂区域包裹所述空腔14。在阱掺杂工艺中，可使掺杂离子包裹空腔14，在空腔14周围形成浓度较高的掺杂区域(浓度高于周围的所述顶半导体层13的掺杂浓度)，以彻底隔断漏电通路，减少浮体效应、短沟道效应、总剂量效应的影响。当然，如果提供的第一基底中已包含阱掺杂、阈值电压掺杂元素，则不用再进行掺杂；如果没有上述掺杂结构，可进行上述两步掺杂工艺。
所述空腔14的数量可以为2个或2个以上，比如为3个或3个以上，多个空腔14的尺寸可以完全相同或不完全相同，或者完全不同，相邻空腔14的间距可以相同或不同。本实施例中，多个空腔14的形状和尺寸相同且相邻空腔14的间距相同，以便于工艺参数的管控，简化制备工艺。在一示例中，所述多个空腔14的长度延伸方向与所述栅极结构的长度延伸方向相平行。
图2A-6C均以2根竖直空腔14的结构为例(即空腔14的长度延伸方向与栅极结构的宽度延伸方向相平行)，其实际的器件结构如图9所示(图9中的三个矩形框代表三个电极)。从图9可以看到，栅极结构位于空腔正上方且覆盖大部分的空腔，表明在制备过程中实现了良好的对准。
图10A-10C示例了包含3根竖直空腔14的SOI器件结构。在该器件结构中，其有源区10上下两侧没有向外延伸的隔离结构，可以在有源区10沟道两侧进行重掺杂，以阻断侧边漏电通路。也可对上述器件设置侧边延长空腔，比如在竖直空腔的两端设置与竖直空腔相垂直的水平空腔，形成类似工字型空腔，或者在竖直空腔的两侧形成多段水平空腔，以进一步阻断漏电通路，只要保证空腔的延长区域不在主要的导电沟道区域即可。
图11A-11C示例了包含多根倾斜空腔14的SOI器件结构，即所述多个空腔14的长度延伸方向与所述栅极结构的长度延伸方向不相平行而成一定角度的倾斜相交。该器件结构中，在沟道下方，最左侧埋氧层与最右侧埋氧层不存在连通结构，多根倾斜空腔14的组合空腔14也可以将漏电通路阻断。该器件的电镜扫描图如图12所示(图12中的三个矩形框代表三个电极)。从图12可以看到，栅极位于空腔正上方且覆盖大部分的空腔，表明在制备过程中实现了良好的对准。
所述空腔可以为矩形，也可以是如图14所示的包括主体部14a和与主体部14a两端相连通的延长部14b，且延长部14b的长度延伸方向与主体部14a的长度延伸方向不同，比如为相互垂直(也可以为非垂直相交)的类工字型结构，且多个空腔14的延长部可以相互连通。通过这样的结构设计，可以有效延长漏电路径，提升器件性能。
在另一示例中，如图15所示，所述空腔14包括主体部14a和位于所述主体部14a单侧和/或两侧，且与所述主体部14b相连通的多个延长部14b，所述主体部14a的长度延伸方向和所述延长部14b的长度延伸方向不同，比如所述主体部14a和所述延长部14b为垂直相交或非垂直相交。这样的结构设计同样可以有效延长漏电路径，提升器件性能。
当然，所述空腔还可以为其他结构，本实施例中不再一一展开。无论是何种结构的空腔，均需要保证沟道下方不能形成漏电通路。
当然，所述空腔14的数量还可以为4根或更多(具体数量可以根据器件尺寸而定，本实施例中不做严格限制)，对此不再详细展开。
本发明还提供一种可降低对准难度的SOI器件，所述SOI器件可以基于前述任一制备方法制备而成，故前述涉及对所述SOI器件的描述完全适用于此处。具体地，所述SOI器件包括(可以参考图6A-图12)：
具有多个空腔14的SOI复合衬底，所述SOI复合衬底自下而上包括底半导体层11、绝缘层12以及顶半导体层13，所述绝缘层12中形成有多个间隔分布的空腔14，所述顶半导体层13覆盖所述空腔14，所述绝缘层12上和/或所述底半导体层11背离所述绝缘层12的表面形成有对准标记；所述顶半导体层13中包括有源区10，所述有源区10位于所述空腔14的上方；
栅极结构，位于所述有源区10上，且与所述空腔14上下对应；
源极区及漏极区，分别位于所述栅极结构两侧的所述有源区10中；以及
源极电极及漏极电极，分别对应位于所述源极区及所述漏极区上；
所述空腔与栅极结构的交叠区域(即栅极结构在空腔14表面的正投影面积)大于所述顶半导体层厚度的1/2；
且W＞T，K>T+D，其中，K为栅极结构宽度，W为空腔宽度，D为相邻空腔的间距，T为顶半导体层厚度的二分之一，具体的数值可以根据工艺需要设置，但在一优选示例中，栅极结构宽度比空腔间距D至少宽出10nm。
本发明的SOI器件在制备过程中制备对准标记，且通过多空腔的结构设计，栅极结构并不要求位于空腔的正上方，只要栅极结构宽度、空腔宽度、相邻空腔的间距以及顶半导体层厚度之间的关系满足上述对应关系即可，因而器件制备过程中的对准裕度大大提高，可显著降低栅极对准难度，有助于提高器件、电路的流片良率，且制备出的器件具有较好的抗总剂量辐照能力。
作为示例，所述栅极结构的侧面还形成有栅极侧墙17，以提高所述栅极结构的机械性能，同时确保所述栅极结构与源漏电极之间的绝缘性。
作为示例，所述栅极侧墙17的两侧还形成有LDD掺杂区结构及晕环结构，所述晕环结构包裹所述空腔14，以进一步彻底隔断漏电通路，减少浮体效应、短沟道效应以及总剂量效应的影响。
作为示例，所述SOI器件还包括隔离结构，位于所述有源区10周围。在进一步的示例中，所述隔离结构为重掺杂区域。通过进行重掺杂，使掺杂离子包裹空腔14，在空腔14周围形成浓度较高的掺杂区域，以彻底隔断漏电通路，减少浮体效应、短沟道效应以及总剂量效应的影响。
在一示例中，所述多个空腔14的长度延伸方向与所述栅极结构的长度延伸方向相平行。
在另一示例中，所述多个空腔14的长度延伸方向与所述栅极结构的长度延伸方向不相平行，即呈一定角度的相接。
所述空腔可以为矩形，也可以是如图14所示的包括主体部14a和与主体部14a两端相连通的延长部14b，且延长部14b的长度延伸方向与主体部14a的长度延伸方向不同，比如为相互垂直(也可以为非垂直相交)的类工字型结构，且多个空腔14的延长部可以相互连通。通过这样的结构设计，可以有效延长漏电路径，提升器件性能。
在另一示例中，如图15所示，所述空腔14包括主体部14a和位于所述主体部14a单侧和/或两侧，且与所述主体部14b相连通的多个延长部14b，所述主体部14a的长度延伸方向和所述延长部14b的长度延伸方向不同，比如所述主体部14a和所述延长部14b为垂直相交或非垂直相交。这样的结构设计同样可以有效延长漏电路径，提升器件性能。
对所述SOI器件的更详细介绍还请参考前述对其制备方法的描述，出于简洁的目的不再赘述。
综上所述，本发明的可降低对准难度的SOI器件及其制备方法，在SOI复合衬底的制备过程中制备对准标记，且通过预设多空腔结构，因而制备过程中的对准裕度大大提高，可显著降低栅极对准难度，有助于提高器件、电路的流片良率，且制备出的器件具有较好的抗总剂量辐照能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种可降低对准难度的SOI器件的制备方法，其特征在于，所述制备方法包括如下步骤：
制备SOI复合衬底，所述SOI复合衬底自下而上包括底半导体层、绝缘层以及顶半导体层，所述绝缘层中形成有多个间隔分布的空腔，所述顶半导体层覆盖所述空腔，所述绝缘层上和/或所述底半导体层背离所述绝缘层的表面形成有对准标记；
刻蚀所述顶半导体层以定义出有源区的制备区域，所述有源区包覆所述空腔；
于所述有源区上形成栅介质材料层及栅极材料层并进行刻蚀以形成栅极结构，所述栅极结构位于所述空腔的上方；
对所述有源区进行离子注入，以在所述栅极结构的两侧形成源极区及漏极区；以及
于所述源极区及所述漏极区分别制备形成源极电极及漏极电极；
所述空腔与栅极结构的交叠区域大于所述顶半导体层厚度的1/2；
且W＞T，K>T+D，其中，K为栅极结构宽度，W为空腔宽度，D为相邻空腔的间距，T为顶半导体层厚度的二分之一。
2.根据权利要求1所述的可降低对准难度的SOI器件的制备方法，其特征在于，形成所述源极区及所述漏极区之前还包括步骤：
形成所述栅介质材料层及所述栅极材料层后，刻蚀所述栅极材料层形成栅极层；
以所述栅极层为掩膜并基于所述栅介质材料层对所述有源区进行离子注入，以在所述栅极层两侧形成LDD掺杂区结构；
刻蚀所述栅介质材料层，以于所述栅极层下方形成栅介质层，得到所述栅极结构。
3.根据权利要求1所述的可降低对准难度的SOI器件的制备方法，其特征在于，形成所述源极区及所述漏极区之前还包括于所述栅极结构的侧面形成栅极侧墙的步骤。
4.根据权利要求3所述的可降低对准难度的SOI器件的制备方法，其特征在于，形成所述栅极侧墙之后且在形成所述源极区及所述漏极区之前还包括以所述栅极结构及所述栅极侧墙为掩膜对所述有源区进行离子注入，以在所述栅极结构两侧形成晕环结构的步骤，所述晕环结构包裹所述空腔。
5.根据权利要求1所述的可降低对准难度的SOI器件的制备方法，其特征在于，形成有源区后还包括在有源区周围制备隔离结构的步骤，形成所述隔离结构的步骤包括：在形成有所述有源区的结构上形成介质材料层；通过化学机械研磨工艺去除所述有源区上的所述介质材料层，得到位于所述有源区侧部的所述隔离结构。
6.根据权利要求5所述的可降低对准难度的SOI器件的制备方法，其特征在于：所述制备方法还包括在形成所述隔离结构后，对所述隔离结构进行重掺杂的步骤，掺杂方法包括垂直注入掺杂和倾角注入掺杂中的一种或两种的结合。
7.根据权利要求1所述的可降低对准难度的SOI器件的制备方法，其特征在于，所述多个空腔的长度延伸方向与所述栅极结构的长度延伸方向相平行或相交。
8.根据权利要求1所述的可降低对准难度的SOI器件的制备方法，其特征在于，制备所述SOI复合衬底的方法包括：
提供第一基底及第二基底；
对所述第一基底进行离子注入，以于所述第一基底中形成预设剥离层，所述预设剥离层与需要形成的空腔之间具有预设距离，所述预设距离依据所述空腔设定，其中，所述设定方式包括所述预设距离大于所述空腔的空腔特征尺寸的1/8；
将所述第一基底进行所述离子注入的一侧与所述第二基底进行键合，得到初始键合结构，所述初始键合结构包括具有所述空腔的图形化介质层，且所述图形化介质层与所述预设剥离层之间具有间距，所述图形化介质层中和/或所述第二基底背离所述键合面的表面形成有所述对准标记；以及
沿所述预设剥离层剥离所述第一基底，使所述第一基底的一部分转移到所述图形化介质层上，以在所述图形化介质层上形成转移衬底膜层，得到具有多个间隔分布的空腔的SOI复合衬底，所述第一基底的一部分构成所述顶半导体层，所述图形化介质层构成所述绝缘层，所述第二基底构成所述底半导体层；
其中，所述空腔特征尺寸的定义方式为：定义所述空腔上方平行于所述空腔表面的二维平面；在所述二维平面内，所述空腔上方具有若干选定点；对于每一所述选定点，具有经过所述选定点的若干条直线；每一条所述直线与所述空腔的边缘之间具有至少两个接触点，选择经过所述选定点的所述直线延伸的两个方向分别与所述选定点近邻的第一接触点及第二接触点，所述第一接触点与所述第二接触点之间的距离定义为空腔尺寸；基于经过每一所述选定点的若干所述直线得到最小的所述空腔尺寸；基于所述空腔上方的若干所述选定点，选取所有所述空腔尺寸中的最大值，获得所述空腔特征尺寸。
9.根据权利要求8所述的可降低对准难度的SOI器件的制备方法，其特征在于，制备所述SOI复合衬底还包括步骤：对所述第一基底进行阱掺杂以及阈值电压调节掺杂，其中，进行所述阱掺杂的过程中，形成的掺杂区域包裹所述空腔。
10.一种可降低对准难度的SOI器件，其特征在于，所述SOI器件包括：
SOI复合衬底，所述SOI复合衬底自下而上包括底半导体层、绝缘层以及顶半导体层，所述绝缘层中形成有多个间隔分布的空腔，所述顶半导体层覆盖所述空腔，所述绝缘层上和/或所述底半导体层背离所述绝缘层的表面形成有对准标记；所述顶半导体层中包括有源区，所述有源区位于所述空腔的上方；
栅极结构，位于所述有源区上，且与所述空腔上下对应；
源极区及漏极区，分别位于所述栅极结构两侧的所述有源区中；以及
源极电极及漏极电极，分别对应位于所述源极区及所述漏极区上；
所述空腔与栅极结构的交叠区域大于所述顶半导体层厚度的1/2；
且W＞T，K>T+D，其中，K为栅极结构宽度，W为空腔宽度，D为相邻空腔的间距，T为顶半导体层厚度的二分之一。
11.根据权利要求10所述的可降低对准难度的SOI器件，其特征在于，所述栅极结构的侧面还形成有栅极侧墙。
12.根据权利要求11所述的可降低对准难度的SOI器件，其特征在于，所述栅极侧墙的两侧还形成有LDD掺杂区结构及晕环结构，所述晕环结构包裹所述空腔。
13.根据权利要求10所述的可降低对准难度的SOI器件，其特征在于，所述SOI器件还包括隔离结构，位于所述有源区周围。
14.根据权利要求10所述的可降低对准难度的SOI器件，其特征在于，所述多个空腔的长度延伸方向与所述栅极结构的长度延伸方向相平行或相交。
15.根据权利要求10所述的可降低对准难度的SOI器件，其特征在于，所述空腔包括主体部和与所述主体部相连通的延长部，所述主体部的长度延伸方向和所述延长部的长度延伸方向不同。
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