KR101547707B1 - 비대칭 전계 효과 트랜지스터들을 제조하는 방법 - Google Patents
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Abstract
본 발명은 비대칭 전계 효과 트랜지스터들을 형성하는 방법을 제공한다. 본 발명의 방법은 반도체 기판의 상부에 적어도 제 1 및 제 2 게이트-마스크 스택을 형성하는 단계를 포함하되, 제 1 및 제 2 게이트-마스크 스택들이 적어도, 각각, 제 1 및 제 2 트래지스터의 제 1 및 제 2 게이트 도전체들을 포함하고 그리고, 각각, 상부 표면, 제 1 사이드, 및 제 2 사이드 -상기 제 2 사이드는 상기 제 1 사이드와 대향함- 을 갖도록 형성하는 단계; 제 1 할로 임플란트가 제 2 트랜지스터의 제 1 소스/드레인 영역에 도달하는 것을 차단하기 위해 제 1 게이트-마스크 스택을 사용하면서 제 1 앵글(angle) -제 1 앵글은 미리 결정된 값과 동일하거나 혹은 그보다 큰 값- 로 제 1 및 제 2 게이트-마스크 스택들의 제 1 사이드로부터 제 1 의 할로 임플란트를 수행하는 단계; 및 제 2 앵글로 제 1 및 제 2 게이트-마스크 스택들의 제 2 사이드로부터 제 2 할로 임플란트를 수행하여, 제 2 트랜지스터의 제 2 소스/드레인 영역에 할로 임플란트를 생성하는 단계를 포함하되, 제 1 및 제 2 앵글들은 기판에 대해 수직방향을 기준으로 측정된다.
Description
본 발명은 일반적으로 반도체 디바이스 제조 기술분야에 관한 것으로, 특히 하드 마스크 쉐도잉(hard mask shadowing)을 사용하여(applying) 비대칭 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다.
최근 반도체 집적 회로(IC) 기술들이 발전함에 따라, 반도체 집적 회로들로 이루어진 전자 디바이스들 및/또는 제품들은 여러 집적 회로들이 제공하는 더 낮은 전력 소비와 더 높은 성능을 달성하는 것이 가능해졌다. 일반적으로, 여러 집적 회로들의 전력 소비와 성능은 전기용량(capacitance), 저항, 그리고 집적 회로들에 포함될 수 있는 컴포넌트들(전기 접합부들, 배선들, 유전체들, 등등)의 누설 전류 및 여러 트랜지스터들(예를 들어 전계 효과 트랜지스터들(FETs))의 작동 전류로부터 결정되거나 이들에 의해 결정된다(stem from/or dependent upon).
여러 집적 회로 컴포넌트들의 크기(dimensions)가 줄어들면서, 트랜지스터들(예를 들어, FETs)은 극적인 성능 향상을 경험해왔다. 이러한 성능 향상은 주로 여기에 사용된 컴포넌트들의 줄어든 크기 덕분인데, 이는 일반적으로 트랜지스터들에 대해 증가된 전류 및 감소된 전기용량으로 연결된다. 그럼에도 불구하고, 디바이스 크기에 있어서, 이러한 “고전적” 스케일링(classic scaling)이 가져다 준 성능향상은 최근 난관에 봉착, 즉 도전을 받게 되었는데, 이는 스케일링이 특정 포인트를 넘어갈 때, 누설전류와 변동성이 증가한다는 것이다. 이러한 결과는 디바이스 크기의 계속된 감소와 불가피하게 연관된 것이다.
지금까지는, 직접 회로(예를 들어 트랜지스터들로부터 형성됨)의 전력 소비와 성능을 향상시키기 위해서 트랜지스터들(예를 들어 FETs)의 기존의 특성들(properties)을 변경하는데 상당한 노력들을 쏟아왔다. 당해 기술분야에서 일반적으로 알려진 바와 같이, FET는 통상 여러 컴포넌트들을 포함하는데, 예를 들어, 소스/드레인의 딥 확산 영역(deep diffusion region) 및 소스/드레인의 딥 확산 영역에 대해 FET 게이트를 연결하는 쉘로워 확장 영역(shallower extension region)을 포함한다. FET의 스레시홀드 전압(a threshold voltage)을 제어하거나 정하기 위해서 그리고 소스, 드레인 및 그들의 확장 영역들 간의 누설(leakage)을 가능한 한 최소화하기 위해서, FET는 통상 딥 확산 및 확장 영역들 근처에 반대 극성의 웰 및 할로 임플란트(a well and halo implant of opposite polarity)를 포함한다.
또한, 예를 들어, 뛰어난 성능을 가진 논리 집적 회로들에서, 전술한 FET의 컴포넌트들은 FET의 게이트에 대해 일반적으로 대칭이 되도록 만들어지거나 형성된다. 더 자세히 설명하면, 소스-사이드 구조(source-side structure)는 드레인-사이드 구조와 동일하게 형성될 수 있는데, 즉, 깊이, 도펀트 종류, 딥 확산의 측방향 확산 범위(lateral diffusion extent of deep diffusion), 확장(extension), 및 할로 임플란트가 모두 동일하게 만들어지거나 또는 적어도 실질적으로 모두 동일하게 형성될 수 있다는 것을 의미한다. FET의 소스 및 드레인은 사용하는 동안 그들의 전기적 접속(electrical connectivity)에 의해서만 구별이 가능하다. 예를 들어, FET의 소스 터미널과 드레인 터미널 사이에서, n-형 도펀트가 도핑된 FET(NFET)의 경우, 드레인은 더 높은 전위(potential) 터미널이 될 수 있으며, p-형 도펀트가 도핑된 FET(PFET)의 경우, 상기 드레인은 더 낮은 전위 터미널이 될 수 있다.
표준 FET에서 구조의 변경은 FET의 각각의 사이드(side)에 대해 독립적으로 이루어질 수 있음을 보여주었다. 다른 말로 표현하면, 특정 목적에서는 FET가 대칭 구조로 구현되는 것보다 비대칭 FET 구조일 때 더 뛰어난 성능을 달성할 수 있다는 것이다. 예를 들어, 더 높은 소스 확장 도시지(dosage) 사용으로, 소스 사이드의 저항을 감소시킴으로써, 또한 더 낮은 할로 도시지 혹은 할로 임플란트 사용으로, 드레인 사이드의 전기용량을 감소시킴으로써 FET의 성능이 향상될 수 있음이 증명되었다. 이러한 잠재적 이점들을 고려하여, 낮은 비용으로 비대칭 FET 구조를 제조하는 여러 제조 방법들 및/또는 접근들이 연구되어왔다.
지금까지, 비대칭 FET 구조들을 제조하기 위한 몇 가지 방법들이 제안되었는데, 제안된 방법은 예를 들어, 패턴된 포토레지스트를 사용하는 방법을 포함하는데, 이 패턴된 포토레지스트는 이온 임플란트을 받아야 하는, 영역들(이 패턴된 포토레지스트의 개구부들(opening)에 의해서 정해짐)로부터 이온 임플란트를 받지 않는 영역들을 정한다. 예를 들어, FET 트랜지스터의 소스는 포토레지스트 층의 개구부에 의해 이온 임플란트가 차단되지 않으나(unblocked), 반면 FET 트랜지스터의 드레인은 포토레지스트 층에 의해 (임플란트가) 차단되거나 혹은 방해를 받게 될 것이다. 또한 한 방법이 제안되었는데, 이 방법에서는 예를 들어, 임플란트의 앵글(angle) 및 포토레지스트의 개구부들 모두 주의 깊게 제어되어야 한다. 이 방법에서, 포토레지스트 에지(edge)는, 임플란트가 차단되어야할 트랜지터 상부가 개방되어 있더라도, 앵글이 있는 임플란트를 차단함으로써(by shadowing) 인접한(nearby) 트랜지스터로 임플란트되는 것을 차단할 수가 있다. 하지만, 이 방법은 아주 작은 크기(relatively small geometry)를 갖는 FET들을 제조하는 데는 적용할 수가 없는데, 그 이유는 FET들 상부에 포토레지스트의 에지를 두기(placing an edge)가 어렵고 매우 작은 크기의 FET들을 제조하는 데에도 FET들의 한 면을 차단하고 다른 면을 개방시켜주는 포토레지스트가 필요하기 때문이다. 이 때문에, (이 방법에서는) 포토레지스트 에지 배치에 편차가 많이 일어날 수 있고, 그 결과 이온 임플란트 동안 FET들의 쉐도잉(shadowing)에서 허용할 수 있는 제조상의 오차 범위가 줄어들게 된다.
반도체 기술에서 계속된 스케일링(크기 줄이기)에 의해 일반적으로 예상되었던 바와 같이, 트랜지스터의 치수를 줄여서 크기를 더 적게 하고 트랜지스터들 간의 거리를 더 가깝게 함에 따라, 비대칭 FET 디바이스들을 제조하는 데 있어서 어려움들이 더 증가할 것으로 예상된다. 특히, 현재 제안된 기술 및/또는 방법은 인접하는 트랜지스터 게이트들 상부에, 포토레지스트 브리징(bridging), 혹은 스쿠밍(scumming)으로, 포토레지스트에 작은 구역(area)의 개구부(opening)를 만드는데 피할 수 없는 어려움을 겪게 될 것이다. 포토레지스트 에지 및 FET 게이트 사이의 간격(spacing)이 더 좁아지면, 포토레지스트 노광 및 현상에 있어서 개방되어야 하는 영역들을 개방하는데 어려움이 증가하게 될 것이다. 그렇게 브리지된 영역들에서, 임플란트를 차단하려는 의도는 없더라도, 임플란트는 완전히 혹은 부분적으로 차단될 것이다.
따라서 매우 작은 게이트 크기 및 간격에서도 구현될 수 있는 비대칭 소스 및 드레인을 가진 트랜지스터를 제조하기 위한 방법이 필요하다. 본 발명에 기술된 방법은 작은 크기의 개구부들 사이에 포토레지스트 개구부를 두지 않기 때문에 작은 크기에서 종래 기술이 갖는 문제점들을 피할 수 있다.
본 발명의 실시 예는 비대칭 전계 효과 트랜지스터들(FETs)을 형성하는 방법을 제공한다. 상기 방법은 반도체 기판의 상부에 적어도 제 1 및 제 2 게이트-마스크 스택들(stacks)을 형성하는 단계 - 상기 제 1 및 제 2 게이트-마스크 스택들은 적어도, 각각, 제 1 및 제 2 트랜지스터들의 제 1 및 제 2 게이트 도전체들을 포함하고 그리고, 각각, 상부 표면, 제 1 사이드 및 제 2 사이드 -상기 제 2 사이드는 상기 제 1 사이드와 대향함- 을 가짐; 상기 제 2 트랜지스터의 제 1 소스/드레인 영역에 제 1 할로 임플란트가 도달하는 것을 차단(preventing)하도록 상기 제 1 게이트-마스크 스택을 사용(applying)하면서 상기 제 1 및 제 2 게이트-마스크 스택들의 제 1 사이드로부터 제 1 할로 임플란트를 제 1 앵글(angle)로 수행하는 단계 -상기 제 1 앵글은 미리 정해진 값과 동일하거나 혹은 더 큰 값임; 및 상기 제 2 트랜지스터의 제 2 소스/드레인 영역에 할로 임플란트를 생성하도록 상기 제 1 및 제 2 게이트-마스크 스택들의 제 2 사이드으로부터 제 2 할로 임플란트를 제 2 앵글로 수행하는 단계 - 상기 제 1 및 제 2 앵글들은 기판에 대해 수직방향을 기준으로 측정되며 실질적으로 동일함- 를 포함한다.
제 1 게이트-마스크 스택의 제 2 사이드 및 제 2 게이트-마스크 스택의 제 1 사이드는 거리 D1만큼 떨어져 있고, 제 1 게이트-마스크 스택은 높이가 H1인 제 1 게이트 도전체 및 높이가 H2인 제 1 하드-마스크를 포함한다. 일 실시 예에서, 제 1 및 제 2 앵글들은 (D1/(H1+H2))의 아크탄젠트(arctangent) 보다 큰 값을 갖는다. 또 다른 실시 예에서, 제 1 및 제 2 앵글들은 (D1/(H1+H2))의 아크탄젠트 및 (D1/H1)의 아크탄젠트 사이 값을 갖는다. 상기 방법은 제 2 할로 임플란트 동안 상기 제 1 트랜지스터의 제 2 소스/드레인 영역에 할로 임플란트를 생성하는 단계를 더 포함한다.
제 1 하드-마스크는 제 1 게이트 도전체에 대해 자기 정렬(self-aligned) 되며, 제 2 하드-마스크는 제 2 게이트 도전체에 대해 자기 정렬된다. 제 1 및 제 2 게이트 도전체들은 제 1 및 제 2 트랜지스터들의 채널 영역들에 대해 차례로 자기 정렬된다. 예를 들어, 제 1 및 제 2 게이트-마스크 스택들은 기판의 상부에 증착되는 게이트 도전체층의 상부에 하드 마스크 패턴을 형성하는 단계, 그리고 식각 공정을 통해서 게이트 도전층에 하드 마스크 패턴을 전사시키는 단계(transferring)에 의해서 형성될 수 있다.
또한 제 2 트랜지스터의 제 1 및 제 2 사이드들 모두로부터, 미리 결정된 값 보다 작은 앵글로, 쉘로워 이온 임플란트(shallow ion implantation)를 수행하여, 상기 제 2 트랜지스터의 소스/드레인 확장 영역들을 형성할 수 있다.
또 다른 실시 예에 따르면, 상기 방법은 반도체 기판의 상부에 적어도 제 1 및 제 2 게이트-마스크 스택을 형성하는 단계 - 상기 제 1 및 제 2 게이트-마스크 스택들은, 각각, 제 1 및 제 2 트랜지스터들의 제 1 및 제 2 게이트 도전체들과 상기 제 1 및 제 2 게이트 도전체들의 상부에 제 1 및 제 2 다층(multilayer) 하드 마스크들을 포함하고 그리고 상기 제 1 및 제 2 게이트-마스크 스택들은 높이 H0를 가지며 거리 D1 만큼 분리됨; 상기 제 2 게이트-마스크 스택이 감소된(reduced) 높이 H1을 갖도록, 상기 제 2 게이트-마스크 스택의 상기 다층 마스크 중 제 1 층을 제거하는 단계; 상기 제 2 트랜지스터의 제 1 소스/드레인 영역에 제 1 할로 임플란트가 도달하는 것을 차단하도록 상기 제 1 게이트-마스크 스택을 사용하면서 상기 제 1 및 제 2 게이트-마스크 스택들의 제 1 사이드로부터 제 1 할로 임플란트를 제 1 앵글(angle)로 수행하는 단계 -상기 제 1 앵글은 (D1/H0)의 아크탄젠트 및 (D1/H1)의 아크탄젠트 사이 값임; 및 상기 제 1 트랜지스터의 제 2 소스/드레인 영역에 할로 임플란트를 생성하도록 상기 제 1 및 제 2 게이트-마스크 스택들의 제 2 사이드로부터 제 2 할로 임플란트를 제 2 앵글로 수행하는 단계- 상기 제 2 앵글은 상기 제 1 앵글과 실질적으로 동일함- 를 포함할 수 있다. 일 실시 예에서, 상기 제 1 및 제 2 다층 하드 마스크들은 하나 혹은 그 이상의 식각-중단층들(etch-stop layers)에 의해 분리된 다수의 하드 마스크 층들을 포함하며, 하부에 있는 그들 각각의 게이트 도전체들에 대해 자기 정렬된다.
또 다른 실시 예에 따르면, 상기 방법은 반도체 기판의 상부에 다수의 게이트-마스크 스택들을 형성하는 단계; 상기 제 1 트랜지스터 이웃의 인접하는(next to neighboring) 트랜지스터의 제 1 소스/드레인 영역에 제 1 할로 임플란트가 도달하는 것을 막기 위해, 다수의 게이트-마스크들 중에, 제 1 트랜지스터에 대응하는, 적어도 제 1 게이트-마스크 스택를 사용하면서 다수의 게이트-마스크 스택들의 제 1 사이드로부터 제 1 앵글로 제 1 할로 임플란트를 수행하는 단계를 포함할 수 있다. 일 실시 예에서는, 다수의 게이트-마스크 스택들은 실질적으로 동일한 높이를 갖지만 동일한 간격으로 배치되지는 않는다. 또 다른 실시 예에서는, 다수의 게이트-마스크 스택들은 다른 높이를 갖지만 동일한 간격으로 배열된다.
본 발명은 이하 발명의 상세한 설명으로부터 더 충분히 이해되고 인식될 것인데, 발명의 상세한 설명은 그에 관해서 첨부된 도면들과 함께 이루어질 것이다:
도 1은, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 포토레지스트 패턴을 형성하는 방법을 예시적으로 도시한다;
도 2는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 하드 마스크 패턴을 형성하는 방법을 예시적으로 도시한다;
도 3은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 게이트-마스크 스택들을 형성하는 방법을 예시적으로 도시한다;
도 4는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 일부 게이트-마스크 스택들을 덮어씌우는 방법을 예시적으로 도시한다;
도 5는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 선택된 게이트-마스크 스택들로부터 하드 마스크들을 제거하는 방법을 예시적으로 도시한다;
도 6은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 소스/드레인 확장 이온 임플란트를 수행하는 방법을 예시적으로 도시한다;
도 7은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트(halo implantation)를 수행하는 방법을 예시적으로 도시한다;
도 8은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 스페이서들(spacers) 및 소스/드레인 규화물을 형성하는 방법을 예시적으로 도시한다;
도 9는, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다;
도 10은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다;
도 11은, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 다층 하드 마스크들을 형성하는 방법을 예시적으로 도시한다;
도 12는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다;
도 13은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 주입을 수행하는 방법을 예시적으로 도시한다;
도 14a 및 도 14b는, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다; 그리고
도 15는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다.
설명을 간단하고 명료하게 하기 위한 목적으로, 도면들에 있어서 요소들(elements)이 반드시 실제 크기대로 도시되지는 않았음을 인식할 수 있을 것이다. 예를 들어, 명료함을 목적으로 일부 요소들의 크기는 다른 요소들에 비해 상대적으로 과장되어 도시될 수 있다
도 1은, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 포토레지스트 패턴을 형성하는 방법을 예시적으로 도시한다;
도 2는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 하드 마스크 패턴을 형성하는 방법을 예시적으로 도시한다;
도 3은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 게이트-마스크 스택들을 형성하는 방법을 예시적으로 도시한다;
도 4는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 일부 게이트-마스크 스택들을 덮어씌우는 방법을 예시적으로 도시한다;
도 5는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 선택된 게이트-마스크 스택들로부터 하드 마스크들을 제거하는 방법을 예시적으로 도시한다;
도 6은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 소스/드레인 확장 이온 임플란트를 수행하는 방법을 예시적으로 도시한다;
도 7은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트(halo implantation)를 수행하는 방법을 예시적으로 도시한다;
도 8은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 스페이서들(spacers) 및 소스/드레인 규화물을 형성하는 방법을 예시적으로 도시한다;
도 9는, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다;
도 10은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다;
도 11은, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 다층 하드 마스크들을 형성하는 방법을 예시적으로 도시한다;
도 12는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다;
도 13은, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 주입을 수행하는 방법을 예시적으로 도시한다;
도 14a 및 도 14b는, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다; 그리고
도 15는, 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다.
설명을 간단하고 명료하게 하기 위한 목적으로, 도면들에 있어서 요소들(elements)이 반드시 실제 크기대로 도시되지는 않았음을 인식할 수 있을 것이다. 예를 들어, 명료함을 목적으로 일부 요소들의 크기는 다른 요소들에 비해 상대적으로 과장되어 도시될 수 있다
이하의 상세한 설명에서는, 본 발명의 여러 실시 예들에 관해서 철저한 이해를 제공하기 위해 여러 특정 세부사항들이 설명될 것이다. 하지만, 본 발명의 실시 예들은 이러한 특정 세부사항들 없이도 구현될 수 있음을 이해할 수 있을 것이다.
이하의 상세한 설명에서는, 발명의 본질들 및/또는 실시 예들에 관한 설명이 모호하게 되지 않도록 하기 위해, 당해 기술분야에 있어서 알려진 일부 처리 단계들 및/또는 동작들이 설명을 위해 그리고/또는 예시 목적을 위해 함께 결합될 수 있으며, 일부 예들에 있어서는 설명이 상세하게 이루어지지 않을 수도 있다. 그리고 다른 예들에서, 당해 기술분야에 있어서 알려진 일부 처리 단계들 및/또는 동작들은 설명이 전혀 이루어지지 않을 수도 있다. 또한, 잘 알려진 몇몇 디바이스 처리 기술들은 설명이 상세하게 이루어지지 않을 수 있으며, 또한 일부 예들에서는 발명의 본질들 및/또는 실시 예들에 관한 설명이 모호하게 되지 않도록 하기 위해, 참고의 목적으로 기타 공지된 제품들, 특허들, 및/또는 특허출원들이 언급될 수도 있다. 즉 이하의 설명들은 발명의 여러 실시 예들에 관한 독특한 특징들 및/또는 요소들에 상당한 초점이 맞춰져 있음을 이해할 수 있을 것이다.
도 1은, 본 발명의 일 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 포토레지스트 패턴을 형성하는 방법을 예시적으로 도시한다. 예를 들어, 본 발명의 실시 예는 반도체 기판(101)을 제공하는 단계, 기판(101)의 상부에 게이트 절연 층(201)을 형성하는 단계, 게이트 절연 층(201)의 상부에 게이트 도전 층(301)을 형성하는 단계, 및 게이트 도전 층(301)의 상부에 하드 마스크 층(401)을 형성하는 단계를 포함할 수 있다. 그리고 더 자세하게 설명하면, 반도체 기판(101)은 실리콘 기판, 절연체 실리콘(SOI; silicon on insulator) 기판, 혹은 그 상부에 반도체 칩들을 제조하기에 적합한 기타 모든 기판들이 될 수 있다. 반도체 기판(101) 내부에는, 하나 혹은 그 이상의 쉘로워 트렌치 소자 분리(STI; shallow trench isolation) 영역들(도시되지 않음)이 형성되어 그 상부에 형성된 반도체 디바이스들을 분리하거나 그리고/또는 그룹화할 수 있다. 게이트 절연 층(201)은 유전 층(dielectric layer)이 될 수 있는데 예를 들어 실리콘-산화 층, 실리콘-질화물 층, 및/또는 기타 고유전율(high-k) 재료들로 이루어진 유전 층이 될 수 있다. 게이트 절연 층(201)은 유전 재료의 증착을 통해서 그리고/또는 반도체 기판(101)의 상부 표면을 산화시키는 것을 통해서 형성될 수 있다. 그러나 본 발명의 실시 예가 이점에 한정되는 것은 아니며 게이트 절연 층(201)을 형성하는 다른 방법들 또한 상당 수 존재할 수 있다. 게이트 절연 층(201)은 통상 약 1nm 내지 3nm 두께를 갖도록 형성될 수 있다. 게이트 도전 층(301)은, 게이트 절연 층(201)의 상부에, 현재 이용 가능한 전단(FEOL; front-end-of-the-line) 공정들(예를 들어 증착 공정) 및/또는 장차 발전되는 기술들을 통해서 형성될 수 있다. 게이트 도전 층(301)은 다결정 실리콘 층 혹은 금속 층 또는 그것들의 조합이 될 수 있으며 그것은 통상 약 30nm 내지 100nm 의 두께를 가질 수 있다. 일 실시 예에서, 게이트 절연 층(201)의 두께는 게이트 도전 층(301)의 두께와 비교할 때 무시할 수 있으므로(insignificant) 일부 도면들에 도시되지 않을 수 있다.
하드 마스크층(401)이 게이트 도전층(301)의 상부에 형성될 수 있는데, 통상 약 30nm 내지 100nm 두께를 가지며, 게이트 도전 층(301)의 두께와 비슷하다. 일반적으로, 하드 마스크 층(401)은 유전 층이 될 수 있으며 게이트 도전 층(301)과는 유사하지 않은 재료로 이루어질 수 있는데, 이는 게이트 도전 층(301)에 대한 하드 마스크 층(401)의 선택적 식각 공정 혹은 그 반대의 경우의 공정을 용이하게 하도록 도와줄 수 있다. 예를 들어, 게이트 도전 층(301)은 다결정 실리콘 층이 될 수 있고, 하드 마스크 층(401)은 실리콘-질화물 층이 될 수 있다. 하드 마스크 층(401)을 패턴하기 위해서, 하드 마스크 층(401)의 상부에 포토레지스트 층을 도포할 수 있고, 이후에 리소그래픽(lithographic) 패터닝 공정을 수행하여 하드 마스크 층(401)의 상부에 포토레지스트 패턴(502)를 형성할 수 있다. 포토레지스트 패턴(502)는, 게이트 도전 층(301) 및/또는 하드 마스크 층(401)로 이루어질, 게이트-마스크 스택들의 영역들을 정할 수 있는데, 이는 이하에서 더 자세하게 설명될 것이다. 게이트-마스크 스택들은 한 세트의 전계 효과 트랜지스터들(FET)의 게이트 도전체들을 포함할 수 있다.
도 2는 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 하드 마스크 패턴을 형성하는 방법을 예시적으로 도시한다. 도 1 포토레지스트 패턴(501)이 블로킹 마스크(a blocking mask)로 사용됨에 따라, 도 1 하드 마스크층(401)은, 게이트 도전층(301)에 대해서 선택적으로 이루어지는, 식각 공정을 거쳐, 도 2에서 도시된 바와 같은 하드 마스크 패턴(402)를 형성할 수 있다. 하드 마스크 층(401)은 게이트 도전 층(301)과 다른 재료이므로, 상기 선택적 식각 공정은 게이트 도전 층(301)의 상부 표면에서 중단될 수 있다. 하드 마스크 패턴(402)가 전사되면(transfer), 하드 마스크 패턴(402)는 게이트 도전 층(301)의 상부에 남고 포토레지스트 패턴(502)는 공지의 기술(예를 들어 습식 리프팅(wet lifting))을 사용하여 제거될 수 있다.
도 3은 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 게이트-마스크 스택들을 형성하는 방법을 예시적으로 도시한다. 예를 들어, 블로킹 마스크로 하드 마스크 패턴(402)를 사용하여, 게이트 도전 층(301)이 식각 공정을 거치면, 한 세트의 게이트 도전체들(302)가 형성될 수 있다. 이하에서, “세트(set)”라는 용어의 의미에는 단수 “하나(one)”도 포함할 수 있다. 예를 들어, 게이트 도전체들(302)는 한 세트의 전계 효과 트랜지스터들(FET) F1, F2, F3, F4, F5, 및 F6 의 게이트 도전체들을 포함할 수 있는데, 이들은 반도체 기판(101)의 상부에 형성되며 이하에서 더 자세하게 설명이 이루어질 것이다. 일 실시 예에서, 트랜지스터 F1, F2, F3, F4, F5, 및 F6은, 그들의 소스/드레인 도핑 프로파일들(profiles)을 제외하고, 서로 유사하게 형성될 수 있으며 또한 반도체 기판(101)의 상부에서 실질적으로 동일한 간격을 두고 배치될 수 있다. 예를 들어, 트랜지스터들 F1, F2, F3, F4, F5, 및 F6은 150nm 보다 작게 또는 바람직하게는 10nm 에서 150nm 사이가 되도록 간격을 둘 수 있다. 이하에서는, 게이트 도전체(302) 및 하드 마스크 패턴(402)를 합쳐서 게이트-마스크 스택(gate-mask stack)으로 부를 것이다. 일 실시 예에서, 게이트-마스크 스택은 통상 상부의 하드 마스크(혹은 하드 마스크들)는 제거되고 게이트 도전체만을 포함할 수 있다. 당해 기술분야에서 통상의 지식을 가진 자는, 상기 설명한 바와 같이, 본 발명의 실시 예에 따라 형성된 하드 마스크들(402)가 그들 개개의 게이트 도전체들(302)에 대해 자기 정렬된다는 것을 인식할 수 있을 것이다. 게이트 도전체들(302)는 그들 개개의 트랜지스터들, 예를 들어, 트랜지스터들 F1, F2, F3, F4, F5, 및 F6 하부의 채널 영역에 대해 자기 정렬된다.
게이트 도전체들(302)의 형성 이후, 스페이서들(spacers)이 게이트 도전체들(302)의 측벽들(sidewall)에 임의로 형성될 수 있다. 여기서, 본 발명의 실시 예는 이점에 한정되지 않으며 또한 스페이서들은 다른 단계들, 예를 들어 실제 도핑 프로파일 설계(actual doping profile design), 채널에 대한 도핑 근접점(proximity of doping to channel), 그리고 기타 요인들에 기초한 이후의 단계들에서도 형성될 수 있음을 이해해야 한다. 스페이서들이 형성된다면, 잘 알려진 증착 공정 및 이방적 식각(anisotropic etching) 공정을 통해서 형성될 수 있고, 또한 하드 마스크 패턴(402)와는 다른 재료로부터 형성될 수 있다. (스페이서들을) 하드 마스크 패턴(402)와는 다른 재료를 사용함으로써, 하드 마스크 패턴들(402)는 스페이서 재료들의 이방적 및 선택적 식각 공정 동안 적어도 실질적으로는 손상되지 않은 채 유지된다. 예를 들어, 하드 마스크 패턴(402)의 재료가 실리콘 질화물이면, 스페이서의 재료는 실리콘 산화물이 될 수 있다.
도 4는 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 일부 게이트-마스크 스택들을 덮는(covering) 방법을 예시적으로 도시한다. 예를 들어, 본 발명의 실시 예는 특정 FET 레이아웃 설계에 기초하여 노출된(exposed) 하드 마스크들(402)를 제거하기 위한 준비로써, 다른 하드 마스크들을 노출하는 동안, 일부 하드 마스크들을 선택적으로 덮는 단계를 포함할 수 있다. 더 자세하게 설명하면, 다른 재료 또한 사용될 수 있겠지만, 예를 들어, 포토레지스트 층이 트랜지스터 F1, F2, F3, F4, F5, 및 F6 의 상부에 도포될 수 있으며, 그 다음 포토레지스트 패턴(602)를 형성하기 위해서 리소그래픽 패터닝 공정(lithographic patterning process)을 수행할 수 있다. 그 결과, 포토레지스트 패턴(602)는, 예를 들어, 트랜지스터 F1, F4, 및 F5 의 상부에 형성되어 이들을 덮을 수 있고(cover), 예를 들어, 트랜지스터 F2, F3, 및 F6을 노출시키기 위한 개구부들(openings)(603)을 가질 수 있다.
포토레지스트 패턴(602)는 특정 트랜지스터들, 예를 들어, 트랜지스터 F2, F3, 및 F6 게이트 도전체들 상부의 특정 하드 마스크들(402)의 선택적 제거가 가능하도록 형성될 수 있다. 따라서, 포토레지스트 패턴(602)가 제거될 하드 마스크들(402), 즉, 트랜지스터들 F2, F3, 및 F6 게이트 도전체들 상부의 하드 마스크들(402)를 노출하기만 하면 충분한 선택적 제거가 이루어질 수 있다. 다른 말로 표현하면, 포토레지스트 패턴(602)의 에지들은 어느 곳이든 존재하도록, 예를 들어, 트랜지스터 F3 및 트랜지스터 F4 사이에 형성될 수도 있다. 따라서, 본 발명의 실시 예는 포토레지스트 패턴(602)를 형성하는데 있어서 상대적으로 많은 공정 창(process window)을 제공한다.
본 발명의 일 실시 예에서, 트랜지스터 F1은 트랜지스터 F2 드레인("D")에 인접하는 소스("S")를 갖도록 형성될 수 있다; 트랜지스터 F4는 트랜지스터 F3 드레인에 인접하는 소스를 갖도록 형성될 수 있다; 트랜지스터 F2 및 트랜지스터 F3은 서로 인접하며 서로 인접하는 그들 각각의 소스들을 갖도록 형성될 수 있다. 또한, 트랜지스터 F4 및 트랜지스터 F5는 서로 인접하며 서로 인접하는 그들 각각의 드레인들을 갖도록 형성될 수 있다. 트랜지스터들 F1, F2, F3, F4, 및 F5 배치는, 그 트랜지스터들이 n-형 트랜지스터들인 경우, 직렬 연결된 F1 및 F2를 사용하여 2-입력 NAND 회로의 NFET 부분을 제공할 수 있고, 또한 병렬 연결된 F4 및 F5를 사용하여 2-입력 NOR 회로의 NFET 부분을 제공할 수 있다. 요청되는 회로의 구성 및 접속(connectivity)에 따라, 트랜지스터들 F3 및 F6은 사용되지 않을 수 있다. 여기서 본 발명의 실시 예들은 이 점에 한정되지 않으며, 여러 회로 구성의 여러 기능을 제공하기 위해, 비대칭 FETs를 형성하는데 있어서 본 발명의 실시 예를 적용함으로써, 트랜지스터들을 다른 배치로 구성하는 것이 가능하다.
도 5는 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 선택된 게이트-마스크 스택들로부터 하드 마스크들을 제거하는 방법을 예시적으로 도시한다. 예를 들어, 본 발명의 실시 예는 트랜지스터 F2, F3, 및 F6 게이트 도전체들의 상부 표면들을 노출시키기 위해, 포토레지스트 패턴(602)에 의해 덮어지거나 그리고/또는 보호되지 않도록 하여, 일부 하드 마스크들(402)(도 4)를 제거하는 단계를 포함할 수 있다. 하드 마스크들(402)의 제거는 습식 식각 공정(wet etch process)을 통해 그리고/또는 이방성 혹은 등방성 건식 식각 공정(dry etch process)에 의해 이루어질 수 있는데, 이는 선택적 식각 공정이 될 수 있다. 하지만, 본 발명의 실시 예는 이 점에 한정되지 않으며 다른 제거 기술들이 사용될 수 있다. 게이트 도전체들의 상부에 남아있는 하드 마스크들은 게이트 도전체들에 대해 자기 정렬되며, 그 다음 그들 각각의 트랜지스터들, 예를 들어, F1, F4, 및 F5 의 채널 영역들에 대해 자기 정렬된다.
도 6은 본 발명의 또 다른 실시 예에 따른, 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 소스/드레인 확장 이온 임플란트 수행하는 방법을 예시적으로 도시한다. 일부 하드 마스크들(402)를 선택적으로 제거한 다음, 도 5의 포토레지스트 패턴(602)는, 하드 마스크로 덮어지거나 혹은 그대로 노출된 트랜지스터들 F1, F2, F3, F4, F5, 및 F6 의 게이트 도전체들을 남겨두고, 제거될 수 있다. 트랜지스터들 F1, F2, F3, F4, F5, 및/또는 F6, 게이트 도전체들 간의 어둡게 그림자진 구역들에 해당하는, 확장 영역들(extension regions)(702)가 이온 임플란트 공정(701)을 통해서 형성될 수 있다. 이온들은 트랜지스터들 F1-F6 의 소스(“S”) 및/또는 드레인(“D”) 영역들 내부로 가볍게(lightly) 도프될 수 있다. 이온 임플란트 공정에 사용된 이온의 종류는 형성되는 트랜지스터들의 종류에 따라 달라질 수 있다. 예를 들어, N-형 FET 형성에서는, 인(P) 혹은 비소(Ar), 또는 기타 모든 적절한 N-형 도펀트들이 주입에 사용될 수 있으며, 그리고 P형 FET 형성에서는, 붕소(B), BF2, 인듐(In), 또는 기타 모든 적절한 P형 도펀트들이 주입에 사용될 수 있다. 임플란트는 게이트 도전체들 F1-F6 제 1 사이드(예를 들어 좌사이드) 및 제 2 사이드(예들 들어 우사이드)으로부터 수행될 수 있으며, 또한 상기 기판(101)에 대해 수직방향을 기준으로 측정된, 충분히 작은 앵글 θ2, 즉 0도(degrees) 내지 15도의 범위의 앵글, 로 수행될 수 있기 때문에, 일부 게이트 도전체들 상부의 하드 마스크 패턴들(402) 및 게이트 도전체들 자체의 존재가 이온 임플란트 공정에 영향을 미치지 않으며 그리고/또는 이온 임플란트 공정을 방해하지 않는다. 이하, 특별하게 취급되는 다른 경우를 제외하고는, 모든 앵글들은 상기 기판에 대해 수직방향을 기준으로 측정되는 것으로 한다. 여기서, 본 발명의 실시 예는 이 점에 한정되지 않으며 소스/드레인 확장 영역들의 형성은 특정 설계 및/또는 제조 공정들에 의존하는 이후의 단계에서도 수행될 수 있음을 이해해야 한다.
도 7은 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트(halo implantation)를 수행하는 방법을 예시적으로 도시한다. 예를 들어, 본 발명의 실시 예는 선택된 트랜지스터 한 세트에 대해 소스 할로 임플란트를 수행하는 단계를 포함할 수 있다. 임플란트(801)은 트랜지스터들 F1-F6 제 1 사이드(예를 들어 좌사이드) 및/또는 제 2 사이드(예들 들어 우사이드)으로부터 수행될 수 있는데, 여기서 제 2 사이드(예를 들어 우사이드)은 제 1 사이드(예를 들어 좌사이드)에 대향하는 사이드이다. 상기 임플란트는, 하드 마스크들(402)가 있는 경우, 상기 기판(101)에 대해 수직방향을 기준으로 측정된, 충분히 큰 앵글 θ1로 수행될 수 있기 때문에, 도 7에서 짧은 화살표(801) 다음에 점선으로 도시된 바와 같이, 인접하는 트랜지스터의 소스/드레인 영역에 임플란트가 도달하는 것을 차단할 수 있다(block). 한편, 상부에 하드 마스크(402)가 없는, 게이트 도전체(예를 들어, 트랜지스터 F2 게이트 도전체)에 대해서는 임플란트의 앵글 θ1이 충분히 작을 수 있기 때문에, 도 7에서 긴 화살표(801)가 도 7에 약하게 그림자진 소스/드레인 영역들(802)을 직접 가리키는 바와 같이, 인접하는 트랜지스터(예를 들어, 트랜지스터들 F1 및 F3)의 소스/드레인 영역에 임플란트가 도달할 수 있도록 할 것이다.
앵글 θ1은 약 15도에서 약 45도, 바람직하게는 20도 에서 40도 사이 값, 그리고 더 일반적으로는 약 30도가 될 수 있는데, 전술한 바와 같은 임플란트 공정에 적합하도록 선택될 수 있다. 그리고 임플란트 앵글은 트랜지스터들 F1-F6 전기적 특성들을 향상시키거나 그리고/또는 최적화하기 위해, 사용된 도시지(dosage) 및 에너지와 함께, 조절될 수도 있다. 상기 임플란트는, 예를 들어, NFET에 대한 P-형 도펀트 및 PFET에 대한 N-형 도펀트를 사용하여, 소스 영역에 딥 할로 임플란트를 제공할 수 있다. 일 실시 예에서, 할로 임플란트(801)과 동일한 혹은 유사한 앵글로, 더 높은 도즈로 쉘로워 깊이로 확장하는 것(a higher dose shallow depth extension)이 이 단계에서 수행될 수 있다. 또한 이는 트랜지스터들 F1-F6에 대해 더 작은 앵글 θ2(도 6)로 수행된 소스/드레인 확장 임플란트(701)에 더하여 수행될 수 있다. 소스-전용 더 높은 도즈 확장 임플란트(source-only higher dose extension implantation)는 소스 사이드에 더 낮은 저항을 갖도록 하는 이점을 제공할 수 있다. 비록 소스 확장에 추가된 도시지가 게이트에 더 높은 전기용량을 갖게 할지라도, 이러한 게이트의 높은 전기용량(capacitance)은 더 높은 드레인 전기용량(밀러 효과가 관찰되는 경우)보다 덜 해로우며 더 낮은 소스 저항을 달성하기 위해서 수용할만한 트레이드오프(tradeoff)이다.
여기서, 도 6 및 도 7에 도시되고 상기 설명한 단계들 및/또는 공정들은 PFET가 프토레지스트 및 마스킹 단계들에 의해서 차단되어 있는 상태에서 NFET에 적용될 수 있으며, 그리고 NFET가 프토레지스트 및 마스킹 단계들에 의해서 차단되어 있는 상태에서 PFET에 다시 적용될 수 있다. 그러나, 이 단계들의 상세한 설명은 전술한 방법으로부터 도출될 수 있기 때문에 본 발명의 본질을 모호하게 되지 않도록 하기 위해, 여기서는 이에 관한 설명을 생략하기로 한다.
도 8은, 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 스페이서들 및 소스/드레인 규화물을 형성하는 방법을 예시적으로 도시한다. 예를 들어, 일부 게이트 도전체들의 상부에 남아있는 하드 마스크 층(402)(도 7)는 식각에 의해 제거될 수 있다. 필요한 경우, 유전체 층을 증착하고 이방적으로 식각하여 스페이서들(902)를 형성하고, 이에 의해 트랜지스터들 F1-F6 게이트 영역들로부터 딥 소스/드레인 영역들(901)을 분리할 수 있다. 딥 소스/드레인 영역들(901)은 이후, θ2와 같이 더 작은 앵글들로 수행되는, 딥 이온 임플란트 공정에 의해서 형성될 수 있으며, 그 다음 임플란트된 도펀트들을 활성화하고 확산시키기 위해서 높은 온도(약 섭씨 900도 내지 1050도)로 열처리(anneal process)하는 공정이 수행될 수 있다. 추가적으로, 실리콘 표면들에, 게이트들(903) 상부에, 그리고 딥 소스/드레인 확산 영역들 상부(904)에, 규화물(silicide)이 형성될 수 있다. 그 다음 접점(contact) 및 금속화 (metallization)가 형성되어 집적 회로를 완성한다.
도 9는 본 발명의 일 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다. 일반화하면, 상기 실시 예는 반도체 기판(101)의 상부에 제 1 트랜지스터 F7 의 제 1 게이트 도전체를 갖는 제 1 게이트-마스크 스택 및 제 2 트랜지스터 F8 의 제 2 게이트 도전체를 포함하는 제 2 게이트-마스크 스택을 형성하는 단계를 포함한다. 다른 말로 표현하면, 제 1 및 제 2 게이트 도전체들의 상부 표면들 모두 하드 마스크(402)로 덮혀질 수 있다. 상기 본 발명의 방법은, 기판(101)에 대한 수직방향을 기준으로 측정되는, 앵글 θ1로 게이트-마스크 스택들의 좌사이드로부터 제 1 할로 임플란트(801)을 수행하되, 제 1 할로 임플란트가 제 2 트랜지스터 F8 제 1 소스/드레인 영역(“ D”)에 도달하는 것을 차단하기 위해서 제 1 게이트-마스크 스택을 사용하는 단계, 및 앵글 θ1과 실질적으로 동일한 한 앵글로 게이트-마스크 스택들의 우사이드로부터 제 2 할로 임플란트(801)을 수행하여, 제 2 트랜지스터 F8 제 2 소스/드레인 영역(“S”)에 할로 임플란트를 생성하는 단계를 포함할 수 있다.
도 9에 도시된 바와 같이, 트랜지스터 F7 게이트 도전체의 우사이드는 트랜지스터 F8 게이트 도전체의 좌사이드로부터 거리 D1, 바람직하게는 10nm 보다 크고 150nm 보다 작게, 만큼 떨어질 수 있다. 트랜지스터 F7 및 F8 의 게이트 도전체들(301)은 높이로 H1(통상 30nm 에서 100nm 사이 값)을 갖고, 그들 상부의 하드 마스크들(402)는 높이로 H2(통상 30nm 에서 100nm 사이 값)를 갖는다. 상기 도전체들 아래에 있는 도 1 게이트 절연층(201)의 두께는 고려하지 않는다(게이트 도전체의 두께 및/또는 하드 마스크(402)의 두께와 비교하여 무시할 수 있다). 앵글 θ1은 (D1/(H1+H2))의 아크탄젠트 및 (D1/H1)의 아크탄젠트 사이 값을 가질 수 있다. 예를 들어, 일 실시 예에서 앵글 θ1은 20도 와 40도 사이가 될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다. 도시된 바와 같이, 트랜지스터 F9 게이트 도전체는 하드 마스크(402)로 덮여 있지만, 트랜지스터 F10 게이트 도전체는 노출되어 어떤 하드 마스크들로도 덮여있지 않다. 본 발명의 일 실시 예는 두 트랜지스터들 모두 우사이드로부터 할로 임플란트(801)을 수행하여 트랜지스터 F9 우사이드 소스/드레인 영역 및 트랜지스터 F10 우사이드 소스(“S”)에 할로 임플란트를 생성할 수 있다. 할로 임플란트가 두 트랜지스터들 모두 좌사이드로부터 수행되는 경우에는, 트랜지스터 F10 좌사이드 드레인(“D”)은 트랜지스터 F9 상부의 하드 마스크(402) 때문에 할로 임플란트가 차단될 수 있다. 할로 임플란트가 트랜지스터 F9 좌사이드 소스/드레인 영역에 형성될지 여부는 트랜지스터 F9 좌사이드에 어떤 게이트-마스크 스택이 존재하는지, 그것의 높이가 어떠한지, 그것으로부터 트랜지스터 F9 좌사이드까지의 거리가 얼마인지에 달려 있다.
도 11은 본 발명의 일 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 다층 하드 마스크들을 형성하는 방법을 예시적으로 도시한다. 예를 들어, 본 발명의 일 실시 예는 높이가 H1인 트랜지스터들 G1, G2, G3, 및 G4 게이트 도전체들을 형성하는 단계를 포함할 수 있는데, 그들의 상부 표면들은 다층 하드 마스크(1010)로 덮여 있다. 이하에서, “다층(multilayer)”이라는 용어는 또한 단 하나의 층도 포함할 수 있다. 또한 이하에서는, 게이트 도전체 및 그 상부의 다층 하드 마스크를 총체적으로 “게이트-마스크 스택(gate-mask stack)”으로 부를 수도 있다.
더 자세하게 설명하면, 하드 마스크(1010)는 높이가 H2인 제 1 하드 마스크 층(1001) 및 높이가 H3인 제 2 하드 마스크 층(1003)을 포함할 수 있는데, 이들은 식각-중단층(1002)(두께는 무시할 수 있음)에 의해서 임의로 분리될 수 있다. 본 발명의 또 다른 실시 예에서, 하드 마스크(1010)은 둘 이상의 하드 마스크 층들을 포함할 수 있다. 여러 하드 마스크 층들은, 바람직하게는 하나 혹은 그 이상의 식각-중단층들로 분리된, 여러 재료들로부터 형성될 수 있는데, 이는 나중에 하나 혹은 그 이상의 (하드 마스크) 층들을 제거하기 위한 식각 공정을 용이하게 한다. 그러나, 본 발명의 실시 예는 이 점에 한정되지 않으며 또한 여러 하드 마스크 층들에 대해서 동일한 재료들이 사용될 수 있음을 이해해야 한다. 예를 들어, 식각 중단 층을 사용하면, 심지어 하드 마스크 층들이 동일한 재료로 이루어진 때에도 식각 중단 층으로 인해 하나 혹은 그 이상의 하드 마스크 층들을 선택적으로 제거할 수 있다. 트랜지스터들 G1, G2, G3, 및 G4는 거리 D1만큼 떨어져 동일한 간격으로 배치될 수 있고, 그들의 소스(“S”) 및 드레인(“D”) 영역들에서 예를 들어, 이하에서 더 자세하게 설명될, 할로 임플란트와 같은 이후 진행되는 여러 임플란트 공정들이 수행될 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다. 예를 들어, 본 발명의 실시 예는 트랜지스터들 G1 및 G3 선택적 게이트 도전체들 상부의 제 2 하드 마스크층(1003)을 제거하는 단계, 및 기판(101)에 대해 수직방향을 기준으로 측정된 앵글 θ3으로 트랜지스터들 G1, G2, G3, 및 G4 좌사이드로부터 제 1 할로 임플란트(1100)을 수행하는 단계를 포함할 수 있다. 임플란트 앵글 θ3이 바람직하게는 아크탄젠트 (D1/(H1+H2+H3)) 및 아크탄젠트 (D1/(H1+H2))의 사이 값이 되도록 적절하게 조절되면, 적어도 트랜지스터 G2에 대한 게이트-마스크 스택의 제 2 하드 마스크 층(1003)이 제 1 할로 임플란트(1100)이 트랜지스터 G3 드레인 영역(“D”)에 도달하는 것을 차단하는데 사용될 수 있다. 반면, 예를 들어, 트랜지스터들 G2 및 G4 소스 영역들(“S”)은 (공정에) 사용된 도펀트들로 임플란트가 수행될 수 있다. 그리고 유사한 할로 임플란트가 앵글 θ3과 실질적으로 동일한 앵글로, 트랜지스터들 G1, G2, G3, 및 G4 우사이드로부터도 임의로 수행될 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다. 전술된 바와 같이 제 1 할로 임플란트가 수행된 다음, 나머지 트랜지스터들, 예를 들어 G2 및 G4로부터 도 12의 제 2 하드 마스크들(1003)이 제거될 수 있다. 또한, 식각 중단층(1002)와 함께, 트랜지스터들 G2 및 G4 게이트 도전체들의 상부 표면들로부터 제 1 하드 마스크 층들(1001)이 선택적으로 제거될 수도 있다. 그 결과, 도 13에 도시된 바와 같이, 트랜지스터들 G2 및 G4 게이트 도전체들은 노출되고 트랜지스터들 G1 및 G3 게이트 도전체들만이 제 1 하드 마스크층(1001)로 덮어지게 될 수 있다. 그 다음, 앵글 θ4로 트랜지스터들 G1, G2, G3, 및 G4의 우사이드로부터 제 2 할로 임플란트(1200)이 수행될 수 있다. 상기 임플란트 앵글 θ4가 바람직하게는 아크탄젠트 (D1/(H1+H2)) 및 아크탄젠트 (D1/H1)의 사이 값이 되도록 적절하게 조절되면, 제 1 하드 마스크 층(1001)은 제 2 할로 임플란트(1100)이 트랜지스터 G2 드레인 영역(“D”)에 도달하는 것을 차단하는데 사용될 수 있다. 반면 트랜지스터들 G1 및 G3 소스 영역들(“S”)은 (공정에) 사용된 도펀트들로 임플란트가 수행될 수 있다. 그리고 유사한 할로 임플란트가 앵글 θ4와 실질적으로 동일한 앵글로, 트랜지스터들 G1, G2, G3, 및 G4 의 좌사이드로부터도 임의로 수행될 수 있다.
도 14a 및 도 14b는, 본 발명의 실시 예들에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다. 일반화하면, 도 14a에 도시된 실시 예는 트랜지스터 G5에 대해 그것의 우사이드로부터 앵글 θ3으로 할로 임플란트를 수행하는 단계를 포함한다. 트랜지스터 G5는 합쳐진 총 두께가 (H1+H2+H3)인 게이트-마스크 스택을 갖는데, 이는 트랜지스터 G6에 대해 그것의 좌사이드로부터 앵글 θ3과 실질적으로 동일한 앵글로 수행되는 할로 임플란트를 차단한다. 도 14b에 도시된 실시 예는 트랜지스터 G5 게이트 도전체 상부의 다층 하드 마스크가 제거된 경우 트랜지스터 G6에 대해 그것의 좌사이드로부터 앵글 θ4로 할로 임플란트를 수행하는 단계를 포함한다. 트랜지스터 G6는 합쳐진 총 두께가 (H1+H2)인 게이트-마스크 스택을 갖는데, 이는 트랜지스터 G5에 대해 그것의 우사이드로부터 앵글 θ4와 실질적으로 동일한 앵글로 수행되는 할로 임플란트를 차단한다.
일반적으로, 특정 트랜지스터들의 게이트-마스크 스택들이 갖는 여러 높이들은 인접하는 트랜지스터들에 대해 여러 임플란트 앵글들로 수행되는 할로 임플란트를 가능하게 하거나 그리고/또는 가능하지 않도록 하는데 사용될 수 있다. 임플란트 앵글은 게이트-마스크 스택의 총 높이로 결정될 수 있으며, 게이트 도전체들의 상부에 사용된 하드 마스크 층들의 수를 조정함으로써 적절하게 조절될 수 있다. 게이트-마스크 스택의 합쳐진 총 높이는 다층 하드 마스크들에서 하나 혹은 그 이상의 층들을 선택적 식각하여 제거함(away)으로써 조절될 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 비대칭 전계 효과 트랜지스터들을 제조하는데 있어서 할로 임플란트를 수행하는 방법을 예시적으로 도시한다. 예를 들어, 본 발명의 방법은 높이가 H1인 트랜지스터들 J1, J2, 및 J3 게이트 도전체들을 형성하는 단계를 포함할 수 있다. 이 예에서, 트랜지스터들 J1, J2, 및 J3은 동일하지 않은 간격으로 배치될 수 있다. 도 15에서, 트랜지스터들 J2 및 J3은 거리 D1만큼 떨어져 가깝게 배치되지만, 트랜지스터 J1은 트랜지스터 J2로부터 예를 들어, 거리 D1 약 2배 내지 3배만큼 떨어져 배치될 수 있다. 이후 할로 임플란트 공정(1300) 동안, 트랜지스터 J2 의 게이트 도전체는 트랜지스터 J3, 좌사이드의, 드레인 영역(“D”)에서의 할로 임플란트를 차단하는데 사용될 수 있고, 트랜지스터 J3 의 게이트 도전체는 트랜지스터 J2, 우사이드의, 드레인 영역(“D”)에의 할로 임플란트를 차단하는데 사용될 수 있다. 상기 임플란트는 (D1/H1)의 아크탄젠트와 실질적으로 동일하거나 그보다 큰 앵글들 θ5 및 θ6으로 수행될 수 있다. 상기 언급한 것과 마찬가지로, 여기서, 앵글들 θ5 및 θ6은 기판(101)에 대해 수직방향을 기준으로 측정된다. 한편, 트랜지스터 J1은 트랜지스터 J2로부터 거리 D1 약 2배 내지 3배만큼 떨어져 있기 때문에, 트랜지스터 J1 (우사이드의) 소스 영역 및 트랜지스터 J2 (좌사이드의) 소스 영역은 여전히 적절한 할로 임플란트가 수행될 수 있을 것이다.
비록 본 발명에 관한 특정한 요소들(features)이 여기에 도시되고 설명되었지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자들은 그로부터 많은 변경들, 치환들, 변형들, 및 균등물들이 가능하다는 것을 알 수 있을 것이다. 따라서 첨부된 특허청구범위는 본 발명의 기술적 사상 내에 있는 그와 같은 모든 변경들 및 변형들을 포함하는 것으로 작성되었음을 이해해야 한다.
Claims (27)
- 비대칭 전계 효과 트랜지스터들을 제조하는 방법에 있어서,
반도체 기판의 상부에 적어도 제 1 및 제 2 게이트-마스크 스택들(stacks)을 형성하는 단계 - 상기 제 1 및 제 2 게이트-마스크 스택들은 적어도, 각각, 제 1 및 제 2 트랜지스터들의 제 1 및 제 2 게이트 도전체들을 포함하고 그리고, 각각, 상부 표면, 제 1 사이드 및 상기 제 1 사이드와 대향하는(opposite) 제 2 사이드를 가짐 -;
상기 제 2 트랜지스터의 제 1 소스/드레인 영역에 제 1 할로 임플란트가 도달하는 것을 차단하도록(preventing) 상기 제 1 게이트-마스크 스택을 사용하면서(applying) 상기 제 1 및 제 2 게이트-마스크 스택들의 제 1 사이드로부터 제 1 할로 임플란트를 제 1 앵글(angle)로 수행하는 단계 - 상기 제 1 앵글은 미리 정해진 값과 동일하거나 혹은 더 큰 값임 -; 및
상기 제 2 트랜지스터의 제 2 소스/드레인 영역에 할로 임플란트를 생성하도록, 상기 제 1 및 제 2 게이트-마스크 스택들의 제 2 사이드로부터 제 2 할로 임플란트를 제 2 앵글로 수행하는 단계를 포함하되,
상기 제 1 및 제 2 앵글들은 기판에 대해 수직방향을 기준으로 측정되는
방법. - 제 1항에서,
상기 제 1 및 제 2 게이트-마스크 스택들은 상기 제 1 및 제 2 게이트 도전체들이고, 그리고
상기 제 1 및 제 2 게이트-마스크 스택들의 상부 표면들은 상기 제 1 및 제 2 게이트 도전체들의 상부 표면들인
방법. - 삭제
- 제 1항에서,
상기 제 1 게이트-마스크 스택의 상기 제 2 사이드 및 상기 제 2 게이트-마스크 스택의 상기 제 1 사이드는 거리 D1 만큼 떨어져 있고,
상기 제 1 게이트-마스크 스택은 높이가 H1인 제 1 게이트 도전체 및 높이가 H2인 제 1 하드-마스크를 포함하며,
상기 제 1 및 제 2 앵글들은 (D1/(H1+H2))의 아크탄젠트(arctangent) 보다 큰 값을 갖는
방법. - 삭제
- 삭제
- 제 1항에서,
상기 제 1 할로 임플란트 동안 상기 제 1 트랜지스터의 제 1 소스/드레인 영역에 할로 임플란트를 생성하는 단계를 포함하는
방법. - 삭제
- 삭제
- 삭제
- 삭제
- 제 1항에서,
상기 제 1 및 제 2 게이트-마스크 스택들을 형성하는 단계는
상기 기판의 상부에 증착되는 게이트 도전 층의 상부에 하드 마스크 패턴을 형성하는 단계, 그리고
식각(etch process)을 통해서 상기 게이트 도전 층에 상기 하드 마스크 패턴을 전사하는(transfering) 단계를 포함하는
방법. - 제 1항에서,
상기 미리 결정된 값 보다 작은 앵글로, 상기 제 2 트랜지스터의 상기 제 1 및 제 2 사이드 모두로부터 쉘로워 이온 임플란트(a shallow ion implantation)를 수행하여, 상기 제 2 트랜지스터의 소스/드레인 확장 영역들을 형성하도록 하는 단계를 더 포함하는
방법. - 제 1항에서,
상기 제 1 게이트-마스크 스택의 상기 제 2 사이드 및 상기 제 2 게이트-마스크 스택의 상기 제 1 사이드는 거리 D1만큼 떨어져 있고,
상기 제 1 게이트-마스크 스택은 높이가 H1인 제 1 게이트 도전체와 높이가 H2인 제 1 층 및 높이가 H3인 제 2 층을 갖는 제 1 하드-마스크를 포함하되, 상기 방법은:
상기 제 1 게이트-마스크 스택으로부터 상기 제 1 하드-마스크의 제 2 층을 제거하는 단계; 및
제 3 앵글로 상기 제 1 및 제 2 게이트-마스크 스택들의 상기 제 1 사이드로부터 제 3 할로 임플란트를 수행하여, 상기 제 2 트랜지스터의 제 1 소스/드레인 영역에 할로 임플란트를 생성하는 단계를 더 포함하고,
상기 제 1 및 제 2 앵글들은 (D1/(H1+H2+H3))의 아크탄젠트 및 (D1/(H1+H2))의 아크탄젠트 사이 값을 갖고, 상기 제 3 앵글은 (D1/(H1+H2))의 아크탄젠트 및 (D1/H1)의 아크탄젠트 사이 값을 갖는
방법. - 제 1항에서,
상기 제 1 게이트-마스크 스택의 상기 제 2 사이드 및 상기 제 2 게이트-마스크 스택의 상기 제 1 사이드는 거리 D1만큼 떨어져 있고,
상기 제 2 게이트-마스크 스택은 높이가 H1인 제 2 게이트 도전체와 높이가 H2인 제 1 층 및 높이가 H3인 제 2 층을 갖는 제 2 하드-마스크를 포함하되, 상기 방법은:
상기 제 2 게이트-마스크 스택으로부터 상기 제 2 하드-마스크의 제 2 층을 제거하는 단계; 및
제 3 앵글로 상기 제 1 및 제 2 게이트-마스크 스택들의 상기 제 2 사이드로부터 제 3 할로 임플란트를 수행하여, 상기 제 1 트랜지스터의 제 2 소스/드레인 영역에 할로 임플란트를 생성하는 단계를 더 포함하고,
상기 제 1 및 제 2 앵글들은 (D1/(H1+H2+H3))의 아크탄젠트 및 (D1/(H1+H2))의 아크탄젠트 사이 값을 가지며, 상기 제 3 앵글은 (D1/(H1+H2))의 아크탄젠트 및 (D1/H1)의 아크탄젠트 사이의 값을 갖는
방법. - 삭제
- 삭제
- 비대칭 전계 효과 트랜지스터들을 제조하는 방법에 있어서,
반도체 기판의 상부에 적어도 제 1 및 제 2 게이트-마스크 스택을 형성하는 단계 - 상기 제 1 및 제 2 게이트-마스크 스택들은, 각각, 제 1 및 제 2 트랜지스터들의 제 1 및 제 2 게이트 도전체들과 상기 제 1 및 제 2 의 게이트 도전체들의 상부에 제 1 및 제 2 다층(multilayer) 하드 마스크들을 포함하고 그리고 상기 제 1 및 제 2 의 게이트-마스크 스택들은 높이 H0를 가지며 거리 D1 만큼 분리됨;
상기 제 2 게이트-마스크 스택이 감소된(reduced) 높이 H1을 갖도록, 상기 제 2 게이트-마스크 스택의 상기 다층 하드 마스크 중 제 1 층을 제거하는 단계;
상기 제 2 트랜지스터의 제 1 소스/드레인 영역에 제 1 할로 임플란트가 도달하는 것을 차단하도록 상기 제 1 게이트-마스크 스택을 사용하면서 상기 제 1 및 제 2 게이트-마스크 스택들의 제 1 사이드로부터 제 1 할로 임플란트를 제 1 앵글(angle)로 수행하는 단계 -상기 제 1 앵글은 (D1/H0)의 아크탄젠트 및 (D1/H1)의 아크탄젠트 사이 값임; 및
상기 제 1 트랜지스터의 제 2 소스/드레인 영역에 할로 임플란트를 생성하도록 상기 제 1 및 제 2 게이트-마스크 스택들의 제 2 사이드로부터 제 2 할로 임플란트를 제 2 앵글로 수행하는 단계 - 상기 제 2 앵글은 상기 제 1 앵글과 실질적으로 동일함- 를 포함하되,
상기 제 1 및 제 2 앵글들은 상기 기판에 대해 수직방향을 기준으로 측정되는
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- 삭제
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- 비대칭 전계 효과 트랜지스터들을 제조하는 방법에 있어서,
반도체 기판의 상부에 다수의 게이트-마스크 스택들을 형성하는 단계;
제 1 할로 임플란트가 제 1 트랜지스터에 인접하는 주변 트랜지스터의 제 1 소스/드레인 영역에 도달하는 것을 차단하기 위해, 상기 다수의 게이트-마스크들 중, 상기 제 1 트랜지스터에 대응하는, 적어도 제 1 게이트-마스크 스택을 사용하면서 상기 다수의 게이트-마스크 스택들의 제 1 사이드로부터 상기 제 1 할로 임플란트를 제 1 앵글로 수행하는 단계; 및
제 2 할로 임플란트가 상기 제 2 트랜지스터에 인접하는 주변 트랜지스터의 제 1 소스/드레인 영역에 도달하는 것을 허용하기 위해 상기 다수의 게이트-마스크 스택들 중, 제 2 트랜지스터에 대응하는, 적어도 제 2 게이트-마스크 스택의 높이를 감소시키는 단계(reducing)를 포함하되,
상기 제1 소스/드레인 영역은 상기 제2 게이트-마스크 스택과 마주하고(facing) 그리고 상기 제 2 할로 임플란트는 상기 제 1 앵글보다 큰 제2 앵글로 수행되는
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