KR100604044B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, STI를 형성하고 채널 이온을 주입하는 단계; 상기 이온 주입 후 게이트 산화막과 폴리 실리콘 게이트를 순차적으로 적층하는 단계; 상기 적층된 게이트 산화막과 폴리 실리콘 게이트를 패터닝하는 단계; 제1 스페이서를 형성하는 단계; 제1 선택적 실리콘 에피텍셜층을 형성한 후 확장 이온을 주입하는 단계; 제2 스페이서를 형성하는 단계; 제2 선택적 실리콘 에피텍셜층을 형성한 후 소스/드레인 이온을 주입하는 단계 및 스파이크 RTP로 열처리한 후 코발트 실리사이드막을 형성하는 단계로 이루어짐에 기술적 특징이 있고, 실리콘층의 감소를 2단계에 걸친 선택적 실리콘 에피텍셜 성장 방법을 보충하여 사용함으로써, 전류의 누수를 방지하고, 단채널 효과를 억제하며, 기생 저항을 억제하여 반도체 소자의 특성을 향상하는 효과가 있다.
선택적 실리콘 에피텍셜층, 스페이서, 스파이크 RTP

Description

반도체 소자의 제조 방법{Method for fabricating the semiconductor device}
도 1a 내지 도 1d는 종래의 트랜지스터를 형성하는 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 선택적 실리콘 에피텍셜 성장 방법을 사용하여 얇은 접합을 할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 크기가 급속하게 작아짐에 따라 트랜지스터의 구조에도 많은 변화가 요구되고 있다. 동작 속도를 향상시키면서 고집적화를 이루기 위해서는 단채널 소자가 요구된다. 그런데, 상기 트랜지스터의 채널 길이가 짧아짐에 따 라 펀치쓰루(Punch Through) 현상과 같은 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위해 트랜지스터 동작시 소스(Source)와 드레인(Drain) 간의 전기장의 세기를 감소시키기 위한 얇은 접합(Shallow Junction)을 구현하고 있다. 상기 얇은 접합의 구현을 위하여 엘디디 형태의 소스 및 드레인 전극을 갖는 트랜지스터가 개발되었다.
도 1a 내지 도 1d는 종래의 트랜지스터를 형성하는 방법을 나타내는 공정 단면도이다. 도 1a에 도시된 바와 같이 소자 분리 영역이 구분된 기판(5)을 마련하고, 상기 소자 분리 영역 중에서 활성 영역의 기판(5) 상에 게이트 전극(20)을 형성한다. 상기 게이트 전극(20)은 게이트 산화막 패턴(10)과 게이트 폴리막 패턴(15)을 갖는다.
도 1b에 도시된 바와 같이, 상기 게이트 전극(20)을 이온 주입 마스크로 사용하는 이온 주입을 실시하여 상기 기판(5)에 이온(25)을 주입시킨다. 이에 따라, 상기 이온 주입을 실시함으로서 상기 게이트 전극(20)과 인접하는 기판(5)에 저농도의 소스/드레인 전극이 형성된다.
도 1c에 도시된 바와 같이, 상기 저농도의 소스/드레인 전극(30)이 형성된 기판(5)의 게이트 전극(15)의 양측벽에 스페이서(35)를 형성한다.
도 1d에 도시된 바와 같이, 상기 스페이서(35)를 이온 주입 마스크로 사용하는 이온 주입을 실시하여 상기 기판(5)에 이온(40)을 주입시킨다. 이에 따라, 상기 이온 주입에 의해 고농도의 소스/드레인 전극(30a)이 형성된다.
상기와 같은 종래기술은 공정을 진행함에 따라 실리콘층이 식각 등으로 점점 감소하여 소자의 특성을 열화시키므로 실리콘층을 두껍게 형성하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 실리콘층의 감소를 2단계에 걸친 선택적 실리콘 에피텍셜 성장(Selective Si-Epitaxial Growth) 방법을 사용하여 SOI(Silicon On Insulator) 기판보다 얇은 실리콘층을 갖는 기판이 되는 반도체 소자의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 STI를 형성하고 채널 이온을 주입하는 단계; 상기 이온 주입 후 게이트 산화막과 폴리 실리콘 게이트를 순차적으로 적층하는 단계; 상기 적층된 게이트 산화막과 폴리 실리콘 게이트를 패터닝하는 단계; 제1 스페이서를 형성하는 단계; 제1 선택적 실리콘 에피텍셜층을 형성한 후 확장 이온을 주입하는 단계; 제2 스페이서를 형성하는 단계; 제2 선택적 실리콘 에피텍셜층을 형성한 후 소스/드레인 이온을 주입하는 단계 및 스파이크 RTP로 열처리한 후 코발트 실리사이드막을 형성하는 단계를 포함하여 이루어진 반도체 소자의 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다. 도 2a에 도시된 바와 같이, SOI 기판(100)을 사용하여 소자를 형성한다. 상기 SOI 기판(100) 상에 산화막층(110)과 실리콘층(120)이 있다. 상기 산화막층(110)은 1.5um의 두께이고, 실리콘층(120)은 80nm~150nm의 두께이다.
STI(Shallow Trench Isolation)를 형성하고, 채널 이온을 이온 주입한다. 이후, 실리콘층(120) 위에 게이트 산화막(130)과 폴리 실리콘 게이트(140)를 순차적으로 적층한다. 상기 게이트 산화막(130)의 두께는 15Å~35Å이고, 폴리 실리콘 게이트(140)의 두께는 2000Å~3000Å로 한다. 상기 적층된 게이트 산화막(130)과 폴리 실리콘 게이트(140)는 포토레지스트 패턴에 의해 패터닝한다.
이후, 제1 스페이서(150)를 형성한다. 상기 제1 스페이서(150)의 두께는 20Å~100Å로 형성하여 선택적 실리콘 에피텍셜층 형성시 마스킹 역할을 한다.
도 2b와 도 2c에 도시된 바와 같이, 제1 선택적 실리콘 에피텍셜층(160)을 형성한 후, 확장 이온을 이온 주입한다. 상기 제1 선택적 실리콘 에피텍셜층(160)의 두께는 100Å~500Å로 한다. 상기 제1 선택적 실리콘 에피텍셜층(160)은 SOI 기판으로 공정 진행시 식각되거나 손실된 실리콘층을 보완해 준다.
도 2d에 도시된 바와 같이, 제2 스페이서(170)를 형성한다. 상기 제2 스페이서(170)는 10Å~50Å 두께의 산화막과 100Å~300Å 두께의 질화막으로 되어 있다.
도 2e와 도 2f에 도시된 바와 같이, 제2 선택적 실리콘 에피텍셜층(180)을 형성한 후, 소스/드레인 이온을 이온 주입한다. 상기 제2 선택적 실리콘 에피텍셜층(180)의 두께는 100Å~500Å로 한다. 상기 제2 선택적 실리콘 에피텍셜층(180)은 얇은 접합을 형성하기 위한 선택적 실리콘 에피텍셜 성장으로 이후, 실리사이드(Silicide)에 의해 손실되는 실리콘을 보충한다.
도 2g에 도시된 바와 같이, 스파이크 급속 열처리(Spike Rapid Thermal Processing)로 열처리 공정을 실시한 후, 코발트 실리사이드막을 형성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 제조 방법은 실리콘층의 감소를 2단계에 걸친 선택적 실리콘 에피텍셜 성장 방법을 보충하여 사용함으로써, 전류의 누수를 방지하고, 단채널 효과를 억제하며, 기생 저항을 억제하여 반도체 소자의 특성을 향상하는 효과가 있다.

Claims (6)

  1. 기판 상에 소정 두께의 실리콘층을 형성하는 단계;
    상기 실리콘층 상에 게이트 산화막과 폴리 실리콘 게이트를 순차적으로 형성한 후 패터닝하는 단계;
    상기 폴리 실리콘 게이트 측면에 제 1 스페이서를 형성하는 단계;
    상기 기판 및 폴리 실리콘 게이트 상부에 제 1 선택적 실리콘 에피텍셜층을 형성하는 단계;
    상기 제 1 선택적 실리콘 에피텍셜층에 확장 이온을 주입하는 단계;
    상기 제 1 스페이서의 측면에 제 2 스페이서를 형성하는 단계; 및
    상기 제 1 선택적 에피텍셜층 상부에 제 2 선택적 실리콘 에피텍셜층을 형성하는 단계;가 포함되는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 스페이서를 형성하는 단계는 상기 제 2 스페이서를 상기 제 1 선택적 실리콘 에피텍셜층 상에 형성되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 선택적 실리콘 에피텍셜층을 형성한 다음에는 상기 기판 내에 소스/드레인 이온을 주입하는 단계와, 스파이크 RTP로 열처리한 후 코발트 실리사이드막을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 선택적 실리콘 에피텍셜층의 두께는 100Å~500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제2 스페이서는 10Å~50Å 두께의 산화막과 100Å~300Å 두께의 질화막으로 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 선택적 실리콘 에피텍셜층의 두께는 100Å~500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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