KR100395509B1 - 반도체장치의 제조 방법 - Google Patents

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Abstract

본 발명은 공정온도 및 시트저항을 줄이면서 요구되는 두께의 GGO막을 성장시키도록 하고, 고전압이 인가되는 셀영역과 상대적으로 저전압이 인가되는 로직소자영역에서 일정한 두께의 GGO막이 성장됨에 따른 반도체장치의 성능 저하를 방지하도록 한 반도체장치의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체기판상에 게이트산화막, 도전막을 차례로 형성하는 단계, 상기 도전막을 선택적으로 식각하여 게이트전극을 형성하는 단계, 상기 게이트전극 형성후 드러난 상기 게이트산화막에 산화속도를 증가시키는 불순물을 이온주입하는 단계, 및 재산화 공정을 실시하여 상기 게이트전극의 에지측 상기 게이트산화막의 두께를 증가시키는 단계를 포함하므로써 GGO막의 고유 이점을 유지하면서 서로 다른 두께의 듀얼 GGO막을 형성할 수 있다.

Description

반도체장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조 방법에 관한 것으로, 특히 GGO막을 구비한 반도체장치의 제조 방법에 관한 것이다.
최근에 반도체장치가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트전극의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트전극의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극과 같이 다결정실리콘으로 형성하는 경우에 실리사이드층(silicide)을 형성하여 저항을 감소시킨다.
한편, 게이트전극으로 실리사이드(또는 금속)과 폴리실리콘의 2중 적층 구조를 갖는 반도체장치 제조에서는 게이트 패턴 식각시에 드러나는 게이트산화막이 손상되므로, 게이트전극의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 실리사이드(또는 금속)은 산화시키지 않고 게이트산화막과 폴리실리콘만 산화시키는 과정인 재산화(Re-oxidation) 공정이 수반된다.
여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 실리콘기판에 잔류하는 잔류 메탈 또는 폴리실리콘을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트전극의 에지쪽에 있는 산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.
그렇기 때문에 게이트전극 에지쪽의 산화막은 일정한 두께 이상으로 성장시켜야 되며, 이렇게 성장된 산화막을 그레이디드게이트산화막(Graded Gate Oxide;이하 'GGO막'이라 약칭함) 또는 SBO(Spacer Bottom Oxide)막이라고 부른다.
도 1a 내지 도1c는 종래기술에 따른 반도체장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(11)상에 게이트산화막(12), 폴리실리콘(13), 텅스텐(14)을 차례로 증착한 후, 텅스텐(14)상에 게이트패터닝을 위한 감광막패턴(15)을 형성한다. 여기서, 텅스텐(14)과 같은 금속외에 실리사이드(silicide)가 적용되기도 한다.
도 1b에 도시된 바와 같이, 감광막패턴(15)을 식각마스크로 텅스텐(14)과 폴리실리콘(13)을 차례로 식각하여 폴리실리콘패턴(13a)과 텅스텐패턴(14a)의 이중 구조를 갖는 게이트전극(100)을 형성한다. 이 때, 텅스텐(14)과 폴리실리콘(13) 식각시 드러나는 게이트산화막(12)이 손상(12a)을 받는다.
다음으로, 감광막패턴(15)을 제거한다.
도 1c에 도시된 바와 같이, 게이트전극(100) 형성후 재산화 공정을 거쳐 게이트전극(100)의 저항을 그대로 유지하면서 손상(12a)된 게이트산화막(12)을 회복시킨다.
즉, 재산화 공정은 실리콘기판(11) 상의 노출된 게이트산화막(12) 표면 및 폴리실리콘패턴(13a) 측면만을 산화시키고, 텅스텐패턴(14a)은 산화되지 않도록 해야 한다.
재산화 과정에서, 게이트산화막(12)은 그 두께가 증가된 GGO막(16a)으로 개질되고, 또한, 폴리실리콘패턴(14)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(16b)이 형성된다. 여기서, GGO막(16a)은 게이트전극(100)인 폴리실리콘패턴(13a)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(100) 하측에 비해 게이트전극(100) 에지에서 그 두께가 더 두껍다.
도면에서와 같이, 폴리실리콘패턴(13a)은 노출된 측면으로 산화되어 실리사이드패턴(14a)보다도 패턴크기가 작아지게 된다.
즉, 재산화 과정에서, 실리콘이 함유된 막은 산화되어 SiO2막인 GGO막(16a) 및 실리콘산화막(16b)이 된다.
상술한 종래기술에서는 게이트전극 형성후 손상된 게이트산화막을 회복시켜주기 위해 재산화 공정을 실시하는데, 일정 두께, 예컨대 10Å∼100Å의 GGO막을 성장시키려면 고온(700℃ 이상)에서 산화분위기로 재산화 공정이 진행되어야 하기 때문에 시트저항(Rs)을 낮추어주기 위해 폴리실리콘상부에 증착된 텅스텐이나 실리사이드가 위상천이(phase transistion)되거나 산화되는 문제점이 발생한다.
특히, 금속실리사이드로 최근에 주로 연구되고 있는 티타늄실리사이드(Ti-silicide)는 750℃ 이상의 산화분위기에서의 산화공정에 의해서 급격한 부피 팽창이 일어나게 되어 공정 적용상 큰 문제를 안고 있다(도 2a 내지 도 2c 참조).
또한 비록 산화분위기가 아니더라도, 질소(N2)분위기의 800℃ 이상의 온도에서 C54상의 응집화(agglomeration) 현상이 발생하여 게이트전극의 시트저항(Rs)이 급격히 증가하는 문제도 갖고 있다(도 3 참조).
도 3을 참조하면, 게이트전극의 선폭이 작아짐에 따라 질소분위기에서의 재산화 온도에 따라 시트저항이 증가함을 알 수 있다.
한편, 니켈실리사이드(Ni-silicide)의 경우는, 낮은 저항의 NiSi(∼15μΩ㎝)를 적용을 위하여 연구중에 있지만 일정 온도(750℃∼800℃) 이상에서는 실리콘이 다량 함유된 NiSi2상(∼40μΩ㎝)이 형성되어 시트저항이 높아지게 된다.
상술한 문제점들을 해결하기 위해, 재산화 공정시 건식 산화(dry oxidation), 선택 산화(selective oxidation) 등의 방법을 사용하고 있지만, 대부분이 공정 온도가 높아 그 효과가 낮다.
또한, 상술한 종래기술에 의한 GGO막은 일정한 두께를 갖기 때문에, 그에 따른 소자 특성도 일정하게 고정되는 문제점이 있다.
즉, CMOS 제조 공정 중 셀트랜지스터(Cell transistor)의 경우 리프레쉬(refresh) 등의 문제로 인하여 주변회로영역(peri)의 트랜지스터보다 높은 문턱전압(threshold voltage; Vt)이 요구됨에 따라 높은 게이트 전압이 가해지고 결과적으로 주변회로영역의 트랜지스터보다는 전기적 특성이 열화되는 단점이 나타난다.
이러한 셀영역의 트랜지스터 특성을 향상시키기 위해서는 셀영역의 트랜지스터의 게이트절연막의 두께를 증가시킬 필요가 있는데 이를 위해 셀영역의 게이트절연막을 주변회로영역의 게이트절연막에 비해 두께를 더 두껍게 형성해야만 한다.
그러나, 상술한 종래기술에서는 일정한 두께로 셀영역 및 주변회로영역에 GGO막을 형성하므로써 고전압이 인가되는 셀영역의 게이트절연막의 특성열화를 피할 수 없는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 공정온도 및 시트저항을 줄이면서 요구되는 두께의 GGO막을 성장시킬 수 있는데 적합한 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 셀영역과 주변회로영역에서 일정한 두께의 GGO막이 성장됨에 따른 반도체장치의 성능 저하를 방지하는데 적합한 반도체장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 종래 산소(O2) 분위기에서의 온도에 따른 TiSi2의 산화특성을 도시한 사진,
도 3은 종래 질소 분위기에서의 온도에 따른 게이트전극의 시트저항 특성을 도시한 도면,
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,
도 6a 내지 도 6c는 본 발명의 제3실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,
도 7은 본 발명의 GGO막의 두께에 따른 누설전류 및 GIDL 특성을 도시한 도면,
도 8은 본 발명의 GGO막의 두께에 따른 펀치쓰루 특성을 도시한 도면,
도 9는 본 발명의 GGO막의 두께에 따른 충돌이온화 특성을 도시한 도면,
도 10은 본 발명의 GGO막의 두께에 따른 드레인전류(Idsat) 특성을 도시한 도면,
도 11a 내지 도 11d는 본 발명의 제4실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : 게이트절연막 34 : 폴리실리콘
35 : 텅스텐 37a : 제1GGO막
37b : 제2GGO막
상기의 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체기판상에 게이트산화막, 도전막을 차례로 형성하는 단계, 상기 도전막을 선택적으로 식각하여 게이트전극을 형성하는 단계, 상기 게이트전극 형성후 드러난 상기 게이트산화막에 산화속도를 증가시키는 불순물을 이온주입하는 단계, 및 재산화 공정을 실시하여 상기 게이트전극의 에지측 상기 게이트산화막의 두께를 증가시키는 단계를 포함하여 이루어짐을 특징으로 한다.
또한, 본 발명의 반도체장치의 제조 방법은 저전압동작영역과 고전압동작영역이 정의된 반도체기판상에 1차 게이트절연막, 도전막을 차례로 형성하는 단계, 상기 도전막을 선택적으로 제거하여 상기 저전압동작영역과 상기 고전압동작영역상에 각각 게이트전극을 형성하는 단계, 상기 1차 게이트절연막 중 상기 저전압동작영역에 포함된 부분에 산화속도를 감소시키는 불순물을 이온주입하는 단계, 및 상기 1차 게이트절연막을 재산화시켜 상기 고전압동작영역과 상기 저전압동작영역에서 두께가 서로 다른 2차 게이트절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘(23), 텅스텐(24)을 차례로 증착한 후, 텅스텐(24)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다.
계속해서, 감광막패턴을 식각마스크로 텅스텐(24)과 폴리실리콘(23)을 차례로 식각하여 폴리실리콘/텅스텐(23/24)의 순서로 적층된 이중 구조를 갖는 게이트전극(200)을 형성한 후, 감광막패턴을 제거한다.
여기서, 게이트전극(200)으로는 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN,W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.
상술한 게이트 전극 형성시, 텅스텐(24)과 폴리실리콘(23) 식각으로 드러난 게이트산화막(22)의 일부분이 손상(22a)을 받는다.
도 4b에 도시된 바와 같이, 산화 속도를 증가시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인 불순물(I)을 이온주입하는데, 이러한 산화속도 증가용 불순물(I)로는 O2, Si, Ge, 비활성원소(Ar, Xe), 할로겐원소(F, Cl, Br, I)를 이용한다.
여기서, O2, Si, Ge의 소스는 O2, SiH4, SiF4, GeH4, GeF4이며, 비활성원소의 소스는 Ar, Xe이고, 할로겐원소의 소스는 Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6, I2이다.
상술한 산화속도 증가용 불순물(I)의 이온주입에너지는 1keV∼50keV이다.
도 4c에 도시된 바와 같이, 산화속도 증가용 불순물(I)의 이온주입후 재산화공정(300℃∼800℃)을 거쳐 게이트전극(200)의 저항을 그대로 유지하면서 손상된 게이트산화막(22)을 회복시킨다.
재산화 과정에서, 게이트산화막(22)은 그 두께가 증가된 GGO막(25a)으로 개질되고, 또한, 폴리실리콘패턴(23a)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(25b)이 형성된다.
여기서, GGO막(25a)은 게이트전극(200)을 이루는 폴리실리콘패턴(23)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(200) 하측에 비해 게이트전극(200) 에지에서 그 두께가 더 두껍다.
도면에서와 같이, 폴리실리콘(23)은 노출된 측면으로 산화되어 텅스텐(24)보다도 패턴크기가 작아지게 된다. 즉, 재산화 과정에서, 실리콘이 함유된 막은 산화되어 SiO2막인 GGO막(25a) 및 실리콘산화막(25b)이 된다.
상술한 재산화 공정후, 10Å∼100Å 두께의 GGO막(25a)이 성장된다.
한편, 게이트산화막의 재산화 공정은 건식, 습식 산화가 가능하며, 메탈게이트인 경우 메탈 이외의 실리콘부분만 선택적으로 산화해주는 선택적산화가 가능하다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
상술한 실시예의 게이트산화막으로는 실리콘산화막(SiO2), 실리콘산화질화막 (SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속산화막의 실리케이트(Hf-silicate, Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있다.
상술한 실시예에 의하면, 게이트전극 식각후 산화속도를 증가해주기 위한 상술한 불순물들을 이온주입하면, 종래 사용되었던 재산화 온도(700℃ 이상)보다도 낮은 온도(300℃∼800℃)에서 같은 두께(10Å∼100Å)의 GGO막을 성장시킬 수 있다.
이와 같이 낮은 온도에서 재산화 공정을 진행함에 따라 고온 공정으로 문제로 되었던 실리사이드의 응집, 위상천이 등을 억제하고, 낮은 온도의 산화 분위기에 의해 TiSi2의 급격한 부피 팽창 등을 방지하는 효과가 있다.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(31)의 소정 부분에 소자의 활성영역과 필드영역을 한정하고 셀영역(Ⅰ)과 주변회로(Ⅱ)을 격리시키는 필드산화막(32)을 형성한다. 이 때, 필드산화막(32)은 반도체기판(31)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(32)을 STI(Shallow Trench Isolation) 방법으로 형성하는 것을 보였으나, LOCOS(Local Oxidation of Silicon) 방법으로도 형성할 수 있다.
계속해서, 반도체기판(31)의 활성영역상에 게이트절연막(33)을 성장시킨다. 이 때, 게이트절연막(33)으로는 실리콘산화막(SiO2)외에 실리콘산화질화막(SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속산화막의 실리케이트(Hf-silicate, Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있다.
다음으로, 게이트절연막(33)상에 폴리실리콘(34), 텅스텐(35)을 차례로 증착한 후, 텅스텐(35)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다. 계속해서, 감광막패턴을 식각마스크로 텅스텐(35)과 폴리실리콘(34)을 차례로 식각하여 셀영역(Ⅰ)과 주변회로영역(Ⅱ)상에 각각 폴리실리콘/텅스텐(34/35)의 순서로 적층된 이중 구조를 갖는 게이트전극(300)을 형성한다.
여기서, 게이트전극(300)으로는 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN, W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.
상술한 게이트전극(300) 형성시, 텅스텐(35)과 폴리실리콘(34) 식각으로 드러난 게이트절연막(33)의 일부분이 손상(33a)을 받는다.
도 5b에 도시된 바와 같이, 감광막패턴을 제거한 후, 게이트전극(300)을 포함한 반도체기판(31)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역(Ⅰ)을 노출시키는 셀오픈마스크(36)를 형성한다.
계속해서, 셀오픈마스크(36)을 마스크로 하여 노출된 셀영역(Ⅰ)의 게이트절연막(33)에 산화 속도를 증가시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인불순물(I1)을 이온주입하는데, 이러한 산화속도 증가용 불순물(I1)로는 O2, Si, Ge,비활성원소(Ar, Xe), 할로겐원소(F, Cl, Br, I)를 이용한다.
여기서, O2, Si, Ge의 소스는 O2, SiH4, SiF4, GeH4, GeF4이며, 비활성원소의 소스는 Ar, Xe이고, 할로겐원소의 소스는 Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6, I2이다.
상술한 산화속도 증가용 불순물(I1)의 이온주입에너지는 1keV∼50keV이다.
도 5c에 도시된 바와 같이, 셀오픈마스크(36)를 제거한 후, 재산화공정을 거쳐 게이트전극(300)의 저항을 그대로 유지하면서 손상된 게이트절연막(33)을 회복시킨다.
재산화 과정에서, 산화속도를 증가시키는 불순물(I1)이 이온주입된 셀영역(Ⅰ)의 게이트절연막(33)은 제1GGO막(37a)으로 개질되고, 산화속도를 증가시키는 물질이 이온주입되지 않은 로직소자영역(Ⅱ)의 게이트절연막(33)은 제2GGO막(37b)으로 개질되며, 아울러 폴리실리콘(34)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(38)이 형성된다.
여기서, 제1,2 GGO막(37a, 37b)은 게이트전극(300)을 이루는 폴리실리콘(34)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(300) 하측에 비해 게이트전극(300) 에지에서 그 두께가 더 두껍고, 산화속도를 증가시키는 불순물(I1)이 이온주입된 셀영역(Ⅰ)의 제1GGO막(37a)은 동일한 온도에서 재산화공정을 거치므로 제2GGO막(37b)에 비해 그 두께가 더 두껍다.
도면에서와 같이, 폴리실리콘(34)은 노출된 측면으로 산화되어 텅스텐(35)보다도 패턴크기가 작아지게 된다.
한편, 게이트절연막(33)의 재산화 공정은 건식, 습식 산화가 가능하며, 메탈게이트인 경우 메탈 이외의 실리콘부분만 선택적으로 산화해주는 선택산화가 가능하다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화(Metallization) 공정을 실시한다.
도 6a 내지 도 6c는 본 발명의 제3실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(31)의 소정 부분에 소자의 활성영역과 필드영역을 한정하고 셀영역(Ⅰ)과 주변회로(Ⅱ)을 격리시키는 필드산화막(32)을 형성한다. 이 때, 필드산화막(32)은 반도체기판(31)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(32)을 STI 방법으로 형성하는 것을 보였으나, LOCOS 방법으로도 형성할 수 있다.
계속해서, 반도체기판(31)의 활성영역상에 게이트절연막(33)을 성장시킨다.이 때, 게이트절연막(33)으로는 실리콘산화막(SiO2)외에 실리콘산화질화막(SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속산화막의 실리케이트(Hf-silicate, Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있다.
다음으로, 게이트절연막(33)상에 폴리실리콘(34), 텅스텐(35)을 차례로 증착한 후, 텅스텐(35)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다. 계속해서, 감광막패턴을 식각마스크로 텅스텐(35)과 폴리실리콘(34)을 차례로 식각하여 셀영역(Ⅰ)과 주변회로영역(Ⅱ)상에 각각 폴리실리콘/텅스텐(34/35)의 순서로 적층된 이중 구조를 갖는 게이트전극(300)을 형성한다.
여기서, 게이트전극(300)으로는 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN, W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.
상술한 게이트전극(300) 형성시, 텅스텐(35)과 폴리실리콘(34) 식각으로 드러난 게이트절연막(33)의 일부분이 손상(33a)을 받는다.
도 6b에 도시된 바와 같이, 감광막패턴을 제거한 후, 게이트전극(300)을 포함한 반도체기판(31)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역(Ⅱ)을 오픈시키는 주변회로영역오픈마스크(36a)를 형성한다.
계속해서, 주변회로영역오픈마스크(36a)을 마스크로 하여 노출된 주변회로영역(Ⅱ)의 게이트절연막(33)에 산화 속도를 감소시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인 불순물(I2)을 이온주입하는데, 이러한 산화속도 감소용 불순물(I2)로는 질소를 이용한다.
여기서, 질소의 소스로는 N2, N이고, 이들 불순물(I2)의 이온주입에너지는 1keV∼50keV이다.
도 6c에 도시된 바와 같이, 주변회로영역오픈마스크(36a)를 제거한 후, 재산화공정을 거쳐 게이트전극(300)의 저항을 그대로 유지하면서 손상된 게이트절연막(33)을 회복시킨다.
재산화 과정에서, 산화속도를 감소시키는 불순물(I2)이 이온주입된 주변회로영역(Ⅱ)의 게이트절연막(33)은 제2GGO막(37b)으로 개질되고, 불순물(I2)이 이온주입되지 않은 셀영역(Ⅰ)의 게이트절연막(33)은 제1GGO막(37a)으로 개질되며, 아울러 폴리실리콘(34)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(38)이 형성된다.
여기서, 제1,2 GGO막(37a, 37b)은 게이트전극(300)을 이루는 폴리실리콘(34)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(300) 하측에 비해 게이트전극(300) 에지에서 그 두께가 더 두껍고, 산화속도를 감소시키는 불순물(I2)이 이온주입된 주변회로영역(Ⅱ)의 제2GGO막(37b)은 셀영역(Ⅰ)의 제1GGO막(37a)에비해 동일한 온도에서 재산화공정시 산화속도가 느리므로 그 두께가 얇다.
도면에서와 같이, 폴리실리콘(34)은 노출된 측면으로 산화되어 텅스텐(35)보다도 패턴크기가 작아지게 된다.
한편, 게이트절연막(33)의 재산화 공정은 건식, 습식 산화가 가능하며, 메탈게이트인 경우 메탈 이외의 실리콘부분만 선택적으로 산화해주는 선택산화가 가능하다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
상술한 제2실시예 및 제3실시예와 같이 게이트전극 식각후 목적하는 부분에 산화속도를 증가 또는 감소시키기 위한 불순물을 이온주입하면, 서로 상이한 두께의 GGO막(37a, 37b)을 형성할 수 있으며, 이로 인해 누설전류 및 소자의 신뢰성이 중요시되는 셀영역(Ⅰ)에는 일정한 산화 공정에서 두꺼운 제1GGO막(37a)이 성장되고, 소자의 동작속도가 중요시되는 주변회로영역(Ⅱ)에서는 상대적으로 얇은 두께의 제2GGO막(37b)이 성장된다.
즉, 고전압이 인가되는 셀영역(Ⅰ)에는 두꺼운 GGO막이 형성되고, 저전압이 인가되는 주변회로영역(Ⅱ)에는 상대적으로 얇은 GGO막이 형성된다.
도 7은 GGO막의 두께에 따른 누설전류 및 GIDL 특성을 도시한 도면으로서, GGO막의 두께(thick, medium, thin)가 두꺼울수록 일정한 드레인전압(Vd)에서 오프 누설(off leakage) 및 GIDL이 감소함을 알 수 있다. 이로 인해 소자에서 중요시되는 서브문턱전압 특성이 향상되어 셀영역의 리프레쉬 특성이 개선된다.
도 8은 채널길이(Channel length)에 따른 BVDSS(drain-source breakdown voltage)를 도시한 그래프로서, BVDSS는 펀치쓰루 특성을 나타내는 변수이다.
도 8을 참조하면, 두께(thick, medium, thin)가 두꺼울수록 BVDSS가 큰 것을 알 수 있는데, 이는 두께가 두꺼울수록 펀치쓰루특성이 향상됨을 의미하며, 즉 소자의 집적도가 증가하더라도 두꺼운 GGO막을 갖는 부분은 각각의 소자가 안정된 특성을 갖는다.
도 9는 GGO막의 두께에 따른 충돌이온화(impact ionization) 특성을 도시한 도면으로서, 10/0.25㎛인 트랜지스터에서 드레인전압(Vd)이 3.9V와 4.3V일 때 스트레스시간에 따른 충돌이온화율(impact ionization rate)의 변화를 보여주고 있다.
드레인전압(Vd)이 4.3V인 경우 스트레스시간이 증가함에 따라 충돌이온화율이 증가하고, GGO막의 두께(thick, medium, thin)가 증가할수록 충돌이온화율이 작은 것을 알 수 있다. 이러한 충돌이온화율은 소스에서 드레인으로 캐리어들이 이동시 측면전계(lateral field)에 의해서 가속되어 반도체기판의 격자들과 충돌후 정공(hole)과 전자(electron)를 발생시키게 되는데, 이 때 기판쪽으로 흐르는 캐리어의 양으로 측정한다.
즉, GGO막의 두께가 증가될수록 충돌이온화율이 감소하기 때문에 핫캐리어에대한 신뢰성이 향상되는 효과를 갖는다.
도 10은 GGO막의 두께에 따른 드레인전류(Idsat) 특성을 도시한 도면으로서, GGO막의 두께(thick, medium, thin)가 감소함에 따라 드레인 전류가 급격히 증가함을 알 수 있다. 즉, 소자의 누설전류보다는 동작속도가 중요시되는 주변회로영역에서는 GGO막의 두께를 얇게 형성하므로써 드레인 전류를 증가시킬 수 있다.
도 11a 내지 도 11d는 본 발명의 제4실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도로서, 임베디드형(embedded type)의 메모리소자(DRAM, SRAM, FLASH)와 로직소자를 결합한 시스템온칩(System On Chip;SOC)과 같은 소자에서 로직소자영역에서는 얇은게이트산화막을 형성하고, 메모리소자의 셀영역에서는 두꺼운 게이트산화막을 형성하는 방법을 설명하고 있다.
도 11a에 도시된 바와 같이, 셀영역(Ⅰ)과 저전압영역(Ⅱ1) 및 고전압영역(Ⅱ2)을 갖는 로직소자영역(Ⅱ)이 정의된 반도체기판(41)의 소정 부분에 소자의 활성영역과 필드영역을 한정하는 필드산화막(42)을 형성한다. 이 때, 필드산화막(42)은 반도체기판(41)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(42)을 STI 방법으로 형성하는 것을 보였으나, LOCOS 방법으로도 형성할 수 있다.
계속해서, 반도체기판(41)의 활성영역상에 게이트절연막(43)을 성장시킨다. 이 때, 게이트절연막(43)으로는 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속의 실리케이트(Hf-silicate,Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막을 이용할 수 있다.
다음으로, 게이트절연막(43)상에 폴리실리콘(44), 텅스텐(45)을 차례로 증착한 후, 텅스텐(45)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한다. 계속해서, 감광막패턴을 식각마스크로 텅스텐(45)과 폴리실리콘(44)을 차례로 식각하여 셀영역(Ⅰ)과 로직소자영역(Ⅱ)상에 각각 폴리실리콘/텅스텐(44/45)의 순서로 적층된 이중 구조를 갖는 게이트전극(400)을 형성한다.
여기서, 게이트전극(400)으로는 폴리실리콘의 단독구조, 폴리실리콘/실리사이드(W-silicide, Ti-silicide, Ni-silicide)의 이중구조, 폴리실리콘/금속(W/WN, W/TiN, W/TiAlN)의 이중구조, 금속(W/WN, W/TiN, W/TiAlN, W/TaN, W/WC)의 단독구조도 적용 가능하다.
상술한 게이트 전극 형성시, 텅스텐(45)과 폴리실리콘(44) 식각으로 드러난 게이트절연막(43)의 일부분이 손상(43a)을 받는다.
도 11b에 도시된 바와 같이, 감광막패턴을 제거한 후, 게이트전극(400)을 포함한 반도체기판(41)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역(Ⅰ)을 노출시키는 셀오픈마스크(46)를 형성한다.
계속해서, 셀오픈마스크(46)을 마스크로 하여 노출된 셀영역(Ⅰ)의 게이트절연막(43)에 산화 속도를 증가시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인불순물(I1)을 이온주입하는데, 이러한 산화속도 증가용 불순물(I1)로는 O2, Si, Ge, 비활성원소(Ar, Xe), 할로겐원소(F, Cl, Br, I)를 이용한다.
여기서, O2, Si, Ge의 소스는 O2, SiH4, SiF4, GeH4, GeF4이며, 비활성원소의 소스는 Ar, Xe이고, 할로겐원소의 소스는 Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6, I2이다.
상술한 산화속도 증가용 불순물(I1)의 이온주입에너지는 1keV∼50keV이다.
도 11c에 도시된 바와 같이, 셀영역오픈마스크(46)을 제거한 후, 게이트전극(400)을 포함한 반도체기판(41)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 로직소자영역(Ⅱ)의 저전압영역(Ⅱ1)을 오픈시키는 저전압영역오픈마스크(47)를 형성한다.
계속해서, 저전압영역오픈마스크(47)을 마스크로 하여 노출된 저전압영역(Ⅱ1)의 게이트절연막(43)에 산화 속도를 감소시킬 목적으로 도즈(dose)가 1×1013cm-2∼1×1016cm-2인 불순물(I2)을 이온주입하는데, 이러한 산화속도 감소용 불순물(I2)로는 질소를 이용한다.
여기서, 질소의 소스로는 N2, N이고, 이들 불순물(I2)의 이온주입에너지는 1keV∼50keV이다.
도 11d에 도시된 바와 같이, 저전압영역오픈마스크(47)를 제거한 후, 재산화공정을 거쳐 게이트전극(400)의 저항을 그대로 유지하면서 손상된 게이트절연막(43)을 회복시킨다.
재산화 과정에서, 게이트절연막(43)은 산화속도를 증가시키는 불순물(I1)이 이온주입된 셀영역의 제1GGO막(48a), 산화속도를 감소시키는 불순물(I2)이 이온주입된 로직소자영역(Ⅱ)의 저전압영역(Ⅱ1)의 제2GGO막(48b), 어떠한 불순물도 이온주입되지 않은 로직소자영역(Ⅱ)의 고전압영역(Ⅱ2)의 제3GGO막(48c)으로 개질된다.
여기서, 제1GGO막(48a)은 제2GGO막(48b) 및 제3GGO막(48c)에 비해 더 두껍고 제3GGO막(48c)은 제2GGO막(48b)에 비해 더 두껍다. 즉, 동일한 온도에서 재산화공정을 실시할 때, 산화속도를 증가시키는 불순물(I1)이 이온주입된 제1GGO막(48a)이 더 빨리 성장되어 제2GGO막(48b) 및 제3GGO막(48c)에 비해 두껍고 제2GGO막(48b)은 산화속도를 감소시키는 불순물(I2)이 이온주입되었기 때문에 제3GGO막(48c)에 비해 산화속도가 더 느려 두께가 얇다.
또한, 폴리실리콘패턴(44)에는 노출된 측면으로 산화됨에 따라 실리콘산화막(49)이 형성된다.
그리고, 제1,2 및 제3 GGO막(48a, 48b, 48c)은 게이트전극(400)을 이루는 폴리실리콘(44)의 에지를 소정 부분 침투한 형태를 가져 게이트전극(400) 하측에 비해 게이트전극(400) 에지에서 그 두께가 더 두껍다.
도면에서와 같이, 폴리실리콘(44)은 노출된 측면으로 산화되어 텅스텐(45)보다도 패턴크기가 작아지게 된다.
한편, 게이트절연막(43)의 재산화 공정은 건식, 습식 산화가 가능하며, 메탈게이트인 경우 메탈 이외의 실리콘부분만 선택적으로 산화해주는 선택산화가 가능하다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 하고, 게이트전극의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
상술한 제3실시예에 따르면, 제3실시예에서는 소자의 동작속도보다는 누설전류 및 신뢰성이 중요시되는 셀영역(Ⅰ)에는 산화속도를 증가시키는 불순물을 이온주입하고, 소자의 동작속도가 중요시되는 로직소자영역(Ⅱ) 중에서 저전압영역(Ⅱ1)은 산화속도를 감소시키는 불순물을 이온주입하고, 로직소자영역(Ⅱ) 중에서 고전압이 인가되는 고전압영역(Ⅱ2)(동작속도 및 신뢰성이 중요시되는 부분)은 이온주입공정을 생략하므로서 트리플(tripple) GGO막을 서로 상이하게 성장시킬 수 있다.
여기서, 셀영역(Ⅰ)에 가장 높은 전압이 인가되고, 로직소자영역(Ⅱ)은 셀영역(Ⅰ)에 비해 낮은 전압이 인가되며 그 중 저전압영역(Ⅱ1)에 비해 고전압영역(Ⅱ2)에 인가되는 전압이 더 높다.
상술한 제4실시예에서도 도 7 내지 도 10에서 설명된 효과가 나타나며, 제1,2 및 제3실시예에서, 게이트전극 식각후 GGO막이 형성될 부분에 산화속도를 증가시키기 위한 물질을 이온주입하여 재산화시 산화속도를 증가시키므로써 일정 두께의 GGO막 형성시 공정 온도를 효과적으로 감소시킬 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 게이트전극 식각후 GGO막이 형성될 부분에 산화속도를 증가시키기 위한 물질을 이온주입하여 재산화시 산화속도를 증가시키므로써 일정 두께의 GGO막 형성시 공정 온도를 효과적으로 감소시킬 수 있고, 이로 인해 메탈실리사이드, 메탈게이트 적용시 메탈실리사이드, 메탈게이트의 산화, 응집 및 위상천이를 억제하여 게이트전극의 시트저항을 낮출 수 있는 효과가 있다.
또한, 본 발명은 목적에 맞게 서로 상이한 두께를 갖는 GGO막을 형성하므로써 하나의 칩에서 서로 상이한 특성의 소자를 형성할 수 있어 소자의 성능을 향상시킬 수 있는 효과가 있다.

Claims (15)

  1. 반도체기판상에 게이트산화막, 도전막을 차례로 형성하는 단계;
    상기 도전막을 선택적으로 식각하여 게이트전극을 형성하는 단계;
    상기 게이트전극 형성후 드러난 상기 게이트산화막에 산화속도를 증가시키는 불순물을 이온주입하는 단계; 및
    재산화 공정을 실시하여 상기 게이트전극의 에지측 상기 게이트산화막의 두께를 증가시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  2. 제1항에 있어서,
    상기 산화속도를 증가시키는 불순물은, O2, Si, Ge, Ar, Xe, F, Cl, Br 및 I로 이루어진 그룹중에서 선택되는 하나를 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  3. 제2항에 있어서,
    상기 O2의 소스는 O2, 상기 Si의 소스는 SiH4, SiF4, 상기 Ge의 소스는 GeH4,GeF4, 상기 Ar 및 Xe의 소스는 Ar, Xe, 상기 F, Cl, Br 및 I의 소스는 Cl2, BCl2, CF4, CHF6, BF2, F2, NF3, SF6, I2인 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 제1항에 있어서,
    상기 산화속도를 증가시키는 불순물의 이온주입에너지는 1keV∼50keV인 것을특징으로 하는 반도체장치의 제조 방법.
  5. 제1항에 있어서,
    상기 산화속도를 증가시키는 불순물의 이온주입 도즈량은 1×1013cm-2∼1×1016cm-2인 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 제1항에 있어서,
    상기 재산화 공정은, 300℃∼800℃의 온도범위에서 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  7. 제1항에 있어서,
    상기 재산화 공정은 건식산화, 습식산화 및 선택적산화로 이루어진 그룹중에서 선택되는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제1항에 있어서,
    상기 재산화공정에 의해 증가되는 상기 게이트산화막의 두께는 10Å∼100Å인 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 저전압동작영역과 고전압동작영역이 정의된 반도체기판상에 1차 게이트절연막, 도전막을 차례로 형성하는 단계;
    상기 도전막을 선택적으로 제거하여 상기 저전압동작영역과 상기 고전압동작영역상에 각각 게이트전극을 형성하는 단계;
    상기 1차 게이트절연막 중 상기 저전압동작영역에 포함된 부분에 산화속도를 감소시키는 불순물을 이온주입하는 단계; 및
    상기 1차 게이트절연막을 재산화시켜 상기 고전압동작영역과 상기 저전압동작영역에서 두께가 서로 다른 2차 게이트절연막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  10. 제9항에 있어서,
    상기 산화속도를 감소시키는 불순물은 질소인 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 제10항에 있어서,
    상기 질소의 이온주입에너지는 1keV∼50keV인 것을특징으로 하는 반도체장치의 제조 방법.
  12. 제10항에 있어서,
    상기 질소의 이온주입 도즈량은 1×1013cm-2∼1×1016cm-2인 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 제9항에 있어서,
    상기 1차 게이트절연막의 재산화는 300℃∼800℃의 온도범위에서 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  14. 제9항에 있어서,
    상기 1차 게이트절연막의 재산화는 건식산화, 습식산화 및 선택적산화로 이루어진 그룹중에서 선택되는 것을 특징으로 하는 반도체장치의 제조 방법.
  15. 제9항에 있어서,
    상기 2차 게이트절연막은 10Å∼100Å 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
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