JP2002246593A

JP2002246593A - 半導体装置及びその製造方法

Info

Publication number: JP2002246593A
Application number: JP2001043452A
Authority: JP
Inventors: Kentaro Nakanishi; 賢太郎中西; Hiroaki Nakaoka; 弘明中岡; Takayuki Yamada; 隆順山田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-02-20
Filing date: 2001-02-20
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】ゲート電極上のシリサイド膜の断線や一部未
形成を防ぎ、ゲート電極の細線抵抗の低減と微細化を同
時に実現する。【解決手段】半導体装置は、ゲート電極３ａと、その
外側に設けられた酸化膜からなる第２のサイドウォール
６ａとを備えている。ゲート電極３ａの上面及び両側面
上部に亘ってシリサイド膜１２が、第２のサイドウォー
ル６ａの上には、上端面が平坦化された窒化膜からなる
第３のサイドウォール７がそれぞれ設けられている。シ
リコン基板１内には、エクステンション領域５と、高濃
度ソース・ドレイン領域８とが設けられている。ゲート
電極３ａ及び高濃度ソース・ドレイン領域８の上には、
シリサイド膜１２、９がそれぞれ設けられている。シリ
サイド膜１２とシリサイド膜９とはそれぞれ適正な厚み
となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート電極やソー
ス・ドレイン領域の上にシリサイド膜を設けた半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】近年、電子機器の省電力の観点から、低
電圧で動作するトランジスタが求められている。トラン
ジスタにおいて、低電圧での安定動作を実現するために
は、ゲート電極の微細化が効果的である。しかし、ゲー
ト電極の微細化が進展していくに従い、トランジスタの
性能劣化の要因である寄生抵抗成分の影響が顕在化す
る。この寄生抵抗のうち、ゲート電極及びソース・ドレ
イン領域のコンタクト抵抗及びゲート電極の細線抵抗を
低減する手段として従来より行なわれている技術の説明
を、図６（ａ）〜（ｃ）を参照しながら以下に行なう。
図６（ａ）〜（ｃ）は、従来の半導体装置の製造方法を
示す図である。

【０００３】まず、図６（ａ）に示す工程で、シリコン
基板１０１上にシリコン酸窒化膜及びポリシリコン膜を
順次堆積した後、リソグラフィ及びドライエッチングに
より、シリコン酸窒化膜及びポリシリコン膜をパターニ
ングしてゲート絶縁膜１０２及びゲート電極１０３を形
成する。その後、ゲート電極１０３をマスクとして不純
物注入を行い、シリコン基板１０１内においてゲート電
極の両側方にエクステンション領域１０５を形成する。

【０００４】続いて、図６（ｂ）に示す工程で、基板上
にシリコン酸化膜を堆積し、シリコン酸化膜をエッチバ
ックすることにより、ゲート電極１０３の側面上に酸化
膜サイドウォール１０６を形成する。その後、ゲート電
極１０３と酸化膜サイドウォール１０６をマスクとして
不純物注入を行い、エクステンション領域１０５の外側
に高濃度ソース・ドレイン領域１０８を形成する。

【０００５】次に、図６（ｃ）に示す工程で、基板上に
コバルト等の金属膜を堆積した後、ゲート電極１０３及
びソース・ドレイン領域１０８の露出している表面部を
金属と反応させることにより、低抵抗化のための金属シ
リサイド膜１０９を自己整合的に形成して半導体装置を
完成させる。金属シリサイド膜を形成することで、寄生
抵抗のひとつであるコンタクト抵抗を低減することがで
きる。同時にゲート電極の断面積が増大し、且つ低抵抗
な金属シリサイド膜１０９により、細線抵抗も低減でき
る。

【０００６】

【発明が解決しようとする課題】ところで、上述のよう
な工程による半導体装置の微細化は、省電力化・高集積
化には有利な反面、製造を物理的に難しくしている。こ
のような状況で、上記従来方法では、図６（ｃ）に示し
た金属シリサイド膜１０９の形成工程において、ゲート
電極の端部及びソース・ドレイン領域の露出した部分の
端部で金属シリサイド膜が十分に形成されないおそれが
ある。そのため、特にゲート部分で断線や細線抵抗の増
大を起こしやすいという不具合があった。

【０００７】その原因は、コンタクト抵抗を低減するた
めの最適なシリサイド膜厚が、ゲート電極１０３とソー
ス・ドレイン領域とで異なる場合が多いためと考えられ
る。つまり、ゲート電極１０３では金属シリサイド膜を
厚めに形成してゲート電極の上面の全面にシリサイドを
形成することが望ましく、ソース・ドレイン領域では逆
に、金属シリサイド膜を薄めに形成して接合リークを抑
制することが望ましいと思われる。

【０００８】本発明の目的は、ゲート電極の低抵抗化を
目的とするシリサイド膜形成の際に、ゲート電極の微細
化と細線抵抗の低減とを同時に実現しうる半導体装置及
びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、上記半導体基板上に形成されたゲート絶
縁膜と、上記ゲート絶縁膜の上に設けられた導体膜から
なるゲート電極と、上記ゲート電極の上面から側面の上
部に亘る領域に形成されたゲートシリサイド膜と、上記
ゲート電極の側面のうち上部を除く部分の上に設けられ
た第１のサイドウォールと、上記第１のサイドウォール
及び上記ゲートシリサイド膜の側面上に設けられ、上記
第１のサイドウォールとは選択エッチングが可能な第２
のサイドウォールと、上記半導体基板内の上記ゲート電
極の外側に設けられたソース・ドレイン領域とを備えて
いる。

【００１０】これにより、ゲートシリサイド膜がゲート
電極の側面上部も覆っているため、表面積が増大し、ゲ
ート上のシリサイド膜に断線や一部未形成部が生じるこ
とによるゲート電極での細線抵抗の増大を防止すること
ができる。

【００１１】上記第１のサイドウォールの断面をＬ字状
に形成することにより、例えば上記第１のサイドウォー
ルをシリコン酸化膜、上記第２のサイドウォールをシリ
コン酸化膜とのエッチング選択比の高いシリコン窒化膜
により形成した場合に、窒化膜とシリコン基板が直接接
するのを防ぐことができる。

【００１２】上記第１のサイドウォールと上記ゲート電
極との間に、上記第２のサイドウォールとの選択エッチ
ングが可能な絶縁膜からなる第３のサイドウォールをさ
らに設けることにより、左右のソース・ドレイン領域の
間隔を適正に保つことができる。

【００１３】また、上記ソース・ドレイン領域の上面に
ＳＤシリサイド膜をさらに設けた場合、ソース・ドレイ
ン領域におけるコンタクト抵抗を低減することができ
る。

【００１４】その場合、ゲート電極の上面に設けられた
ゲートシリサイド膜を、ソース・ドレイン領域上のＳＤ
シリサイド膜よりも厚くすることにより、ソース・ドレ
イン領域での接合リークを抑制しつつ、ゲート上のシリ
サイド膜に断線や一部未形成部が生じることによるゲー
ト電極の細線抵抗の増大を防止することができる。

【００１５】また、サイドウォールの材質について、上
記第１のサイドウォールはシリコン酸化膜から構成され
ており、上記第２サイドウォールはシリコン窒化膜から
構成されていることが好ましい。これらは互いに選択的
にエッチングすることが可能である。

【００１６】なお、上記第２のサイドウォールの上面が
平坦化されている場合、第２のサイドウォールの上端部
の膜厚が厚くなるので、上記第１のサイドウォールを選
択的にエッチングする際に、上記第２のサイドウォール
の上端部がエッチングにより除去されるのを防ぐことが
できる。

【００１７】また、上記シリサイド膜は、タングステン
シリサイド膜、チタンシリサイド膜、コバルトシリサイ
ド膜及びニッケルシリサイド膜のうちから１つ選ばれた
金属シリサイドで構成されることが好ましい。

【００１８】これにより、上記ゲート電極及び上記ソー
ス・ドレイン領域でのコンタクト抵抗を低減するととも
に、ゲート電極での細線抵抗の増大を防ぐことができ
る。

【００１９】本発明の第１の半導体装置の製造方法は、
半導体基板上に、ゲート絶縁膜と導体膜からなるゲート
電極とを選択的に形成する工程（ａ）と、上記ゲート電
極の側面上に絶縁膜からなるサイドウォールを形成する
工程（ｂ）と、少なくとも上記ゲート電極をマスクとし
て不純物を注入し、ソース・ドレイン領域を形成する工
程（ｃ）と、上記ソース・ドレイン領域の表面部にＳＤ
シリサイド膜を形成する工程（ｄ）と、上記工程（ｄ）
の後に基板上に層間絶縁膜を堆積した後、平坦化処理に
より上記ゲート電極及びサイドウォールの上部を露出さ
せる工程（ｅ）と、上記露出したゲート電極の上面に、
ゲートシリサイド膜を形成する工程（ｆ）とを含んでい
る。

【００２０】この方法により、ゲート電極上のシリサイ
ド膜とソース・ドレイン領域上のシリサイド膜とが別工
程で形成されるので、それぞれの膜厚を最適化すること
ができる。つまり、ゲート電極では、シリサイド膜を厚
めに形成することにより、断線や一部未形成部が生じる
ことによる細線抵抗の増大を防止することができる。一
方、ソース・ドレイン領域上では、逆にシリサイド膜を
薄めに形成することにより、接合リークを抑制すること
ができる。

【００２１】また、上記工程（ａ）で、ゲート電極の上
面上にリソグラフィ工程における反射防止膜を設けた場
合、設計通りの形状のゲート電極を制御よく形成するこ
とができる。

【００２２】上記工程（ｅ）では、平坦化処理により上
記ゲート電極を露出させた直後に、上記ゲート電極に不
純物を注入することが好ましい。

【００２３】これにより、上記工程（ａ）で不純物を注
入する方法に比べ、ゲート電極へ多量の不純物を注入す
ることができる。さらに、例えばＰＭＩＳトランジスタ
を形成する場合、上記工程（ａ）でボロン注入を行う方
法に比べ、ボロンの染み出しを抑制することができる。

【００２４】上記ＳＤシリサイド膜及び上記ゲートシリ
サイド膜は、タングステンシリサイド膜、チタンシリサ
イド膜、コバルトシリサイド膜及びニッケルシリサイド
膜のうちから１つ選ばれた金属シリサイドで構成される
ことにより、ゲート電極及びソース・ドレイン領域での
コンタクト抵抗を低減するとともに、ゲート電極での細
線抵抗の増大を防ぐことができる。

【００２５】本発明の第２の半導体装置の製造方法は、
上記半導体基板上にゲート絶縁膜、導体膜からなるゲー
ト電極を選択的に形成する工程（ａ）と、上記工程
（ａ）の後に基板上に第１の絶縁膜を堆積する工程
（ｂ）と、上記第１の絶縁膜と選択エッチングが可能な
第２の絶縁膜を上記第１の絶縁膜上に堆積する工程
（ｃ）と、少なくとも上記第２の絶縁膜をエッチバック
して、上記ゲート電極の側面上に上記第１の絶縁膜から
なる第１のサイドウォール及び上記第２の絶縁膜からな
る第２のサイドウォールを残存させる工程（ｄ）と、少
なくとも上記ゲート電極をマスクとして不純物を注入し
てソース・ドレイン領域を形成する工程（ｅ）と、上記
ソース・ドレイン領域の表面部にＳＤシリサイド膜を形
成する工程（ｆ）と、上記工程（ｆ）の後に、基板上に
層間絶縁膜を堆積した後、平坦化処理により上記ゲート
電極及び上記第１、第２のサイドウォールの上部を露出
させる工程（ｇ）と、選択的エッチングにより、上記第
１のサイドウォールの上部を除去し、上記ゲート電極の
側部に空隙を形成する工程（ｈ）と、上記露出したゲー
ト電極の上面上及び側面上部に、ゲートシリサイド膜を
形成する工程（ｉ）とを含んでいる。

【００２６】この方法により、ゲート電極上のシリサイ
ド膜とソース・ドレイン領域上のシリサイド膜とが別工
程で形成されるので、それぞれの膜厚を最適化すること
ができる。つまり、ゲート電極上では、シリサイド膜を
厚めに形成することにより、シリサイド膜の断線や一部
未形成部が生じることによる細線抵抗の増大を防止する
ことができる。一方、ソース・ドレイン領域上では、逆
にシリサイド膜を薄めに形成することにより、接合リー
クを抑制することができる。

【００２７】上記第２の半導体装置の製造方法におい
て、工程（ａ）で、上記ゲート電極の上面上に上記反射
防止膜を設けた場合、設計通りの形状のゲート電極を制
御よく形成することができる。

【００２８】また、上記工程（ｇ）では、平坦化処理に
よりゲート電極を露出させた直後に、上記ゲート電極に
不純物を注入することが好ましい。

【００２９】これにより、上記工程（ａ）で不純物を注
入する方法に比べ、多量の不純物を注入できる。さら
に、例えばＰＭＩＳトランジスタを形成する場合、上記
工程（ａ）でボロン注入を行う方法に比べ、ボロンの染
み出しを抑制することができる。

【００３０】上記第ＳＤシリサイド膜及び上記ゲートシ
リサイド膜は、タングステンシリサイド膜、チタンシリ
サイド膜、コバルトシリサイド膜、ニッケルシリサイド
膜のうちから１つ選ばれた金属シリサイドで構成される
ことにより、ゲート電極及びソース・ドレイン領域での
コンタクト抵抗を低減するとともに、ゲート電極での細
線抵抗の増大を防ぐことができる。

【００３１】また、上記工程（ａ）の後で工程（ｂ）の
前に、上記ゲート電極の側面上に第３のサイドウォール
を形成する工程と、上記ゲート電極及び上記第３のサイ
ドウォールをマスクとしてソースドレイン領域よりも低
濃度の不純物を注入することにより、低濃度ソース・ド
レイン領域を形成する工程とをさらに含み、上記工程
（ｅ）では、上記ゲート電極及び上記第１〜３のサイド
ウォールをマスクとして不純物を注入する方法をとるこ
ともできる。

【００３２】この場合、低濃度ソース・ドレイン領域を
形成することにより、トランジスタの耐圧効果を向上す
ることができ、さらに、第３のサイドウォールをマスク
にすることにより、左右の低濃度ソース・ドレイン領域
の間隔を適正に保つことができる。

【００３３】上記工程（ｂ）の後で工程（ｃ）の前に、
上記第１の絶縁膜をエッチバックする工程を加えること
もでき、この場合は、例えば低濃度ソース・ドレイン領
域を形成するときに、左右の低濃度ソース・ドレイン領
域の間隔を適正に保つことができる。

【００３４】なお、上記工程（ｇ）で少なくとも上記第
２のサイドウォールの上面が平坦化されている場合、上
端部の膜厚が厚くなるので、第１のサイドウォールを選
択的にエッチングする際に、第２のサイドウォールの上
端部がエッチングにより除去されるのを防ぐことができ
る。

【００３５】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。（第１の実施形態）図１（ａ）〜（ｄ）及び図２（ａ）
〜（ｄ）は、本発明の第１の実施形態に関して、半導体
装置の製造方法を示す断面図である。

【００３６】まず、図１（ａ）に示す工程で、シリコン
基板１に活性領域を囲むための素子分離（図示せず）を
形成した後、熱酸化法により、シリコン基板１の活性領
域上にシリコン酸化膜を形成する。さらに、ＮＯ／Ｏ₂
ガス系を用いてシリコン酸化膜の窒化処理を行うことに
より、膜厚２．０ｎｍのシリコン酸窒化膜２を形成す
る。その後、シリコン酸窒化膜２の上に膜厚２００ｎｍ
のポリシリコン膜３を堆積する。続いて、ＣＶＤ法によ
り、上記ポリシリコン膜３の上に膜厚５０ｎｍ程度のシ
リコン酸窒化膜４を堆積する。以下の工程では主として
ＮＭＩＳトランジスタに関して説明する。

【００３７】次に、図１（ｂ）に示す工程で、ＫｒＦ光
源を用いたリソグラフィ技術及びドライエッチング技術
により、シリコン酸窒化膜４、ポリシリコン膜３及びシ
リコン酸窒化膜２をパターニングしてポリシリコンから
なるゲート電極３ａと反射防止膜４ａとゲート絶縁膜２
ａとを形成する。ここで、反射防止膜４ａは、リソグラ
フィ工程における反射防止膜として機能するため、設計
通りの形状のゲート電極３ａを制御よく形成することが
できる。

【００３８】さらに、ゲート電極３ａをマスクとして、
砒素イオン（Ａｓ⁺）を、加速電圧３ｋｅＶ、ドーズ量
１×１０¹⁵ｃｍ^-2の条件で注入し、シリコン基板１内の
ゲート電極３ａの両側方にエクステンション領域５を形
成する。ここで、砒素のイオン注入に先立ち、左右のエ
クステンション領域５の適正な間隔を確保するために、
オフセットスペーサとなる厚さ１０ｎｍ程度の酸化膜サ
イドウォールをゲート電極３ａの側面上に形成してもよ
い。また、エクステンション領域５に代えて、より低濃
度の不純物を含むＬＤＤ領域を作成してもよい。

【００３９】次に、図１（ｃ）に示す工程で、ＣＶＤ法
により、基板上に厚さ６０ｎｍ程度のシリコン酸化膜を
堆積した後、シリコン酸化膜をエッチバックして、ゲー
ト電極３ａと反射防止膜４ａの側面上にサイドウォール
６を形成する。その後、ゲート電極３ａ及びサイドウォ
ール６をマスクとして、砒素イオンを、加速電圧４０ｋ
ｅＶ、ドーズ量４×１０¹⁵ｃｍ^-2の条件で注入し、エク
ステンション領域５の外側に高濃度ソース・ドレイン領
域８を形成する。

【００４０】続いて、図１（ｄ）に示す工程で、エクス
テンション領域５及び高濃度ソース・ドレイン領域８中
のＡｓを活性化するため、１０００℃、１０秒程度の熱
処理（ＲＴＡ）を施す。次に、ＣＶＤ法により基板の全
面に厚さ８ｎｍの金属コバルト膜を堆積し、４００〜５
００℃に加熱してコバルトとシリコンを反応させた後、
選択エッチングにより、未反応の金属コバルト膜を除去
する。その後、７００〜８００℃でシリサイドの相転換
を行う。これにより、高濃度ソース・ドレイン領域８の
露出している表面部に厚さ１６ｎｍのコバルトシリサイ
ド膜９（ＳＤシリサイド膜）が形成される。このとき、
ゲート電極３ａ上は反射防止膜４ａで覆われているた
め、コバルトシリサイド膜は形成されない。なお、本実
施形態ではシリサイド用金属材料としてコバルトを用い
たが、タングステン、チタン、ニッケルなどを使用して
もよい。

【００４１】次に、図２（ａ）に示す工程で、ＣＶＤ法
により、基板上にシリコン酸化物等からなる層間絶縁膜
１０を堆積させた後、ゲート電極３ａの上面が露出する
まで化学機械研磨（ＣＭＰ）処理を行う。

【００４２】この後、図２（ｂ）に示す工程で、ポリシ
リコン膜３からなるゲート電極３ａに導電性を持たせる
ために、ＮＭＩＳトランジスタ形成領域にはリンイオン
を、ＰＭＩＳトランジスタ形成領域にはボロンイオン
（図示せず）を注入する。これにより、ゲート電極３ａ
の空乏化を軽減し、トランジスタの駆動力を向上させる
ことができる。

【００４３】続いて、図２（ｃ）に示す工程で、ＣＶＤ
法によりゲート電極３ａ上に膜厚１２ｎｍの金属コバル
トを堆積し、４００〜５００℃に加熱してコバルトとシ
リコンを反応させた後、エッチングにより、未反応の金
属コバルト膜を除去する。その後、７００〜８００℃で
シリサイドの相転換を行う。これにより、ゲート電極３
ａ上にのみ厚さ２４ｎｍのコバルトシリサイド膜１２
（ゲートシリサイド膜）が形成される。なお、図１
（ｄ）の工程ではシリサイドの相転換を省き、本工程で
まとめてシリサイドの相転換を行うこともできる。

【００４４】次に、図２（ｄ）に示す工程で、ＣＶＤ法
により基板の上にシリコン酸化物等からなる上部層間絶
縁膜１６を堆積した後、層間絶縁膜１０及び上部層間絶
縁膜１６を貫通して高濃度ソース・ドレイン領域８上の
コバルトシリサイド膜９及びゲート電極３ａ上のコバル
トシリサイド膜１２に到達するコンタクトホールを形成
する。次に、ＣＶＤ法により、コンタクトホールをタン
グステン（Ｗ）等で埋めてプラグ１３を形成する。その
後、配線工程等を経て半導体装置が完成する。

【００４５】本実施形態では、ゲート電極３ａ上のコバ
ルトシリサイド膜１２と高濃度ソース・ドレイン領域８
上のコバルトシリサイド膜９とは別工程で形成されるた
め、それぞれの膜厚を最適化することができる。つま
り、ゲート電極３ａでは、コバルトシリサイド膜１２を
厚めに形成することにより、断線や一部未形成部が生じ
ることによる細線抵抗の増大を防止することができる。
一方、高濃度ソース・ドレイン領域８では、逆にコバル
トシリサイド膜９を薄めに形成することにより、接合リ
ークを抑制することができる。

【００４６】なお、本実施形態では、図２（ｂ）に示す
工程でゲート電極３ａに導電性を持たせるためのイオン
注入を行ったが、図１（ａ）の工程で、ポリシリコン膜
３不純物注入を行ってもよい。その場合には、ＮＭＩＳ
トランジスタ形成領域にはリンイオン（Ｐ⁺）を、ＰＭ
ＩＳトランジスタ形成領域にはボロンイオン（Ｂ⁺）を
注入する。但し、ＰＭＩＳトランジスタ形成領域におい
てはボロンの染み出しを抑制するため、図１（ａ）の工
程ではボロンイオンを注入せず、図２（ｂ）に示す工程
で、ＰＭＩＳトランジスタのゲート電極にボロンイオン
を注入することが好ましい。（第２の実施形態）図３は、本発明における第２の実施
形態の半導体装置の断面図である。同図に示すように、
本実施形態の半導体装置は、シリコン基板１上に形成さ
れたシリコン酸窒化物からなるゲート絶縁膜２ａと、上
記ゲート絶縁膜２ａの上に形成され、不純物を含むポリ
シリコンからなるゲート電極３ａと、上記ゲート電極３
ａの側面を覆う酸化シリコンからなる厚さ１０ｎｍ程度
の第３のサイドウォール１４と、第３のサイドウォール
１４の外側に設けられ、断面がＬ字状の酸化シリコンか
らなる横方向の厚みが１５ｎｍの第１のサイドウォール
１５ａとを備えている。また、本実施形態の半導体装置
は、上記ゲート電極３ａの上面及び両側面上部に亘って
設けられた、寄生抵抗を低減するためのコバルトシリサ
イド膜１２と、第１のサイドウォール１５ａの上に設け
られ、上面が平坦化されたシリコン窒化物からなる横方
向の厚みが６０ｎｍの第２のサイドウォール７とを備え
る。また、上記シリコン基板１内における、ゲート電極
３ａの両端直下とその側方に設けられたエクステンショ
ン領域５と、上記エクステンション領域５の外側に設け
られた高濃度ソース・ドレイン領域８とを備えている。
また、高濃度ソース・ドレイン領域８の表面部には、寄
生抵抗を低減するためのコバルトシリサイド膜９が設け
られている。なお、ゲート電極３ａに含まれる不純物
は、ＮＭＩＳトランジスタの場合はリン等であり、ＰＭ
ＩＳトランジスタの場合はボロン等である。また、エク
ステンション領域５及び高濃度ソース・ドレイン領域８
に含まれる不純物は、ＰＭＩＳトランジスタの場合はボ
ロン等であり、ＮＭＩＳトランジスタの場合は砒素等で
ある。なお、本実施形態ではゲート絶縁膜をシリコン酸
窒化物により構成したが、ゲート絶縁膜を酸化シリコン
等により構成してもよい。また、本実施形態ではシリサ
イド用金属材料としてコバルトを用いたが、タングステ
ン、チタン、ニッケルなどを使用してもよい。

【００４７】本実施形態の半導体装置の特徴は、後述す
る製造工程において、ゲート電極３ａ上のコバルトシリ
サイド膜１２と高濃度ソース・ドレイン領域８上のコバ
ルトシリサイド膜９とは別工程で形成されるため、それ
ぞれの膜厚が最適化されている点にある。ゲート電極３
ａでは、コバルトシリサイド膜１２は、断線や一部未形
成部が生じることによる細線抵抗の増大を防止するた
め、厚めに形成されている。一方、高濃度ソース・ドレ
イン領域８では、逆に接合リークを抑制するために、コ
バルトシリサイド膜９は薄めに形成されている。

【００４８】しかも、本実施形態においては、コバルト
シリサイド膜１２がゲート電極３ａの両側面上部も覆っ
ているため、特に細線抵抗の顕著な低減を図ることがで
きる。

【００４９】図４（ａ）〜（ｄ）及び図５（ａ）〜
（ｄ）は、本発明の第２の実施形態に関して、半導体装
置の製造方法を示す断面図である。

【００５０】まず、図４（ａ）に示す工程で、シリコン
基板１に活性領域を囲むための素子分離（図示せず）を
形成した後、熱酸化法により、シリコン基板１の活性領
域上にシリコン酸化膜を形成する。さらに、ＮＯ／Ｏ₂
ガス系を用いてシリコン酸化膜の窒化処理を行うことに
より、膜厚２．０ｎｍのシリコン酸窒化膜を形成する。
その後、上記シリコン酸窒化膜の上に膜厚２００ｎｍの
ポリシリコン膜を堆積する。続いて、ＣＶＤ法により、
上記ポリシリコン膜の上に膜厚５０ｎｍ程度のシリコン
酸窒化膜を堆積する。以下の工程では主としてＮＭＩＳ
トランジスタに関して説明する。

【００５１】次に、ＫｒＦ光源を用いたリソグラフィ技
術及びドライエッチング技術により、上記シリコン酸窒
化膜、上記ポリシリコン膜及び上記シリコン酸窒化膜を
パターニングして、ポリシリコンからなるゲート電極３
ａと反射防止膜４ａとゲート絶縁膜２ａとを形成する。
ここで、反射防止膜４ａは、リソグラフィ工程における
反射防止膜として機能するため、設計通りの形状のゲー
ト電極３ａを制御よく形成することができる。

【００５２】続いて、ＣＶＤ法により、シリコン酸化膜
を基板上に堆積した後、エッチバックを行い、オフセッ
トスペーサとなる厚さ１０ｎｍ程度の第３のサイドウォ
ール１４をゲート電極３ａの側面上に形成する。これに
より、左右のエクステンション領域５の適正な間隔を確
保することができる。その後、ゲート電極３ａと第３の
サイドウォール１４とをマスクとして、砒素イオンを、
加速電圧３ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2の条件で
注入し、シリコン基板１内のゲート電極３ａの両側方に
エクステンション領域５を形成する。ここで、エクステ
ンション領域５に代えて、より低濃度の不純物を含むＬ
ＤＤ領域を作成してもよい。さらに、ＣＶＤ法により、
基板上に厚さ１５ｎｍの被覆酸化膜１５を形成する。

【００５３】次に、図４（ｂ）に示す工程で、ＣＶＤ法
により、基板上に厚さ６０ｎｍ程度のシリコン窒化膜を
堆積した後、シリコン窒化膜をエッチバックする。続い
て、選択的エッチングにより、被覆酸化膜１５のうち露
出している部分を除去する。これにより、第３のサイド
ウォール１４の外側に、断面がＬ字状のシリコン酸化物
からなる第１のサイドウォール１５ａを形成するととも
に、シリコン窒化物からなる第２のサイドウォール７
を、第２のサイドウォール１５ａの上に形成する。次
に、ゲート電極３ａ、第３のサイドウォール１４、第１
のサイドウォール１５ａ及び第２のサイドウォール７を
マスクとして、砒素イオンを、加速電圧４０ｋｅＶ、ド
ーズ量４×１０¹⁵ｃｍ^-2の条件で注入し、エクステンシ
ョン領域５の外側に高濃度ソース・ドレイン領域８を形
成する。

【００５４】次に、図４（ｃ）に示す工程で、エクステ
ンション領域５及び高濃度ソース・ドレイン領域８中の
Ａｓを活性化するため、１０００℃、１０秒程度の熱処
理（ＲＴＡ）を施す。その後、ＣＶＤ法により基板の全
面に厚さ８ｎｍの金属コバルト膜を堆積し、４００〜５
００℃に加熱してコバルトとシリコンを反応させた後、
エッチングにより、未反応の金属コバルト膜を除去す
る。その後、７００〜８００℃でシリサイドの相転換を
行う。これにより、高濃度ソース・ドレイン領域８の露
出している表面部に厚さ１６ｎｍのコバルトシリサイド
膜９が形成される。このとき、ゲート電極３ａ上は反射
防止膜４ａで覆われているため、コバルトシリサイド膜
は形成されない。なお、本実施例ではシリサイド用金属
材料としてコバルトを用いたが、タングステン、チタ
ン、ニッケルなどを使用してもよい。

【００５５】次に、図４（ｄ）に示す工程で、ＣＶＤ法
により、基板上にシリコン酸化物等からなる層間絶縁膜
１０を堆積させた後、ゲート電極３ａの上面が露出する
までＣＭＰ処理を行う。

【００５６】この後、図５（ａ）に示す工程で、ポリシ
リコン膜からなるゲート電極３ａに導電性を持たせるた
めにＮＭＩＳトランジスタ形成領域にはリンイオンを、
ＰＭＩＳトランジスタ形成領域にはボロンイオン（図示
せず）を注入する。イオン注入は、図４（ａ）に示す工
程で行ってもよいが、イオンが含まれるとゲート電極３
ａのパターニングの際に誤差が出る可能性があるため、
本工程で行うことがより好ましい。

【００５７】次に、図５（ｂ）に示す工程で、第３のサ
イドウォール１４、第１のサイドウォール１５ａ及び層
間絶縁膜１０をウェットエッチングし、各々の上部を除
去する。これにより、ゲート電極３ａの側面上部、第２
のサイドウォール７とゲート電極３ａの間に間隙１１を
形成する。この深さは１０ｎｍ〜５０ｎｍ程度が好まし
い。

【００５８】図５（ｂ）に示す工程で、ウェットエッチ
ングを行うことにより、第２のサイドウォール７とゲー
ト電極３ａの間に間隙１１を形成しているので、ゲート
電極３ａの側面上部を確実にシリサイド化することがで
きる。その場合、平坦化処理により、第２のサイドウォ
ール７の上端面幅寸法が大きくなっているので、ウェッ
トエッチングにより第２のサイドウォール７の上端部が
削られることはない。よって、シリサイドが横方向へ拡
大することはなく、セルフアラインコンタクト（ＳＡ
Ｃ）工程に不具合をきたすことはない。

【００５９】続いて、図５（ｃ）に示す工程で、ＣＶＤ
法によりゲート電極３ａ上に膜厚１２ｎｍの金属コバル
トを堆積し、４００〜５００℃に加熱してコバルトとシ
リコンを反応させた後、選択エッチングにより、未反応
の金属コバルト膜を除去する。その後、７００〜８００
℃でシリサイドの相転換を行う。これにより、ゲート電
極３ａ上にのみ厚さ２４ｎｍのコバルトシリサイド膜１
２が形成される。図４（ｃ）の工程ではシリサイドの相
転換を省き、本工程でまとめてシリサイドの相転換を行
うこともできる。

【００６０】次に、図５（ｄ）に示す工程で、ＣＶＤ法
により基板の上にシリコン酸化物等からなる上部層間絶
縁膜１６を堆積した後、層間絶縁膜１０及び上部層間絶
縁膜１６を貫通して高濃度ソース・ドレイン領域８上の
コバルトシリサイド膜９及びゲート電極３ａ上のコバル
トシリサイド膜１２に到達するコンタクトホールを形成
する。次に、ＣＶＤ法により、コンタクトホールをタン
グステン（Ｗ）等で埋めてプラグ１３を形成する。その
後、配線工程等を経て半導体装置が完成する。

【００６１】本実施形態では、第１の実施形態と同様
に、ゲート電極３ａ上のコバルトシリサイド膜１２と高
濃度ソース・ドレイン領域８上のコバルトシリサイド膜
９とは別工程で形成されるため、それぞれの膜厚を最適
化することができる。つまり、ゲート電極３ａでは、コ
バルトシリサイド膜１２を厚めに形成することにより、
断線や一部未形成部が生じることにより起こる細線抵抗
の増大を防止することができる。一方、高濃度ソース・
ドレイン領域８では、逆にコバルトシリサイド膜９を薄
めに形成することにより、接合リークを抑制することが
できる。

【００６２】しかも、本実施形態においては、コバルト
シリサイド膜１２がゲート電極３ａの両側面上部も覆っ
ているため、断線を起こしにくく、細線抵抗の増大をよ
り効果的に防止することができる。

【００６３】（その他の実施形態）第２の実施形態で
は、図４（ｂ）に示す工程においてＬ字状の、第１のサ
イドウォール１５ａを形成しているが、これに代えて、
図４（ａ）の工程でシリコン酸化膜のエッチバックを行
い、ほぼくさび状の第１のサイドウォールを形成しても
よい。この場合には、上記第１のサイドウォールが、イ
オン注入の際のオフセットスペーサーの役割を果たすの
で、上記第２の実施形態と同様に、左右のソース・ドレ
インエクステンション領域５の適正な間隔を確保するこ
とができるという効果がある。

【００６４】

【発明の効果】本発明の半導体装置又はその製造方法に
よれば、ゲート電極上のシリサイド膜を、上面から側面
の上部に亘る領域に形成したり、ゲート電極上とソース
・ドレイン領域上とで個別にシリサイド膜を形成する等
の手段を講じたので、シリサイド膜の断線や一部未形成
部が生じることによる、ゲート電極での細線抵抗の増大
を防止する等の効果を発揮することができる。

【図面の簡単な説明】

【図１】(a)〜(d)は、本発明の第１の実施形態における
半導体装置の製造工程のうち、高濃度ソース・ドレイン
領域の表面部にコバルトシリサイド膜を形成するまでの
工程を示す断面図である。

【図２】(a)〜(d)は、本発明の第１の実施形態における
半導体装置の製造工程のうち、ＭＩＳトランジスタの上
部に層間絶縁膜及びプラグを形成するまでの工程を示す
断面図である。

【図３】本発明の第２の実施形態における半導体装置の
断面図である。

【図４】(a)〜(d)は、本発明の第２の実施形態における
半導体装置の製造工程のうち、層間絶縁膜を堆積した後
の平坦化処理までの工程を示す断面図である。

【図５】(a)〜(d)は、本発明の第２の実施形態における
半導体装置の製造工程のうち、ＭＩＳトランジスタの上
部に層間絶縁膜及びプラグを形成するまでの工程を示す
断面図である。

【図６】(a)〜(c)は、従来の半導体装置製造の工程を示
す断面図である。

【符号の説明】

１シリコン基板２シリコン酸窒化膜２ａゲート絶縁膜３ポリシリコン膜３ａゲート電極４シリコン酸窒化膜４ａ反射防止膜５エクステンション領域６サイドウォール７第２のサイドウォール８高濃度ソース・ドレイン領域９コバルトシリサイド膜１０層間絶縁膜１１空隙１２コバルトシリサイド膜１３プラグ１４第３のサイドウォール１５被覆酸化膜１５ａ第１のサイドウォール１６上部層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者山田隆順大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 4M104 BB01 BB18 BB20 BB21 BB25 BB28 CC01 CC05 DD43 DD55 DD79 DD84 EE09 EE17 GG09 GG10 GG14 HH14 HH15 HH16 5F048 AA01 AA07 BB01 BB06 BB07 BB08 BB11 BB12 BC05 BC06 BF06 BF15 BF16 DA00 DA25 DA27 DA30 5F140 AA01 AA10 AA14 AA24 BA01 BD09 BE07 BE08 BF04 BF11 BF18 BF42 BF60 BG09 BG10 BG12 BG14 BG19 BG28 BG32 BG34 BG38 BG39 BG43 BG44 BG45 BG52 BG53 BG54 BG58 BH14 BH15 BJ08 BJ11 BJ17 BJ27 BK02 BK13 BK21 BK30 BK34 BK38 BK39 CE07 CE14

Claims

【特許請求の範囲】

【請求項１】半導体基板と、上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた導体膜からなるゲー
ト電極と、上記ゲート電極の上面から側面の上部に亘る領域に形成
されたゲートシリサイド膜と、上記ゲート電極の側面のうち上部を除く部分の上に設け
られた第１のサイドウォールと、上記第１のサイドウォール及び上記ゲートシリサイド膜
の側面上に設けられ、上記第１のサイドウォールとは選
択エッチングが可能な第２のサイドウォールと、上記半導体基板内の上記ゲート電極の外側に設けられた
ソース・ドレイン領域とを備えている半導体装置。
【請求項２】請求項１に記載の半導体装置において、上記第１のサイドウォールは、断面がＬ字状であること
を特徴とする半導体装置。
【請求項３】請求項１又は２に記載の半導体装置にお
いて、上記第１のサイドウォールと上記ゲート電極との間に設
けられ、上記第２のサイドウォールとの選択エッチング
が可能な絶縁膜からなる第３のサイドウォールをさらに
備えていることを特徴とする半導体装置。
【請求項４】請求項１〜３のうちいずれか１つに記載
の半導体装置において、上記ソース・ドレイン領域の上面に設けられたＳＤシリ
サイド膜をさらに備えていることを特徴とする半導体装
置。
【請求項５】請求項４に記載の半導体装置において、上記ゲートシリサイド膜が、上記ソース・ドレイン領域
の上面に設けられた、上記ＳＤシリサイド膜よりも厚いことを特徴とする半導
体装置。
【請求項６】請求項１〜５のうちいずれか１つに記載
の半導体装置において、上記第１のサイドウォールはシリコン酸化膜から構成さ
れており、上記第２サイドウォールはシリコン窒化膜から構成され
ていることを特徴とする半導体装置。
【請求項７】請求項１〜６のうちいずれか１つに記載
の半導体装置において、上記第２のサイドウォールの上面が平坦化されているこ
とを特徴とする半導体装置。
【請求項８】請求項１〜７のうちいずれか１つに記載
の半導体装置において、上記ＳＤシリサイド膜及び上記ゲートシリサイド膜は、
タングステンシリサイド膜、チタンシリサイド膜、コバ
ルトシリサイド膜及びニッケルシリサイド膜のうちから
１つ選ばれた金属シリサイドで構成されていることを特
徴とする半導体装置。
【請求項９】上記半導体基板上に、ゲート絶縁膜と導
体膜からなるゲート電極とを選択的に形成する工程
（ａ）と、上記ゲート電極の側面上に絶縁膜からなるサイドウォー
ルを形成する工程（ｂ）と、少なくとも上記ゲート電極をマスクとして不純物を注入
してソース・ドレイン領域を形成する工程（ｃ）と、上記ソース・ドレイン領域の表面部にＳＤシリサイド膜
を形成する工程（ｄ）と、上記工程（ｄ）の後に基板上に層間絶縁膜を堆積した
後、平坦化処理により上記ゲート電極及びサイドウォー
ルの上部を露出させる工程（ｅ）と、上記露出したゲート電極の上面に、ゲートシリサイド膜
を形成する工程（ｆ）とを含んでいる半導体装置の製造
方法。
【請求項１０】請求項９に記載の半導体装置の製造方
法において、上記工程（ａ）では、ゲート電極の上面上
に反射防止膜を設けることを特徴とする半導体装置の製
造方法。
【請求項１１】請求項９または１０に記載の半導体装
置の製造方法において、上記工程（ｅ）では、平坦化処理により上記ゲート電極
を露出させた直後に、上記ゲート電極に不純物を注入す
ることを特徴とする半導体装置の製造方法。
【請求項１２】請求項９〜１１のうちいずれか１つに
記載の半導体装置の製造方法において、上記シリサイド膜は、タングステンシリサイド膜、チタ
ンシリサイド膜、コバルトシリサイド膜、ニッケルシリ
サイド膜のうちから１つ選ばれた金属シリサイドで構成
されていることを特徴とする半導体装置の製造方法。
【請求項１３】上記半導体基板上にゲート絶縁膜、導
体膜からなるゲート電極を選択的に形成する工程（ａ）
と、上記工程（ａ）の後に、基板上に第１の絶縁膜を堆積す
る工程（ｂ）と、上記第１の絶縁膜と選択エッチングが可能な第２の絶縁
膜を上記第１の絶縁膜上に堆積する工程（ｃ）と、少なくとも上記第２の絶縁膜をエッチバックして、上記
ゲート電極の側面上に上記第１の絶縁膜からなる第１の
サイドウォール及び上記第２の絶縁膜からなる第２のサ
イドウォールを残存させる工程（ｄ）と、少なくとも上記ゲート電極をマスクとして不純物を注入
してソース・ドレイン領域を形成する工程（ｅ）と、上記ソース・ドレイン領域の表面部にＳＤシリサイド膜
を形成する工程（ｆ）と、上記工程（ｆ）の後に、基板上に層間絶縁膜を堆積した
後、平坦化処理により上記ゲート電極及び上記第１、第
２のサイドウォールの上部を露出させる工程（ｇ）と、上記工程（ｇ）の後に、選択的エッチングにより、上記
第１のサイドウォールの上部を除去し、上記ゲート電極
の側部に空隙を形成する工程（ｈ）と、上記露出したゲート電極の上面上及び側面上部に、ゲー
トシリサイド膜を形成する工程（ｉ）とを含んでいる半
導体装置の製造方法。
【請求項１４】請求項１３に記載の半導体装置の製造
方法において、上記工程（ａ）では、上記ゲート電極の上面上に反射防
止膜を設けることを特徴とする半導体装置の製造方法。
【請求項１５】請求項１３または１４に記載の半導体
装置の製造方法において、上記工程（ｇ）では、平坦化処理により上記ゲート電極
を露出させた直後に、上記ゲート電極に不純物を注入す
ることを特徴とする半導体装置の製造方法。
【請求項１６】請求項１３〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記ＳＤシリサイド膜及び上記ゲートシリサイド膜は、
タングステンシリサイド膜、チタンシリサイド膜、コバ
ルトシリサイド膜、ニッケルシリサイド膜のうちから１
つ選ばれた金属シリサイドで構成されることを特徴とす
る半導体装置の製造方法。
【請求項１７】請求項１３〜１６のうちいずれか１つ
に記載の半導体装置の製造方法において、上記工程（ａ）の後で工程（ｂ）の前に、上記ゲート電
極の側面上に第３のサイドウォールを形成する工程と、上記ゲート電極及び上記第３のサイドウォールをマスク
としてソース・ドレイン領域よりも低濃度の不純物を注
入することにより、低濃度ソース・ドレイン領域を形成
する工程とをさらに備え、上記工程（ｅ）では、上記ゲート電極及び上記第１〜３
のサイドウォールをマスクとして不純物を注入すること
を特徴とする半導体装置の製造方法。
【請求項１８】請求項１３〜１７のうちいずれか１つ
に記載の半導体装置の製造方法において、上記工程（ｂ）の後で工程（ｃ）の前に、上記第１の絶
縁膜をエッチバックする工程をさらに含むことを特徴と
する半導体装置の製造方法。
【請求項１９】請求項１３〜１８のうちいずれか１つ
に記載の半導体装置の製造方法において、上記工程（ｇ）では、少なくとも第２のサイドウォール
の上面を平坦化することを特徴とする半導体装置の製造
方法。