JPWO2007007375A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

半導体装置は、基板上にゲート絶縁膜を介して設けられ、第１の側が第１の側壁面により、第２の側が前記第１の側壁面に対向する第２の側壁面により画成され、第１の幅を有するゲート電極と、前記基板上、前記ゲート電極の前記第１の側に形成され、前記第１の側壁面に対向し、かつ離間した第１の内壁面を有する第１の側壁絶縁膜と、前記基板上、前記ゲート電極の前記第２の側に形成され、前記第２の側壁面に対向し、かつ離間した第２の内壁面を有する第２の側壁絶縁膜と、前記ゲート電極上に、前記第１の内壁面から前記第２の内壁面まで延在するように、第２の、より大きな幅で形成されたゲート電極頭部と、前記基板中、前記ゲート電極の第１および第２の側に形成された、第１および第２の拡散領域とよりなり、前記ゲート電極頭部は、前記ゲート電極に連続して形成されており、前記ゲート電極は、前記ゲート絶縁膜に接する少なくとも下部がポリシリコンよりなる。

Description

本発明は一般に半導体装置に係り、特にゲート長が４０ｎｍを切るような超微細化・超高速半導体装置およびその製造方法に関する。
一般にＭＯＳトランジスタではコンタクト抵抗を低減するため、ソース領域、ドレイン領域およびゲート電極などのシリコン表面に、ＣｏＳｉ2やＮｉＳｉなどの低抵抗シリサイド層を、例えばサリサイド法により形成することが行われている。
サリサイド法では、ソース領域、ドレイン領域およびゲート電極表面にＣｏ膜やＮｉ膜などの金属膜を堆積し、これを熱処理することにより、所望のシリサイド層をシリコン表面上に形成している。未反応の金属層は、ウェットエッチング処理により除去される（例えば特許文献１参照）。
特開平７−２０２１８４号公報 Bin Yu et al，International Electronic Device Meeting Tech. Dig., 2001, pp．937 N. Yasutake, et al, 2004 Symposium on VLSI Technology Digest of Technical Papers， pp．84
最近では、微細化技術の進歩により、ゲート長が１００ｎｍを切る半導体装置が実用化されており、いわゆる６５ｎｍノード、４５ｎｍノードあるいは３２ｎｍノードの超微細化・超高速半導体装置が研究されている。
このような超微細化半導体装置では、ゲート長も４０ｎｍ以下、例えば１５ｎｍあるいは６ｎｍにまで短縮されるが（非特許文献１，２参照）、このようなゲート長が極めて短い半導体装置では、シリサイド形成が困難で、ゲート抵抗が増大する問題が生じる。
図１Ａ〜１Ｃは、このような超微細化・超高速半導体装置において、従来のサリサイド法によりシリサイド層を形成した場合の課題を説明する図である。以下の説明ではｐチャネルＭＯＳトランジスタを例に説明するが、ｎチャネルＭＯＳトランジスタの場合には、導電型を反転させれば同じ説明が成立する。
図１Ａを参照するに、シリコン基板１１上にはＳＴＩ構造を有する素子分離領域１１Ｉによりｎ型ウェルよりなる素子領域１１Ａが画成されており、前記素子領域１１Ａ中においては前記シリコン基板１１上に所定のチャネル領域に対応してｐ+型のポリシリコンゲート電極１３が、ゲート絶縁膜１２を介して形成されている。
さらに前記シリコン基板１１のうち、素子領域１１Ａを構成する部分には、前記ゲート電極１３の両側に、ｐ型のソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂが形成されており、ゲート電極１３のそれぞれの側壁面には、前記シリコン基板１１のうち、前記ソースエクステンション領域１１ａ、ドレインエクステンション領域１１ｂの一部をも連続して覆うように、ＣＶＤ酸化膜よりなる側壁酸化膜１３ＯＷがそれぞれ形成されている。
かかる側壁酸化膜１３ＯＷは、ゲート電極１３の側壁面に沿ったゲートリーク電流の電流路を遮断する目的で設けられており、それぞれの側壁酸化膜１３ＯＷ上には、ＨＦ耐性の大きな例えばＳｉＮあるいはＳｉＯＮよりなる側壁絶縁膜１３ＳＮが形成されている。
さらに前記シリコン基板１１中には、前記素子領域を構成する部分のうち、前記側壁絶縁膜１３ＳＷのそれぞれ外側に、ｐ+型のソース領域１１ｃおよびドレイン領域１１ｄが形成されている。
そこで図１Ｂの工程において図１Ａの構造上にＣｏあるいはＮｉなどの金属膜１４がスパッタリングなどにより堆積され、さらに図１Ｃの工程において熱処理を行い、前記金属膜１４を、その下のシリコン面と反応させることにより、前記ソース・ドレイン領域１１ｃおよび１１ｄの表面、および前記ポリシリコン電極１３の表面に、ＣｏＳｉ2あるいはＮｉＳｉなどの低抵抗シリサイド層１５を形成する。さらに未反応の金属膜１４をウォッシュアウトすることにより、図１Ｃに示す素子構造が得られる。
しかしながら、このような素子構造においてゲート電極１３のゲート長が短縮され、４０ｎｍ未満の例えば１５ｎｍあるいは６ｎｍ程度になると、ゲート電極１３上に形成されるシリサイド層１５の割合はごくわずかとなり、シリサイド層１５を形成してもそのシート抵抗は増大してしまい、所望のゲート抵抗の低減は得られない。またこれに伴い、半導体装置は所期の動作速度を実現することができなくなる。
この問題を解決するため、特許文献１は、ゲート長の短いポリシリコンゲート電極の先端部に幅広のゲート電極頭部を形成し、かかるゲート電極頭部にシリサイド形成を行うことにより、ポリシリコンゲート電極のシート抵抗を低減する構成を提案している。
図２Ａ，２Ｂは、かかる特許文献１による半導体装置の製造工程を説明する図である。
図２Ａを参照するに、シリコン基板２１上には、素子分離領域２２ａ，２２ｂおよび２４ａ，２４ｂにより素子領域が画成されており、かかる素子領域上にはシリコン層２３がチャネル層としてエピタキシャルに形成されている。前記シリコン層２３は、前記素子領域２４ａ，２４ｂ上においては多結晶状態、すなわちポリシリコンとなっている。
図２Ａではさらに前記チャネル層２３上にゲート絶縁膜２４を介してポリシリコンゲート電極２５を、前記チャネル層２３中のチャネル領域に対応して形成し、さらに前記ポリシリコンゲート電極２５に、頂部が露出するように側壁絶縁膜を形成し、かかる構造上にＳｉＧｅ層を堆積することにより、前記シリコン層２３上、前記ゲート電極２５の左右に、ＳｉＧｅ層２７ａおよび２７ｂが形成され、さらに前記ポリシリコンゲート電極２５の露出頂部にＳｉＧｅ多結晶頭部２７ｂが、幅広頭部として形成される。
そこで図２Ｂの工程で図２Ａの構造上にＣｏやＮｉなどの金属膜を堆積し、サリサイドプロセスを行うことにより、前記ＳｉＧｅ領域２７ａ〜２７ｃがシリサイド領域２８ａ〜２８ｃに変換され、ゲート電極２５上には幅広の低抵抗シリサイド領域２８ｂが、ゲート電極頭部として形成される。
このように、前記特許文献１の技術によれば、ゲート長の短いゲート電極上に幅広の多結晶領域を形成し、かかる多結晶領域をシリサイドに変換することにより、ゲート電極の頂部に充分に低いシート抵抗を有する幅広頭部を、シリサイド層の形で形成することが可能であるが、本発明の発明者による、本発明の基礎となる研究において、このような素子構造では、ゲート長が４０ｎｍを切り、１５ｎｍ、さらには６ｎｍ程度まで短縮されると、ゲートリーク電流が増大する問題が生じるのが見出された。
図３は、実際にこのようにポリシリコンゲート電極上に多結晶頭部を形成した構造のＳＥＭ像を示すが、形成された多結晶頭部はゲート電極両側の側壁絶縁膜の表面の一部を覆うように形成されているのがわかる。
このことから、かかる構造では幅広ゲート電極頭部２８ｂとシリサイド領域２８ａあるいは２８ｃとの間の距離が減少し、図２Ｂ中に矢印で示すように、側壁絶縁膜表面を辿るゲートリーク電流路が形成されるものと考えられる。ゲート側壁絶縁膜は、先にも説明したように一般にＨＦ耐性を有するＳｉＮあるいはＳｉＯＮ膜により形成されるが、これらの膜は表面に界面準位を一般に高密度で含んでおり、かかる界面準位を介したリーク電流路が形成されやすい。
一の側面によれば本発明は、基板と、前記基板上にゲート絶縁膜を介して設けられ、第１の側が第１の側壁面により、第２の側が前記第１の側壁面に対向する第２の側壁面により画成され、第１の幅を有するゲート電極と、前記基板上、前記ゲート電極の前記第１の側に形成され、前記第１の側壁面に対向し、かつ離間した第１の内壁面を有する第１の側壁絶縁膜と、前記基板上、前記ゲート電極の前記第２の側に形成され、前記第２の側壁面に対向し、かつ離間した第２の内壁面を有する第２の側壁絶縁膜と、前記ゲート電極上に、前記第１の内壁面から前記第２の内壁面まで延在するように、第２の、より大きな幅で形成されたゲート電極頭部と、
前記基板中、前記ゲート電極の第１および第２の側に形成された、第１および第２の拡散領域とよりなり、前記ゲート電極頭部は、前記ゲート電極に連続して形成されており、前記ゲート電極は、前記ゲート絶縁膜に接する少なくとも下部がポリシリコンよりなることを特徴とする半導体装置を提供する。
他の側面によれば本発明は、基板上に、第１および第２の側壁面で画成されたポリシリコンゲート電極を、ゲート絶縁膜を介して形成する工程と、前記基板中、前記ポリシリコンゲート電極の第１および第２の側に、第１および第２の拡散領域をそれぞれ形成する工程と、前記ポリシリコンゲート電極の前記第１の側の第１の側壁面上に、第１の側壁酸化膜を、前記第２の側の第２の側壁面上に第２の側壁酸化膜を形成する工程と、前記第１の側壁酸化膜上に、前記第１の側壁酸化膜とは異なるエッチング耐性を有する第１の側壁絶縁膜を、前記第２の側酸化膜上に、前記第２の側壁酸化膜とは異なるエッチング耐性を有する第２の側壁絶縁膜を形成する工程と、前記第１および第２の側壁酸化膜を、それぞれの上端から、前記第１および第２の側壁絶縁膜に対して選択的かつ部分的にエッチングし、前記ポリシリコンゲート電極の上部において、前記第１および第２の側壁面を露出する工程と、前記露出された第１の側壁面と前記第１の側壁絶縁膜との間、および前記露出された第２の側壁面と第２の側壁絶縁膜との間の隙間を、多結晶シリコン材料により充填し、前記第１の側壁絶縁膜内壁面から前記第２の側壁絶縁膜内壁面までの間を延在するようにゲート電極頭部を形成する工程と、前記ゲート電極頭部にシリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法を提供する。
さらに他の側面によれば本発明は、基板上に、第１および第２の側壁面で画成されたポリシリコンゲート電極を、ゲート絶縁膜を介して形成する工程と、前記基板中、前記ポリシリコンゲート電極の第１および第２の側に、第１および第２の拡散領域をそれぞれ形成する工程と、前記ポリシリコンゲート電極の前記第１の側の第１の側壁面上に、第１の側壁酸化膜を、前記第２の側の第２の側壁面上に第２の側壁酸化膜を形成する工程と、前記第１の側壁酸化膜上に、前記第１の側壁酸化膜とは異なるエッチング耐性を有する第１の側壁絶縁膜を、前記第２の側酸化膜上に、前記第２の側壁酸化膜とは異なるエッチング耐性を有する第２の側壁絶縁膜を形成する工程と、前記第１および第２の側壁酸化膜を、それぞれの上端から、前記第１および第２の側壁絶縁膜に対して選択的かつ部分的にエッチングし、前記ポリシリコンゲート電極の上部において、前記ポリシリコン電極を露出する工程と、前記露出されたポリシリコン電極をエッチングし、前記ポリシリコン電極上、前記第１および第２の側壁酸化膜の間に第１の隙間を、前記隙間が前記第１および第２の側壁絶縁膜の間に形成された第２の隙間に連続するように形成する工程と、前記第１および第２の隙間を多結晶シリコン材料により充填し、前記第１の側壁絶縁膜内壁面から前記第２の側壁絶縁膜内壁面までの間を延在するようにゲート電極頭部を形成する工程と、前記ゲート電極頭部にシリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法を提供する。
本発明によれば、ポリシリコンゲート電極上に、前記第１および第２の側壁絶縁膜の間の幅で、幅広のゲート電極頭部を形成することが可能となり、かかるゲート電極頭部にサリサイド工程により低抵抗シリサイド層を形成することにより、ゲート長が４０ｎｍ未満、例えば１５ｎｍあるいは６ｎｍ程度、あるいはそれ以下まで短縮されても、低いゲート抵抗が保証され、半導体装置は超高速動作を示す。
従来のサリサイドプロセスを説明する図である。 従来のサリサイドプロセスを説明する図である。 従来のサリサイドプロセスを説明する図である。 従来技術の問題点を説明する図である。 従来技術の問題点を説明する図である。 従来技術の問題点を説明する別の図である。 本発明の第１実施例による半導体装置の製造方法を示す図（その１）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その２）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その３）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その４）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その５）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その６）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その７）である。 本発明の第２実施例による半導体装置の製造方法を示す図（その１）である。 本発明の第２実施例による半導体装置の製造方法を示す図（その２）である。 本発明の第２実施例による半導体装置の製造方法を示す図（その３）である。 本発明の第２実施例による半導体装置の製造方法を示す図（その４）である。 本発明の第３実施例による半導体装置の製造方法を示す図（その１）である。 本発明の第３実施例による半導体装置の製造方法を示す図（その２）である。 本発明の第３実施例による半導体装置の製造方法を示す図（その３）である。 本発明の第３実施例による半導体装置の製造方法を示す図（その４）である。
［第１の実施形態］
図４Ａ〜４Ｇは、本発明の第１の実施形態による半導体装置４０の製造方法を示す。以下では、前記半導体装置４０はｐチャネルＭＯＳトランジスタであるとして説明を行うが、導電型を反転させることにより、本発明はｎチャネルＭＯＳトランジスタに対しても適用可能である。
図４Ａを参照するに、シリコン基板４１上にはｎ型ウェルよりなる素子領域４１ＡがＳＴＩ型素子分離領域４１Ｉにより画成されており、前記素子領域には、前記シリコン基板４１上に、ゲート絶縁膜４２を介してポリシリコンゲート電極４３が形成されている。
次に図４Ｂの工程において前記シリコン基板４１中に、前記ゲート電極４３をマスクにＢ＋などのｐ型不純物元素がイオン注入により導入され、前記ゲート電極４３のそれぞれの側に、ｐ型ソースエクステンション領域４１ａおよびｐ型ドレインエクステンション領域４１ｂが形成される。
図４Ｂの工程では、前記ポリシリコンゲート電極４３の両側に、さらにＣＶＤ法により側壁酸化膜４３ＯＸ１，ＯＸ２が、５〜１０ｎｍの厚さに形成され、図４Ｃの工程において、前記側壁酸化膜４３ＯＸ１，４３ＯＸ２上にＣＶＤ法により、外側側壁酸化膜４３ＯＹ１，４３ＯＹ２が、それぞれ前記シリコン基板４１表面の一部をも連続して覆うように形成され、図４Ｃの工程ではさらに前記側壁酸化膜４３ＯＹ1，ＯＹ2上に、ＳｉＮ側壁絶縁膜４３ＳＮ１および４３ＳＮ２が、それぞれ形成されている。このようにして形成されたＳｉＮ側壁絶縁膜４３ＳＮ１および４３ＳＮ２は、前記側壁酸化膜ＯＸ１，ＯＸ２，ＯＹ１，ＯＹ２と比較して、ＨＦエッチング耐性を有する。
次に図４Ｄの工程において前記シリコン基板４１中にＢ+などのｐ型不純物元素を、前記ゲート電極４３、側壁酸化膜ＯＸ１，ＯＸ２，ＯＹ１，ＯＹ２、および側壁絶縁膜ＳＮ1，ＳＮ2をマスクに、イオン注入により大きなドーズ量で導入し、前記シリコン基板４１中、前記側壁絶縁膜４３ＳＮ１の外側領域に、ｐ＋型のソースおよびドレイン拡散領域４１ｃおよび４１ｄを形成する。
さらに図４Ｅの工程において、図４Ｄの構造をＨＦ中において、前記側壁絶縁膜４３ＳＮ1，４３ＳＮ2およびゲート電極４３に対してウェットエッチングし、前記側壁酸化膜４３ＯＸ1，４３ＯＹ１，４３ＯＸ２，４３ＯＹ２を後退させる。これにより、前記ポリシリコンゲート電極４３の周囲には、ポリシリコンゲート電極４３上部を露出させる隙間が形成される。その際、前記側壁絶縁膜４３ＳＮ１あるいは４３ＳＮ２とシリコン基板４１との間の側壁酸化膜、すなわち側壁酸化膜４３ＯＹ１，４３ＯＹ２もウェットエッチングを受けるが、これらの部分では図４Ｄの状態で露出されている酸化膜の面積がわずかであるためエッチング速度が小さく、酸化膜のウェットエッチングは主としてポリシリコンゲート電極４３の側壁面に沿って生じることに注意すべきである。
さらに本実施例では図４Ｆの工程において、図４Ｅの構造上にポリシリコン膜を堆積し、前記隙間を充填することにより、前記ゲート電極４３上に、幅が前記側壁絶縁膜４３ＳＮ１の内壁面と側壁絶縁膜４３ＳＮ２の内壁面との間の距離に等しいポリシリコンゲート電極頭部４３Ａが形成される。
図示の例では、前記ポリシリコンゲート電極頭部４３Ａは、前記側壁絶縁膜４３ＳＮ１，４３ＳＮ２の上端部を超えて上方に延在しているが、先の図３の場合と異なり、ゲート電極頭部４３Ａの幅は、前記側壁絶縁膜４３ＳＮ１と４３ＳＮ２との間においても、またその上方の延在部においても、実質的に変化することはない。
なお、図４Ｆの工程では、前記ソース／ドレイン領域４１ｃ、４１ｄは、高い不純物濃度にドープされているため、このようなポリシリコンゲート電極頭部４３Ａを形成するシリコン膜の堆積プロセスが行われると、これらの上にポリシリコン膜が成長することはあっても、Ｓｉエピタキシャル層が成長することはない。さらに、シリコン膜の堆積プロセスを最適化することで、ポリシリコン膜の成長も抑制できる。このような最適条件を用いることでポリシリコンゲート電極頭部４３のみを形成することができる。
このようにして前記幅広ゲート電極頭部４３Ａが形成された後、このようにして処理された構造に対し、先に図１Ａ〜１Ｃで説明したサリサイド工程を実行することにより、前記ゲート電極頭部４３Ａには、図４Ｇに示すように低いシート抵抗のシリサイド層４５Ｇが形成され、ゲート抵抗が大きく低減される。また同時に、前記ソース／ドレイン領域４１ｃ，４１ｄ上には同様なシリサイド層４５Ｓ，４５Ｄがそれぞれ形成される。
特に本実施例では、前記側壁酸化膜４３ＯＹ１，４３ＯＹ２のそれぞれ内側に側壁酸化膜４３ＯＸ１，４３ＯＹ１を形成することにより、前記ゲート電極頭部４３Ａの幅を効果的に増大させている。
先にも説明したように、上記の説明はｐチャネルＭＯＳトランジスタについて行ったが、本発明は、上記の説明においてｐ型不純物とｎ型不純物とを入れ替えることにより、ｎチャネルＭＯＳトランジスタについても適用可能である。これらのｎ型不純物としては、通常、ＡｓやＰが使われる。
［第２の実施形態］
図５Ａ〜５Ｄは、本発明の第２の実施形態による半導体装置６０の製造方法を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
本実施例では、最初に図４Ａ〜図４Ｃの工程が行われ、図４Ｃの構造に対し、ＨＦウェットエッチング処理を直ちに行うことにより、図４Ｅの構造に類似した図５Ａの構造が形成される。ただし図５Ａの状態では、前記図４Ｃの工程に引き続き実行される図４Ｄの工程と異なり、高濃度ドープされたソース／ドレイン領域４１ｃ，４１ｄは、まだ形成されていない。
そこで図５Ｂの工程において本実施例では図５Ａの構造上に、前記図４Ｆの工程と同様にポリシリコン膜を堆積し、前記ゲート電極４３上にゲート電極頭部４３Ａを形成するが、本実施例では前記シリコン基板４１の表面に、前記ソース／ドレイン領域４１ｃ，４１ｄがまだ形成されていないため、前記シリコン基板４１上の、前記側壁絶縁膜４３ＳＮ１，４３ＳＮ２の外側に、シリコン層４４Ａ，４４Ｂのエピタキシャル成長が生じる。
さらに、このようにして形成された図５Ｂの構造上にＢ＋などのｐ型不純物元素を大きなドーズ量でイオン注入することにより、前記シリコン基板４１中、前記側壁絶縁膜４３ＳＮ１，４３ＳＮ２の外側にｐ＋型のソース／ドレイン領域４１ｃ，４１ｄが形成される。また同時に、前記ゲート電極頭部４３Ａおよびゲート電極４３がｐ＋型にドープされる。
図５Ｃの構造では、シリコン基板４１上にＳｉ層４４Ａ，４４Ｂが、ソース／ドレイン領域の一部としてエピタキシャルに形成されるため、前記シリコン基板４１中にソース／ドレイン領域として形成される拡散領域４１ｃ，４１ｄの深さを、その分だけ減少させることができ、シリコン基板中、ソース拡散領域の下端とドレイン拡散領域の下端との間で生じるリーク電流を低減されることが可能である。
さらに図５Ｄの工程において、先に説明したサリサイドプロセスを前記図５Ｃの構造に対して適用することにより、前記ゲート電極頭部４３Ａに対応してシリサイド層４５Ｇが、またソース／ドレイン領域４１ｃ，４１ｄに地会おうしてシリサイド層４５Ａ，４５Ｂが形成された構造が得られる。
［第３実施例］
図６Ａ〜６Ｄは、本発明の第３の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図６Ａを参照するに、この工程は先の図４Ｅの工程に対応しており、前記側壁酸化膜４３ＯＸ１，４３ＯＹ１，４３ＯＸ２，４３ＯＹ２がＨＦを使った選択ウェットエッチングにより後退させられ、ポリシリコンゲート電極４３の上部が露出している。
そこで本実施例では図６Ｂの工程において、前記ポリシリコンゲート電極４３の露出部を、ドライエッチング、例えばＨＣｌをエッチャントに使ったドライエッチング処理により後退させ、ポリシリコンゲート電極４３上に、側壁酸化膜４３ＯＸ１，４３ＯＸ２のそれぞれの内壁面により画成された隙間を、前記側壁絶縁膜４３ＳＮ１，４３ＳＮ２の内壁面の間に形成された隙間に連続して形成する。
さらに図６Ｃの工程で、前記隙間をポリシリコンあるいは多結晶ＳｉＧｅなどのシリコン多結晶材料により充填することにより、前記ポリシリコンゲート電極４３に連続して、ゲート電極上部および頭部４３Ａを形成している。かかるシリコン多結晶材料の堆積は、シラン（ＳｉＨ４）ガスあるいはシランガスとゲルマン（ＧｅＨ４）ガスを原料に使った減圧ＣＶＤ法により、５００℃程度の基板温度で実行することが可能である。特に前記ゲート電極頭部４３Ａを多結晶ＳｉＧｅにより形成することにより、ゲート電極頭部４３Ａの抵抗をさらに低減することが可能となる。
このようなシリコン多結晶材料の堆積は、ドーパントガスを添加しない状態で行い、後でイオン注入により不純物元素を導入することにより行うことも可能であるが、ドーパントガスを添加した状態で行うことも可能である。この場合、ゲート絶縁膜４２に接するポリシリコンゲート電極４３の厚さを、前記ゲート絶縁膜４２が露出しない程度に十分に減少させておけば、実質的にゲート電極頭部４３Ａを含めたゲート電極の全体を、所望の導電型にドープすることができる。
特に前記隙間を多結晶ＳｉＧｅで充填する場合は、前記半導体装置をｐチャネルＭＯＳトランジスタとするのが好ましい。
さらに図６Ｄの工程において、先に説明したサリサイドプロセスを前記図６Ｃの構造に対して適用することにより、前記ゲート電極頭部４３Ａに対応してシリサイド層４５Ｇが、またソース／ドレイン領域４１ｃ，４１ｄに地会おうしてシリサイド層４５Ａ，４５Ｂが形成された構造が得られる。
なお、本実施例において、前記第２実施例におけるように、ソース／ドレイン領域４１ｃ，４１ｄ上にシリコンエピタキシャル層４４Ａ，４４Ｂを成長させることも可能である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明は一般に半導体装置に係り、特にゲート長が４０ｎｍを切るような超微細化・超高速半導体装置およびその製造方法に関する。
一般にＭＯＳトランジスタではコンタクト抵抗を低減するため、ソース領域、ドレイン領域およびゲート電極などのシリコン表面に、ＣｏＳｉ2やＮｉＳｉなどの低抵抗シリサイド層を、例えばサリサイド法により形成することが行われている。
サリサイド法では、ソース領域、ドレイン領域およびゲート電極表面にＣｏ膜やＮｉ膜などの金属膜を堆積し、これを熱処理することにより、所望のシリサイド層をシリコン表面上に形成している。未反応の金属層は、ウェットエッチング処理により除去される（例えば特許文献１参照）。
特開平７−２０２１８４号公報 Bin Yu et al，International Electronic Device Meeting Tech. Dig., 2001, pp．937 N. Yasutake, et al, 2004 Symposium on VLSI Technology Digest ofTechnical Papers， pp．84
最近では、微細化技術の進歩により、ゲート長が１００ｎｍを切る半導体装置が実用化されており、いわゆる６５ｎｍノード、４５ｎｍノードあるいは３２ｎｍノードの超微細化・超高速半導体装置が研究されている。
このような超微細化半導体装置では、ゲート長も４０ｎｍ以下、例えば１５ｎｍあるいは６ｎｍにまで短縮されるが（非特許文献１，２参照）、このようなゲート長が極めて短い半導体装置では、シリサイド形成が困難で、ゲート抵抗が増大する問題が生じる。
図１Ａ〜１Ｃは、このような超微細化・超高速半導体装置において、従来のサリサイド法によりシリサイド層を形成した場合の課題を説明する図である。以下の説明ではｐチャネルＭＯＳトランジスタを例に説明するが、ｎチャネルＭＯＳトランジスタの場合には、導電型を反転させれば同じ説明が成立する。
図１Ａを参照するに、シリコン基板１１上にはＳＴＩ構造を有する素子分離領域１１Ｉによりｎ型ウェルよりなる素子領域１１Ａが画成されており、前記素子領域１１Ａ中においては前記シリコン基板１１上に所定のチャネル領域に対応してｐ+型のポリシリコンゲート電極１３が、ゲート絶縁膜１２を介して形成されている。
さらに前記シリコン基板１１のうち、素子領域１１Ａを構成する部分には、前記ゲート電極１３の両側に、ｐ型のソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂが形成されており、ゲート電極１３のそれぞれの側壁面には、前記シリコン基板１１のうち、前記ソースエクステンション領域１１ａ、ドレインエクステンション領域１１ｂの一部をも連続して覆うように、ＣＶＤ酸化膜よりなる側壁酸化膜１３ＯＷがそれぞれ形成されている。
かかる側壁酸化膜１３ＯＷは、ゲート電極１３の側壁面に沿ったゲートリーク電流の電流路を遮断する目的で設けられており、それぞれの側壁酸化膜１３ＯＷ上には、ＨＦ耐性の大きな例えばＳｉＮあるいはＳｉＯＮよりなる側壁絶縁膜１３ＳＮが形成されている。
さらに前記シリコン基板１１中には、前記素子領域を構成する部分のうち、前記側壁絶縁膜１３ＳＷのそれぞれ外側に、ｐ+型のソース領域１１ｃおよびドレイン領域１１ｄが形成されている。
そこで図１Ｂの工程において図１Ａの構造上にＣｏあるいはＮｉなどの金属膜１４がスパッタリングなどにより堆積され、さらに図１Ｃの工程において熱処理を行い、前記金属膜１４を、その下のシリコン面と反応させることにより、前記ソース・ドレイン領域１１ｃおよび１１ｄの表面、および前記ポリシリコン電極１３の表面に、ＣｏＳｉ2あるいはＮｉＳｉなどの低抵抗シリサイド層１５を形成する。さらに未反応の金属膜１４をウォッシュアウトすることにより、図１Ｃに示す素子構造が得られる。
しかしながら、このような素子構造においてゲート電極１３のゲート長が短縮され、４０ｎｍ未満の例えば１５ｎｍあるいは６ｎｍ程度になると、ゲート電極１３上に形成されるシリサイド層１５の割合はごくわずかとなり、シリサイド層１５を形成してもそのシート抵抗は増大してしまい、所望のゲート抵抗の低減は得られない。またこれに伴い、半導体装置は所期の動作速度を実現することができなくなる。
この問題を解決するため、特許文献１は、ゲート長の短いポリシリコンゲート電極の先端部に幅広のゲート電極頭部を形成し、かかるゲート電極頭部にシリサイド形成を行うことにより、ポリシリコンゲート電極のシート抵抗を低減する構成を提案している。
図２Ａ，２Ｂは、かかる特許文献１による半導体装置の製造工程を説明する図である。
図２Ａを参照するに、シリコン基板２１上には、素子分離領域２２ａ，２２ｂおよび２４ａ，２４ｂにより素子領域が画成されており、かかる素子領域上にはシリコン層２３がチャネル層としてエピタキシャルに形成されている。前記シリコン層２３は、前記素子領域２４ａ，２４ｂ上においては多結晶状態、すなわちポリシリコンとなっている。
図２Ａではさらに前記チャネル層２３上にゲート絶縁膜２４を介してポリシリコンゲート電極２５を、前記チャネル層２３中のチャネル領域に対応して形成し、さらに前記ポリシリコンゲート電極２５に、頂部が露出するように側壁絶縁膜を形成し、かかる構造上にＳｉＧｅ層を堆積することにより、前記シリコン層２３上、前記ゲート電極２５の左右に、ＳｉＧｅ層２７ａおよび２７ｂが形成され、さらに前記ポリシリコンゲート電極２５の露出頂部にＳｉＧｅ多結晶頭部２７ｂが、幅広頭部として形成される。
そこで図２Ｂの工程で図２Ａの構造上にＣｏやＮｉなどの金属膜を堆積し、サリサイドプロセスを行うことにより、前記ＳｉＧｅ領域２７ａ〜２７ｃがシリサイド領域２８ａ〜２８ｃに変換され、ゲート電極２５上には幅広の低抵抗シリサイド領域２８ｂが、ゲート電極頭部として形成される。
このように、前記特許文献１の技術によれば、ゲート長の短いゲート電極上に幅広の多結晶領域を形成し、かかる多結晶領域をシリサイドに変換することにより、ゲート電極の頂部に充分に低いシート抵抗を有する幅広頭部を、シリサイド層の形で形成することが可能であるが、本発明の発明者による、本発明の基礎となる研究において、このような素子構造では、ゲート長が４０ｎｍを切り、１５ｎｍ、さらには６ｎｍ程度まで短縮されると、ゲートリーク電流が増大する問題が生じるのが見出された。
図３は、実際にこのようにポリシリコンゲート電極上に多結晶頭部を形成した構造のＳＥＭ像を示すが、形成された多結晶頭部はゲート電極両側の側壁絶縁膜の表面の一部を覆うように形成されているのがわかる。
このことから、かかる構造では幅広ゲート電極頭部２８ｂとシリサイド領域２８ａあるいは２８ｃとの間の距離が減少し、図２Ｂ中に矢印で示すように、側壁絶縁膜表面を辿るゲートリーク電流路が形成されるものと考えられる。ゲート側壁絶縁膜は、先にも説明したように一般にＨＦ耐性を有するＳｉＮあるいはＳｉＯＮ膜により形成されるが、これらの膜は表面に界面準位を一般に高密度で含んでおり、かかる界面準位を介したリーク電流路が形成されやすい。
一の側面によれば本発明は、
基板と、
前記基板上にゲート絶縁膜を介して設けられ、第１の側が第１の側壁面により、第２の側が前記第１の側壁面に対向する第２の側壁面により画成され、第１の幅を有するゲート電極と、
前記基板上、前記ゲート電極の前記第１の側に形成され、前記第１の側壁面に対向し、かつ離間した第１の内壁面を有する第１の側壁絶縁膜と、
前記基板上、前記ゲート電極の前記第２の側に形成され、前記第２の側壁面に対向し、かつ離間した第２の内壁面を有する第２の側壁絶縁膜と、
前記ゲート電極上に、前記第１の内壁面から前記第２の内壁面まで延在するように、前記第１の幅より大きな第２の幅で形成されたゲート電極頭部と、
前記基板中、前記ゲート電極の第１および第２の側に形成された、第１および第２の拡散領域とよりなり、
前記ゲート電極頭部は、前記ゲート電極に連続して形成されており、
前記ゲート電極は、前記ゲート絶縁膜に接する少なくとも下部がポリシリコンよりなり、
前記ゲート電極頭部はポリシリコンよりなり、少なくともその上部にはシリサイドが形成されていることを特徴とする半導体装置を提供する。
他の側面によれば本発明は、基板上に、第１および第２の側壁面で画成されたポリシリコンゲート電極を、ゲート絶縁膜を介して形成する工程と、前記基板中、前記ポリシリコンゲート電極の第１および第２の側に、第１および第２の拡散領域をそれぞれ形成する工程と、前記ポリシリコンゲート電極の前記第１の側の第１の側壁面上に、第１の側壁酸化膜を、前記第２の側の第２の側壁面上に第２の側壁酸化膜を形成する工程と、前記第１の側壁酸化膜上に、前記第１の側壁酸化膜とは異なるエッチング耐性を有する第１の側壁絶縁膜を、前記第２の側酸化膜上に、前記第２の側壁酸化膜とは異なるエッチング耐性を有する第２の側壁絶縁膜を形成する工程と、前記第１および第２の側壁酸化膜を、それぞれの上端から、前記第１および第２の側壁絶縁膜に対して選択的かつ部分的にエッチングし、前記ポリシリコンゲート電極の上部において、前記第１および第２の側壁面を露出する工程と、前記露出された第１の側壁面と前記第１の側壁絶縁膜との間、および前記露出された第２の側壁面と第２の側壁絶縁膜との間の隙間を、多結晶シリコン材料により充填し、前記第１の側壁絶縁膜内壁面から前記第２の側壁絶縁膜内壁面までの間を延在するようにゲート電極頭部を形成する工程と、前記ゲート電極頭部にシリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法を提供する。
さらに他の側面によれば本発明は、基板上に、第１および第２の側壁面で画成されたポリシリコンゲート電極を、ゲート絶縁膜を介して形成する工程と、前記基板中、前記ポリシリコンゲート電極の第１および第２の側に、第１および第２の拡散領域をそれぞれ形成する工程と、前記ポリシリコンゲート電極の前記第１の側の第１の側壁面上に、第１の側壁酸化膜を、前記第２の側の第２の側壁面上に第２の側壁酸化膜を形成する工程と、前記第１の側壁酸化膜上に、前記第１の側壁酸化膜とは異なるエッチング耐性を有する第１の側壁絶縁膜を、前記第２の側酸化膜上に、前記第２の側壁酸化膜とは異なるエッチング耐性を有する第２の側壁絶縁膜を形成する工程と、前記第１および第２の側壁酸化膜を、それぞれの上端から、前記第１および第２の側壁絶縁膜に対して選択的かつ部分的にエッチングし、前記ポリシリコンゲート電極の上部において、前記ポリシリコン電極を露出する工程と、前記露出されたポリシリコン電極をエッチングし、前記ポリシリコン電極上、前記第１および第２の側壁酸化膜の間に第１の隙間を、前記隙間が前記第１および第２の側壁絶縁膜の間に形成された第２の隙間に連続するように形成する工程と、前記第１および第２の隙間を多結晶シリコン材料により充填し、前記第１の側壁絶縁膜内壁面から前記第２の側壁絶縁膜内壁面までの間を延在するようにゲート電極頭部を形成する工程と、前記ゲート電極頭部にシリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法を提供する。
本発明によれば、ポリシリコンゲート電極上に、前記第１および第２の側壁絶縁膜の間の幅で、幅広のゲート電極頭部を形成することが可能となり、かかるゲート電極頭部にサリサイド工程により低抵抗シリサイド層を形成することにより、ゲート長が４０ｎｍ未満、例えば１５ｎｍあるいは６ｎｍ程度、あるいはそれ以下まで短縮されても、低いゲート抵抗が保証され、半導体装置は超高速動作を示す。
［第１の実施形態］
図４Ａ〜４Ｇは、本発明の第１の実施形態による半導体装置４０の製造方法を示す。以下では、前記半導体装置４０はｐチャネルＭＯＳトランジスタであるとして説明を行うが、導電型を反転させることにより、本発明はｎチャネルＭＯＳトランジスタに対しても適用可能である。
図４Ａを参照するに、シリコン基板４１上にはｎ型ウェルよりなる素子領域４１ＡがＳＴＩ型素子分離領域４１Ｉにより画成されており、前記素子領域には、前記シリコン基板４１上に、ゲート絶縁膜４２を介してポリシリコンゲート電極４３が形成されている。
次に図４Ｂの工程において前記シリコン基板４１中に、前記ゲート電極４３をマスクにＢ＋などのｐ型不純物元素がイオン注入により導入され、前記ゲート電極４３のそれぞれの側に、ｐ型ソースエクステンション領域４１ａおよびｐ型ドレインエクステンション領域４１ｂが形成される。
図４Ｂの工程では、前記ポリシリコンゲート電極４３の両側に、さらにＣＶＤ法により側壁酸化膜４３ＯＸ１，ＯＸ２が、５〜１０ｎｍの厚さに形成され、図４Ｃの工程において、前記側壁酸化膜４３ＯＸ１，４３ＯＸ２上にＣＶＤ法により、外側側壁酸化膜４３ＯＹ１，４３ＯＹ２が、それぞれ前記シリコン基板４１表面の一部をも連続して覆うように形成され、図４Ｃの工程ではさらに前記側壁酸化膜４３ＯＹ1，ＯＹ2上に、ＳｉＮ側壁絶縁膜４３ＳＮ１および４３ＳＮ２が、それぞれ形成されている。このようにして形成されたＳｉＮ側壁絶縁膜４３ＳＮ１および４３ＳＮ２は、前記側壁酸化膜ＯＸ１，ＯＸ２，ＯＹ１，ＯＹ２と比較して、ＨＦエッチング耐性を有する。
次に図４Ｄの工程において前記シリコン基板４１中にＢ+などのｐ型不純物元素を、前記ゲート電極４３、側壁酸化膜ＯＸ１，ＯＸ２，ＯＹ１，ＯＹ２、および側壁絶縁膜ＳＮ1，ＳＮ2をマスクに、イオン注入により大きなドーズ量で導入し、前記シリコン基板４１中、前記側壁絶縁膜４３ＳＮ１の外側領域に、ｐ＋型のソースおよびドレイン拡散領域４１ｃおよび４１ｄを形成する。
さらに図４Ｅの工程において、図４Ｄの構造をＨＦ中において、前記側壁絶縁膜４３ＳＮ1，４３ＳＮ2およびゲート電極４３に対してウェットエッチングし、前記側壁酸化膜４３ＯＸ1，４３ＯＹ１，４３ＯＸ２，４３ＯＹ２を後退させる。これにより、前記ポリシリコンゲート電極４３の周囲には、ポリシリコンゲート電極４３上部を露出させる隙間が形成される。その際、前記側壁絶縁膜４３ＳＮ１あるいは４３ＳＮ２とシリコン基板４１との間の側壁酸化膜、すなわち側壁酸化膜４３ＯＹ１，４３ＯＹ２もウェットエッチングを受けるが、これらの部分では図４Ｄの状態で露出されている酸化膜の面積がわずかであるためエッチング速度が小さく、酸化膜のウェットエッチングは主としてポリシリコンゲート電極４３の側壁面に沿って生じることに注意すべきである。
さらに本実施例では図４Ｆの工程において、図４Ｅの構造上にポリシリコン膜を堆積し、前記隙間を充填することにより、前記ゲート電極４３上に、幅が前記側壁絶縁膜４３ＳＮ１の内壁面と側壁絶縁膜４３ＳＮ２の内壁面との間の距離に等しいポリシリコンゲート電極頭部４３Ａが形成される。
図示の例では、前記ポリシリコンゲート電極頭部４３Ａは、前記側壁絶縁膜４３ＳＮ１，４３ＳＮ２の上端部を超えて上方に延在しているが、先の図３の場合と異なり、ゲート電極頭部４３Ａの幅は、前記側壁絶縁膜４３ＳＮ１と４３ＳＮ２との間においても、またその上方の延在部においても、実質的に変化することはない。
なお、図４Ｆの工程では、前記ソース／ドレイン領域４１ｃ、４１ｄは、高い不純物濃度にドープされているため、このようなポリシリコンゲート電極頭部４３Ａを形成するシリコン膜の堆積プロセスが行われると、これらの上にポリシリコン膜が成長することはあっても、Ｓｉエピタキシャル層が成長することはない。さらに、シリコン膜の堆積プロセスを最適化することで、ポリシリコン膜の成長も抑制できる。このような最適条件を用いることでポリシリコンゲート電極頭部４３のみを形成することができる。
このようにして前記幅広ゲート電極頭部４３Ａが形成された後、このようにして処理された構造に対し、先に図１Ａ〜１Ｃで説明したサリサイド工程を実行することにより、前記ゲート電極頭部４３Ａには、図４Ｇに示すように低いシート抵抗のシリサイド層４５Ｇが形成され、ゲート抵抗が大きく低減される。また同時に、前記ソース／ドレイン領域４１ｃ，４１ｄ上には同様なシリサイド層４５Ｓ，４５Ｄがそれぞれ形成される。
特に本実施例では、前記側壁酸化膜４３ＯＹ１，４３ＯＹ２のそれぞれ内側に側壁酸化膜４３ＯＸ１，４３ＯＹ１を形成することにより、前記ゲート電極頭部４３Ａの幅を効果的に増大させている。
先にも説明したように、上記の説明はｐチャネルＭＯＳトランジスタについて行ったが、本発明は、上記の説明においてｐ型不純物とｎ型不純物とを入れ替えることにより、ｎチャネルＭＯＳトランジスタについても適用可能である。これらのｎ型不純物としては、通常、ＡｓやＰが使われる。
［第２の実施形態］
図５Ａ〜５Ｄは、本発明の第２の実施形態による半導体装置６０の製造方法を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
本実施例では、最初に図４Ａ〜図４Ｃの工程が行われ、図４Ｃの構造に対し、ＨＦウェットエッチング処理を直ちに行うことにより、図４Ｅの構造に類似した図５Ａの構造が形成される。ただし図５Ａの状態では、前記図４Ｃの工程に引き続き実行される図４Ｄの工程と異なり、高濃度ドープされたソース／ドレイン領域４１ｃ，４１ｄは、まだ形成されていない。
そこで図５Ｂの工程において本実施例では図５Ａの構造上に、前記図４Ｆの工程と同様にポリシリコン膜を堆積し、前記ゲート電極４３上にゲート電極頭部４３Ａを形成するが、本実施例では前記シリコン基板４１の表面に、前記ソース／ドレイン領域４１ｃ，４１ｄがまだ形成されていないため、前記シリコン基板４１上の、前記側壁絶縁膜４３ＳＮ１，４３ＳＮ２の外側に、シリコン層４４Ａ，４４Ｂのエピタキシャル成長が生じる。
さらに、このようにして形成された図５Ｂの構造上にＢ＋などのｐ型不純物元素を大きなドーズ量でイオン注入することにより、前記シリコン基板４１中、前記側壁絶縁膜４３ＳＮ１，４３ＳＮ２の外側にｐ＋型のソース／ドレイン領域４１ｃ，４１ｄが形成される。また同時に、前記ゲート電極頭部４３Ａおよびゲート電極４３がｐ＋型にドープされる。
図５Ｃの構造では、シリコン基板４１上にＳｉ層４４Ａ，４４Ｂが、ソース／ドレイン領域の一部としてエピタキシャルに形成されるため、前記シリコン基板４１中にソース／ドレイン領域として形成される拡散領域４１ｃ，４１ｄの深さを、その分だけ減少させることができ、シリコン基板中、ソース拡散領域の下端とドレイン拡散領域の下端との間で生じるリーク電流を低減されることが可能である。
さらに図５Ｄの工程において、先に説明したサリサイドプロセスを前記図５Ｃの構造に対して適用することにより、前記ゲート電極頭部４３Ａに対応してシリサイド層４５Ｇが、またソース／ドレイン領域４１ｃ，４１ｄに地会おうしてシリサイド層４５Ａ，４５Ｂが形成された構造が得られる。
［第３実施例］
図６Ａ〜６Ｄは、本発明の第３の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図６Ａを参照するに、この工程は先の図４Ｅの工程に対応しており、前記側壁酸化膜４３ＯＸ１，４３ＯＹ１，４３ＯＸ２，４３ＯＹ２がＨＦを使った選択ウェットエッチングにより後退させられ、ポリシリコンゲート電極４３の上部が露出している。
そこで本実施例では図６Ｂの工程において、前記ポリシリコンゲート電極４３の露出部を、ドライエッチング、例えばＨＣｌをエッチャントに使ったドライエッチング処理により後退させ、ポリシリコンゲート電極４３上に、側壁酸化膜４３ＯＸ１，４３ＯＸ２のそれぞれの内壁面により画成された隙間を、前記側壁絶縁膜４３ＳＮ１，４３ＳＮ２の内壁面の間に形成された隙間に連続して形成する。
さらに図６Ｃの工程で、前記隙間をポリシリコンあるいは多結晶ＳｉＧｅなどのシリコン多結晶材料により充填することにより、前記ポリシリコンゲート電極４３に連続して、ゲート電極上部および頭部４３Ａを形成している。かかるシリコン多結晶材料の堆積は、シラン（ＳｉＨ４）ガスあるいはシランガスとゲルマン（ＧｅＨ４）ガスを原料に使った減圧ＣＶＤ法により、５００℃程度の基板温度で実行することが可能である。特に前記ゲート電極頭部４３Ａを多結晶ＳｉＧｅにより形成することにより、ゲート電極頭部４３Ａの抵抗をさらに低減することが可能となる。
このようなシリコン多結晶材料の堆積は、ドーパントガスを添加しない状態で行い、後でイオン注入により不純物元素を導入することにより行うことも可能であるが、ドーパントガスを添加した状態で行うことも可能である。この場合、ゲート絶縁膜４２に接するポリシリコンゲート電極４３の厚さを、前記ゲート絶縁膜４２が露出しない程度に十分に減少させておけば、実質的にゲート電極頭部４３Ａを含めたゲート電極の全体を、所望の導電型にドープすることができる。
特に前記隙間を多結晶ＳｉＧｅで充填する場合は、前記半導体装置をｐチャネルＭＯＳトランジスタとするのが好ましい。
さらに図６Ｄの工程において、先に説明したサリサイドプロセスを前記図６Ｃの構造に対して適用することにより、前記ゲート電極頭部４３Ａに対応してシリサイド層４５Ｇが、またソース／ドレイン領域４１ｃ，４１ｄに地会おうしてシリサイド層４５Ａ，４５Ｂが形成された構造が得られる。
なお、本実施例において、前記第２実施例におけるように、ソース／ドレイン領域４１ｃ，４１ｄ上にシリコンエピタキシャル層４４Ａ，４４Ｂを成長させることも可能である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１） 基板と、
前記基板上にゲート絶縁膜を介して設けられ、第１の側が第１の側壁面により、第２の側が前記第１の側壁面に対向する第２の側壁面により画成され、第１の幅を有するゲート電極と、
前記基板上、前記ゲート電極の前記第１の側に形成され、前記第１の側壁面に対向し、かつ離間した第１の内壁面を有する第１の側壁絶縁膜と、
前記基板上、前記ゲート電極の前記第２の側に形成され、前記第２の側壁面に対向し、かつ離間した第２の内壁面を有する第２の側壁絶縁膜と、
前記ゲート電極上に、前記第１の内壁面から前記第２の内壁面まで延在するように、前記第１の幅より大きな第２の幅で形成されたゲート電極頭部と、
前記基板中、前記ゲート電極の第１および第２の側に形成された、第１および第２の拡散領域とよりなり、
前記ゲート電極頭部は、前記ゲート電極に連続して形成されており、
前記ゲート電極は、前記ゲート絶縁膜に接する少なくとも下部がポリシリコンよりなり、
前記ゲート電極頭部はポリシリコンよりなり、少なくともその上部にはシリサイドが形成されていることを特徴とする半導体装置。
（付記２） 前記ゲート電極は、前記下部と、前記ゲート電極頭部に連続する上部とよりなり、前記下部と前記上部は、それぞれ異なった組成を有することを特徴とする付記１記載の半導体装置。
（付記３） 前記ゲート電極上部はＳｉＧｅ多結晶よりなり、前記ゲート電極頭部はＧｅを含むことを特徴とする付記２記載の半導体装置。
（付記4） 前記ゲート電極頭部は、前記基板に対し、前記第１および第２の側壁絶縁膜の上端を越えて、上方に延在し、前記ゲート電極頭部のうち、前記第１および第２の側壁絶縁膜の上端を越えて延在する部分は、前記第１および第２の側壁絶縁膜の間に延在する部分と実質的に同一の幅を有することを特徴とする付記１記載の半導体装置。
（付記５） 前記ゲート電極頭部の下方において、前記第１の側壁面と前記第１の内壁面の間、および前記第２の側壁面と前記第２の内壁面の間の隙間は、第１および第２の酸化膜でそれぞれ充填されていることを特徴とする付記１記載の半導体装置。
（付記６） 前記第１の酸化膜は、前記第１の側壁絶縁膜と前記シリコン基板表面との間に延在し、前記第２の酸化膜は、前記第２の側壁絶縁膜と前記シリコン基板表面との間に延在し、前記第１の酸化膜は、前記第１の内壁面と前記第１の側壁面との間において、前記第１の側壁絶縁膜と前記シリコン基板表面との間におけるよりも大きな膜厚を有し、前記第２の酸化膜は、前記第２の内壁面と前記第２の側壁面との間において、前記第２の側壁絶縁膜と前記シリコン基板表面との間におけるよりも大きな膜厚を有することを特徴とする付記５記載の半導体装置。
（付記７） 基板上に、第１および第２の側壁面で画成されたポリシリコンゲート電極を、ゲート絶縁膜を介して形成する工程と、
前記基板中、前記ポリシリコンゲート電極の第１および第２の側に、第１および第２の拡散領域をそれぞれ形成する工程と、
前記ポリシリコンゲート電極の前記第１の側の第１の側壁面上に、第１の側壁酸化膜を、前記第２の側の第２の側壁面上に第２の側壁酸化膜を形成する工程と、
前記第１の側壁酸化膜上に、前記第１の側壁酸化膜とは異なるエッチング耐性を有する第１の側壁絶縁膜を、前記第２の側酸化膜上に、前記第２の側壁酸化膜とは異なるエッチング耐性を有する第２の側壁絶縁膜を形成する工程と、
前記第１および第２の側壁酸化膜を、それぞれの上端から、前記第１および第２の側壁絶縁膜に対して選択的かつ部分的にエッチングし、前記ポリシリコンゲート電極の上部において、前記第１および第２の側壁面を露出する工程と、
前記露出された第１の側壁面と前記第１の側壁絶縁膜との間、および前記露出された第２の側壁面と第２の側壁絶縁膜との間の隙間を、多結晶シリコン材料により充填し、前記第１の側壁絶縁膜内壁面から前記第２の側壁絶縁膜内壁面までの間を延在するようにゲート電極頭部を形成する工程と、
前記ゲート電極頭部にシリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
（付記８） さらに前記シリコン基板中、前記第１および第２の側壁絶縁膜のそれぞれの外側に、前記第１および第２の拡散領域よりも不純物濃度の高い第３および第４の拡散領域をそれぞれ形成する工程を含み、
前記隙間を前記多結晶シリコン材料により充填する工程は、前記第３および第４の拡散領域を形成した後で実行されることを特徴とする付記７記載の半導体装置の製造方法。
（付記９） 前記第３および第４の拡散領域は、前記多結晶シリコン材料の充填工程の際、シリコン材料の堆積が生じないような不純物濃度にドープされていることを特徴とする付記８記載の半導体装置の製造方法。
（付記１０） 前記隙間を前記多結晶シリコン材料により充填する工程は、前記シリコン基板上、前記第１および第２の側壁絶縁膜のそれぞれ外側に、第１および第２のエピタキシャル層の形成を生じるように実行され、
前記第１および第２のエピタキシャル層の形成工程後に、前記シリコン基板中、前記第１および第２の側壁絶縁膜のそれぞれ外側に、第３および第４の拡散領域を形成することを特徴とする付記７記載の半導体装置の製造方法。
（付記１１） 基板上に、第１および第２の側壁面で画成されたポリシリコンゲート電極を、ゲート絶縁膜を介して形成する工程と、
前記基板中、前記ポリシリコンゲート電極の第１および第２の側に、第１および第２の拡散領域をそれぞれ形成する工程と、
前記ポリシリコンゲート電極の前記第１の側の第１の側壁面上に、第１の側壁酸化膜を、前記第２の側の第２の側壁面上に第２の側壁酸化膜を形成する工程と、
前記第１の側壁酸化膜上に、前記第１の側壁酸化膜とは異なるエッチング耐性を有する第１の側壁絶縁膜を、前記第２の側酸化膜上に、前記第２の側壁酸化膜とは異なるエッチング耐性を有する第２の側壁絶縁膜を形成する工程と、
前記第１および第２の側壁酸化膜を、それぞれの上端から、前記第１および第２の側壁絶縁膜に対して選択的かつ部分的にエッチングし、前記ポリシリコンゲート電極の上部において、前記ポリシリコン電極を露出する工程と、
前記露出されたポリシリコン電極をエッチングし、前記ポリシリコン電極上、前記第１および第２の側壁酸化膜の間に第１の隙間を、前記隙間が前記第１および第２の側壁絶縁膜の間に形成された第２の隙間に連続するように形成する工程と、
前記第１および第２の隙間を多結晶シリコン材料により充填し、前記第１の側壁絶縁膜内壁面から前記第２の側壁絶縁膜内壁面までの間を延在するようにゲート電極頭部を形成する工程と、
前記ゲート電極頭部にシリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
（付記１２） 前記第１および第２の側壁酸化膜を形成する工程の後、前記第１および第２の側壁絶縁膜を形成する工程の前に、前記第１の側壁酸化膜上に第３の側壁酸化膜を、前記第３の側壁酸化膜が前記シリコン基板表面の一部をも連続して覆うように、また前記第２の側壁酸化膜上に第４の側壁酸化膜を、前記第４の側壁酸化膜が前記シリコン基板表面の一部をも連側して覆うように形成する工程を含み、
前記第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程は、前記第１の側壁絶縁膜が前記第３の側壁酸化膜を覆うように、また前記第２の側壁絶縁膜が前記第４の側壁酸化膜を覆うように実行されることを特徴とする付記７〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３） 前記多結晶シリコン材料はポリシリコンよりなることを特徴とする付記７〜１２のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４） 前記多結晶シリコン材料は、多結晶ＳｉＧｅよりなることを特徴とする付記７〜１２のうち、いずれか一項記載の半導体装置の製造方法。
従来のサリサイドプロセスを説明する図である。 従来のサリサイドプロセスを説明する図である。 従来のサリサイドプロセスを説明する図である。 従来技術の問題点を説明する図である。 従来技術の問題点を説明する図である。 従来技術の問題点を説明する別の図である。 本発明の第１実施例による半導体装置の製造方法を示す図（その１）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その２）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その３）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その４）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その５）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その６）である。 本発明の第１実施例による半導体装置の製造方法を示す図（その７）である。 本発明の第２実施例による半導体装置の製造方法を示す図（その１）である。 本発明の第２実施例による半導体装置の製造方法を示す図（その２）である。 本発明の第２実施例による半導体装置の製造方法を示す図（その３）である。 本発明の第２実施例による半導体装置の製造方法を示す図（その４）である。 本発明の第３実施例による半導体装置の製造方法を示す図（その１）である。 本発明の第３実施例による半導体装置の製造方法を示す図（その２）である。 本発明の第３実施例による半導体装置の製造方法を示す図（その３）である。 本発明の第３実施例による半導体装置の製造方法を示す図（その４）である。

Claims (15)

  1. 基板と、
    前記基板上にゲート絶縁膜を介して設けられ、第１の側が第１の側壁面により、第２の側が前記第１の側壁面に対向する第２の側壁面により画成され、第１の幅を有するゲート電極と、
    前記基板上、前記ゲート電極の前記第１の側に形成され、前記第１の側壁面に対向し、かつ離間した第１の内壁面を有する第１の側壁絶縁膜と、
    前記基板上、前記ゲート電極の前記第２の側に形成され、前記第２の側壁面に対向し、かつ離間した第２の内壁面を有する第２の側壁絶縁膜と、
    前記ゲート電極上に、前記第１の内壁面から前記第２の内壁面まで延在するように、第２の、より大きな幅で形成されたゲート電極頭部と、
    前記基板中、前記ゲート電極の第１および第２の側に形成された、第１および第２の拡散領域とよりなり、
    前記ゲート電極頭部は、前記ゲート電極に連続して形成されており、
    前記ゲート電極は、前記ゲート絶縁膜に接する少なくとも下部がポリシリコンよりなることを特徴とする半導体装置。
  2. 前記ゲート電極頭部はポリシリコンよりなり、少なくともその上部にはシリサイドが形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記ゲート電極は、前記下部と、前記ゲート電極頭部に連続する上部とよりなり、前記下部と前記上部は、それぞれ異なった組成を有することを特徴とする請求項１記載の半導体装置。
  4. 前記ゲート電極上部はＳｉＧｅ多結晶よりなり、前記ゲート電極頭部はＧｅを含むことを特徴とする請求項３記載の半導体装置。
  5. 前記ゲート電極頭部は、前記基板に対し、前記第１および第２の側壁絶縁膜の上端を越えて、上方に延在し、前記ゲート電極頭部のうち、前記第１および第２の側壁絶縁膜の上端を越えて延在する部分は、前記第１および第２の側壁絶縁膜の間に延在する部分と実質的に同一の幅を有することを特徴とする請求項１記載の半導体装置。
  6. 前記ゲート電極頭部の下方において、前記第１の側壁面と前記第１の内壁面の間、および前記第２の側壁面と前記第２の内壁面の間の隙間は、第１および第２の酸化膜でそれぞれ充填されていることを特徴とする請求項１記載の半導体装置。
  7. 前記第１の酸化膜は、前記第１の側壁絶縁膜と前記シリコン基板表面との間に延在し、前記第２の酸化膜は、前記第２の側壁絶縁膜と前記シリコン基板表面との間に延在し、前記第１の酸化膜は、前記第１の内壁面と前記第１の側壁面との間において、前記第１の側壁絶縁膜と前記シリコン基板表面との間におけるよりも大きな膜厚を有し、前記第２の酸化膜は、前記第２の内壁面と前記第２の側壁面との間において、前記第２の側壁絶縁膜と前記シリコン基板表面との間におけるよりも大きな膜厚を有することを特徴とする請求項６記載の半導体装置。
  8. 基板上に、第１および第２の側壁面で画成されたポリシリコンゲート電極を、ゲート絶縁膜を介して形成する工程と、
    前記基板中、前記ポリシリコンゲート電極の第１および第２の側に、第１および第２の拡散領域をそれぞれ形成する工程と、
    前記ポリシリコンゲート電極の前記第１の側の第１の側壁面上に、第１の側壁酸化膜を、前記第２の側の第２の側壁面上に第２の側壁酸化膜を形成する工程と、
    前記第１の側壁酸化膜上に、前記第１の側壁酸化膜とは異なるエッチング耐性を有する第１の側壁絶縁膜を、前記第２の側酸化膜上に、前記第２の側壁酸化膜とは異なるエッチング耐性を有する第２の側壁絶縁膜を形成する工程と、
    前記第１および第２の側壁酸化膜を、それぞれの上端から、前記第１および第２の側壁絶縁膜に対して選択的かつ部分的にエッチングし、前記ポリシリコンゲート電極の上部において、前記第１および第２の側壁面を露出する工程と、
    前記露出された第１の側壁面と前記第１の側壁絶縁膜との間、および前記露出された第２の側壁面と第２の側壁絶縁膜との間の隙間を、多結晶シリコン材料により充填し、前記第１の側壁絶縁膜内壁面から前記第２の側壁絶縁膜内壁面までの間を延在するようにゲート電極頭部を形成する工程と、
    前記ゲート電極頭部にシリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
  9. さらに前記シリコン基板中、前記第１および第２の側壁絶縁膜のそれぞれの外側に、前記第１および第２の拡散領域よりも不純物濃度の高い第３および第４の拡散領域をそれぞれ形成する工程を含み、
    前記隙間を前記多結晶シリコン材料により充填する工程は、前記第３および第４の拡散領域を形成した後で実行されることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第３および第４の拡散領域は、前記多結晶シリコン材料の充填工程の際、シリコン材料の堆積が生じないような不純物濃度にドープされていることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記隙間を前記多結晶シリコン材料により充填する工程は、前記シリコン基板上、前記第１および第２の側壁絶縁膜のそれぞれ外側に、第１および第２のエピタキシャル層の形成を生じるように実行され、
    前記第１および第２のエピタキシャル層の形成工程後に、前記シリコン基板中、前記第１および第２の側壁絶縁膜のそれぞれ外側に、第３および第４の拡散領域を形成することを特徴とする請求項８記載の半導体装置の製造方法。
  12. 基板上に、第１および第２の側壁面で画成されたポリシリコンゲート電極を、ゲート絶縁膜を介して形成する工程と、
    前記基板中、前記ポリシリコンゲート電極の第１および第２の側に、第１および第２の拡散領域をそれぞれ形成する工程と、
    前記ポリシリコンゲート電極の前記第１の側の第１の側壁面上に、第１の側壁酸化膜を、前記第２の側の第２の側壁面上に第２の側壁酸化膜を形成する工程と、
    前記第１の側壁酸化膜上に、前記第１の側壁酸化膜とは異なるエッチング耐性を有する第１の側壁絶縁膜を、前記第２の側酸化膜上に、前記第２の側壁酸化膜とは異なるエッチング耐性を有する第２の側壁絶縁膜を形成する工程と、
    前記第１および第２の側壁酸化膜を、それぞれの上端から、前記第１および第２の側壁絶縁膜に対して選択的かつ部分的にエッチングし、前記ポリシリコンゲート電極の上部において、前記ポリシリコン電極を露出する工程と、
    前記露出されたポリシリコン電極をエッチングし、前記ポリシリコン電極上、前記第１および第２の側壁酸化膜の間に第１の隙間を、前記隙間が前記第１および第２の側壁絶縁膜の間に形成された第２の隙間に連続するように形成する工程と、
    前記第１および第２の隙間を多結晶シリコン材料により充填し、前記第１の側壁絶縁膜内壁面から前記第２の側壁絶縁膜内壁面までの間を延在するようにゲート電極頭部を形成する工程と、
    前記ゲート電極頭部にシリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
  13. 前記第１および第２の側壁酸化膜を形成する工程の後、前記第１および第２の側壁絶縁膜を形成する工程の前に、前記第１の側壁酸化膜上に第３の側壁酸化膜を、前記第３の側壁酸化膜が前記シリコン基板表面の一部をも連続して覆うように、また前記第２の側壁酸化膜上に第４の側壁酸化膜を、前記第４の側壁酸化膜が前記シリコン基板表面の一部をも連側して覆うように形成する工程を含み、
    前記第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程は、前記第１の側壁絶縁膜が前記第３の側壁酸化膜を覆うように、また前記第２の側壁絶縁膜が前記第４の側壁酸化膜を覆うように実行されることを特徴とする請求項８〜１２のうち、いずれか一項記載の半導体装置の製造方法。
  14. 前記多結晶シリコン材料はポリシリコンよりなることを特徴とする請求項８〜１３のうち、いずれか一項記載の半導体装置の製造方法。
  15. 前記前記多結晶シリコン材料は、多結晶ＳｉＧｅよりなることを特徴とする請求項８〜１３のうち、いずれか一項記載の半導体装置の製造方法。
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