JP5114919B2 - 半導体装置とその製造方法 - Google Patents

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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Description

本発明は、半導体装置とその製造方法に関し、特に応力印加機構を有するＭＯＳトランジスタを含む半導体装置とその製造方法に関する。なお、半導体活性領域上に、ゲート絶縁膜と導電体の積層を含むゲート電極を有する電界効果トランジスタをＭＯＳトランジスタと呼ぶ。
シリコン半導体集積回路の集積度向上、動作速度向上のために微細化が進められてきた。微細化と共にＭＯＳトランジスタのゲート長は短縮化されている。ゲート長６５ｎｍ以下では、微細化で性能向上を期待することに限界が見えてきた。
微細化以外で、ＭＯＳトランジスタの性能向上を行う技術として、歪（応力印加）によってキャリアの移動度を向上する歪トランジスタが注目されている。ＭＯＳトランジスタのチャネル領域に応力を印加して歪を発生させ、電子やホールの移動度を上げることにより、オン電流を向上する。
ｎチャネル（Ｎ）ＭＯＳトランジスタは引っ張り応力により電子の移動度が向上する。ｐチャネル（Ｐ）ＭＯＳトランジスタは、圧縮応力によりホールの移動度が向上する。
ＮＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の小さいシリコン−カーボン（Ｓｉ−Ｃ）混晶（Ｃを添加したＳｉ）で形成すると、チャネルのＳｉ結晶に引っ張り応力が印加され、電子の移動度が大きくなる。
K. Ang etal:IEDM Tech. Dig., 2004, p.1069 ＰＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の大きいシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）混晶で形成すると、チャネルのＳｉ結晶に圧縮応力が印加され、ホールの移動度が大きくなる。 T. Ghani et al:IEDM Tech. Dig., 2003, p.978 Y. S. Kim et al:Proceedings of ESSDERC 2005, p.305 ゲート長がさらに短くなると、ショートチャネル効果を抑制するため、ソース／ドレイン領域の浅い接合深さを実現することがさらに難しくなる。Ｓｉ基板上にＳｉの選択的エピタキシャル成長を行い、エクステンション領域、さらにはソース／ドレイン領域をエピタキシャル層で形成する提案もされている。 H. Wakabayashiet al: IEDM 2005, pp.151-154
ＭＯＳトランジスタのチャネルに応力を印加することにより、キャリアの移動度を増大し、ＭＯＳトランジスタの性能を向上させることができる。ＮＭＯＳトランジスタは引っ張り応力で電子の移動度が増大し、ＰＭＯＳトランジスタは圧縮応力でホールの移動度が増大する。
ＰＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｇｅ結晶を成長し、ＮＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｃ結晶を成長すれば、ＰＭＯＳ，ＮＭＯＳそれぞれにおいて望ましい応力を印加できるが、製造プロセスは複雑化する。より簡便な製造プロセスが望まれる。
本発明の目的は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む半導体装置において、応力利用により性能を向上すると共に、工程を簡略化できる技術を提供することである。
本発明の１観点によれば、
第１導電型の第１の活性領域、第２導電型の第２の活性領域を含む半導体基板と、
前記第１の活性領域上に形成された第１のゲート電極構造と、前記第１のゲート電極構造両側の前記第１の活性領域に形成された第２導電型の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域の表面から掘り下げられた凹部と、前記凹部に形成され、前記第１のゲート電極構造下方の第１のチャネルに第１の応力を印加する第２導電型の半導体埋め込み領域とを有する第１のＭＯＳトランジスタと、
前記第２の活性領域上に形成された第２のゲート電極構造と、前記第２のゲート電極構造両側の前記第２の活性領域に形成され、平坦な上面を有する第１導電型の第２のソース／ドレイン領域と、前記第２のソース／ドレイン領域上に形成され、前記第２のゲート電極構造下方の第２のチャネルに前記第１の応力とは反対の第２の応力を印加する第１導電型の半導体エピタキシャル層とを有する第２のＭＯＳトランジスタと、
を有し、
前記第１導電型がｎ型、前記第２導電型がｐ型であるときは、前記第１の応力は圧縮応力、前記第２の応力は引張応力であり、
前記第１の導電型がｐ型、前記第２の導電型がｎ型であるときは、前記第１の応力は引張応力、前記第２の応力は圧縮応力である半導体装置
が提供される。
本発明の他の観点によれば、
（ａ）半導体基板に、第１導電型の第１の活性領域、第２導電型の第２の活性領域を形成する工程と、
（ｂ）前記第１、第２の活性領域上に、第１、第２のゲート電極構造をそれぞれ形成する工程と、
（ｃ）前記第１のゲート電極構造両側の前記第１の活性領域、及び前記第２のゲート電極構造両側の第２の活性領域の平坦な上面上に、第１導電型の半導体エピタキシャル層を形成する工程と、
（ｄ）前記エピタキシャル層を介して、前記第１の活性領域に第２導電型の不純物、前記第２の活性領域に第１導電型の不純物をイオン注入して、前記第１の活性領域に第１のソース／ドレイン領域、前記第２の活性領域に第２のソース／ドレイン領域を形成する工程と、
（ｅ）前記第１のソース／ドレイン領域及び前記第２のソースドレイン領域を形成する工程の後、前記第１の活性領域に形成された前記エピタキシャル層及び前記第１のソース／ドレイン領域の少なくとも一部を除去して、凹部を形成する工程と、
（ｆ）前記凹部に、前記第１のゲート電極構造下方の第１のチャネルに第１の応力を印加する第２導電型の半導体埋め込み領域を形成する工程と、
を有し、
前記半導体エピタキシャル層は、前記第２のゲート電極構造下方の第２のチャネルに前記第１の応力とは反対の第２の応力を印加し、
前記第１導電型がｎ型、前記第２導電型がｐ型であるときは、前記第１の応力は圧縮応力、前記第２の応力は引張応力であり、
前記第１導電型がｐ型、前記第２導電型がｎ型であるときは、前記第１の応力は引張応力、前記第２の応力は圧縮応力である半導体装置の製造方法
が提供される。
ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの一方においてはソース／ドレイン領域をエッチングで掘り下げ、応力印加物質を埋め込み、他方においては、エッチングは行なわず、エピタキシャル成長を行なうことにより、製造プロセスが簡略化できる。
エピタキシャル成長した状態で、イオン注入を行なうことにより、イオン注入条件は緩和できる。
以下、図面を参照して本発明の実施例を説明する。
図１Ａ，１Ｂは、第１、第２の実施例による半導体装置の構成を概略的に示す断面図である。
図１Ａにおいて、Ｓｉ基板１の表面には素子分離領域２によって画定された活性領域にｐ型ウェルＰＷ，ｎ型ウェルＮＷが形成されている。素子分離領域２は、例えばシャロートレンチアイソレーション（ＳＴＩ）で形成され、酸化シリコン膜ライナ２ａ、窒化シリコン膜ライナ２ｂ、高密度プラズマ気相堆積（ＨＤＰ−ＣＶＤ）で堆積され、緻密化処理された酸化シリコン膜２ｃで形成される。ｐ型ウェルＰＷにＮＭＯＳトランジスタが形成され、ｎ型ウェルＮＷにＰＭＯＳトランジスタが形成される。
活性領域を横断して、ゲート絶縁膜４、ポリシリコン層５、シリサイド層１６の積層で形成されたゲート電極が形成されている。ゲート電極の側壁上には、酸化シリコン膜７、窒化シリコン膜８の積層で第１サイドウォールスペーサが形成されている。ゲート電極両側の活性領域中に第１エクステンション領域Ｅｘｎ１，Ｅｘｐ１が形成され、第１サイドウォールスペーサ両側の活性領域中に第２エクステンション領域Ｅｘｎ２，Ｅｘｐ２が形成されている。
ＮＭＯＳトランジスタの第１サイドウォールスペーサ外側の活性領域表面上にＳｉ−Ｃエピタキシャル層９が成長されている。Ｓｉより格子定数の小さいＳｉ−Ｃエピタキシャル層９は、チャネルのゲート長方向に引張応力を印加し、電子の移動度を向上する。ＮＭＯＳトランジスタのエピタキシャル層９の上、かつ第１サイドウォールスペーサの側壁上にさらに酸化シリコン膜１１、窒化シリコン膜１４で形成された第２サイドウォールスペーサが形成され、その外側の活性領域中にソース／ドレイン領域Ｓ／Ｄが形成されている。第２サイドウォールスペーサ外側のＳｉ−Ｃエピタキシャル層９上にＮｉ−Ｓｉシリサイド層１６が形成されている。
ＰＭＯＳトランジスタの第１サイドウォールスペーサ外側の活性領域にはソース／ドレイン領域Ｓ／Ｄが形成され、ソース／ドレイン領域Ｓ／Ｄの表面部がエッチングで掘り下げられ、凹部１２を形成している。凹部１２上にＳｉより格子定数の大きいＳｉ−Ｇｅ混晶のエピタキシャル層１３が成長されている。Ｓｉ−Ｇｅエピタキシャル層１３は、チャネルのゲート長方向に圧縮応力を印加し、正孔の移動度を向上する。ＰＭＯＳトランジスタのエピタキシャル層１３の上、かつ第１サイドウォールスペーサの側壁上にさらに窒化シリコン膜１４で形成された第２サイドウォールスペーサが形成され、その外側のＳｉ−Ｇｅエピタキシャル層１３上にＮｉ−Ｓｉシリサイド層１６が形成されている。
図１Ａの構成によれば、ＰＭＯＳトランジスタのみソース／ドレイン領域の表面部がエッチングされて凹部が形成され、凹部にＳｉ−Ｇｅ結晶が埋め込まれる。ＮＭＯＳトランジスタにおいては、凹部を形成することなく、Ｓｉ基板上にＳｉ−Ｃエピタキシャル層が成長されている。ＰＭＯＳトランジスタ．ＮＭＯＳトランジスタそれぞれのソース／ドレイン領域を掘り下げ、Ｓｉ−ＧｅおよびＳｉ−Ｃをエピタキシャル成長させる場合と比べ、工程が簡略化できる。ＮＭＯＳトランジスタにおいては、シリコン基板上にＳｉ−Ｃ結晶を成長することにより、ソース／ドレイン表面が基板表面からせり上がる。エピタキシャル層の厚さ分、Ｓｉ基板中のイオン注入深さが浅くなり、イオン注入条件が緩和される。
図１Ｂの構成は、Ｓｉ基板に形成したＮＭＯＳトランジスタのソース／ドレイン領域上に、図１ＡのＳｉ−Ｃ層９に代え、Ｓｉ層１０をエピタキシャル成長している。その他の点は図１Ａと同様である。エピタキシャル層１０によるソース／ドレイン領域表面のせり上げによる、イオン注入条件の緩和は図１Ａの場合と同様に得られる。Ｓｉ基板１上のエピタキシャル層１０がシリコンであるため、エピタキシャル層１０から基板に実質的な応力は印加できない。
図２Ａ〜２Ｌは、図１Ａ，１Ｂに示す半導体装置の製造方法の主要工程を示す半導体基板の概略断面図である。
図２Ａに示すように、シリコン基板１に、活性領域を画定する素子分離領域２を形成する。素子分離領域２は、例えばシャロートレンチアイソレーション（ＳＴＩ）により形成する。シリコン基板１表面上に、酸化シリコン膜を介して素子分離領域上に開口を有する窒化シリコン膜パターンを形成し、開口内のシリコン基板１をエッチングしてトレンチＴを形成する。トレンチＴ内に露出したシリコン表面を熱酸化し、酸化シリコン膜２ａの第１ライナを形成する。酸化シリコン膜２ａを覆うように窒化シリコン膜２ｂの第２ライナを、例えば化学気相堆積（ＣＶＤ）により形成する。このように２種類のライナを形成した後、高密度プラズマ（ＨＤＰ）ＣＶＤによりトレンチ内を酸化シリコン膜２ｃで埋め込む。基板表面上に堆積した不要な酸化シリコン膜を化学機械研磨（ＣＭＰ）により研磨、除去する。このＣＭＰの際、窒化シリコン膜パターンがストッパとして機能する。ＣＭＰ後、窒化シリコン膜を例えば熱燐酸により除去する。さらに、酸化シリコン膜を希フッ酸等により除去する。このようにして、図２Ａに示すようなＳＴＩによる素子分離領域２を形成することができる。
素子分離領域２を形成した後、レジストマスクにより領域を分け、ｐ型不純物をイオン注入してＮＭＯＳトランジスタ領域にｐ型ウエルＰＷ、ｎ型不純物をイオン注入してＰＭＯＳトランジスタ領域にｎ型ウエルＮＷを形成する。
活性領域表面上の酸化シリコン膜を希フッ酸等により除去し、新たに熱酸化を行い、例えば厚さ１．２ｎｍのゲート絶縁膜４を形成する。酸化シリコン膜に窒素を導入してもよい。酸化シリコン膜上に誘電率の高い他の絶縁体膜を積層してもよい。このゲート絶縁膜４の上に、例えば厚さ１００ｎｍのポリシリコン層５を形成し、ゲート電極層とする。
ゲート電極層５の上に、ゲート電極形状のホトレジストパターンＰＲを形成し、その下のポリシリコン層５、ゲート絶縁膜4を異方性エッチングによりパターニングする。その後ホトレジストパターンはアッシング等により除去する。
図２Ｂに示すように、ＰＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲを形成し、ＮＭＯＳトランジスタ領域に対しｐ型不純物をイオン注入する。例えば、Ｉｎを加速エネルギ５０ｋｅＶ、ドーズ量５×１０13ｃｍ-2（以下５Ｅ１３のように表記する）で、面法線から例えば２８度傾いた４方向からイオン注入する。このｐ型不純物のイオン注入により、ｐ型ウェルＰＷの表面領域にｐ型不純物濃度を高めたポケット領域Ｐｋｎが形成される。ｎ型不純物をイオン注入してｎ型第１エクステンション領域Ｅｘｎ１を形成する。例えば、Ａｓを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１５で垂直方向からイオン注入する。第１エクステンション領域Ｅｘｎ１は、その周囲をポケット領域Ｐｋｎで包まれた形状となり、浅い接合深さが実現する。その後、ＰＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲは除去する。
図２Ｃに示すように、ＮＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲを形成し、ＰＭＯＳトランジスタ領域に、ｎ型不純物を斜めイオン注入してｎ型ポケット領域Ｐｋｐを形成し、ｐ型不純物をイオン注入してｐ型第１エクステンション領域Ｅｘｐ１を形成する。例えば、ｎ型不純物、Ｓｂ、を加速エネルギ６０ｋｅＶ、ドーズ量５Ｅ１３で４方向から斜めイオン注入し、ｎ型ポケット領域Ｐｋｐを形成する。ｐ型不純物、Ｂを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１５でイオン注入し、ｐ型第１エクステンション領域Ｅｘｐ１を形成する。その後ＮＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲは除去する。なお、ポケット領域はウェルと同導電型であるので、以後図示を省略する。
図２Ｄに示すように、ゲート電極を覆って、基板上に酸化シリコン膜７と窒化シリコン膜８の積層からなるサイドウォールスペーサＳＷを形成する。例えばテトラエトキシシラン（ＴＥＯＳ）と酸素をソースガスとし、温度５５０℃〜７００℃の熱ＣＶＤにより厚さ５ｎｍ〜３０ｎｍの酸化シリコン膜7をゲート電極構造を覆って基板上に堆積する。酸化シリコン膜7の上に、ジクロルシランＳｉＨ2Ｃｌ２とアンモニアＮＨ３をソースガスとし、温度６００℃〜８００℃の熱ＣＶＤにより厚さ１０ｎｍ〜６０ｎｍの窒化シリコン膜８を堆積する。ハイドロフルオロカーボンをエッチングガスとしたリアクティブイオンエッチング（ＲＩＥ）により、窒化シリコン膜８、酸化シリコン膜７を異方性エッチングし、ゲート電極構造側壁上に第１サイドウォールスペーサＳＷ１を残す。第１サイドウォールスペーサＳＷ１は、例えば厚さ３０ｎｍとする。
図２Ｅに示すように、活性領域のシリコン表面上に選択的にＳｉにＣを添加したＳｉ−Ｃ膜９又はＳｉ膜１０を厚さ約２０ｎｍエピタキシャル成長する。ポリシリコンのゲート電極上には、多結晶が成長する。
Ｓｉ−Ｃエピタキシャル層９を成長するには、成膜温度（基板温度）は、例えば６００℃〜９００℃とし、ＳｉＨ２Ｃｌ２（Ｓｉのソースガス）を流量５０ｓｃｃｍ〜３００ｓｃｃｍ、ＳｉＨ３（ＣＨ３）（Ｃのソースガス）を流量２ｓｃｃｍ〜５０ｓｃｃｍ、ＨＣｌを流量３０ｓｃｃｍ〜３００ｓｃｃｍ、さらにＨ２を流す。製膜室内の圧力は例えば１００Ｐａ〜５０００Ｐａとする。減圧気相堆積（ＬＰＣＶＤ）の選択的エピタキシャル成長により、シリコン表面にＳｉ−Ｃ結晶９が成長し、絶縁膜上には成長しない。なお、Ｓｉのソースガスとしては、ＳｉＨ2Ｃｌ２の代わりにＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ３Ｃｌ６等を用いてもよい。ＨＣｌの代わりにＣｌ2を用いてもよい。Ｃのソースガスとしては、ＳｉＨ３ＣＨ３を用いる。Ｓｉ−ＣのＣ組成は０．１〜５．０ａｔ％とするのがよい。
Ｓｉエピタキシャル層１０を成長するには、成膜温度を７００℃〜８００℃とし、ＳｉＨ２Ｃｌ２（Ｓｉのソースガス）を流量２０ｓｃｃｍ〜１００ｓｃｃｍ、ＨＣｌを流量２０ｓｃｃｍ〜１００ｓｃｃｍ、Ｈ２を流量２０ｓｌｍ〜４０ｓｌｍ流す。製膜室内の圧力は例えば２．６６６×１０３Ｐａ〜１．３３３×１０４Ｐａとする。減圧気相堆積（ＬＰＣＶＤ）の選択的エピタキシャル成長により、シリコン表面にＳｉ結晶１０が成長し、絶縁膜上には成長しない。
エピタキシャル層９（１０）を成長した状態で、レジストマスクでＮＭＯＳ領域を覆い、ｐ型不純物、例えばＢをイオン注入し、ｐ型第２エクステンション領域Ｅｘｐ２を形成し、さらにｐ型不純物、例えばＢをさらに深く、高濃度にイオン注入し、ソース／ドレイン領域Ｓ／Ｄを形成する。また、レジストマスクでＰＭＯＳ領域を覆い、ＮＭＯＳトランジスタ領域にｎ型不純物、例えばＰをイオン注入し、第２エクステンション領域Ｅｘｎ２を形成する。なお、第２エクステンション領域Ｅｘ２は、第１エクステンション領域Ｅｘ１とソース／ドレイン領域Ｓ／Ｄの中間に不純物添加領域を形成して、抵抗値を下げる領域であるが、省略してもよい。
図２Ｆに示すように、例えば高密度プラズマ促進気相堆積（ＨＤＰ−ＣＶＤ）により酸化シリコン膜１１を厚さ約４０ｎｍ堆積する。ＮＭＯＳ領域を覆うレジストパターンを形成し、ＰＭＯＳ領域の酸化シリコン膜１１をエッチング除去する。この酸化シリコン膜はＳｉ−Ｃエピタキシャル層９またはＳｉエピタキシャル層１０と、Ｓｉ基板をエッチングする時のマスクとして機能するハードマスクであり、ＨＤＰ以外の方法で形成してもよい。
図２Ｇに示すように、酸化シリコン膜１１をエッチングマスクとし、ＰＭＯＳ領域で、成長したＳｉ−Ｃ層９またはＳｉ層１０と、基板のＳｉをエッチングする。例えば、ＨＢｒをエッチングガスとし、ＲＩＥにより深さ約３５ｎｍのエッチングを行う。エピタキシャル層９（１０）の厚さが２０ｎｍの場合、Ｓｉ基板は深さ約１５ｎｍエッチされる。続いてＨＣｌを用いたケミカルエッチ等により、Ｓｉ表面を清浄化する。
図２Ｈに示すように、減圧熱ＣＶＤにより、ＰＭＯＳトランジスタ領域の露出したシリコン表面上にＳｉ−Ｇｅ又はＳｉ−Ｇｅ−Ｃのエピタキシャル成長を行い、エピタキシャル層１３を形成する。例えば、成膜温度は５００℃〜８００℃とし、ＳｉＨ２Ｃｌ２（Ｓｉのソースガス）を流量５０ｓｃｃｍ〜３００ｓｃｃｍ、ＧｅＨ４（Ｇｅのソースガス）を流量５０ｓｃｃｍ〜３００ｓｃｃｍ、ＳｉＨ３（ＣＨ３）（Ｃのソースガス）を流量２ｓｃｃｍ〜５０ｓｃｃｍ、ＨＣｌガスを流量３０ｓｃｃｍ〜３００ｓｃｃｍ、他にＨ２ガスを流す。成長時に、ｐ型不純物Ｂもドープする。ＣＶＤ成膜室内の圧力は、例えば１００Ｐａ〜５０００Ｐａとする。
Ｇｅの組成は５〜４０ａｔ％とするのがよい。Ｃを少し添加すると、歪量は下がるが、熱安定性が上がる。バランスの良い組成のＳｉ−Ｇｅ−Ｃを用いるのも有効である。
エピタキシャル成長は、Ｓｉ表面にのみ生じ、絶縁物表面には生じない。初め凹部表面に沿って成長が進み、サイドウォールスペーサを回りこんで、隆起した表面を有するようにエピタキシャル層が成長する。
ＳｉソースガスとしてＳｉＨ２Ｃｌ２の代わりに、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ３Ｃｌ６を用いてもよい。ＨＣｌの代わりにＣｌ２を用いてもよい。これらは、Ｓｉ−Ｃのエピタキシャル成長の場合と同様である。ＧｅＨ４の代わりに、ＧｅＨ２Ｃｌ２を用いてもよい。
なお、ソース／ドレイン領域のエッチング工程でＰＭＯＳトランジスタのポリシリコンゲート電極もエッチされるが、Ｓｉ−Ｇｅ成長工程でポリシリコン上にも多結晶Ｓｉ−Ｇｅが成長する。一旦形成された窪みは埋め戻される。
図２Ｉに示すように、基板上に窒化シリコン膜１４をＣＶＤで堆積する。ＮＭＯＳ領域においては、酸化シリコン膜１１が窒化シリコン膜１４で覆われる。
図２Ｊに示すように、ＮＭＯＳ領域では平坦部上の窒化シリコン膜１４、その下の酸化シリコン膜１１をＲＩＥの異方性エッチングで除去し、ゲート電極５側壁上にのみ残し、第２サイドウォールスペーサＳＷ２を形成する。ＰＭＯＳ領域においては、窒化シリコン膜１４のみの第２サイドウォールスペーサＳＷ２が形成される。
図２Ｋに示すように、ＮＭＯＳトランジスタのソース・ドレイン領域のイオン注入を行なう。レジストマスクでＰＭＯＳ領域を覆い、第２サイドウォールスペーサＳＷ２外側に、エピタキシャル層９（１０）を通してＳｉ基板中に、ｎ型不純物例えばＰを高濃度にイオン注入し、ソース／ドレイン領域Ｓ／Ｄを形成する。
図２Ｌに示すように、基板表面上にＮｉ又は微量のＰｔを添加したＮｉをスパッタリングし、シリサイド反応を行なって、ＮｉＳｉシリサイド膜１６を形成する。例えば、好ましくは厚さ５ｎｍ以上のＮｉ膜を基板上にスパッタリングで堆積し、アニーリングを行うことにより、シリサイド化反応を生じさせる。未反応Ｎｉ層を除去した後さらにアニーリングを行ってもよい。このように、シリコン表面上にＮｉＳｉ層１６が形成される。Ｎｉシリサイドの代わりに他のシリサイド、例えばＣｏシリサイド、を形成してもよい。
このようにして、ＣＭＯＳ構造が形成される。ＰＭＯＳトランジスタのソース／ドレイン領域にはＳｉ−Ｇｅ混晶が埋め込まれ、チャネルのゲート長方向に圧縮応力を印加する。このため、ＰＭＯＳトランジスタの移動度は向上する。
ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共に、ソース／ドレイン領域のイオン注入時には、Ｓｉ基板上にエピタキシャル層９（１０）が存在し、表面がせり上げられている。このため、ソース／ドレイン領域のイオン注入条件が緩和される。
図３は、Ｐイオンを例にとり、イオン注入された不純物の深さ方向分布を示す。横軸は、シリコン基板表面からの深さを単位ｎｍで示す。縦軸は不純物濃度を単位ｃｍ−３で示す。曲線Ｓ６，Ｓ８，Ｓ１０はエピタキシャル層９（１０）がない状態で、Ｓｉ基板にＰイオンを加速エネルギ６ｋｅＶ，８ｋｅＶ、１０ｋｅＶでイオン注入した時の不純物分布を示す。短チャネル効果を抑制する浅い接合を形成するには加速エネルギは６ｋｅＶとなる。曲線Ｅ８，Ｅ１０は、厚さ２０ｎｍのエピタキシャル層９（１０）を成長した構成に、Ｐイオンを加速エネルギ８ｋｅＶ、１０ｋｅＶで注入した時の不純物分布を示す。１０ｋｅＶでイオン注入しても、エピタキシャル層なしの場合の６ｋｅＶと同程度の接合深さが得られることが判る。
エピタキシャル層がＳｉ−Ｃである場合は、ＮＭＯＳトランジスタのチャネルのゲート長方向に引張応力を印加する。このため、ＮＭＯＳトランジスタの移動度が向上する。
図４Ａ，４Ｂは、本発明の第３、第４の実施例による半導体装置の構成を概略的に示す半導体基板の断面図である。
図４Ａにおいて、図１Ａと異なる点を主に、説明する。ゲート絶縁膜４、ポリシリコン層５、シリサイド層６の積層で形成されたゲート電極構造の側壁から微小距離離れて、Ｓｉ−Ｃのエピタキシャル層９が形成されている。ゲート電極構造とＳｉ−Ｃエピタキシャル層との間の間隙を埋めて、ゲート電極構造の側壁上に薄い酸化シリコン膜等の絶縁膜２１が形成されている。
ＮＭＯＳトランジスタにおいては、絶縁膜２１の上に酸化シリコン等の他の絶縁膜２２が形成され、絶縁膜２１と共にサイドウォールスペーサＳＷを構成している。サイドウォールスペーサＳＷ外側のＳｉ−Ｃエピタキシャル層９の上には、シリサイド層１６が形成されている。
ＰＭＯＳトランジスタにおいては、エピタキシャル層９の外側で基板に凹部１２が形成され、凹部１２上にＳｉ−Ｇｅ混晶のエピタキシャル層１３が形成されている。絶縁膜２１の上に酸化シリコン等の他の絶縁膜２２が形成され、絶縁膜２１と共にサイドウォールスペーサＳＷを構成し、サイドウォールスペーサＳＷ外側のＳｉ−Ｇｅエピタキシャル層１３の上には、シリサイド層１６が形成されている。半導体基板中の不純物濃度分布は第１の実施例と異なるが、本質的なものではない。その他の点は図１の実施例同様である。
図４Ｂにおいては、Ｓｉ−Ｃエピタキシャル層の代わりに、Ｓｉエピタキシャル層１０が形成される。第３と第４の実施例の差は、第１と第２の実施例の差と同様である。
図５Ａ〜５Ｉを参照して、第３、第４の実施例による半導体装置の製造方法の主要工程を説明する。
図５Ａに示すように、ゲート絶縁膜４、ポリシリコン層５、窒化シリコンのキャップ膜６の積層で構成されるゲート電極構造を形成する。図２Ａの工程において、ポリシリコン層５の上に、ＣＶＤで窒化シリコン膜６を堆積し、その後ゲート電極構造にパターニングする。その他の点は、図２Ａの工程と同様である。
図５Ｂに示すように、酸化シリコン膜７、窒化シリコン膜８の積層を堆積し、異方性エッチングを行なってゲート電極構造側壁上にのみ、サイドウォールスペーサ状に残す。但し、本実施例においては、酸化シリコン膜７、窒化シリコン膜８は、後に除去する。ゲート電極構造が窒化シリコンのキャップ膜６を有するため、酸化シリコン膜７の上端も窒化シリコン膜８で覆われる。
図５Ｃに示すように、希フッ酸で酸化シリコン膜７をコントロールエッチングする。エッチングがゲート電極構造まで達せず、ゲート電極構造の側壁上に酸化シリコン膜７を所定厚さ残し、窒化シリコン膜８下方に空所を形成する。
図５Ｄに示すように、Ｓｉ−ＣまたはＳｉのエピタキシャル層９（１０）を成長する。工程としては、図２Ｅの工程と同様である。窒化シリコン膜８下方の空所にエピタキシャル層９（１０）が入り込む。Ｓｉ−Ｃのエピタキシャル層９を成長する場合、引張応力を印加するＳｉ−Ｃ層９がチャネルのより近くまで延在するので、応力印加がより効率的になる。
図５Ｅに示すように、図２Ｆの工程同様、ＭＯＳ領域を酸化シリコン膜１１で覆い、図２Ｇの工程同様ＰＭＯＳ領域でエピタキシャル層９（１０）及びシリコン基板のエッチングを行って凹部１２を形成し、図２Ｈの工程同様Ｓｉ−Ｇｅ混晶のエピタキシャル層１３を成長する。Ｓｉ−Ｇｅエピタキシャル層１３の内側にＳｉ−ＣまたはＳｉのエピタキシャル層９（１０）が残る。
図５Ｆに示すように、希フッ酸のエッチングで表面の酸化膜を除去し、熱リン酸のエッチングで窒化シリコン膜を除去し、希フッ酸のエッチングで酸化シリコン膜７を除去し、さらに熱リン酸のエッチングで残留する窒化シリコン膜を除去する。窒化シリコン膜６、酸化シリコン膜７、窒化シリコン膜８は除去される。ゲート電極構造とエピタキシャル層９（１０）の間に空所が生じる。
図５Ｇに示すように、例えば厚さ１０ｎｍ程度の薄い酸化シリコン膜２１をＣＶＤで基板上に堆積し、ゲート電極構造とエピタキシャル層９（１０）の間の空所を埋め込む。異方性エッチングを行なって、ゲート電極構造側壁上にサイドウォール状に酸化シリコン膜２１を残す。
図５Ｈに示すように、ポケット領域、エクステンション領域のイオン注入を行なう。エピタキシャル層９（１０）下方にエクステンション領域Ｅｘ，ポケット領域Ｐｋが形成される。
図５Ｉに示すように、基板上に酸化シリコン膜２２をＣＶＤで堆積し、異方性エッチングを行なって、平坦表面上の酸化シリコン膜２２を除去する。酸化シリコン膜２１，２２がサイドウォールスペーサＳＷを構成する。なお、酸化シリコン膜２２の代わりに、窒化シリコン膜や酸化シリコン膜と窒化シリコン膜の積層を堆積しても良い。その後、ソース・ドレイン領域のイオン注入を行なう。ソース・ドレイン領域表面はエピタキシャル層９（１０）、１３でせり上げられているので、イオン注入条件は緩和される。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、実施例における導電型を全て反転してＰＭＯＳトランジスタをＮＭＯＳトランジスタ、ＮＭＯＳトランジスタをＰＭＯＳトランジスタとし、ＮＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて凹部を形成し、凹部にＳｉ−Ｃ結晶を埋め込み、ＰＭＯＳトランジスタのソース／ドレイン領域には凹部を介することなく、Ｓｉ−ＧｅまたはＳｉをエピタキシャル成長してもよい。第３、第４の実施例におけるキャップ膜６は省略してもよい。酸化シリコン膜７が上方からもエッチングされるが、エピタキシャル成長の際、多結晶半導体膜で埋め込まれる。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
図１Ａ、１Ｂは、第１、第２の実施例による半導体装置の構成を概略的に示す半導体基板の断面図である。 ／ ／ ／ 図２Ａ〜２Ｌは、図１Ａ，１Ｂの構成を作成する製造方法の主要工程を示す半導体基板の断面図である。 図３は、ソース／ドレイン領域のエピタキシャル層がイオン注入工程に与える影響を示す、不純物濃度対基板中深さのグラフである。 図４Ａ、４Ｂは、第３、第４の実施例による半導体装置の構成を概略的に示す半導体基板の断面図である。 ／ ／ 図５Ａ〜５Ｉは、図４Ａ，４Ｂの構成を作成する製造方法の主要工程を示す半導体基板の断面図である。
符号の説明
１ 半導体（Ｓｉ）基板
２ 素子分離領域（ＳＴＩ）
４ ゲート絶縁膜
５ ポリシリコン層
６ 窒化シリコン膜（キャップ膜）
７ 酸化シリコン膜
８ 窒化シリコン膜
９ Ｓｉ−Ｃエピタキシャル層
１０ Ｓｉエピタキシャル層
１１ 酸化シリコン膜
１２ 凹部
１３ Ｓｉ−Ｇｅエピタキシャル層
１４ 窒化シリコン膜
１６ シリサイド層
２１ 酸化シリコン膜
２２ 酸化シリコン膜
ＰＷ ｐ型ウェル
ＮＷ ｎ型ウェル
Ｅｘ エクステンション領域
Ｐｋ ポケット領域
Ｓ／Ｄソース／ドレイン領域
ＳＷ サイドウォールスペーサ

Claims (10)

  1. 第１導電型の第１の活性領域、第２導電型の第２の活性領域を含む半導体基板と、
    前記第１の活性領域上に形成された第１のゲート電極構造と、前記第１のゲート電極構造両側の前記第１の活性領域に形成された第２導電型の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域の表面から掘り下げられた凹部と、前記凹部に形成され、前記第１のゲート電極構造下方の第１のチャネルに第１の応力を印加する第２導電型の半導体埋め込み領域とを有する第１のＭＯＳトランジスタと、
    前記第２の活性領域上に形成された第２のゲート電極構造と、前記第２のゲート電極構造両側の前記第２の活性領域に形成され、平坦な上面を有する第１導電型の第２のソース／ドレイン領域と、前記第２のソース／ドレイン領域上に形成され、前記第２のゲート電極構造下方の第２のチャネルに前記第１の応力とは反対の第２の応力を印加する第１導電型の半導体エピタキシャル層とを有する第２のＭＯＳトランジスタと、
    を有し、
    前記第１導電型がｎ型、前記第２導電型がｐ型であるときは、前記第１の応力は圧縮応力、前記第２の応力は引張応力であり、
    前記第１導電型がｐ型、前記第２導電型がｎ型であるときは、前記第１の応力は引張応力、前記第２の応力は圧縮応力である半導体装置。
  2. 前記半導体埋め込み領域が、Ｓｉ−Ｇｅ，またはＣを添加したＳｉである請求項１記載の半導体装置。
  3. 前記第１導電型がｎ型、前記第２導電型がｐ型であり、
    前記半導体埋め込み領域がＳｉ−Ｇｅで形成され、
    前記半導体エピタキシャル層がＣを添加したＳｉで形成され、
    前記第１の応力が圧縮応力であり、前記第２の応力が引張応力である請求項２記載の半導体装置。
  4. 前記第１導電型がｐ型、前記第２導電型がｎ型であり、
    前記半導体埋め込み領域がＣを添加したＳｉで形成され、
    前記半導体エピタキシャル層がＳｉ−Ｇｅで形成され、
    前記第１の応力が引張応力であり、前記第２の応力が圧縮応力である請求項２記載の半導体装置。
  5. 前記第１及び第２のゲート電極構造両側の活性領域中、かつ前記第１及び第２のソース／ドレイン領域の内側に、それぞれ形成されたソース／ドレインのエクステンション領域と、
    前記エクステンション領域の上方で、前記第１及び第２のゲート電極構造の側壁上に形成された第１サイドウォールスペーサと、
    をさらに有する請求項１〜４のいずれか１項記載の半導体装置。
  6. 前記半導体埋め込み領域及び前記半導体エピタキシャル層の上方、かつ前記第１サイドウォールスペーサの側壁上に形成された第２サイドウォールスペーサと、
    前記第２サイドウォールスペーサの外側の、前記半導体埋め込み領域及び前記半導体エピタキシャル層上に形成されたシリサイド領域と、
    をさらに有する請求項５記載の半導体装置。
  7. 前記半導体エピタキシャル層が、前記第２のゲート電極構造に近い領域に形成された第１の厚さを有する第１部分と、前記第２のゲート電極構造からより離れた領域に形成され、前記第１の厚さより厚い第２の厚さを有する第２の部分とを含み、
    前記半導体埋め込み領域の前記第１のゲート電極構造側で、前記第１の活性領域上に形成され、前記半導体エピタキシャル層と同じ組成を有し、前記第１の厚さと同じ厚さを有する付随半導体エピタキシャル層をさらに有する請求項１〜４のいずれか１項記載の半導体装置。
  8. （ａ）半導体基板に、第１導電型の第１の活性領域、第２導電型の第２の活性領域を形成する工程と、
    （ｂ）前記第１、第２の活性領域上に、第１、第２のゲート電極構造をそれぞれ形成する工程と、
    （ｃ）前記第１のゲート電極構造両側の前記第１の活性領域、及び前記第２のゲート電極構造両側の第２の活性領域の平坦な上面上に、第１導電型の半導体エピタキシャル層を形成する工程と、
    （ｄ）前記エピタキシャル層を介して、前記第１の活性領域に第２導電型の不純物、前記第２の活性領域に第１導電型の不純物をイオン注入して、前記第１の活性領域に第１のソース／ドレイン領域、前記第２の活性領域に第２のソース／ドレイン領域を形成する工程と、
    （ｅ）前記第１のソース／ドレイン領域及び前記第２のソースドレイン領域を形成する工程の後、前記第１の活性領域に形成された前記エピタキシャル層及び前記第１のソース／ドレイン領域の少なくとも一部を除去して、凹部を形成する工程と、
    （ｆ）前記凹部に、前記第１のゲート電極構造下方の第１のチャネルに第１の応力を印加する第２導電型の半導体埋め込み領域を形成する工程と、
    を有し、
    前記半導体エピタキシャル層は、前記第２のゲート電極構造下方の第２のチャネルに前記第１の応力とは反対の第２の応力を印加し、
    前記第１導電型がｎ型、前記第２導電型がｐ型であるときは、前記第１の応力は圧縮応力、前記第２の応力は引張応力であり、
    前記第１導電型がｐ型、前記第２導電型がｎ型であるときは、前記第１の応力は引張応力、前記第２の応力は圧縮応力である半導体装置の製造方法。
  9. 前記工程（ｃ）が、
    前記第１、第２のゲート電極構造の側壁上に第１のサイドウォールスペーサを形成する工程と、
    前記第１、第２の活性領域上に前記半導体エピタキシャル層を形成する工程と、
    を含む請求項８記載の半導体装置の製造方法。
  10. 前記工程（ｂ）が、ゲート絶縁膜、ゲート電極層、絶縁性キャップ層の積層を含むゲート電極構造を形成し、
    前記工程（ｃ）が、
    前記第１、第２のゲート電極構造を覆って、前記半導体基板の上に、エッチング特性の異なる第１の絶縁体膜、第２の絶縁体膜を積層する工程と、
    異方性エッチングして前記第１、第２のゲート電極構造側壁上に第１のサイドウォールスペーサを形成する工程と、
    前記第１のサイドウォールスペーサの下部で露出する前記第１の絶縁体膜の少なくとも一部を側方からエッチングする工程と、
    前記第１の絶縁体膜をエッチングする工程の後に、前記第１、第２の活性領域上に前記半導体エピタキシャル層を形成する工程と、
    を含む請求項８記載の半導体装置の製造方法。
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