CN101777516B - 半导体集成电路的制造方法 - Google Patents

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Abstract

一种半导体集成电路器件的制造方法，包括以下步骤：在第一栅电极图形和第二栅电极图形的各个侧壁表面上形成第一侧壁绝缘膜；在第一侧壁绝缘膜上形成第二侧壁绝缘膜；在第一和第二栅电极图形的横向两侧形成n型源极区和漏极区；于第一栅电极图形和第二栅电极图形的各个侧壁表面上形成第三侧壁绝缘膜；在源极区和漏极区下面形成互相分离并具有低杂质浓度水平的第一和第二缓冲扩散区；从第一和第二栅电极的侧壁表面除去第二和第三侧壁绝缘膜；在每个第一和第二栅电极上形成具有耐HF特性的第四侧壁绝缘膜；在第二栅电极的横向两侧形成第一和第二沟槽；及填充第二器件区中的第一和第二沟槽。

Description

半导体集成电路的制造方法
本申请是申请日为2005年6月15日、申请号为200510077942.0、发明名称为“半导体集成电路及其制造工艺”的发明专利申请的分案申请。
相关申请的交叉参考
本申请基于2005年1月11日申请的日本在先申请No.2005-004405，这里通过参考援引其全部内容。
技术领域
本发明涉及一种通过施加应力来提高运行速度的半导体器件的制造方法。
背景技术
随着器件微型化领域的进展，已经可以实现栅极长度等于或小于100nm的非常微小且超快速的半导体器件。
利用这种非常微小且超快速的晶体管，栅电极正下方的沟道区的面积比常规半导体器件要小得多，由此，穿过沟道区的电子或空穴的迁移率受到施加于此沟道区的应力的严重影响。由此，人们已经进行了各种尝试，以优化施加于沟道区的应力，期望进一步提高半导体器件的运行速度。
一般来说，对于使用硅衬底作为沟道的半导体器件，空穴的迁移率远远小于电子的迁移率，由此，对于设计半导体集成电路，提高使用空穴作为载流子的p沟道MOS晶体管的运行速度是重点。
对于这种p沟道MOS晶体管，众所周知，通过对沟道区施加单轴压应力可提高载流子的迁移率，并且提出图1中示意性示出的结构作为对沟道区施加压应力的方式。
参照图1，在相应于沟道区的硅衬底1上经由栅极绝缘膜2形成栅电极3，并且在栅电极3横向两侧的硅衬底1中形成p型扩散区1a和1b，从而在二者之间限定沟道区。而且，在栅电极3的侧壁表面上形成侧壁绝缘膜3A和3B，从而使侧壁绝缘膜3A和3B覆盖部分硅衬底1的表面。
注意扩散区1a和1b分别用作MOS晶体管的源极和漏极延伸区，并且通过施加于栅电极3的栅极电压，控制在栅电极3正下方空穴从扩散区1a到扩散区1b穿过沟道区的流动。
在图1的结构中，在侧壁绝缘膜3A和3B各外侧的硅衬底11中，形成有SiGe混合晶体层1A和1B，其与硅衬底1为外延关系，并且在与扩散区1a和1b连续的SiGe混合晶体层1A和1B中分别形成p型源极和漏极区。
在图1结构的MOS晶体管中，应该注意的是，SiGe混合晶体层1A和1B具有比硅衬底1的晶格常数更大的晶格常数，因此在SiGe混合晶体层1A和1B中形成压应力，如箭头a所示。结果是，SiGe混合晶体层1A和1B经受在基本垂直于硅衬底1表面的方向上的应变，如箭头b所示。
由于SiGe混合晶体层1A和1B形成为与硅衬底1具有外延关系，因此由箭头b所示的SiGe混合晶体层1A和1B中的这种应变在硅衬底的沟道区中感应出相应的应变，如箭头c所示，作为这种应变的结果，在沟道区中感应出单轴压应力，如箭头d所示。
对于图1的MOS晶体管，作为施加于沟道区的这种单轴压应力的结果，局部地调节了构成沟道区的Si晶体的对称性，同时对称性的这种改变解决了由于重空穴和轻空穴引起的价带的简并，并且提高了沟道区中的空穴迁移率。由此，提高了晶体管的运行速度。由沟道区中局部感应出的应力引起的空穴迁移率的这种提高以及晶体管运行速度的相关提高尤其显著地体现在栅极长度等于或小于100nm的非常微小的半导体器件中。
参考文献
专利参考文献1 美国专利6621131
专利参考文献2 日本特许公开专利申请2004-31753
专利参考文献3 日本特许公开专利申请8-167718
非专利参考文献1 Thompson，S.E.，等人，IEEE Transactions on ElectronDevices，vol.51，No.11，2004年11月，第1790-1797页。
发明内容
同时，在半导体集成电路中，一般来说实际上这种高速p沟道MOS晶体管被用来与在公共衬底上形成的n沟道MOS晶体管一起构成CMOS器件。但是，当尝试在同一衬底上与n沟道MOS晶体管同时形成P沟道MOS晶体管时遇到各种问题。
前面参照图1所述的沟道区中的单轴压应力对提高p沟道MOS晶体管的运行速度起作用，施加于n沟道MOS晶体管的沟道区的同一单轴压应力引起n沟道MOS晶体管中的运行速度的退化。因此，必须避免在这种n沟道MOS晶体管的器件区中出现这种压应力。
此外，优选地，当根据图1的原理而为了提高p沟道MOS晶体管的运行速度时，SiGe混合晶体层1A和1B形成为尽可能靠近恰好位于栅电极3下面的沟道区，同时这意味着优选形成尽可能薄的栅电极侧壁绝缘膜，从而在使用侧壁绝缘膜作为自对准掩模的同时，在硅衬底中形成的用于形成SiGe混合晶体层1A和1B的沟槽设置为尽可能靠近。
另一方面，当以相同方式在n沟道MOS晶体管中减小栅电极的侧壁绝缘膜的厚度时，在器件区中n型源极区和n型漏极区设置得彼此过于靠近，并且出现了在硅衬底中源极区和漏极区之间产生漏电流的问题。
鉴于上述问题，需要这样的技术：当通过组合运行速度提高(根据参照图1所述的机制通过SiGe混合晶体区感应的应力作用)的p沟道MOS晶体管与n沟道MOS晶体管来实现高速CMOS器件时，能够形成在p沟道MOS晶体管中具有尽可能小厚度且在n沟道MOS晶体管中具有尽可能大厚度的栅极侧壁绝缘膜，并且需要能够尽可能地减少制造步骤数量的技术。
在第一方案中，本发明提供一种半导体集成电路器件，包括：
硅衬底，通过器件隔离结构限定为具有第一器件区和第二器件区；
n沟道MOS晶体管，形成在所述第一器件区上；及
p沟道MOS晶体管，形成在所述第二器件区上，
所述n沟道MOS晶体管包括：第一栅电极，承载在其各个侧壁表面上形成的一对第一侧壁绝缘膜；以及n型源极扩散区和漏极扩散区，形成在所述第一侧壁绝缘膜各个外侧的所述第一器件区中，
所述p沟道MOS晶体管包括：第二栅电极，承载在其各个侧壁表面上形成的一对第二侧壁绝缘膜；p型源极扩散区和漏极扩散区，形成在所述第二侧壁绝缘膜各个外侧的所述第二器件区中；及第一和第二SiGe混合晶体区，形成在所述第二器件区中且与所述硅衬底为外延关系，所述第一和第二SiGe混合晶体区这样形成以填充在所述第二侧壁绝缘膜各个外侧形成的第一和第二沟槽，所述第一和第二沟槽这样形成以分别被包含在所述p型源极扩散区和所述p漏极扩散区中，
每个所述第一和第二SiGe混合晶体区形成为关于与其对应的所述第二侧壁绝缘膜表面成自对准关系，
当与所述各个扩散区的底边缘相比时，在所述第一器件区中所述n型源极扩散区和所述n型漏极扩散区之间的距离大于在所述第二器件区中所述p型源极扩散区和所述p型漏极扩散区之间的距离，其中，所述第一侧壁绝缘膜和所述第二侧壁绝缘膜各自具有彼此不同的第一结构和第二结构。
在第二方案中，本发明提供一种半导体集成电路器件，包括：
硅衬底，通过器件隔离结构限定为具有第一器件区和第二器件区；
n沟道MOS晶体管，形成在所述第一器件区上；及
p沟道MOS晶体管，形成在所述第二器件区上，
所述n沟道MOS晶体管包括第一栅电极，承载在其各个侧壁表面上形成的一对第一侧壁绝缘膜；及n型源极扩散区和漏极扩散区，形成在所述第一侧壁绝缘膜各个外侧的所述第一器件区中，
所述p沟道MOS晶体管包括：第二栅电极，承载在其各自侧壁表面上形成的一对第二侧壁绝缘膜；p型源极扩散区和漏极扩散区，形成在所述第二侧壁绝缘膜各个外侧的所述第二器件区中；及第一和第二SiGe混合晶体区，形成在所述第二器件区中且与所述硅衬底为外延关系，所述第一和第二SiGe混合晶体区这样形成以填充在所述第二侧壁绝缘膜各个外侧形成的第一和第二沟槽，所述第一和第二沟槽这样形成以分别被包含在所述p型源极扩散区和所述p漏极扩散区中，
每个所述第一和第二SiGe混合晶体区形成为关于与其对应的所述第二侧壁绝缘膜的表面成自对准关系，
其中，每个所述第一和第二侧壁绝缘膜包括：具有耐HF特性的材料形成的下侧壁绝缘膜；能被HF刻蚀的材料形成的并形成在所述下侧壁绝缘膜上的中间侧壁绝缘膜；及具有耐HF特性的材料形成的并形成在所述中间侧壁绝缘膜上的上侧壁绝缘膜。
在另一方案中，本发明提供一种制造半导体集成电路器件的方法，所述半导体集成电路器件包括：硅衬底，通过器件隔离结构限定为具有第一器件区和第二器件区；n沟道MOS晶体管，形成在所述第一器件区上并具有第一栅电极图形；及p沟道MOS晶体管，形成在所述第二器件区上并具有第二栅电极图形，所述p沟道MOS晶体管包括p型SiGe混合晶体区，该p型SiGe混合晶体区外延地形成于恰好位于所述第二栅电极图形下面的沟道区横向两侧的所述硅衬底，所述方法包括以下步骤：
在所述第一和第二器件区中，通过使用具有耐HF特性的第一材料在所述第一栅电极图形和所述第二栅电极图形的各个侧壁表面上形成第一侧壁绝缘膜；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一侧壁绝缘膜作为自对准掩模的同时，通过在所述第二器件区中进行p型杂质元素的离子注入工艺，在所述第二栅电极图形横向两侧的所述硅衬底中形成p型源极区和漏极区；
在所述第一器件区中，在所述第一栅电极图形上形成的所述第一侧壁绝缘膜上形成对于所述第一侧壁绝缘膜具有刻蚀选择性的第二侧壁绝缘膜；
在使用所述第一栅电极图形、所述第一栅电极图形上的所述第一侧壁绝缘膜和所述第二侧壁绝缘膜作为自对准掩模的同时，通过在所述第一器件区中进行n型杂质元素的离子注入工艺，在所述第一栅电极图形横向两侧的所述第一器件区中形成n型源极区和漏极区；
形成掩模绝缘膜，以覆盖所述第一器件区并露出所述第二器件区；
在形成所述掩模绝缘膜的所述步骤之后，在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一侧壁绝缘膜作为掩模的同时，通过刻蚀所述第二器件区中的所述硅衬底，在所述第二栅电极图形的横向两侧并通过所述第一侧壁绝缘膜从此处间隔地形成第一和第二沟槽；及
在形成所述第一和第二沟槽的所述步骤之后，在所述第一器件区被所述掩模绝缘膜覆盖的状态下，通过在所述第一和第二沟槽中进行p型SiGe混合晶体层的外延生长，形成所述p型SiGe混合晶体区。
在另一方案中，本发明提供一种制造半导体集成电路器件的方法，所述半导体集成电路器件包括：硅衬底，通过器件隔离结构限定为具有第一器件区和第二器件区；n沟道MOS晶体管，形成在所述第一器件区上并具有第一栅电极图形；及p沟道MOS晶体管，形成在所述第二器件区上并具有第二栅电极图形，所述p沟道MOS晶体管包括p型SiGe混合晶体区，该p型SiGe混合晶体区外延地形成于恰好位于所述第二栅电极图形下面的沟道区横向两侧的所述硅衬底，所述方法包括以下步骤：
通过使用具有耐HF特性的第一材料，在所述第一和第二器件区中，经由CVD氧化物膜在所述第一栅电极图形和所述第二栅电极图形的各个侧壁表面上形成第一侧壁绝缘膜；
通过使用相对于所述第一材料具有刻蚀选择性的第二材料，在所述第一和第二器件区中于覆盖所述第一栅电极图形和所述第二栅电极图形的所述第一侧壁绝缘膜上形成第二侧壁绝缘膜；
在使用所述第一栅电极图形和所述第一栅电极图形上的所述第一和第二侧壁绝缘膜作为掩模的同时，通过在所述第一器件区中的所述硅衬底中进行n型杂质元素的离子注入工艺，在所述第一栅电极图形的横向两侧形成n型源极区和漏极区；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一和第二侧壁绝缘膜作为掩模的同时，通过在所述第二器件区中的所述硅衬底中进行p型杂质元素的离子注入工艺，在所述第二栅电极图形的横向两侧形成p型源极区和漏极区；
通过使用相对于所述第一材料具有刻蚀选择性的第三材料，在所述第一和第二器件区中于所述第一栅电极图形和所述第二栅电极图形的所述各个侧壁表面上形成第三侧壁绝缘膜；
在使用所述第一栅电极图形和所述第一栅电极图形上的所述第一到第三侧壁绝缘膜作为掩模的同时，通过在所述第一器件区中进行n型杂质元素的离子注入工艺，分别在所述n型源极区和漏极区下面形成互相分离的n型第一和第二缓冲扩散区；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一到第三侧壁绝缘膜作为掩模的同时，通过在所述第二器件区中进行p型杂质元素的离子注入工艺，分别在所述p型源极区和漏极区下面形成互相分离的p型第一和第二缓冲扩散区；
在所述第一和第二器件区中，通过使用HF的刻蚀工艺，从所述第一和第二栅电极的所述侧壁表面除去所述第二和第三侧壁绝缘膜；
在所述第一和第二器件区中于每个所述第一和第二栅电极上形成具有耐HF特性的第四侧壁绝缘膜；
在使用所述第二栅电极和所述第二栅电极上的所述第一与第四侧壁绝缘膜作为掩模的同时，通过刻蚀所述第二器件区中的所述硅衬底，在所述第二栅电极的横向两侧形成第一和第二沟槽；及
通过外延生长p型SiGe混合晶体层，填充所述第二器件区中的所述第一和第二沟槽。
在再一方案中，本发明提供一种制造半导体集成电路器件的方法，所述半导体集成电路器件包括：硅衬底，通过器件隔离结构限定为具有第一器件区和第二器件区；n沟道MOS晶体管，形成在所述第一器件区上并具有第一栅电极图形；及p沟道MOS晶体管，形成在所述第二器件区上并具有第二栅电极图形，所述p沟道MOS晶体管包括p型SiGe混合晶体区，该p型SiGe混合晶体区外延地形成于恰好位于所述第二栅电极图形下面的沟道区横向两侧的所述硅衬底，所述方法包括以下步骤：
在所述第一和第二器件区中，在所述第一栅电极图形和所述第二栅电极图形的各个侧壁表面上形成第一材料的第一侧壁绝缘膜；
在使用所述第一栅电极图形和所述第一栅电极图形上的所述第一侧壁绝缘膜作为掩模的同时，通过在所述第一器件区中的所述硅衬底中进行n型杂质元素的离子注入工艺，在所述第一栅电极图形的横向两侧形成n型源极区和漏极区；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一侧壁绝缘膜作为掩模的同时，通过在所述第二器件区中的所述硅衬底中进行p型杂质元素的离子注入工艺，在所述第二栅电极图形的横向两侧形成p型源极区和漏极区；
在所述第一和第二器件区中，在每个所述第一栅电极图形和所述第二栅电极图形中的所述第一侧壁绝缘膜上形成第二侧壁绝缘膜；
在使用所述第一栅电极图形和所述第一栅电极图形上的所述第一和第二侧壁绝缘膜作为掩模的同时，通过在所述第一器件区中进行n型杂质元素的离子注入工艺，分别在所述n型源极区和漏极区下面形成互相分离并具有低杂质浓度水平的n型第一和第二缓冲扩散区；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一和第二侧壁绝缘膜作为掩模的同时，通过在所述第二器件区中的所述硅衬底中进行p型杂质元素的离子注入工艺，分别在所述p型源极区和漏极区下面形成互相分离并具有低杂质浓度水平的p型第一和第二缓冲扩散区；
通过刻蚀，从所述第一和第二栅电极的所述侧壁表面除去所述第一和第二器件区中的所述第一和第二侧壁绝缘膜；
在所述第一和第二器件区中的每个所述第一和第二栅电极上形成具有耐HF特性的第三侧壁绝缘膜；
在使用所述第二栅电极和所述第二栅电极上的所述第三侧壁绝缘膜作为掩模的同时，通过刻蚀所述第二器件区中的所述硅衬底，在所述第二栅电极的横向两侧形成第一和第二沟槽；及
通过p型SiGe混合晶体层的外延生长，填充所述第二器件区中的所述第一和第二沟槽。
根据本发明，通过形成p型SiGe混合晶体区，以便填充在沟道区横向两侧的沟槽，并且从而使p型SiGe混合晶体区设置成靠近沟道区，则在p沟道MOS晶体管的沟道区中感应大单轴应力。同时，本发明保证了在同一硅衬底上形成的n沟道MOS晶体管中、在硅衬底中形成的深漏极扩散区和源极扩散区之间具有足够距离。由此，可以有效地抑制在n沟道MOS晶体管的源极区和漏极区之间的漏电流。
这里，应该注意的是，对于通过用SiGe混合晶体填充沟槽而在沟道区中感应单轴压应力的这种P沟道MOS晶体管中的SiGe混合晶体区来说，需要高质量晶体膜。为了形成这种高质量的SiGe混合晶体层，通过使用自对准工艺形成沟槽，从而使得沟槽形成得尽可能靠近沟道区是不够的，而且还必须用HF刻蚀剂清洗沟槽的表面，从而除去可能阻碍SiGe晶体生长的氧化物或其它杂质。
应该指出的是，本发明通过使用耐HF的材料用于p沟道MOS晶体管栅电极的侧壁绝缘膜而解决了前述问题，同时通过确保硅衬底中、n沟道MOS晶体管中的深源极区和漏极区之间的大距离，通过增加栅电极的侧壁绝缘膜的厚度，从而抑制了漏电流。
此外，本发明通过以如下叠层的形式形成各个第一和第二侧壁绝缘膜，可以抑制覆盖第一和第二栅电极表面的CVD氧化物膜被HF腐蚀：耐HF的下侧壁绝缘膜；形成在下侧壁绝缘膜上并且不具有耐HF特性的中间侧壁绝缘膜；和形成在中间侧壁绝缘膜上并具有耐HF特性的上侧壁绝缘膜。由此，可以显著地提高半导体集成电路器件的电性能。
特别是，本发明希望在栅电极和耐HF的侧壁膜之间以及耐HF的侧壁绝缘膜和硅衬底之间置入经受HF刻蚀的膜，例如CVD氧化物膜，以便提高界面特性。由此，通过经由不具有耐HF特性的膜而在栅电极上形成耐HF的侧壁绝缘膜，然后用HF刻蚀剂处理如此获得的结构以便除去栅电极的顶表面上和侧壁绝缘膜的侧壁表面上的不具有耐HF特性的前述膜的一部分，本发明避免了不具有耐HF特性的膜被形成沟槽时由HF进行的清洗处理刻蚀的问题。由此，对应这部分形成了狭缝结构。此外，本发明用耐HF的膜填充这个狭缝。利用如此获得的结构，即使在形成沟槽时之后进行HF处理时，也不再形成这种狭缝。
本发明的其它目的和其它特征将从下面结合附图的详细说明中变得显而易见。
附图说明
图1是解释使用SiGe压缩应激物来提高器件运行速度的p沟道MOS晶体管的原理的示意图；
图2A-2F是表示根据本发明第一实施例的半导体集成电路器件的制造工艺的示意图；
图3是表示根据本发明实施例的构成半导体集成电路器件的p沟道MOS晶体管的结构的示意图；
图4A-4F是表示根据本发明第二实施例的半导体集成电路器件的制造工艺的示意图；
图5A-5F是表示根据本发明第三实施例的半导体集成电路器件的制造工艺的示意图；
图6A-6I是表示根据本发明第四实施例的半导体集成电路器件的制造工艺的示意图；
图7A-7H是表示根据本发明第五实施例的半导体集成电路器件的制造工艺示意图；
图8是解释本发明第六实施例中解决的问题的示意图；
图9是表示本发明的第六实施例的原理的示意图；
图10A-10D是表示形成图9的结构的工艺的示意图；
图11A和11B是表示第六实施例的工艺的另一例子的示意图；
图12是表示利用第六实施例获得的结构处于沟槽形成步骤之前状态的的实例的示意图。
具体实施方式
[第一实施例]
图2A-2F是表示根据本发明第一实施例的半导体集成电路器件的制造工艺的示意图。
参见图2A，通过STI器件隔离结构11I将硅衬底11限定为具有用于n沟道MOS晶体管的器件区11A和用于p沟道MOS晶体管的器件区11B，其中器件区11A被掺杂为p型，并形成p型阱，而器件区11B被掺杂成n型，并形成n型阱。此外，尽管没有示出，但为了对n沟道MOS晶体管进行阈值控制，在硅衬底11表面部分的器件区11A中进行p型杂质元素的离子注入。同样，为了对p沟道MOS晶体管进行阈值控制，在硅衬底11表面部分的器件区11B中进行n型杂质元素的离子注入。
在器件区11A上，经由热氧化物膜或SiON膜、或者高K电介质的栅极绝缘膜12，形成多晶硅栅电极13N。同样，经由同一栅极绝缘膜12，在器件区11B上形成多晶硅栅电极13P，其中应该注意的是，在采用栅电极13N或13P作为自对准掩模的同时，通过利用离子注入工艺，在器件区11A和11B中分别引入n型杂质元素和p型杂质元素，在对应于多晶硅栅电极13N横向两侧的器件区11A的硅衬底11中形成n型源极延伸区和漏极延伸区11aN和11bN，并在多晶硅栅电极13P横向两侧的器件区11B的硅衬底11中形成p型源极延伸区和漏极延伸区11aP和11bP。在引入n型杂质元素的情况下，可以在1keV的加速电压下、以2×1015cm-2的剂量引入As+。在引入p型杂质元素的情况下，可以在0.3keV的加速电压下、以1×1015cm-2的剂量引入B+。
这里，应该指出的是，用于栅极绝缘膜的SiON膜可以通过热氧化物膜的等离子体氮化或者通过直接等离子体CVD工艺来形成。此外，在使用高K电介质膜作为栅极绝缘膜的情况下，可以使用金属氧化物如HfO2、ZrO2或A12O3、或金属硅酸盐如HfSiO4或ZrSiO4，其中，这些高K电介质膜可以通过MOCVD工艺或原子层CVD工艺(所谓的ALD工艺)来形成。
接着，在图2B的步骤中，在硅衬底11的表面上形成厚度大约为10nm的CVD氧化物膜13O，以便覆盖多晶硅栅电极13N和13P，从而使CVD氧化物膜13连续地覆盖硅衬底11的露出表面和多晶硅栅电极13N和13P的表面。之后，通过使用如SiON或SiN等材料，经由CVD氧化物膜13O，在多晶硅栅电极13N和13P上形成厚度例如为30nm的侧壁绝缘膜13WN，以便使侧壁绝缘膜13WN具有耐硅的干刻蚀和湿刻蚀并进一步耐HF处理的特性。
应该指出的是，这种侧壁绝缘膜13WM可以通过以下方式来形成：通过600℃或更低温度的低温处理，在图2A的结构上淀积SiON膜或SiN膜，从而对前述源极延伸区和漏极延伸区中的杂质浓度分布不产生干扰，然后进行回刻蚀，直到露出硅衬底11的表面为止。
此外，在图2B的步骤中，用未示出的抗蚀剂膜覆盖器件区11B，并且在利用栅电极13N、侧壁氧化物膜13O和侧壁绝缘膜13WN作为掩模的同时，在10keV的加速电压下、以3×1015cm-2的剂量引入n型杂质元素如As+。由此，在侧壁绝缘膜13WN的各个外侧上形成深n型扩散区，作为n沟道MOS晶体管的源极区和漏极区11SN和11DN。
此外，在图2B的步骤中，用未示出的抗蚀剂膜覆盖器件区11A，并且在利用栅电极13P、侧壁氧化物膜13O和侧壁绝缘膜13WN作为掩模的同时，在3keV的加速电压下、以1×1015cm-2的剂量引入p型杂质元素如B+。由此，在侧壁绝缘膜13WN的各个外侧上形成深p型扩散区，作为p沟道MOS晶体管的源极区和漏极区11SP和11DP。
此外，在图2B的步骤中，在使用多晶硅栅电极13P、侧壁氧化物膜13O和侧壁绝缘膜13WN作为掩模的同时，通过以10keV的较大加速电压和1×1013cm-2的较小剂量向器件区11B中进行p型杂质元素如B+的离子注入工艺，分别在p型源极区和漏极区11SP和11DP的下面形成p-型的缓冲源极区和缓冲漏极区11SPb和11DPb，以便提高源极区11SP和漏极区11DP的击穿电压。
接着，在图2C的步骤中，通过CVD工艺在图2B的结构上形成厚度为50nm的氧化硅膜14，然后在器件区11A被抗蚀剂掩模R1覆盖的状态下从器件区11B除去氧化硅膜14。
此外，在图2C的步骤中，在器件区11A被抗蚀剂掩模R1覆盖的状态下，在使用多晶硅栅电极13P和侧壁绝缘膜13WN作为自对准掩模的同时，对器件区11B中的硅衬底11实施干刻蚀工艺或使用有机碱刻蚀剂的湿刻蚀工艺。这里，可以使用干刻蚀工艺和湿刻蚀工艺的适当组合。
此外，在图2C的步骤中，在侧壁绝缘膜13WN的各个外侧形成沟槽11TA和11TB，其深度不超过源极区11SP和漏极区11DP的深度，如深度为40nm。这里，应该注意的是形成沟槽11TA和11TB的这个步骤可以在除去抗蚀剂掩模R1之后进行。
形成沟槽11TA和11TB之后，使用HF对如此获得的结构进行湿刻蚀工艺，并且从沟槽11TA和11TB的底表面和侧壁表面除去如刻蚀残余物等杂质。
此外，在图2C的步骤中，应该注意的是，在硅衬底11中形成沟槽11TA和11TB时多晶硅栅电极13P被部分刻蚀。
接着，在图2D的步骤中，除去抗蚀剂膜R1，并且将如此获得的结构引入低压CVD设备中。由此，在600℃或以下的衬底温度下将硅烷(SiH4)和锗烷(GeH4)的源气体与p型掺杂气体如乙硼烷一起引入，并且外延地生长p型SiGe混合晶体层14A和14B，以便填充沟槽TA和TB。
例如，这种SiGe混合晶体层14A和14B的生长可以通过输送SiH4源气体、GeH4源气体、B2H6掺杂气体和氯化氢(HCl)刻蚀气体，在5-1330Pa的氢气氛中、在550℃的衬底温度下进行，以便实现SiH4源气体的1-10Pa的分压、GeH4源气体的0.1-10Pa的分压、B2H6掺杂气体的1×10-5-1×10-3的分压、以及HCl刻蚀气体的1-10Pa的分压。
利用p型SiGe混合晶体层14A和14B的外延生长，引起在多晶硅栅电极13P上进行p型多晶SiGe层的生长。由此，应该注意的是，SiGe层14A-14C的生长进行1-40分钟，从而在硅衬底11和栅极绝缘膜12之间的界面的水平面以外生长填充了各个沟槽11TA和11TB的SiGe混合晶体层14A和14B。
作为形成SiGe混合晶体层14A和14B的结果，大单轴压应力被施加于正好位于栅极绝缘膜12下面的沟道区，并且大大增加了空穴穿过沟道区的迁移率。
此外，由于利用本发明在有限区域上进行低温生长，因此确保如此生长的SiGe混合晶体层14A和14B可以含有原子浓度值为28％的Ge，同时不会使晶体质量下降，其中应该注意的是，28％这个浓度超过20％的原子浓度，这被认为是在硅衬底上外延生长这种SiGe层时SiGe层可以含有的Ge的极限浓度。
利用图2D的结构，应该注意的是，在使用侧壁绝缘膜13WN作为自对准掩模的同时，在图2C的步骤中形成沟槽11TA和11TB。因此，如此形成的SiGe混合晶体层14A和14B最靠近沟道区，并且可以使施加于沟道区的单轴压应力最大。
此外，在图2E的步骤中，对保留在器件区11A中的CVD氧化物膜14进行回刻蚀，直到露出硅衬底11的表面为止，结果是，在栅电极13N上的SiN侧壁绝缘膜13WN其它外侧处、在器件区11A中形成外侧壁氧化物膜14W，并且在使用多晶硅栅电极13N、侧壁氧化物膜13O、侧壁绝缘膜13NW和外侧壁氧化物膜14W作为掩模的同时，在器件区11B被抗蚀剂掩模(未示出)覆盖的状态下，通过在15KeV的加速电压下以7×1013cm-2的剂量对器件区11B进行n型杂质元素如P+的离子注入工艺，在比源极区11SN和漏极区11DN更深的水平面上于硅衬底中形成n-型缓冲源极区11SNb和缓冲漏极区11DNb。
通过在外侧壁氧化物膜14W的其它外侧处形成这样的缓冲源极区11SNb和缓冲漏极区11DNb，利用本实施例可以确保扩散区11SNb和11DNb之间具有足够的距离，并且有效地抑制了经由这种扩散区产生的漏电流。
图2E的步骤之后，进行硅化处理，在n型源极区11SN和漏极区11DN、p型源极区11SP和漏极区11DP、n型多晶硅栅电极13N和p型多晶硅栅电极13P上形成硅化镍、硅化钴等的硅化物层16。
因此，根据本发明，通过在公共衬底上形成n沟道MOS晶体管和p沟道MOS晶体管，可以构成高速CMOS器件。
特别是，利用本发明，通过使用图2C的沟槽形成步骤中的湿刻蚀工艺，可以在沟槽11TA和11TB的侧壁表面上露出晶面如Si(111)面，并且利用图2D的工艺可以提高如此外延生长的SiGe混合晶体层14A和14B的质量。
此外，通过在形成沟槽的前述步骤中组合干刻蚀工艺和湿刻蚀工艺，可以形成沟槽11TA和11TB的侧壁表面，使其具有侵入恰好位于栅极绝缘膜12下面的沟道区的楔形，如图3所示。在这种情况下，填充沟槽11TA和11TB的SiGe混合晶体层14A和14B的尖端部分侵入恰好位于各个侧壁绝缘膜13WN下面的区域中，并由此非常靠近沟道区。由此，进一步增加了沟道区中的单轴压应力的幅度，并且进一步增加了p沟道MOS晶体管的运行速度。
此外，通过在本实施例的图2B的工艺中，在分别位于p型源极区11SP和漏极区11DP下面的器件区11B中形成p-型扩散区11SPb和11DPb，即使在外延生长工艺期间通过输送掺杂气体而形成高掺杂浓度的SiGe混合晶体层14A和14B的情况下，也可以避免恰好位于p型源极区11SP和漏极区11DP下面的p/n结上的杂质浓度的急剧变化，并且成功地避免了如结电容增加或击穿电压下降等问题。
[第二实施例]
接着，下面将参照图4A-4F介绍根据本发明第二实施例的制造工艺，其中对应前述部件的那些部件用相同的参考标记表示，并将省略其说明。
参见图4A-4F，图4A和4B的工艺与图2A和2B的工艺相同，因此将省略其说明。
在本实施例中，通过在器件区11A和11B中进行CVD氧化物膜的淀积和回刻蚀，在图4C的工艺中在侧壁绝缘膜的外侧形成厚度为大约40nm的外侧壁氧化物膜14W，并在这个状态下，在使用栅电极12N、侧壁氧化物膜13O和侧壁绝缘膜13WN作为掩模的同时，通过在器件区11A中的硅衬底11中进行n型杂质元素的离子注入工艺，形成前述的n-型缓冲源极区11SNb和缓冲漏极区11DNb。这里，应该注意的是，CVD氧化物膜的前述淀积优选在600℃或更低的温度下通过等离子体CVD工艺进行。
另外，在图4D的步骤中，在图4C的结构上形成厚度为大约50nm的CVD氧化物膜15，并且与图2C相同地形成覆盖器件区11A的抗蚀剂图形R2。此外，在使用抗蚀剂图形R2做掩模的同时，通过刻蚀处理在器件区11B中除去CVD氧化物膜15，该刻蚀处理可以是各向异性干刻蚀、在HF中的湿刻蚀中的任何一种或者这些刻蚀的适当组合。
此外，在图4E的步骤中，在使用侧壁绝缘膜13WN、侧壁氧化物膜13O和多晶硅栅电极图形13P作为自对准掩模的同时，与图2C的情况相同地在器件区11B中刻蚀硅衬底11，从而形成沟槽11TA和11TB。在图4E的步骤中，可以看到通过形成沟槽11TA和11TB，作为刻蚀的结果，也除去了多晶硅栅电极13P的顶部。这里，应该注意的是，CVD氧化物膜15的淀积优选在600℃或更低的温度下通过等离子体CVD工艺进行。
此外，在图4F的步骤中，外延地生长SiGe混合晶体层14A和14B，以便填充如此形成的沟槽11TA和11TB，这与上述的图2D的步骤相同。由此，应该注意的是，在被CVD氧化物膜15覆盖的器件区11A上没有发生SiGe混合晶体层的生长。此外，应该指出的是，与SiGe混合晶体层14A和14B的生长同时，在多晶硅栅电极13P上生长多晶硅SiGe层14C。
另外，在图4F的步骤中，通过湿刻蚀工艺除去CVD氧化物膜15，并且在露出的n型源极区11SN和11DN、p型源极区11SP和11DP、n型多晶硅栅电极13N上以及另外在p型多晶硅栅电极13P上形成硅化物层16。
根据本实施例，应注意的是，SiGe混合晶体层14A和14B的形成恰好是在形成硅化物之前进行的。另外，在形成SiGe混合晶体层14A和14B之后没有进行形成侧壁绝缘膜的工艺，这与图2E的步骤不同。因此，SiGe混合晶体层14A和14B没有暴露于在形成这种侧壁绝缘膜时在干刻蚀工艺中形成的带电粒子。由此，不存在作为这些带电粒子撞击的结果而从SiGe混合晶体层14A和14B释放的Ge原子污染半导体器件生产线的危险，并且不会干扰其他半导体器件的制造，如不使用SiGe混合晶体的其他半导体器件的制造。另外，由于在使用干刻蚀工艺时SiGe混合晶体层14A和14B的表面不暴露于带电粒子，因此成功地避免了在图4F的硅化物形成步骤中遇到的SiGe混合晶体层14A和14B的表面变得不规则和硅化物的形成变得困难的问题。
[第三实施例]
下面，将参照图5A-5F介绍根据本发明第三实施例的半导体集成电路的制造工艺，其中对应前述部件的那些部件用相同的参考标记表示，并省略其说明。
参见图5A-5F，图5A的工艺与前述图2A或图4A的工艺相同，并省略其说明。
在图5B的工艺中，在多晶硅栅电极13N和13P的各个侧壁表面上形成SiN侧壁绝缘膜13WN，除了在本实施例中的图5B的步骤中没有进一步进行离子注入工艺和该工艺进行到图5C的步骤之外，与图4B的工艺相同，。
在图5C的步骤中，与图2E的工艺相同，在器件区11A和11B中、在覆盖每个多晶硅栅电极13N和13P的SiN或SiON侧壁绝缘膜13WN的各个外侧上形成外侧壁氧化物膜14W，并且器件区11B被未示出的抗蚀剂掩模覆盖。
此外，在使用多晶硅栅电极13N、CVD氧化物膜13O、侧壁绝缘膜13WN和外侧壁氧化物膜14W作掩模的同时，在器件区11A中进行n型杂质元素如P+或As+的离子注入，并借此，在外侧壁绝缘膜14W外侧的硅衬底11中形成与缓冲源极区和漏极扩散区11SNb和11DNb相同的n-型缓冲源极区和漏极扩散区。
而且，在图5D的步骤中，在器件区11A和11B中除去外侧壁氧化物膜14W，并且在使用多晶硅栅电极13N、侧壁氧化物膜13O和侧壁绝缘膜13WN作为自对准掩模的同时，通过用抗蚀剂掩模(未示出)覆盖器件区11B并通过利用离子注入工艺在器件区11A中引入n型杂质元素如P+或As+，在源极延伸区11a和漏极延伸区11b的较深水平面(但比缓冲源极区和漏极区11SNB和11DNB浅)上形成n型的源极区11SN和漏极区11DN。
此外，在图5D的步骤中，用抗蚀剂掩模(未示出)覆盖器件区11A，并在3keV的加速电压和1×1015cm-2的剂量下引入B+，由此，在比源极延伸区和漏极延伸区11aP和11bP更深的水平面上于硅衬底11中形成p型源极区11SP和11DP。
此外，在图5D的步骤中，接下来在10keV的加速电压下以1×1013cm-2的剂量向器件区11b中进行B+的离子注入，并且在比前述p型源极区11SP和漏极区11DP更深的水平面上形成p-型缓冲源极区11SPb和11DPb。
此外，在图5E的步骤中，用与在前述图4E的步骤中使用的CVD氧化物膜15相同的氧化物膜覆盖器件区11A，并且在使用多晶硅栅电极13P、侧壁氧化物膜13O和侧壁绝缘膜13WN作为掩模的同时，与图2C或4E的步骤类似，在栅电极13P横向两侧的器件区11B中形成沟槽11TA和11TB。通过形成沟槽，应该注意的是P型多晶硅栅电极图形13P的顶部受到刻蚀处理。
此外，在图5F的步骤中，与图2D或图4F的步骤类似，在沟槽11TA和11TB中分别外延生长SiGe混合晶体层14A和14B，结果是，在恰好位于栅电极13P下面的沟道区中感应了大单轴压应力。而且，同时在p型多晶硅栅电极13P上生长了p型多晶硅SiGe层14C。
在图5F的步骤中，进一步在SiGe混合晶体层14A和14B的露出表面上且在多晶硅SiGe层14C上，以及另外在n型源极区和漏极区11SN和11DN上和在n型多晶硅栅电极13N上形成硅化物层16。
利用图5A-5F的工艺，还可以形成非常靠近沟道区的SiGe混合晶体层14A和14B，其中该沟道区恰好形成在多晶硅栅电极13P下面。
[第四实施例]
接下来，将参照图6A-6I介绍根据本发明第四实施例的半导体集成电路器件的制造方法，其中对应前述部件的那些部件用相同的参考标记表示，并省略了其说明。
参见图6A，应该注意的是，分别经由栅极绝缘膜，在器件区11A中形成多晶硅栅电极13N，在器件区11B中形成多晶硅电极13P，并且通过热氧化工艺和之后进行的回刻蚀工艺，在图6B的步骤中在栅电极N13和P13的各个侧壁表面上形成厚度大约为5nm的内侧壁氧化物膜13WO。
应该注意的是，进行前述回刻蚀工艺，以便露出硅衬底11的表面，其中图6B的步骤还包括以下步骤：通过淀积SiN膜以便覆盖内侧壁氧化物膜WO，并对如此淀积的SiN膜进行回刻蚀，形成厚度通常为5nm的SiN内侧壁氮化物膜13WNi。应该注意的是，还进行用于形成内侧壁氮化物膜13WNi的这种回刻蚀工艺，直到露出硅衬底11的表面为止。
此外，在图6B的步骤中，在器件区11B中进行p型杂质元素如B+的离子注入，从而形成源极和漏极延伸区11aP和11bP。
接着，在图6C的步骤中，在每个多晶硅栅电极13N和13P中在各个内侧壁绝缘膜13WNi上形成另外的侧壁氧化物膜13Oi，并且在使用多晶硅栅电极13P、内侧壁氧化物膜13WO、内侧壁绝缘膜13WNi以及侧壁氧化物膜13Oi作为自对准掩模的同时，通过离子注入工艺在器件区11B中引入p型杂质元素如B+，形成p型源极区和漏极区11SP和11DP。
接下来，在图6D的步骤中，在器件区11A和11B中在每个多晶硅栅电极13N和13P上的各个侧壁氧化物膜13Oi上形成另外的侧壁氧化物膜14Wi，并且在使用多晶硅栅电极13N、内侧壁氧化物膜13WO、内侧壁绝缘膜13WNi、侧壁氧化物膜13Oi和侧壁氧化物膜14Wi作为掩模的同时，通过进行与图2E相同的离子注入工艺，在器件区11A中形成n型缓冲源极区和漏极区11SNb和11DNb。此外，在使用多晶硅栅电极13P、内侧壁氧化物膜13WO、内侧壁绝缘膜13WNi、侧壁氧化物膜13Oi和侧壁氧化物膜14Wi作为掩模的同时，通过进行与图2E相同的离子注入工艺，在器件区11B中形成p型缓冲源极区和漏极区11SPb和11DPb。
接着，在图6E的步骤中，通过HF处理除去侧壁氧化物膜14Wi和12Oi，并露出内侧壁绝缘膜13WNi。此外，在使用多晶硅栅电极13P、内侧壁氧化物膜13WO和内侧壁绝缘膜13WNi作为掩模的同时，在器件区11A中进行与图2A相同的离子注入工艺，并形成n型源极延伸区和漏极延伸区11aN和11bN。
此外，在图6E的步骤中，在每个多晶硅栅电极13N和13P中在内侧壁绝缘膜13WNi上形成对应于侧壁氧化物膜13O和侧壁氮化物膜13WN的侧壁氧化物膜和侧壁氮化物膜。
另外，在图6F的步骤中，用CVD氧化物膜15覆盖图6E的结构，并且在使用抗蚀剂图形R3作为掩模的同时，从器件区11B除去CVD氧化物膜15。此外，通过分别在图6G-6I的步骤中进行对应于图5D-5F的步骤的工艺，除了多晶硅栅电极13N和13P的侧壁绝缘膜的结构之外，在图6I的步骤中获得与图5F的结构相同的结构。
在前述实施例中，应该注意的是，覆盖了多晶硅栅电极13N或13P的侧壁表面的CVD氧化物膜13P也覆盖了在沟道区横向两端连续的硅衬底表面。利用这种结构，在图2C、4E、或5E的步骤中在形成沟槽11TA和11TB之后进行HF处理如HF刻蚀工艺时，CVD氧化物膜13O在沟道区附近的硅衬底11上有可能经受HF的刻蚀。这样，就必须控制刻蚀条件，以便避免这种刻蚀。
利用本实施例，另一方面，在多晶硅栅电极13P(和多晶硅栅电极13N)的侧壁氧化物膜13WO的外侧上形成内侧壁绝缘膜13WNi，从而内侧壁绝缘膜13WNi达到硅衬底11的表面。这样，即使重复地进行包括HF处理的工艺时，对于HF来说仍没有机会侵入恰好位于栅电极13P或13N下面的栅极绝缘膜12中或者进一步侵入栅极绝缘膜12下面的沟道区中。由此，便于半导体器件的制造并且也可以提高产量。
这里，应该注意的是，设置内侧壁绝缘膜13WNi只用于阻挡HF的侵入，因此，没有必要使内侧壁绝缘膜13WNi具有相当大的厚度。例如，大约5nm的厚度足以用于此目的。
在本实施例中，SiGe混合晶体层14A或14B与沟道区之间的距离稍微增加。然而，通过抑制内侧壁绝缘膜13WNi的厚度为尽可能地小，可以抑制由于SiGe混合晶体层14A和14B在沟道区中感应的单轴压应力的减小量为最小。
[第五实施例]
接下来，将参照图7A-7H介绍本发明的第五实施例，其中对应前述部件的那些部件用相同的参考标记表示，并省略了其说明。
参见图7A，在器件区11A中的硅衬底11中形成n型多晶硅栅电极13N，在器件区11B中的硅衬底11中形成p型多晶硅栅电极13P，其中多晶硅栅电极13N和13P经由SiON等的栅极绝缘膜12而形成在硅衬底11上。
接着，在图7B的步骤中，在使用多晶硅栅电极13P作为掩模的同时，将p型杂质元素引入器件区11B中，并且在多晶硅栅电极13P横向两侧上在对应器件区11B的硅衬底11中形成p型源极延伸区和漏极延伸区11aP和11bP。
此外，在图7B的步骤中，在每个多晶硅栅电极13N和13P上形成侧壁氧化物膜SW1，其中图7B的步骤还包括以下步骤：在使用多晶硅栅电极13N和其上的侧壁氧化物膜SW1作掩模的同时，通过利用离子注入工艺在器件区11A中注入n型杂质元素，在硅衬底11中形成n型源极扩散区和漏极扩散区11SN和11DN，这个步骤与图2B的步骤相同。
此外，在图7B的步骤中，在使用多晶硅栅电极13P和侧壁氧化物膜SW1作为掩模的同时，与图2B的步骤相同地，通过离子注入工艺在器件区11B中引入p型杂质元素。由此，形成p型源极区和漏极区11SP和11DP。
此外，在图7C的步骤中，在每个多晶硅栅电极13N和13P中的各个侧壁氧化物膜SW1上形成侧壁氧化物膜SW2，并且在使用多晶硅栅电极13N和侧壁氧化物膜SW1和SW2作为掩模的同时，通过离子注入工艺在器件区11A中引入n型杂质元素，这与图2C的步骤相同。由此，在比源极区和漏极区11SN和11DN更深的水平面上形成n-型的缓冲源极扩散区和漏极扩散区11SNb和11DNb。
此外，在图7C的步骤中，在利用多晶硅栅电极13P和侧壁氧化物膜SW1和SW2作为掩模的同时，将p型杂质元素引入器件区11B中，并且在比源极区和漏极区11SP和11DP更深的水平面上形成n-型缓冲源极区和缓冲漏极区11SPb和11DPb。
接着，在图7D的步骤中，通过HF处理，从多晶硅栅电极13N和13P的侧壁表面除去侧壁氧化物膜SW1和SW2，并且分别在器件区11A和器件区11B中引入n型杂质元素和p型杂质元素，从而在栅电极13N横向两侧的器件区11A中形成源极延伸区和漏极延伸区11aN和11bN以及在栅电极13P横向两侧的器件区11B中形成源极延伸区11aP和漏极延伸区11bP。
此外，在图7D的步骤中，进行CVD氧化物膜13O的形成，之后通过SiN膜的CVD处理和对其进行的回刻蚀工艺而形成SiN侧壁绝缘膜13WN，从而在器件区11A和11B中露出硅衬底11的表面。
接着，在图7E的步骤中，在图7D的结构上形成CVD氧化物膜15，接着在使用形成在器件区11A上的抗蚀剂图形R4作为掩模的同时，从器件区11B除去CVD氧化物膜15。
此外，在图7F的步骤中，在使用保留在器件区15中的CVD氧化物膜15作为掩模的同时并在使用多晶硅栅电极13P和侧壁绝缘膜13O和13WN作为自对准掩模的同时，在器件区11B中形成沟槽11TA和11TB，除了栅极侧壁绝缘膜的结构之外，这与前述的图7G的步骤相同。
此外，通过进行与图6H-6I的步骤类似的图7G-7H的步骤，在图7H的步骤中获得半导体器件，除了侧壁绝缘膜的结构之外，该半导体器件具有与图6I所示的结构类似的结构。
[第六实施例]
在前述每个实施例中，应该注意的是，在多晶硅栅电极13N或13P的任一个上形成SiN侧壁绝缘膜13WN时，在多晶硅栅电极13N或13P和SiN侧壁绝缘膜13WN之间形成厚度为大约10nm的CVD氧化物膜13O，目的是为了提高多晶硅栅电极和SiN侧壁绝缘膜之间的界面特性。
由此，应该指出的是，在多晶硅栅电极13P的顶部露出沿着多晶硅栅电极13P的侧壁表面延伸的CVD氧化物膜13O的一部分。此外，CVD氧化物膜13O在SiN侧壁绝缘膜13WN和硅衬底11的表面之间连续延伸并在SiN侧壁绝缘膜13WN的侧壁表面的底部露出。
另一方面，当在形成沟槽11TA和11TB中进行用于清洗沟槽侧壁表面的HF处理时，在此露出部分处对这个CVD氧化物膜13O进行刻蚀，如图8所示，并且在CVD氧化物膜13O的这个露出部分上形成深狭缝。
应该指出的是，不仅在图2C的步骤中形成沟槽时，而且在通过HF处理除去外侧壁绝缘膜14Wi时，都形成这个狭缝。在图5D的例子中，应该指出的是，不仅在p沟道MOS晶体管中而且在n沟道MOS晶体管中都形成这个狭缝。
特别是，在这个硅衬底11中形成沟槽时，应该指出的是，多晶硅栅电极13P顶部本身通过刻蚀被除去，因此，在宽区域上露出CVD氧化物膜13O。由此，在HF处理时对CVD氧化物膜13O的这个露出部分进行刻蚀。
作为CVD氧化物膜13O这次刻蚀的结果，在上述栅电极的侧壁表面和底表面上形成深狭缝，其中这些狭缝可能成为在后续工艺中在其中积累杂质或缺陷的空隙。
这样，利用本发明的第六实施例，在形成沟槽之前，对在HF处理时可能进行刻蚀的CVD氧化物膜13O的露出部分进行受控HF处理，从而形成浅狭缝，并用耐HF特性的层13Wn填充这个浅狭缝，如图9所示。
图10A-10D是表示在HF处理工艺之前，用具有耐HF特性的膜13Wn填充CVD氧化物膜13O被HF刻蚀部分的步骤示意图。而图10A-10D是用于p沟道MOS晶体管的情况，也可以向n沟道MOS晶体管施加相同的工艺。
参见图10A-10D，图10A对应图2B、4B或5C的状态，其中经由CVD氧化物膜13O在多晶硅栅电极13P的侧壁表面上另外形成SiN侧壁绝缘膜13WN，其中在进行到图2C的步骤之前，图10A的结构在图10B的步骤中在HF中被处理，从而在CVD氧化物膜13O中形成狭缝13Os。由此，鉴于在后来要进行的沟槽形成步骤期间在多晶硅栅电极13P中发生的刻蚀深度，优选狭缝13Os形成为20-30nm的深度，从而使狭缝13Os的深度至少等于多晶硅栅电极13P的前述刻蚀深度。
接着，在图10C的步骤中，通过使用有机硅源材料和氨的CVD工艺在图10B的结构上淀积SiN膜18N，从而使SiN膜18N填充狭缝13Os。
例如，通过在0.1-1000Pa、优选5-100Pa的压力下、在300-700℃、优选450-650℃的衬底温度下以20-400SCCM、优选80-200SCCM的流速输送二(叔丁基氨基)硅烷(BTBAS)作为有机硅源并以10-2000SCCM、特别是30-500SCCM的流速输送氨气，在硅衬底11上形成厚度等于或小于5nm的SiN膜18N，可以用对应图15的膜13Wn的SiN膜18N填充狭缝13Os。
利用图10C的步骤，在侧壁绝缘膜13W上进一步淀积氧化物膜14，并且在图10D的步骤中，通过回刻蚀包括SiN膜18N的氧化物膜14，直到露出硅衬底11为止，在SiN侧壁绝缘膜13W上形成侧壁氧化物膜14W。
这里，应该注意的是，通过在0.1-3000Pa、优选5-300Pa的压力下、在300-650℃、优选450-580℃的衬底温度下以20-400SCCM、优选80-200SCCM的流速输送作为有机硅源的BTBAS和以10-5000SCCM、优选30-1000SCCM的流速输送N2O气体而进行图10C的步骤，可以进行图10C的步骤，从而形成SiON膜来代替SiN膜18N。通过使用SiON膜用于耐HF层13Wn，可以提高关于硅衬底11或多晶硅栅电极的界面特性。
在图10C的步骤中，应该注意的是，在SiN膜用于耐HF膜18N的情况下，多晶硅栅电极13P与栅电极13P顶部的SiN膜直接接触。甚至在这种情况下，后来在这个部分中形成硅化物时，也不会出现问题。
图10D的步骤之后，工艺进行到图2D、图4E、图5E和图6G的任一个步骤。
这里，应该指出的是，鉴于图2C的工艺，图10C和图10D的工艺可以如图11A和11B所示那样被修改。
图11A的步骤中，应该注意的是省略了CVD氧化物膜14的形成，从而通过图11B的回刻蚀工艺除去在硅衬底11上淀积的厚度很小的SiN膜18N。
应该注意的是，不仅在p沟道MOS晶体管中而且在n沟道MOS晶体管中都形成HF抗蚀膜13Wn，从而在图2B的步骤之后但在图2C的步骤之前在硅衬底上形成图12所示的结构。
此外，通过提供优异步骤覆盖率的原子CVD工艺，其中通过逐原子层淀积SiN膜或SiON膜，由此利用本发明可以进行图10C的步骤。此外，本发明不限于前述实施例，但是在不脱离本发明的范围的情况下可以进行各种变化和修改。

Claims (2)

1.一种制造半导体集成电路器件的方法，所述半导体集成电路器件包括：硅衬底，通过器件隔离结构限定为具有第一器件区和第二器件区；n沟道MOS晶体管，形成在所述第一器件区上并具有第一栅电极图形；及p沟道MOS晶体管，形成在所述第二器件区上并具有第二栅电极图形，所述p沟道MOS晶体管包括p型SiGe混合晶体区，该p型SiGe混合晶体区外延地形成于所述第二栅电极图形正下面的沟道区横向两侧的所述硅衬底，其特征在于所述方法包括以下步骤：
通过使用具有耐HF特性的第一材料，在所述第一和第二器件区中，经由CVD氧化物膜在所述第一栅电极图形和所述第二栅电极图形的各个侧壁表面上形成第一侧壁绝缘膜；
通过使用相对于所述第一材料具有刻蚀选择性的第二材料，在所述第一和第二器件区中于覆盖所述第一栅电极图形和所述第二栅电极图形的所述第一侧壁绝缘膜上形成第二侧壁绝缘膜；
在使用所述第一栅电极图形和所述第一栅电极图形上的所述第一和第二侧壁绝缘膜作为掩模的同时，通过在所述第一器件区中的所述硅衬底中进行n型杂质元素的离子注入工艺，在所述第一栅电极图形的横向两侧形成n型源极区和漏极区；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一和第二侧壁绝缘膜作为掩模的同时，通过在所述第二器件区中的所述硅衬底中进行p型杂质元素的离子注入工艺，在所述第二栅电极图形的横向两侧形成p型源极区和漏极区；
通过使用相对于所述第一材料具有刻蚀选择性的第三材料，在所述第一和第二器件区中于所述第一栅电极图形和所述第二栅电极图形的所述各个侧壁表面上形成第三侧壁绝缘膜；
在使用所述第一栅电极图形和所述第一栅电极图形上的所述第一到第三侧壁绝缘膜作为掩模的同时，通过在所述第一器件区中进行n型杂质元素的离子注入工艺，分别在所述n型源极区和漏极区下面形成互相分离的n型第一和第二缓冲扩散区；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一到第三侧壁绝缘膜作为掩模的同时，通过在所述第二器件区中进行p型杂质元素的离子注入工艺，分别在所述p型源极区和漏极区下面形成互相分离的p型第一和第二缓冲扩散区；
在所述第一和第二器件区中，通过使用HF的刻蚀工艺，从所述第一和第二栅电极的所述侧壁表面除去所述第二和第三侧壁绝缘膜；
在所述第一和第二器件区中于每个所述第一和第二栅电极上形成具有耐HF特性的第四侧壁绝缘膜；
在使用所述第二栅电极和所述第二栅电极上的所述第一与第四侧壁绝缘膜作为掩模的同时，通过刻蚀所述第二器件区中的所述硅衬底，在所述第二栅电极的横向两侧形成第一和第二沟槽；及
通过p型SiGe混合晶体层的外延生长，填充所述第二器件区中的所述第一和第二沟槽。
2.一种制造半导体集成电路器件的方法，所述半导体集成电路器件包括：硅衬底，通过器件隔离结构限定为具有第一器件区和第二器件区；n沟道MOS晶体管，形成在所述第一器件区上并具有第一栅电极图形；及p沟道MOS晶体管，形成在所述第二器件区上并具有第二栅电极图形，所述p沟道MOS晶体管包括p型SiGe混合晶体区，该p型SiGe混合晶体区外延地形成于所述第二栅电极图形正下面的沟道区横向两侧的所述硅衬底，其特征在于所述方法包括以下步骤：
在所述第一和第二器件区中，在所述第一栅电极图形和所述第二栅电极图形的各个侧壁表面上形成第一材料的第一侧壁绝缘膜；
在使用所述第一栅电极图形和所述第一栅电极图形上的所述第一侧壁绝缘膜作为掩模的同时，通过在所述第一器件区中的所述硅衬底中进行n型杂质元素的离子注入工艺，在所述第一栅电极图形的横向两侧形成n型源极区和漏极区；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一侧壁绝缘膜作为掩模的同时，通过在所述第二器件区中的所述硅衬底中进行p型杂质元素的离子注入工艺，在所述第二栅电极图形的横向两侧形成p型源极区和漏极区；
在所述第一和第二器件区中，在每个所述第一栅电极图形和所述第二栅电极图形中的所述第一侧壁绝缘膜上形成第二侧壁绝缘膜；
在使用所述第一栅电极图形和所述第一栅电极图形上的所述第一和第二侧壁绝缘膜作为掩模的同时，通过在所述第一器件区中进行n型杂质元素的离子注入工艺，分别在所述n型源极区和漏极区下面形成互相分离并具有比所述n型源极区和漏极区低的杂质浓度水平的n型第一和第二缓冲扩散区；
在使用所述第二栅电极图形和所述第二栅电极图形上的所述第一和第二侧壁绝缘膜作为掩模的同时，通过在所述第二器件区中的所述硅衬底中进行p型杂质元素的离子注入工艺，分别在所述p型源极区和漏极区下面形成互相分离并具有比所述p型源极区和漏极低的杂质浓度水平的p型第一和第二缓冲扩散区；
通过刻蚀，从所述第一和第二栅电极的所述侧壁表面除去所述第一和第二器件区中的所述第一和第二侧壁绝缘膜；
在所述第一和第二器件区中的每个所述第一和第二栅电极上形成具有耐HF特性的第三侧壁绝缘膜；
在使用所述第二栅电极和所述第二栅电极上的所述第三侧壁绝缘膜作为掩模的同时，通过刻蚀所述第二器件区中的所述硅衬底，在所述第二栅电极的横向两侧形成第一和第二沟槽；及
通过p型SiGe混合晶体层的外延生长，填充所述第二器件区中的所述第一和第二沟槽。
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