JP2006351694A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 ＳＴＩ構造の沈み込みを抑制できる素子分離構造を提供する。
【解決手段】 素子分離溝の少なくとも上部を、ビスターシャリブチルアミノシランを原料とした減圧ＣＶＤ法により形成されたＳｉＯＣＮあるいはＳｉＣＮよりなるＨＦ耐性膜で充填する。
【選択図】 図８

Description

本発明は一般に半導体装置に係り、特にＳＴＩ構造を有する半導体装置およびその製造方法に関する。
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
このような超微細化・超高速半導体装置においては、素子分離構造として、ＳＴＩ構造が一般的に使われている。
特にこのような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
特開平６−９７２７４号公報
シリコン基板上に半導体集積回路装置を形成する場合、一般的には最初にＳＴＩ構造が形成され、ＳＴＩ構造により画成された素子領域に、半導体集積回路装置を構成する半導体素子が形成される。
半導体集積回路装置は通常、動作電圧の異なる、したがってゲート絶縁膜の厚さが異なるトランジスタを含んでおり、最初にゲート酸化膜の膜厚の大きな高電圧動作トランジスタが形成され、極薄のゲート絶縁膜を有する超微細化・超高速トランジスタは、最後に形成されるのが一般的である。
このような半導体集積回路装置の製造工程では、素子領域にいったん形成された高電圧動作トランジスタ用の厚いゲート絶縁膜を、低電圧動作用素子領域においてＨＦ処理により除去し、新たにより薄いゲート絶縁膜を形成する工程が繰り返し行われ、その結果、最後の超微細化・超高速トランジスタを形成する段階では、ＳＴＩ構造中の素子分離絶縁膜表面が繰り返しＨＦによるエッチングを受け、図１（Ａ）に示すようにＳＴＩ構造が沈み込んでしまうことがある。
図１（Ａ）を参照するに、ＳＴＩ構造はシリコン基板１中に素子分離溝を形成し、素子分離溝の表面を熱酸化した後、ＣＶＤ酸化膜２により充填することにより形成され、シリコン基板１上において素子領域１Ａを画成する。前記素子領域１Ａ上にゲート絶縁膜やゲート電極、さらにソース、ドレイン領域を含む半導体素子が形成される。
ゲート長の短い超高速ＭＯＳトランジスタにおいてはゲート絶縁膜は電荷やトラップなどを含まない高品質絶縁膜により形成する必要があるが、高品質のゲート絶縁膜を形成しようとすると、ゲート絶縁膜形成に先立って水素雰囲気中で熱処理を行い、素子領域表面から自然酸化膜を除去する必要があるが、このような水素熱処理を行うと、自然酸化膜が除去された結果ピニングが解除されたＳｉ原子が素子領域表面を自由に移動してしまう現象が生じる。
そこで、素子領域１Ａを画成するＳＴＩ構造２が沈み込んでしまっていると、図１（Ｂ）に示すように、素子領域１Ａの肩部が丸まってしまい、素子領域表面が上に凸な形状に再構成されてしまう問題が生じる。このように湾曲した素子領域１ＡにＭＯＳトランジスタを形成すると、ゲート幅が設計値からずれてしまい、特性のばらつき、特にオン電流ＩONの減少が発生してしまう。また、このような湾曲面は（１００）面とは異なる面であるため、形成されたゲート絶縁膜の膜質にも問題が生じる恐れがある。また、前記ＳＴＩ構造の沈み込みに伴い、素子分離溝に沿ったリーク電流の発生の恐れもある。
さらに、特に最近の超微細化・超高速ＭＯＳトランジスタでは、先にも述べたようにチャネル領域に応力を印加して動作速度を向上させることが行われているが、このような素子領域表面の湾曲は、このような応力印加チャネルを有する高速ｐチャネルＭＯＳトランジスタの場合に、以下に説明する深刻な問題を生起する。
図２は、本発明の関連技術による、このような応力印加チャネルを有する高速ｐチャネルＭＯＳトランジスタの例を、図３は、図２のＭＯＳトランジスタの原理を示す。
図２を参照するに、ｐチャネルMOSトランジスタはシリコン基板１１上のＳＴＩ領域１１Ｉにより画成された素子領域１１Ａ中に形成されており、ゲート絶縁膜１２を介して形成されたポリシリコンゲート電極１３Ｐと、前記シリコン基板１１中、前記ポリシリコンゲート電極１３Ｐの両側に形成されたｐ型ソースエクステンション領域１１ａＰおよびドレインエクステンション領域１１ｂＰを含む。
前記ポリシリコンゲート電極１３Ｐの側壁面はＣＶＤ酸化膜よりなる側壁酸化膜１３Ｏｘにより覆われており、前記側壁酸化膜１３Ｏｘは、さらにシリコン基板１１の表面のうち、ソースエクステンション領域１１ａＰおよびドレインエクステンション領域１１ｂＰの形成部分をも覆っている。
さらに前記側壁酸化膜１３Ｏｘの外側には、ＳｉＮよりなる側壁絶縁膜１３ＷＮが形成されており、前記シリコン基板１１中には前記側壁絶縁膜１３ＷＮの外側に、ｐ型ソース領域１１ＳＰおよびドレイン領域１１ＳＤが形成されている。また前記ソース領域１１ＳＰおよびドレイン領域１１ＳＤをそれぞれ包むように、ｐ−型のソースバッファ領域１１ＳＰｂおよびドレインバッファ領域１１ＤＰｂが形成されている。
図２のｐチャネルＭＯＳトランジスタでは、さらに前記ソース領域１１Ｓおよびドレイン領域１１Ｄにそれぞれ溝が形成され、前記溝を充填するように、ソース領域１１Ｓにおいてはｐ型ＳｉＧｅエピタキシャル層１４Ａが、またドレイン領域１１Ｄにおいてはｐ型ＳｉＧｅエピタキシャル層１４Ｂが形成されている。さらに、図２の構成では、プロセスの関係上、前記ポリシリコンゲート電極１３Ｐ上にも、ｐ型ＳｉＧｅ多結晶領域１４Ｃが形成されている。
次に、図２のｐチャネルＭＯＳトランジスタの原理を、図２の構成を簡略化した図３を参照しながら説明する。
図３を参照するに、シリコン基板１１上にはチャネル領域に対応してゲート電極１３Ｐが、ゲート絶縁膜１２を介して形成されており、前記シリコン基板１１中には前記ゲート電極１３の両側にチャネル領域を画成するように、ｐ型拡散領域１１ａＰおよび１１ｂＰが形成されている。さらに前記ゲート電極１３Ｐの側壁には、ＣＶＤ酸化膜よりなり前記シリコン基板１の表面の一部をも覆うように形成された側壁酸化膜１３Ｏｘを介して、ＳｉＮよりなる側壁絶縁膜１３ＷＮが形成されている。
前記拡散領域１１ａＰ，１１ｂＰはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１１ａＰから１１ｂＰへと前記ゲート電極１３Ｐ直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極１３Ｐに印加されたゲート電圧により制御される。
図３の構成では、さらに前記シリコン基板１１中、前記側壁絶縁膜１３ＷＮのそれぞれ外側に、ＳｉＧｅ混晶層１４Ａ，１４Ｂがシリコン基板１１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には、それぞれ前記拡散領域１１ａＰおよび１１ｂＰに連続するｐ型のソースおよびドレイン領域１１Ｓ，１１Ｄ（図３には図示せず）が形成されている。
図３の構成のＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂがシリコン基板１１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１４Ａ，１４Ｂは、矢印ｂで示す前記シリコン基板１１の表面に略垂直な方向に歪む。
前記ＳｉＧｅ混晶層１４Ａ，１４Ｂはシリコン基板１１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１４Ａ，１４Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い、前記チャネル領域には、矢印ｄで示すように一軸性の圧縮応力が誘起される。
図３のＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加される結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
このような応力印加ＭＯＳトランジスタでは、前記チャネルに印加される応力を増大させるためには、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂが実質的な体積を有する必要があり、図２の例では、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂをシリコン基板１１の表面、正確にはシリコン基板１１とゲート絶縁膜１２の界面を越えて成長させている。これに伴い、ＳｉＧｅ混晶層１４Ａ，１４Ｂの側壁面は基板面に対して斜めのファセット、特に（１１１）結晶面により画成されている。
そこで、このような応力印加ＭＯＳトランジスタにおいて、先に説明したＳＴＩ構造の沈みこみが生じると、理想的には図４（Ａ）の状態であったものが、図４（Ｂ）の状態に変化し、前記圧縮応力源となるＳｉＧｅ混晶層１４Ａの実効的な体積が、図４（Ｂ）中で破線で示した分だけ減少してしまうことになる。ここで図４（Ａ），（Ｂ）は、先の図２のｐチャネルＭＯＳトランジスタの一部分を示している。
図４（Ｂ）では、図１（Ｂ）で説明した、水素熱処理による素子領域表面の湾曲の効果は示されていないが、この湾曲効果を考慮すると、ファセットによる前記圧縮応力源の体積減少の問題はさらに深刻になる。またこのようなファセットの効果は、図５に示すように、素子領域の面積が大きいＭＯＳトランジスタよりも、素子領域の面積が小さいＭＯＳトランジスタにおいて大きく現れる。
本発明は一の側面において、シリコン基板上に、素子領域を画成するように形成されたＳＴＩ構造の素子分離領域を有する半導体装置であって、前記素子分離領域は、前記シリコン基板中に形成された素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とを含み、前記素子分離絶縁膜の少なくとも表面部分は、ＨＦ耐性膜より構成されていることを特徴とする半導体装置を提供する。
本発明は他の側面において、シリコン基板上に、ＳｉＮパターンをマスクに素子分離溝を形成する工程と、前記素子分離溝の少なくとも上部を充填するように、また前記ＳｉＮパターンを覆うように、ＨＦ耐性膜を堆積する工程と、前記ＳｉＮパターン、および前記ＳｉＮパターン上のＨＦ耐性膜を除去する工程と、を含む半導体装置の製造方法であって、前記ＨＦ耐性膜は、ビスターシャリーブチルアミノシランを原料とする減圧ＣＶＤ法により形成されることを特徴とする半導体装置の製造方法を提供する。
本発明によれば、ＳＴＩ構造の素子分離領域において、素子分離絶縁膜の少なくも表面部分を、ＨＦ耐性膜により形成することにより、シリコン基板が繰り返しＨＦ処理を受けても、ＳＴＩ構造が沈み込むことがなく、かかる沈み込みに伴うリーク電流の発生などの問題が回避される。またかかる構成では、素子領域の外周部がＳＴＩ構造により保持されるため、ゲート絶縁膜の形成に先立って水素処理を行っても素子領域表面が湾曲することがなく、ゲート幅を設計値に維持することが可能で、また高品質のゲート絶縁膜を形成することができる。特にかかる構成を、ソースおよびドレイン領域中にｐ型ＳｉＧｅ混晶領域を圧縮応力源として含むｐチャネルＭＯＳトランジスタに適用した場合、ＳｉＧｅ混晶領域を画成するファセットの面積を、ＳＴＩ構造が沈み込んだ場合に比較して減少させることが可能で、ＳｉＧｅ混晶領域に充分な体積を確保することができ、チャネル領域に大きな圧縮応力を誘起することが可能となる。
また本発明によれば、ＨＦ耐性膜となるＳｉＯＣＮあるいはＳｉＣＮ膜を、ビスターシャリーブチルアミノシランを原料とする減圧ＣＶＤ法により形成することにより、ＨＦ耐性膜に非常に大きなＨＦ耐性を実現することができ、このようなＨＦ耐性膜をＳＴＩ構造の少なくとも上部に形成することにより、シリコン基板にＨＦ処理が繰り返された場合であっても、ＳＴＩ構造の沈み込みを抑制することが可能となる。
［第1の実施形態］
図６（Ａ）〜図８（Ｆ）は、本発明の第1の実施形態による半導体装置の製造工程を示す。
図６（Ａ）を参照するに、シリコン基板２０上には、厚さが約１０ｎｍの犠牲酸化膜２１を介してＳｉＮ膜が、基板温度が７７５℃の熱ＣＶＤ法により、１０５ｎｍの厚さに形成されており、かかるＳｉＮ膜をパターニングして形成されたＳｉＮパターン２２をマスクに、前記シリコン基板２０中に素子分離溝２０Ｂが、素子領域２０Ａを画成するように形成される。さらに図６（Ｂ）の工程で、前記素子分離溝２０Ｂの側壁面および底面に熱酸化膜２１Ａを形成した後、前記素子分離溝２０ＢがＣＶＤ酸化膜２１Ｂにより充填される。
より具体的には、まず前記素子分離溝２０Ｂの側壁面および底面に前記熱酸化膜２１Ａが約３ｎｍの厚さに形成され、次いでＣＶＤ酸化膜２１Ｂが図６（Ａ）の構造上に、前記素子分離溝２０Ｂを充填するように、高密度プラズマＣＶＤ法により堆積される。さらに前記ＣＶＤ酸化膜２１Ｂのうち、前記ＳｉＮパターン２２上に位置する部分をＣＭＰ法により除去することにより、前記ＣＶＤ酸化膜２１Ｂの表面高さが前記ＳｉＮ膜２２の表面高さに一致した構造が得られる。
次に図６（Ｃ）の工程で、前記ＣＶＤ酸化膜２１ＢがＨＦによるウェットエッチングにより、例えば８０〜１２０ｎｍの深さだけ後退させられ、このようにして得られた構造上に、図７（Ｄ）の工程において、ＳｉＯＣＮ膜あるいはＳｉＣＮ膜２３が、ＨＦ耐性膜として、ビスターシャリーブチルアミノシラン（ＢＴＢＡＳ：bis(tertiary-butylamino)silane）を原料とする減圧ＣＶＤ法により、前記シリコン基板表面の高さに略一致するような厚さに形成される。
ビスターシャリーブチルアミノシランは、化学式
Figure 2006351694
 を有し、前記減圧ＣＶＤ法においては、酸素あるいはＮ2Ｏと以下の反応を生じ、
Figure 2006351694
 ＳｉＯＣＮ膜を形成する。このようにして形成されたＳｉＯＣＮ膜は、Ｃをドーパント濃度レベルを超える濃度で含んでいる。例えば、得られたＳｉＯＣＮ膜の分析の結果、膜中のＳｉ，Ｏ，Ｎ，Ｃの比率は、２：２：２：１になっているものがあることが確認されている。
また前記反応において、酸素あるいはＮ２Ｏの代わりにアンモニアを使うと、化学式
Figure 2006351694
 であらわされるＳｉＣＮ膜が得られる。
図９は、このようにして得られたＳｉＯＣＮ膜のＨＦエッチング耐性を、熱酸化膜の場合と比較して示す図である。図中、縦軸はＳｉＯＣＮ膜のエッチング速度を、横軸は熱酸化膜のエッチング速度を示している。
図９を参照するに、○で示す試料は、２０Ｐａのプロセス圧力下、５３０℃の基板温度で形成されたＳｉＯＣＮ膜に対応し、■で示す試料は２００Ｐａのプロセス圧力下、５３０℃の基板温度で形成されたＳｉＯＣＮ膜に対応するが、これらの条件で形成されたＳｉＯＣＮ膜は、熱酸化膜よりも大きなエッチング速度を有しており、ＨＦ耐性膜としては使えない。
これに対し、図９中、▲で示す試料は、より低い１００Ｐａのプロセス圧力下、５３０℃の基板温度で形成されたＳｉＯＣＮ膜に対応するが、この試料はより大きな１．６７０の屈折率を有し、熱酸化膜のエッチング速度の６０％程度のエッチング速度を有しており、上記エッチング耐性膜２３として使用可能である。
そこで再び図７（Ｄ）を参照するに、本実施例では前記ＨＦ耐性膜２３として、１００Ｐａ以下のプロセス圧で前記反応（２）を実行して形成されたＳｉＯＣＮ膜を使い、かかるＳｉＯＣＮ膜により、前記素子分離溝中のＣＶＤ酸化膜２１Ｂの上部を覆う。あるいは、前記反応（３）により形成されたＳｉＣＮ膜を、前記ＨＦ耐性膜２３として使う。
さらに図７（Ｄ）の工程の後、図７（Ｄ）の構造上に高密度プラズマＣＶＤ法によりシリコン酸化膜を堆積し、これを前記ＨＦ耐性膜２３が露出するまでＣＭＰ法により研磨・除去し、図７（Ｅ）に示すように、前記ＨＦ耐性膜２３上に、前記素子分離溝２０Ｂに対応してシリコン酸化膜パターン２４を形成する。
次に、図８（Ｆ）の工程において、前記シリコン酸化膜パターン２４をマスクに、前記ＨＦ耐性膜２３およびその下のＳｉＮパターン２２を熱燐酸処理により溶解除去し、さらに前記シリコン酸化膜パターン２４をＨＦによるウェットエッチング処理により除去することにより、図８（Ｇ）に示す、ＳＴＩ構造の沈み込みのない素子分離構造が得られる。ここで、前記ＳｉＯＣＮ膜あるいはＳｉＣＮ膜は熱燐酸に可溶で、ＳｉＮと同等かやや小さいエッチング速度を示すため、図８（Ｆ）の熱燐酸処理において、ＳｉＮパターン２２が除去されても、それより先にＨＦ耐性膜２３が素子分離溝２０Ｂ中において除去されてしまい、シリコン酸化膜２１Ｂが露出する状況が生じることはない。
ＳｉＯＣＮあるいはＳｉＣＮ膜が熱燐酸処理において、熱燐酸処理に対しＳｉＮよりも実質的に小さなエッチング速度を有する場合、前記図８（Ｆ），（Ｇ）に対応する図１０（Ａ），（Ｂ）の工程において、ＨＦ耐性膜２３の一部が、前記熱燐酸処理の後で突出し、突起２３ａを形成することがある。
図１１は、素子領域２０Ａを、このようなＨＦ耐性膜２３を素子分離絶縁膜の上部に有する素子分離領域２０により画成されたシリコン基板２０上に、先の図２と同様なＳｉＧｅ圧縮応力源１４Ａ，１４Ｂを有するｐチャネルＭＯＳトランジスタを形成した場合の構成を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
本実施例によれば、前記素子分離領域２０を構成するＳＴＩ構造が沈み込むことはなく、このため、ゲート絶縁膜１２の形成に先立ってシリコン基板２０表面を水素熱処理した場合でも、図１（Ｂ）に示したような素子領域２０Ａの縁部の丸まりが生じることはなく、図４（Ｂ）に示したＳｉＧｅ圧縮応力源１４Ａ，１４Ｂの実効体積の減少の問題が生じることもない。
また、かかる特定の半導体装置に限らず、本実施例ではＳＴＩ構造が沈み込むことがないため、素子領域におけるゲート幅の制御が容易で、また高品質なゲート絶縁膜が形成でき、さらに素子分離領域に沿ったリーク電流の発生が抑制される。

［第２の実施形態］
図１２（Ａ）〜図１３（Ｆ）は、本発明の第２の実施形態による半導体装置の製造方法を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１２（Ａ）を参照するに、本実施例では先の図６（Ａ）と同様にシリコン基板２０上にＳｉＮパターンをマスクに素子分離溝２０Ａ，２０Ｂが、素子領域２０Ａを画成するように形成され、次に図１２（Ｂ）の工程において、前記素子領域２０Ａの側壁面および底面に、熱酸化膜２１Ａが約３ｎｍの厚さに形成される。
本実施例では、図１２（Ｂ）の工程において、さらにこのようにして形成された構造上に、ビスターシャリーブチルアミノシランを原料とする減圧ＣＶＤ法により、引張り応力を蓄積したＳｉＣＮ膜２１Ｃが、前記素子分離溝２０Ａの側壁面および底面を覆うように、例えば約２０ｎｍの厚さに形成され、さらにその上に、前記ＣＶＤ酸化膜２１Ｂが、前記素子分離溝２０Ａ，２０Ｂを充填するように堆積される。さらに図１２（Ｂ）の工程では、前記ＳｉＮパターン２２上に堆積したＣＶＤ酸化膜２１Ｂが、前記ＳｉＮパターン２２が露出するまで、ＣＭＰ法により研磨・除去されている。
図１２（Ｂ）の後は、図１２（Ｃ）〜図１４（Ｇ）において、先の図６（Ｂ）〜図８（Ｇ）と同様な工程が実行され、素子分離溝２０Ｂの上部がＳｉＯＣＮあるいはＳｉＣＮよりなるＨＦ耐性膜２３で覆われた構造が得られる。
本実施例では、前記図１２（Ｂ）の工程の結果、前記素子分離溝２０Ｂの側壁面および底面に、引張り応力膜を蓄積するＳｉＣＮ膜２１Ｃが形成されるが、かかるＳｉＣＮ膜２１Ｃは、高密度プラズマＣＶＤ法により形成されるＣＶＤ酸化膜が素子領域２２Ａにおよぼす圧縮応力を低減するように作用し、このため、かかる素子領域２２ＡにｎチャネルＭＯＳトランジスタを形成した場合、チャネル領域に印加される圧縮応力による動作速度の低下が軽減される。
図１５は、図１４（Ｇ）の素子領域２０Ａに形成されたｎチャネルＭＯＳトランジスタの構成を示す。ただし図１５中、熱酸化膜２１Ａの図示は省略している。
図１５を参照するに、前記ｎチャネルＭＯＳトランジスタは、チャネル領域に対応してゲート絶縁膜２２を介して形成されたｎ＋型ポリシリコンゲート電極４４を含み、前記素子領域２０Ａを構成するシリコン基板２０中には、前記ポリシリコンゲート電極４４の両側にｎ型ソースエクステンション領域４１ａとドレインエクステンション領域４１ｂとが形成される。
前記ポリシリコンゲート電極４４の両側壁面上には側壁絶縁膜４３Ａおよび４３Ｂがそれぞれ形成されており、前記シリコン基板２０中には、前記側壁絶縁膜４３Ａ，４３Ｂの外側に、ｎ＋型ソースおよびドレイン領域４１ｃ，４１ｄが形成されている。また前記ソース領域４１ｃ、ドレイン領域４１ｄおよびポリシリコンゲート電極４３上には、シリサイド層４４が形成されている。
さらに図１５の構成では、前記シリコン基板２０上に前記ゲート電極４３およびその側壁絶縁膜４３Ａ，４３Ｂを覆うように、内部に引張り応力を蓄積したＳｉＮ膜４５が応力源として形成されており、前記ＳｉＮ膜４５は、前記ゲート電極４３をシリコン基板２０の表面に、上方から押圧する。
その結果、前記シリコン基板２０は、前記チャネル領域近傍に面内引張り応力が印加されたと同じ状態に歪み、これによりチャネル領域における電子移動度が大きく向上する。
かかる構成では、チャネル領域には面内引張り応力を印加する必要があり、素子分離溝２０Ｂを充填するように高密度プラズマＣＶＤ法で形成されたＣＶＤ酸化膜２１Ｂがシリコン基板２０に対して及ぼす圧縮応力は、前記面内引張り応力を低減させようとする方向に作用するが、前記素子分離溝の表面に、引張り応力を蓄積したＳｉＣＮ膜２１Ｃを形成しておくことにより、このような圧縮応力の効果を相殺することができる。

［第３の実施形態］
図１６（Ａ）〜１７（Ｄ）は、本発明の第３の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１６（Ａ）を参照するに、シリコン基板２０上には多数の微細な素子領域２０Aが、素子分離溝により隔てられて形成されており、前記素子分離溝は、下部が高密度プラズマＣＶＤ法で堆積されたＣＶＤ酸化膜により部分的に充填されており、その上に、前記ビスターシャリーブチルアミノシランを原料とし、１００Ｐａ以下の減圧ＣＶＤ法により形成されたＳｉＯＣＮよりなるＨＦ耐性膜２３が、前記素子領域２０Ａにおいては、ＳｉＮパターン２２を覆うように形成されている。
さらに図１６（Ａ）の工程では、前記ＨＦ耐性膜２３上に、前記ＨＦ耐性膜２３の凹部を充填するように、ＣＶＤ酸化膜２４が高密度プラズマＣＶＤ法により堆積されている。
次に図１６（Ｂ）の工程において前記ＣＶＤ酸化膜２４は、セリア（ＣｅＯ2）を砥粒とする研磨剤を使ったＣＭＰ法により、前記ＨＦ耐性膜２３が露出するまで研磨される。図１６（Ｂ）の構成では、前記ＣＭＰ法により、平坦面が形成されている。
さらに図１７（Ｃ）の工程で、図１６（Ｂ）の構造を、シリカ（ＳｉＯ2）を砥粒として含む研磨剤を使って、前記ＳｉＮパターン２２が露出するまでCMP法により研磨し、さらに図１７（Ｄ）の工程において前記ＳｉＮパターン２２を熱燐酸処理により溶解除去し、さらに前記素子領域２０Ａ上に前記シリコン基板２０とＳｉＮパターン２２の間に形成されていた熱酸化膜２１をＨＦ処理により除去することで、図１２（Ｄ）に示す、シリコン基板２０上において素子領域２０Ａが密接に配列した基板構成が得られる。なお、図１２（Ｄ）では、前記ＳｉＯＣＮ膜２３の熱燐酸処理に対する耐性が、ＳｉＮ膜２２の場合よりも大きく、このため、前記ＳｉＯＣＮ膜２３は、前記素子領域２０Ａを囲んで上方に突出している。
このような構造では、素子分離領域が沈み込むことはなく、またゲート絶縁膜形成に先立つ水素雰囲気中での熱処理により、素子領域表面が湾曲する問題が生じることもない。さらに、先の図１２（Ａ）〜図１３（Ｇ）の実施例で説明したＳｉＣＮ引張り応力膜２１Ｃを、前記素子分離溝の表面に形成することも、同様に可能である。

［第４の実施形態］
図１８（Ａ），（Ｂ）は、本発明の第４の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１８（Ａ），（Ｂ）を参照するに、前記シリコン基板２０上に形成された素子分離溝２０Ｂには、面積が大きいものも小さいものもあり、図１８（Ａ）の例では、面積の小さい素子分離溝は密に集合して、面積の小さい多数の素子領域２０Ａを画成している。
図１８（Ａ）の状態では、前記ＳｉＯＣＮあるいはＳｉＣＮよりなるＨＦ耐性膜２３は、前記シリコン基板２０上の大きな素子分離溝も小さな素子分離溝も、その下部から上部まで一様に充填しており、ＣＶＤシリコン酸化膜は、素子分離溝中に含まれない。
さらに図１８（Ｂ）の工程で、前記シリコン基板２０上のＨＦ耐性膜２３は、前記シリコン基板２０とＳｉＮパターン２２との間の熱酸化膜２１Ａが露出するまでＣＭＰ法により研磨・除去され、さらに前記熱酸化膜２１ＡがＨＦ処理により除去される。
かかる工程によっても、素子分離領域の沈み込みのないシリコン基板を形成することができる。

［第５の実施形態］
図１９（Ａ），（Ｂ）は、本発明の第５の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１９（Ａ），（Ｂ）を参照するに、前記シリコン基板２０上に形成された素子分離溝２０Ｂには、面積が大きいものも小さいものもあり、図１９（Ａ）の例では、面積の小さい素子分離溝は密に集合して、面積の小さい多数の素子領域２０Ａを画成している。
図１９（Ａ）の状態では、前記ＳｉＯＣＮあるいはＳｉＣＮよりなるＨＦ耐性膜２３は、前記シリコン基板２０上の小さな素子分離溝を、その下部から上部まで一様に充填しており、ＣＶＤシリコン酸化膜は、素子分離溝中に含まれない。一方、面積の大きな素子分離溝においては、前記ＨＦ耐性膜２３は、溝の形状に沿って形成され、溝内部には、ボイドが形成される。
そこで、図１９（Ａ）では、かかるボイドを充填するように、ＣＶＤ酸化膜２４を前記ＨＦ耐性膜２3上に高密度プラズマＣＶＤ法により堆積し、さらに図１９（Ｂ）の工程で、前記ＣＶＤ酸化膜２４を、次いでＨＦ耐性膜２３およびＳｉＮパターン２２を、前記シリコン基板２０とＳｉＮパターン２２の間の熱酸化膜２１Ａが露出するまで、ＣＭＰ法により研磨・除去する。さらに前記熱酸化膜２１ＡをＨＦ処理により除去することで、素子分離構造の沈み込みのない、平坦な表面を有するシリコン基板を形成することができる。
なお、以上の説明は、素子領域に形成される半導体装置が応力印加により動作速度を増大させる超微細化・超高速トランジスタを例に行ったが、本発明はかかる特定の半導体装置に限定されるものではなく、例えば同一シリコン基板上に低電圧動作トランジスタと高電圧動作、さらには中電圧動作トランジスタを有する半導体集積回路装置の製造においても有用である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
（付記１）
シリコン基板上に、素子領域を画成するように形成されたＳＴＩ構造の素子分離領域を有する半導体装置であって、前記素子分離領域は、
前記シリコン基板中に形成された素子分離溝と、
前記素子分離溝を充填する素子分離絶縁膜と
を含み、
前記素子分離絶縁膜の少なくとも表面部分は、ＨＦ耐性膜より構成されていることを特徴とする半導体装置。
（付記２）
前記前記素子分離絶縁膜は、前記ＨＦ耐性膜と、前記ＨＦ耐性膜の下のシリコン酸化膜とよりなることを特徴とする付記１記載の半導体装置。
（付記３）
前記ＨＦ耐性膜は、前記素子分離溝を底部から上部まで充填することを特徴とする付記１記載の半導体装置。
（付記４）
前記ＨＦ耐性膜はＳｉＯＣＮ膜よりなり、１．６７０以上の屈折率を有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記ＨＦ耐性膜は、熱燐酸処理に対し、熱ＣＶＤ法で形成されたＳｉＮ膜に等しい、あるいはより大きな耐性を示すことを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記６）
前記素子領域には、ｐチャネルＭＯＳトランジスタが形成され、前記ｐチャネルＭＯＳトランジスタは、ソースおよびドレイン領域に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ領域を含むことを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
さらに前記素子分離溝の表面に沿って、ＳｉＯＣＮ膜またはＳｉＯＣ膜よりなり、引張り応力を蓄積した引張り応力膜が形成されていることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記８）
前記素子領域には、ｎチャネルＭＯＳトランジスタが形成されており、前記ｎチャネルＭＯＳトランジスタは、そのゲート電極を覆うように形成され引張り応力を蓄積した応力膜を有することを特徴とする付記７記載の半導体装置。
（付記９）
シリコン基板上に、ＳｉＮパターンをマスクに素子分離溝を形成する工程と、
前記素子分離溝の少なくとも上部を充填するように、また前記ＳｉＮパターンを覆うように、ＨＦ耐性膜を堆積する工程と、
前記ＳｉＮパターン、および前記ＳｉＮパターン上のＨＦ耐性膜を除去する工程と、を含む半導体装置の製造方法であって、
前記ＨＦ耐性膜は、ビスターシャリーブチルアミノシランを原料とする減圧ＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
（付記１０）
前記減圧ＣＶＤ法は、前記ビスターシャリーブチルアミノシランを酸素またはＮ2Ｏと反応させてＳｉＯＣＮ膜を、前記ＨＦ耐性膜として形成することを特徴とする付記９記載の半導体装置の製造方法。
（付記１１）
前記減圧ＣＶＤ法は、１００Ｐａ以下のプロセス圧の下で実行されることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記減圧ＣＶＤ法は、前記ビスターシャリーブチルアミノシランをアンモニアと反応させてＳｉＣＮ膜を、前記ＨＦ耐性膜として形成することを特徴とする付記９記載の半導体装置の製造方法。
（付記１３）
前記減圧ＣＶＤ法は、前記ＨＦ耐性膜が前記素子分離溝を底部から上部まで充填するように実行されることを特徴とする付記９〜１２のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４）
前記素子分離溝を形成する工程の後、かつ前記ＨＦ耐性膜を堆積する工程の前に、前記素子分離溝の上部を残し底部をシリコン酸化膜により充填する工程と、をさらに含み、
前記ＨＦ耐性膜を堆積する工程は、前記ＨＦ耐性膜が、前記素子分離溝中において前記シリコン酸化膜を覆い、かつ前記素子分離溝上部を充填するように実行され、
前記ＳｉＮパターンおよびＨＦ耐性膜を除去する工程は、前記ＨＦ耐性膜上に、前記素子分離溝に対応して形成されたシリコン酸化膜パターンをマスクに、ウェットエッチングにより実行されることを特徴とする付記９〜１３のうち、いずれか一項記載の半導体装置の製造方法。
（付記１５）
前記シリコン酸化膜を前記素子分離溝の底部に充填する工程は、前記素子分離溝を形成する工程の後、かつ前記ＨＦ耐性膜を堆積する工程の前に、前記素子分離溝を前記底部から前記上部まで充填するように、シリコン酸化膜を堆積する工程と、前記シリコン酸化膜のうち、前記素子分離溝上部を充填する部分を除去する工程と、よりなることを特徴とする付記１４記載の半導体装置の製造方法。
（Ａ），（Ｂ）は、本発明の関連技術によるＳＴＩ構造の沈み込み、およびこれに伴う素子領域表面の湾曲の問題を説明する図である。 本発明の関連技術によるｐチャネルＭＯＳトランジスタの構成を示す図である。 図２のＭＯＳトランジスタの原理を説明する図である。 ＳＴＩ構造の沈み込みにより図２のＭＯＳトランジスタにおいて生じる問題を説明する図である。 ＳＴＩ構造の沈み込みにより図２のＭＯＳトランジスタにおいて生じる問題を説明する別の図である。 （Ａ）〜（Ｃ）は、本発明の第1実施例による半導体装置の製造工程を説明する図（その１）である。 （Ｄ）〜（Ｅ）は、本発明の第1実施例による半導体装置の製造工程を説明する図（その２）である。 （Ｆ）〜（Ｇ）は、本発明の第1実施例による半導体装置の製造工程を説明する図（その３）である。 本発明の第１実施例で使われるＳｉＯＣＮ膜のＨＦ耐性を示す図である。 （Ａ），（Ｂ）は、本実施例の一変形例を示す図である。 本発明第１実施例による半導体装置の構成を示す図である。 （Ａ）〜（Ｃ）は、本発明の第２実施例による半導体装置の製造工程を説明する図（その１）である。 （Ｄ）〜（Ｆ）は、本発明の第２実施例による半導体装置の製造工程を説明する図（その２）である。 （Ｇ）は、本発明の第２実施例による半導体装置の製造工程を説明する図（その３）である。 本発明第２実施例による半導体装置の構成を示す図である。 （Ａ），（Ｂ）は、本発明の第３実施例による半導体装置の製造工程を示す図（その１）である。 （Ｃ），（Ｄ）は、本発明の第３実施例による半導体装置の製造工程を示す図（その２）である。 （Ａ），（Ｂ）は、本発明の第４実施例による半導体装置の製造工程を示す図である。 （Ａ），（Ｂ）は、本発明の第５実施例による半導体装置の製造工程を示す図である。
符号の説明
１１ａＰ，１１ｂＰ ｐ型ソース・ドレインエクステンション領域
１１ＳＰ，１１ｂＰ ｐ型ソース・ドレイン領域
１１ＳＰｂ，１１ＤＰｂ ｐ型ソース・ドレインバッファ領域
１２ ゲート絶縁膜
１３Ｐ ｐ型ポリシリコンゲート電極
１３Ｏｘ ゲート側壁酸化膜
１３ＷＮ ゲート側壁絶縁膜
１４Ａ，１４Ｂ ＳｉＧｅエピタキシャル層
１４Ｃ 多結晶ＳｉＧｅ層
２０ シリコン基板
２０Ａ 素子領域
２０Ｂ 素子分離溝
２１ 犠牲酸化膜
２１Ａ 熱酸化膜
２１Ｂ ＣＶＤ埋め込み酸化膜
２１Ｃ 引張り応力膜
２２ ＳｉＮパターン
２３ ＨＦ耐性膜
２４ ＣＶＤ酸化膜
４１ａ，４１ｂ ｐ型ソース・ドレインエクステンション領域
４１ｃ，４１ｄ ｐ型ソース・ドレイン領域
４２ ゲート絶縁膜
４３ ｎ型ポリシリコンゲート電極
４４ シリサイド層
４５ 引張り応力膜

Claims (10)

  1. シリコン基板上に、素子領域を画成するように形成されたＳＴＩ構造の素子分離領域を有する半導体装置であって、前記素子分離領域は、
    前記シリコン基板中に形成された素子分離溝と、
    前記素子分離溝を充填する素子分離絶縁膜と
    を含み、
    前記素子分離絶縁膜の少なくとも表面部分は、ＨＦ耐性膜より構成されていることを特徴とする半導体装置。
  2. 前記前記素子分離絶縁膜は、前記ＨＦ耐性膜と、前記ＨＦ耐性膜の下のシリコン酸化膜とよりなることを特徴とする請求項１記載の半導体装置。
  3. 前記ＨＦ耐性膜はＳｉＯＣＮ膜よりなり、１．６７０以上の屈折率を有することを特徴とする請求項１または２記載の半導体装置。
  4. 前記ＨＦ耐性膜は、熱燐酸処理に対し、熱ＣＶＤ法で形成されたＳｉＮ膜に等しい、あるいはより大きな耐性を示すことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  5. 前記素子領域には、ｐチャネルＭＯＳトランジスタが形成され、前記ｐチャネルＭＯＳトランジスタは、ソースおよびドレイン領域に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ領域を含むことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
  6. シリコン基板上に、ＳｉＮパターンをマスクに素子分離溝を形成する工程と、
    前記素子分離溝の少なくとも上部を充填するように、また前記ＳｉＮパターンを覆うように、ＨＦ耐性膜を堆積する工程と、
    前記ＳｉＮパターン、および前記ＳｉＮパターン上のＨＦ耐性膜を除去する工程と、を含む半導体装置の製造方法であって、
    前記ＨＦ耐性膜は、ビスターシャリーブチルアミノシランを原料とする減圧ＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
  7. 前記減圧ＣＶＤ法は、前記ビスターシャリーブチルアミノシランを酸素またはＮ2Ｏと反応させてＳｉＯＣＮ膜を、前記ＨＦ耐性膜として形成することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記減圧ＣＶＤ法は、１００Ｐａ以下のプロセス圧の下で実行されることを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記減圧ＣＶＤ法は、前記ビスターシャリーブチルアミノシランをアンモニアと反応させてＳｉＣＮ膜を、前記ＨＦ耐性膜として形成することを特徴とする請求項６記載の半導体装置の製造方法。
  10. 前記素子分離溝を形成する工程の後、かつ前記ＨＦ耐性膜を堆積する工程の前に、前記素子分離溝の上部を残し底部をシリコン酸化膜により充填する工程と、をさらに含み、
    前記ＨＦ耐性膜を堆積する工程は、前記ＨＦ耐性膜が、前記素子分離溝中において前記シリコン酸化膜を覆い、かつ前記素子分離溝上部を充填するように実行され、
    前記ＳｉＮパターンおよびＨＦ耐性膜を除去する工程は、前記ＨＦ耐性膜上に、前記素子分離溝に対応して形成されたシリコン酸化膜パターンをマスクに、ウェットエッチングにより実行されることを特徴とする請求項６〜９のうち、いずれか一項記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180097142A (ko) 2017-02-22 2018-08-30 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
KR20200017471A (ko) 2017-07-13 2020-02-18 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US11848199B2 (en) 2018-10-19 2023-12-19 Lam Research Corporation Doped or undoped silicon carbide deposition and remote hydrogen plasma exposure for gapfill

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069307A1 (en) * 2005-09-27 2007-03-29 Kentaro Eda Semiconductor device and method of manufacturing the same
US7342284B2 (en) * 2006-02-16 2008-03-11 United Microelectronics Corp. Semiconductor MOS transistor device and method for making the same
NZ575129A (en) * 2006-08-31 2012-01-12 Addco Nominees Pty Ltd Rotary dispenser on a pole with refrigeration or heating
JP2008244059A (ja) * 2007-03-27 2008-10-09 Renesas Technology Corp 半導体装置の製造方法
JP2008282901A (ja) * 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
US7553717B2 (en) * 2007-05-11 2009-06-30 Texas Instruments Incorporated Recess etch for epitaxial SiGe
US8736016B2 (en) * 2007-06-07 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained isolation regions
US20090224328A1 (en) * 2008-03-04 2009-09-10 Shyh-Fann Ting Semiconductor device
US8368127B2 (en) * 2009-10-08 2013-02-05 Globalfoundries Singapore Pte., Ltd. Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
DE102011004922B4 (de) * 2011-03-01 2016-12-15 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit erhöhter Integrität
US8877614B2 (en) * 2011-10-13 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer for semiconductor structure contact
KR102455149B1 (ko) 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274166A (ja) * 1995-03-30 1996-10-18 Nec Corp 半導体装置及びその製造方法
JPH10242259A (ja) * 1997-02-27 1998-09-11 Nec Corp 半導体装置およびその製造方法
JPH11163118A (ja) * 1997-11-21 1999-06-18 Toshiba Corp 半導体装置の製造方法
JPH11172439A (ja) * 1997-10-02 1999-06-29 Air Prod And Chem Inc ビス（ｔ−ブチルアミノ）シランからの窒化珪素の化学気相成長法
JPH11233619A (ja) * 1997-12-13 1999-08-27 Lg Semicon Co Ltd 半導体素子の隔離構造及びその形成方法
JP2000077403A (ja) * 1998-06-11 2000-03-14 Air Prod And Chem Inc 酸素含有ケイ素化合物膜の成長方法
JP2001156063A (ja) * 1999-11-24 2001-06-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法および半導体製造装置
JP2001156067A (ja) * 1999-11-24 2001-06-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2001203263A (ja) * 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2001230248A (ja) * 2000-02-15 2001-08-24 Hitachi Kokusai Electric Inc 半導体装置の製造方法および半導体製造装置
JP2002329861A (ja) * 2001-05-01 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697274A (ja) 1992-09-14 1994-04-08 Hitachi Ltd 素子分離方法
US7312485B2 (en) 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6531377B2 (en) 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD
US6518148B1 (en) * 2001-09-06 2003-02-11 Taiwan Semiconductor Manufacturing Company, Ltd Method for protecting STI structures with low etching rate liners
US6753260B1 (en) * 2001-10-05 2004-06-22 Taiwan Semiconductor Manufacturing Company Composite etching stop in semiconductor process integration
JP2004153066A (ja) 2002-10-31 2004-05-27 Fujitsu Ltd 半導体装置の製造方法
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US7342289B2 (en) * 2003-08-08 2008-03-11 Taiwan Semiconductor Manufacturing Co., Ltd Strained silicon MOS devices
US6979627B2 (en) * 2004-04-30 2005-12-27 Freescale Semiconductor, Inc. Isolation trench
US7018888B2 (en) * 2004-07-30 2006-03-28 Texas Instruments Incorporated Method for manufacturing improved sidewall structures for use in semiconductor devices
JP4361880B2 (ja) * 2005-01-11 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7491964B2 (en) * 2005-01-17 2009-02-17 International Business Machines Corporation Nitridation of STI fill oxide to prevent the loss of STI fill oxide during manufacturing process
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274166A (ja) * 1995-03-30 1996-10-18 Nec Corp 半導体装置及びその製造方法
JPH10242259A (ja) * 1997-02-27 1998-09-11 Nec Corp 半導体装置およびその製造方法
JPH11172439A (ja) * 1997-10-02 1999-06-29 Air Prod And Chem Inc ビス（ｔ−ブチルアミノ）シランからの窒化珪素の化学気相成長法
JPH11163118A (ja) * 1997-11-21 1999-06-18 Toshiba Corp 半導体装置の製造方法
JPH11233619A (ja) * 1997-12-13 1999-08-27 Lg Semicon Co Ltd 半導体素子の隔離構造及びその形成方法
JP2000077403A (ja) * 1998-06-11 2000-03-14 Air Prod And Chem Inc 酸素含有ケイ素化合物膜の成長方法
JP2001156063A (ja) * 1999-11-24 2001-06-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法および半導体製造装置
JP2001156067A (ja) * 1999-11-24 2001-06-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2001203263A (ja) * 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2001230248A (ja) * 2000-02-15 2001-08-24 Hitachi Kokusai Electric Inc 半導体装置の製造方法および半導体製造装置
JP2002329861A (ja) * 2001-05-01 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180097142A (ko) 2017-02-22 2018-08-30 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US11735412B2 (en) 2017-02-22 2023-08-22 Kokusai Electric Corporation Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
KR20200017471A (ko) 2017-07-13 2020-02-18 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US11094532B2 (en) 2017-07-13 2021-08-17 Kokusai Electric Corporation Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US11848199B2 (en) 2018-10-19 2023-12-19 Lam Research Corporation Doped or undoped silicon carbide deposition and remote hydrogen plasma exposure for gapfill

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KR100761812B1 (ko) 2007-09-28
KR20060130476A (ko) 2006-12-19
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US7678641B2 (en) 2010-03-16

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