JP2008041901A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 100
- 238000004519 manufacturing process Methods 0.000 title abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 45
- 238000002955 isolation Methods 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 24
- 230000000694 effects Effects 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
Abstract
【解決手段】半導体基板と、半導体基板上に素子分離領域を介して配置された複数の半導体素子を備え、素子分離領域は、半導体基板に形成されたトレンチのトレンチ内壁の下側面に形成されたライナー窒化膜と、トレンチ内壁の上側面及び上面に形成されたエッチング耐性の高い第1の絶縁膜と、ライナー窒化膜及び第1の絶縁膜に囲まれた領域に形成され引張応力を発生する第2の絶縁膜とを有する半導体装置とする。
【選択図】図1
Description
Jin-Hwa Heo,"Void Free and Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1μm Dvice",2002 Symposium on VLSI Technology Digest of Technical Papers K.Ota,"Stress Controlled Shallow Trench Technology to Suppress the Novel Anti-Isotropic Impurity Diffusion for 45nm-node High-Performance CMOSFETs",2005 Symposium on VLSI Technology Digest of Technical Papers
図1(a)は、第1の実施の形態に係る半導体装置の部分平面図、図1(b)は、(a)のA−A断面に沿う断面図を示すものである。
図2Aから図2Eは、第1の実施の形態に係る半導体装置1のSTI構造の製造方法を説明する製造工程断面図である。以下、これに沿って製造方法を説明する。
第1の実施の形態の効果によれば、HDP−USG膜43はエッチング耐性の高い材料であるので、後の工程におけるエッチングを経てもエッチングされる量は少ない。そのため、STI構造の上層のHDP−USG膜43は、薄くすることが可能である。従って、HDP−USG膜43を厚くする場合に比べて接合部Bへの圧縮応力を増加させないようにすることができる。これにより、図1(b)に示す接合部Bへの応力を緩和することができ、結晶欠陥の発生を抑制することが可能となるので、接合部Bのリーク電流を抑制することができる。
第2の実施の形態に係る素子分離構造は、半導体基板2に形成されたトレンチ41と、トレンチ内壁41aの下側面に形成されたライナー窒化膜であるSiN膜42と、トレンチ内壁41aの上側面及び上面に形成されたエッチング耐性の高い第1の絶縁膜としてのHDP−USG膜43と、ライナー窒化膜及び第1の絶縁膜に囲まれた領域に形成され引張応力を発生する第2の絶縁膜としてのP−SOG膜44とを有するSTI構造である。第1の実施の形態に係るSTI構造との相違は、HDP−USG膜43が厚く形成されていることである。その他は、第1の実施の形態と同様であるので、説明を省略し、次に述べる第2の実施の形態に係るSTI構造の製造方法を説明することで、本実施の形態に係るSTI構造を明確にする。
第1の実施の形態に係る半導体装置のSTI構造の製造方法における図2A(a)から図2D(g)までは同じ工程により製造される。
第2の実施の形態の効果によれば、第1の実施の形態の効果に加えて、次のような効果を有する。すなわち、図4A(a)に示す工程で、P−SOG膜44を等方性エッチングによりエッチバックしているので、その後の工程でHDP−USG膜43をトレンチ41に充填する場合に埋め込み性が向上し、ボイドあるいはシームの発生等が抑制され、性能向上および歩留まり向上に有利な効果を有する。
第3の実施の形態に係る素子分離構造は、半導体基板2に形成されたトレンチ41と、トレンチ内壁41aの下側面に形成されたライナー窒化膜であるSiN膜42と、トレンチ内壁41aの上側面及び上面に形成されたエッチング耐性の高い第1の絶縁膜としてのHDP−USG膜43と、ライナー窒化膜及び第1の絶縁膜に囲まれた領域に形成され引張応力を発生する第2の絶縁膜としてのP−SOG膜44とを有するSTI構造である。第1及び第2の実施の形態に係るSTI構造との相違は、P−SOG膜44は、SiN膜42及びHDP−USG膜43に囲まれた領域に形成されていると共に、トレンチ内壁41aにも囲まれて形成されていることである。その他は、第1及び第2の実施の形態と同様であるので、説明を省略し、次に述べる第3の実施の形態に係るSTI構造の製造方法を説明することで、本実施の形態に係るSTI構造を明確にする。
第1の実施の形態に係る半導体装置のSTI構造の製造方法における図2A(a)から図2C(e)までは同じ工程により製造される。
第3の実施の形態の効果によれば、第1の実施の形態の効果に加えて、次のような効果を有する。すなわち、図5C(e)に示す工程で、トレンチ幅の広い領域へHDP−USG膜43を埋め込むので、第2の実施の形態よりもさらに埋め込み性が向上し、ボイドあるいはシームの発生等が抑制され、性能向上および歩留まり向上に有利な効果を有する。
2 半導体基板
3 半導体素子
4 素子分離領域
41 トレンチ
41a トレンチ内壁
42 SiN膜
43 HDP−USG膜
44 P−SOG膜
Claims (5)
- 半導体基板と、
前記半導体基板上に素子分離領域を介して配置された複数の半導体素子を備え、
前記素子分離領域は、前記半導体基板に形成されたトレンチのトレンチ内壁の下面及び下側面に形成されたライナー窒化膜と、前記トレンチのトレンチ内壁の上側面及び上面に形成されたエッチング耐性の高い第1の絶縁膜と、前記ライナー窒化膜及び前記第1の絶縁膜に囲まれた領域に形成され引張応力を発生する第2の絶縁膜とを有することを特徴とする半導体装置。 - 前記第1の絶縁膜は、HDP−USG膜であり、前記第2の絶縁膜は、P−SOG膜であることを特徴とする請求項1に記載の半導体装置。
- 半導体基板にトレンチを形成する第1の工程と、
前記トレンチのトレンチ内壁にライナー窒化膜を形成する第2の工程と、
前記ライナー窒化膜が形成された前記トレンチ内に第1の絶縁膜を形成する第3の工程と、
前記第1の絶縁膜の一部をエッチングにより除去する第4の工程と、
前記ライナー窒化膜の一部をエッチングにより除去する第5の工程と、
前記エッチング除去部にエッチング耐性の高い第2の絶縁膜を形成する第6の工程と、
前記第2の絶縁膜を平坦化する第7の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法。 - 半導体基板にトレンチを形成する第1の工程と、
前記トレンチのトレンチ内壁にライナー窒化膜を形成する第2の工程と、
前記ライナー窒化膜が形成された前記トレンチ内に第1の絶縁膜を形成する第3の工程と、
前記ライナー窒化膜の一部をエッチングにより除去する第4の工程と、
前記第1の絶縁膜の一部を等方性エッチングにより除去する第5の工程と、
前記第4及び第5のエッチング除去部にエッチング耐性の高い第2の絶縁膜を形成する第6の工程と、
前記第2の絶縁膜を平坦化する第7の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法。 - 半導体基板にトレンチを形成する第1の工程と、
前記トレンチのトレンチ内壁にライナー窒化膜を形成する第2の工程と、
前記ライナー窒化膜が形成された前記トレンチ内に第1の絶縁膜を形成する第3の工程と、
前記第1の絶縁膜の一部をエッチングにより除去する第4の工程と、
前記ライナー窒化膜の一部を等方性エッチングにより除去する第5の工程と、
前記エッチング除去部に前記第1の絶縁膜を形成する第6の工程と、
前記第6の工程により形成された前記第1の絶縁膜の一部をエッチングにより除去する第7の工程と、
前記第7の工程によるエッチング除去部にエッチング耐性の高い第2の絶縁膜を形成する第8の工程と、
前記第2の絶縁膜を平坦化する第9の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006213631A JP2008041901A (ja) | 2006-08-04 | 2006-08-04 | 半導体装置及びその製造方法 |
US11/882,083 US7705417B2 (en) | 2006-08-04 | 2007-07-30 | Semiconductor device and method of fabricating isolation region |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006213631A JP2008041901A (ja) | 2006-08-04 | 2006-08-04 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008041901A true JP2008041901A (ja) | 2008-02-21 |
Family
ID=39176595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006213631A Pending JP2008041901A (ja) | 2006-08-04 | 2006-08-04 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7705417B2 (ja) |
JP (1) | JP2008041901A (ja) |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
RD03 | Notification of appointment of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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