WO2014109087A1 - 半導体装置の製造方法 - Google Patents

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dummy gate
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fin structure
buried insulating
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穣 小田
雄一 上牟田
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独立行政法人産業技術総合研究所
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • high dielectric constant (high-k) films are applied to devices in order to achieve low EOT (Equivalent Physical Oxide Thickness). Furthermore, a replacement gate (damascene gate) for forming a gate insulating film after the SD region is formed in order to avoid the threshold fluctuation and the formation of a low dielectric constant layer due to the thermal load of the high-k film or to introduce strain into the channel. ) Device fabrication using the process is performed.
  • an SD region is formed after forming a dummy gate, the dummy gate is embedded with an insulating film such as SiO 2, and the upper surface of the dummy gate is exposed by a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • a gate is formed by forming a gate insulating film and a gate electrode again. As a result, the gate stack can be formed without applying a high thermal load when forming the SD region.
  • a process of exposing the upper surface of the dummy gate using the CMP method after depositing the buried insulating film is essential.
  • the wafer area becomes larger in the CMP method it becomes technically difficult to suppress the occurrence of scratches, dishing and erosion.
  • an increase in the diameter of the CMP process is expected due to the increase in diameter, and it is expected that it will become difficult to apply the replacement gate process as the diameter of the wafer increases in the future.
  • the problem to be solved by the invention is to enable a replacement gate process without using the CMP method, suppress in-plane variations and defects of the base film (interlayer insulating film), and reduce the process cost by simplifying the process.
  • An object of the present invention is to provide a method for manufacturing a semiconductor device that can be measured.
  • a method of manufacturing a semiconductor device includes a step of forming a dummy gate on a semiconductor substrate, a buried insulating film is deposited on the substrate and the dummy gate, and the dummy gate is formed on the buried insulating film.
  • a method for manufacturing a semiconductor device includes a step of forming a fin structure on a semiconductor substrate, and a step of forming a semiconductor layer different from the substrate on the surface of the substrate and the fin structure.
  • a method of manufacturing a semiconductor device includes a step of forming a fin structure on a semiconductor substrate, depositing a buried insulating film on the substrate and the fin structure, and filling the fin structure with the buried structure.
  • a method of manufacturing a semiconductor device includes a step of forming a fin structure on a semiconductor substrate, depositing a buried insulating film on the substrate and the fin structure, and filling the fin structure with the buried structure.
  • the replacement gate process can be performed without using the CMP method, in-plane variations and defects of the underlying film (interlayer insulating film) such as dishing, erosion, and scratch, which are problematic in the CMP method, are suppressed. It becomes possible.
  • the process cost can be reduced by simplifying the process. Furthermore, since the gate shape after embedding becomes a reverse taper shape, it becomes possible to reduce gate resistance and to suppress poor embedding of the gate electrode.
  • FIG. 1 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 2 is a photomicrograph showing the cross-sectional structure of the semiconductor device fabricated according to the first embodiment (immediately after gate embedding).
  • FIG. 3 is a photomicrograph showing the cross-sectional structure of the semiconductor device fabricated according to the first embodiment (having voids formed by HF treatment).
  • FIG. 4 is a photomicrograph showing the cross-sectional structure of the semiconductor device manufactured according to the first embodiment (in a state where poly-Si is etched).
  • FIG. 5 is a photomicrograph showing the cross-sectional structure of the semiconductor device fabricated according to the first embodiment (in a state where poly-Si is etched).
  • FIG. 1 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 2 is a photomicrograph showing the cross-sectional structure of the semiconductor device fabricated according to the first embodiment (immediately
  • FIG. 6 is a plan view showing an example in which the gate pattern is finely divided.
  • FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the second embodiment.
  • FIG. 8 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the third embodiment.
  • FIG. 9 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the fourth embodiment.
  • FIG. 10 is a schematic diagram for explaining step coverage.
  • FIG. 11 is a cross-sectional view showing an example in which a step structure is formed on a substrate.
  • FIGS. 1A to 1F are cross-sectional views showing manufacturing steps of the semiconductor device according to the first embodiment.
  • the present embodiment is a method of manufacturing a MOSFET by a replacement gate process.
  • a dummy gate insulating film 2, a dummy gate electrode 3, and a hard mask 4 are formed on a semiconductor substrate 1, and then a dummy gate pattern is formed by an etching process such as lithography and RIE. .
  • a dummy gate insulating film 2 and a dummy gate electrode 3 are deposited on the semiconductor substrate 1, and then a hard mask 4 having a gate pattern is formed on the dummy gate electrode 3.
  • the dummy gate electrode 3 is selectively etched by an etching process such as RIE.
  • the extension region 7 for lowering the parasitic resistance between the channel and the SD region is formed by ion implantation.
  • the deep region (S / D region) 8 is formed.
  • a halo region may be formed in order to improve resistance to the short channel effect.
  • the metal SD region may be formed after only the deep region 8 is formed, and ion implantation for lowering the Schottky barrier between the metal SD and the channel semiconductor may be performed instead of forming the deep region 8. .
  • only the metal SD region may be formed without performing ion implantation.
  • the dummy gate insulating film 2 on the SD region is removed, and a dummy gate 6 is formed in which the dummy gate insulating film 2 ′ is left only under the dummy gate electrode 3.
  • the sidewall film 5 and the hard mask 4 are removed by wet etching or the like.
  • the sidewall film 5 and the hard mask 4 are removed after the dummy gate insulating film 2 on the SD region is removed, but these may be removed before the dummy gate insulating film 2 is removed.
  • FIG. 1C and subsequent figures an example in which the side wall film 5 and the hard mask 4 are removed will be described. However, either or both of the films may be left as they are.
  • a buried insulating film 9 is deposited on the substrate 1 and the dummy gate 6, and the dummy gate 6 is buried with the insulating film 9.
  • the buried insulating film 9 grows from the surface of the substrate 1 and the surface of the dummy gate electrode 3, and finally is connected at the periphery of the dummy gate electrode 3.
  • the buried insulating film 9 is sparse at the portion (boundary) where the portion grown from the surface of the substrate 1 and the portion grown from the surface of the dummy gate electrode 3 are connected.
  • an insulating film having a low step coverage or a strong in-film stress is deposited, and the dummy gate 6 is buried.
  • an insulating film that forms a gap at a specific angle at the end of the step by liquid phase or vapor phase etching when deposited in a step shape may be deposited to bury the dummy gate 6.
  • Examples thereof include SiN films.
  • an LTO film or a TEOS film formed by a CVD method at a low temperature may be used.
  • the insulating film tends to be sparse in the region (boundary) where the insulating film deposited on the side surface of the dummy gate and the semiconductor substrate in the vicinity of the dummy gate collides due to low step coverage or large in-film stress. .
  • the above-described insulating film having a strong in-film stress is a film having the following in-film stress. Specifically, a compressive stress having an in-film stress of 90 MPa or more is preferable, and a film having an in-film compressive stress of 390 MPa or more is particularly preferable.
  • the measurement of the in-film stress said here was estimated by the optical lever method. For example, when measuring film stress of the SiO 2 is a 4-inch Si measured curvature radius of the substrate before and after depositing a SiO 2 film on a substrate, film with a radius of curvature from the elastic constant of the substrate, such as The stress was estimated.
  • the side step coverage (side step coverage) is (Ts / Tt) ⁇ 0.47, or the bottom step coverage (bottom step coverage) is (Tb / Tt) ⁇ 0. 51, or a film having a cusping of ([Tc ⁇ Ts] / Ts) ⁇ 0.34.
  • the insulating film that forms a gap at a specific angle at the end of the step by liquid phase or vapor phase etching when deposited in the step shape described above is a film having the following characteristics. As shown in FIG. 11, when the insulating film is deposited on the step structure formed on the substrate, and then etched in the liquid phase or the gas phase, the normal to the substrate is formed at the end of the step.
  • the insulating film forms a gap in a direction inclined by an angle ⁇ .
  • ⁇ preferably satisfies 0 ° ⁇ ⁇ ⁇ 60 °. This is because when ⁇ is larger than 60 °, the area of the upper portion of the gate electrode 13 described later increases, which is disadvantageous for miniaturization of the element.
  • the embedded insulating film 9 is etched by a wet etching method or gas, thereby forming a gap 10 in the periphery of the dummy gate 6 as shown in FIG.
  • the gap 10 is inclined along a boundary between a portion where the buried insulating film 9 is sparse, that is, a portion grown from the surface of the substrate 1 of the buried insulating film 9 and a portion grown from the surface of the dummy gate electrode 3. It is formed.
  • the bottom of the dummy gate electrode 3 is exposed to the gap 10.
  • the dummy gate electrode 3 can be lifted off and the holes 11 can be formed as shown in FIG. It becomes.
  • FIG. 1E shows a diagram in which the dummy gate insulating film 2 ′ remains, but the dummy gate insulating film 2 ′ may be removed at the same time when the dummy gate electrode 3 is etched.
  • the insulating film type and etching conditions must be such that the substrate is not etched simultaneously.
  • a gate insulating film 12 is formed by an ALD method or the like, and further a gate electrode 13 is embedded. After embedding the gate electrode 13, the gate electrode 13 may be planarized by performing metal CMP. After that, a CMOS logic circuit can be formed by depositing an interlayer insulating film and performing a wiring process.
  • the following substances can be used for each film type and semiconductor layer.
  • a III-V group compound such as Ge or InGaAs
  • a film etched to HF such as a high-k film such as SiO 2 or HfO 2
  • a film such as La 2 O 3 or LaAlOx etched to HCl or HF, or Al 2 etched to HF, HCl or NaOH.
  • An O 3 film can be used for the dummy gate insulating film 2.
  • the use of the etchable material in chemical other than HF can do.
  • a-Si etched by NaOH or TMAH, NaOH containing H 2 O 2 , a-Ge etched by HCl, a-InP or Ni that can be etched only by HCl can be used.
  • the dummy gate electrode 3 may be formed of SiO 2 or the like etched by HF, but in this case, the buried insulating film 9 needs to be made of SiN that is slow to be etched by HF.
  • La 2 O 3 and LaAlOx etched by HCl if a-Si, a-Ge or the like is used for the dummy gate electrode 3, it can be etched with a chemical solution in which H 2 O 2 is added to TMAH, NaOH or NaOH. is there. Further, if a-InP, Ni, or the like is used for the dummy gate electrode 3, the dummy gate electrode 3 and the dummy gate insulating film 2 can be etched simultaneously with HCl.
  • the dummy gate electrode 3 may be a-Si, a-Ge, a-InP, Ni, or An insulating film such as Al 2 O 3 or SiO 2 can be used.
  • the dummy gate electrode 3 and the dummy gate insulating film 2 can be simultaneously lifted off by TMAH, NaOH, HCl, and HF, respectively.
  • SiO 2 or SiN can be used for the hard mask 4 and the sidewall film 5.
  • a SiO 2 film or a SiN film having a low step coverage or a large in-film compressive stress can be used as the buried insulating film 9.
  • the gap 10 can be formed by HF or H 3 PO 4 , and the dummy gate electrode 3 can be lifted off from the gap 10.
  • the dummy gate electrode 3 and the dummy gate insulating film 2 are formed of an insulating film such as SiO 2 or Al 2 O 3 or a-Si / Al 2 O 3 , NH 4 OH, TMAH, and HF are used. Etching simultaneously dissolves the dummy gate insulating film 2 and the dummy gate electrode 3. At this time, since the semiconductor substrate 1 is hardly dissolved in NH 4 OH, TMAH, and HF, the problem of substrate digging does not occur. For this reason, this structure is preferable because the number of steps can be reduced.
  • Al 2 O 3 is used for the dummy gate insulating film 2
  • a-Si is used for the dummy gate electrode 3
  • PECVD is used for the buried insulating film 9.
  • Examples include a structure using SiO 2 having a low step coverage or a large in-film compressive stress formed by a method.
  • the dummy gate electrode 3 and the dummy gate insulating film 2 can be simultaneously etched with TMAH or NaOH-based chemical without etching the buried insulating film 9 and the semiconductor.
  • Ge or InGaAs substrate digging may occur depending on the processing time and temperature of the a-Si removal process.
  • a structure using a-Si for the dummy gate electrode 3 and HfAlOx or SiO 2 for the dummy gate insulating film 2 can be cited as one of the best structures.
  • SiO 2 or SiN may be used. However, it is preferable to use SiO 2 that is easily etched by HF on the side wall.
  • the semiconductor substrate 1 or the semiconductor substrate surface is a semiconductor layer having a large Si content such as Si or Si 1-x Ge x (x ⁇ 0.7), the substrate is dug by an ammonia chemical solution. Therefore, it is necessary to use a dummy gate 6 having a structure different from that of Ge or III-V group.
  • an insulating film that can be etched with HCl, H 3 PO 4 , HF or the like, which is a chemical solution that does not etch the semiconductor can be used.
  • a high-k film such as SiO 2 , HfO 2 , HfAlOx, etc. etched by HF, an Al 2 O 3 , La 2 O 3 , LaAlO x film, etc. etched by HF, HCl, or H 3 PO 4
  • An SiN film to be etched can be used for the dummy gate insulating film 2.
  • an insulating film such as a-Si, a-InP, Ni, a-Ge, SiO 2 or SiN can be used as the dummy gate electrode 3.
  • the dummy gate electrode 3 can be etched using NaOH, TMAH, HCl, NaOH containing H 2 O 2 , HCl, HF, or H 3 PO 4 .
  • a-Si cannot be used for the dummy gate electrode only when the Al 2 O 3 film is used as described above. This is because a-Si, Al 2 O 3 , and Si are simultaneously etched by TMAH or NaOH-based chemical solution, resulting in substrate digging.
  • the buried insulating film 9 may be made of SiO 2 or SiN having low step coverage or strong in-film stress.
  • the buried insulating film must be a different kind of film so that the buried insulating film is not etched when the dummy gate electrode is removed. That is, when the dummy gate electrode 3 is SiO 2 , the buried insulating film 9 must be made of SiN.
  • the hard mask 4 and the side wall 5 can use insulating films such as SiO 2 and SiN, respectively.
  • the dummy gate insulating film 2 is formed by SiN
  • the dummy gate electrode 3 is formed by a-Si
  • the buried insulating film 9 is formed by a PECVD method.
  • SiO 2 having a low coverage or a large in-film compressive stress is used.
  • the dummy gate electrode 3 can be etched with the TMAH or NH 4 OH liquid, and the holes 11 can be formed.
  • the semiconductor layer can be exposed without digging the substrate.
  • a dummy gate that is, the dummy gate insulating film 2 and the dummy gate electrode 3
  • SiN silicon dioxide
  • the conditions of the dummy gate structure and the buried insulating film described above are not limited to this, and other materials may be used.
  • FIGS. 2 to 5 The experimental results in this embodiment are shown in FIGS. 2 to 5 below.
  • the buried insulating film 9 is made of SiO 2 (250 nm) formed by PECVD at 250 ° C. using SiH 4 gas (10 sccm or less) and N 2 O gas (460 sccm).
  • the sidewall film 5 and the SD region are not formed.
  • FIG. 2 only shows the condition that the thickness of the dummy gate electrode 3 is different from the others, but FIG. 3 and subsequent figures all show the results of the above conditions.
  • FIG. 2 shows a cross-sectional SEM image immediately after the gate is buried, which corresponds to the explanatory view 1 (c) of the present embodiment. From this figure, it can be seen that the region where the air gap 10 is formed later is sparse in the vicinity of the gate side surface.
  • FIG. 3 shows a case where the void 10 is formed by HF treatment (corresponding to FIG. 1D). Here, HF treatment is performed for 1 minute in order to etch SiO 2 .
  • FIGS. 4 and 5 show cross-sectional SEM images after the diluted NH 4 OH solution is heated to 45 ° C. and immersed for about 15 minutes in order to etch the poly-Si of the dummy gate electrode 3 from the gap 10.
  • FIG. 4 is a cross-sectional image in which patterns with a gate length of ⁇ 50 nm are aligned at a pitch of 500 nm, and it can be confirmed that poly-Si is completely removed in all gate patterns.
  • poly-Si removal is performed under the same etching conditions with the gate pattern pitch set to 150 nm or less. At this time, the embedded SiO 2 film existing in the space between the gates is also almost removed, and the pattern is removed over 2 ⁇ m.
  • the gate electrode etching time for lift-off can be shortened by dividing the gate pattern into smaller gate patterns or blocks as shown in FIG. 6 at an arbitrary gate length.
  • the cavity 10 is provided in the peripheral portion of the dummy gate 6, and the lower portion of the dummy gate 6 is etched using the cavity 10, thereby performing the replacement gate process without using the CMP method.
  • the CMP method is not used, it is expected that the process cost is reduced by simplifying the process.
  • the gate shape after embedding becomes a reverse taper shape, it is possible to reduce the gate resistance and to suppress the poor embedding of the gate electrode.
  • (Second Embodiment) 7A to 7E are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the second embodiment.
  • This embodiment is a method of manufacturing a Fin-FET.
  • a fin structure 22 is formed on a semiconductor substrate (support substrate) 21 by using an etching process such as lithography and RIE.
  • the support substrate 21 and the fin structure 22 may be formed by etching the semiconductor substrate 21 to form the fin structure 22, or may be configured by different semiconductors.
  • the substrate 21 may be made of Si or Ge
  • the fin structure 22 may be made of SiGe, Ge, or a III-V group compound formed on the substrate 21 by epitaxial growth or the like.
  • a semiconductor layer 23 different from the substrate surface is formed on the surface of the substrate 21 and on the surface of the fin structure 22.
  • a buried insulating film 24 is deposited on the substrate 21 and the fin structure 22, and the fin structure 22 is buried with the buried insulating film 24.
  • a film having a low step coverage or a large in-film stress is used as in the first embodiment.
  • a void 25 is formed by etching a sparse region of the buried insulating film 24 by a process such as wet etching. As a result, the semiconductor layer 23 is exposed to the gap 25 at the bottom of the fin structure 22.
  • the insulating film 24 deposited on the upper portion of the fin structure 22 can be lifted off by etching the semiconductor layer 23 with a liquid or gas through the gap 25. As a result, a bulk-fin structure can be formed as shown in FIG.
  • a Fin-FET can be manufactured by forming a gate electrode on the surface of the fin structure 22 via a gate insulating film.
  • the gate electrode Proximity to the substrate 21 can be prevented beforehand. That is, the presence of the insulating film 24 in FIG. 7E provides a substantial SOI fin structure, which can contribute to improvement in device characteristics.
  • FIG. 8A to 8E are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the third embodiment. This embodiment is also a method for manufacturing a Fin-FET, as in the second embodiment.
  • the process is the same as that of the second embodiment until the fin structure 32 is formed on the semiconductor substrate (support substrate) 31 by using an etching process such as lithography and RIE.
  • the support substrate 31 and the fin structure 32 may be formed of the same or different semiconductors.
  • a buried insulating film 33 is deposited on the substrate 31 and the fin structure 32, and the fin structure 32 is buried with the buried insulating film 33 having a low step coverage or a large in-film stress. .
  • a gap 34 is formed in a region where the insulating film 33 near the fin structure is sparse by an etching process such as wet etching. As a result, the bottom of the fin structure 32 is exposed in the gap 34.
  • the lower part of the fin structure 32 is etched through the gap 34 by wet etching or gas etching to form the semiconductor floating layer 35.
  • a region having a larger area than the fin structure portion such as an SD-Pad region is formed at both ends thereof, so that the Pad region is connected to the support substrate 31 and the semiconductor floating layer is formed. 35 is held in the air.
  • a gate insulating film is deposited by the ALD method and a gate electrode is deposited by the CVD method.
  • a GAA (Gate-all-around) Fin-FET can be formed.
  • the semiconductor floating layer 35 can be formed by providing the cavity 34 around the fin structure 32 and etching the lower part of the fin structure 32 using the cavity 34. . Then, by forming a gate insulating film and a gate electrode in the semiconductor floating layer 35, a GA-structure Fin-FET can be easily manufactured.
  • FIGS. 8A to 8E are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the fourth embodiment.
  • the same parts as those in FIGS. 8A to 8E are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment is a modification of forming the semiconductor floating layer in the third embodiment described above.
  • a semiconductor layer 37 electrically isolated from the substrate 31 can be formed by oxidizing the lower portion of the fin structure through the gap 34 to form an oxide film 36. . Thereby, it is possible to form a pseudo SemiOI (SemiconductoremiOn Insulator) structure.
  • the buried insulating film 33 deposited on the outer periphery of the semiconductor layer 37 is removed. Thereafter, by forming a gate electrode on the surface of the semiconductor layer 37 via a gate insulating film, it becomes possible to manufacture a Fin-FET in which a gate is formed on three surfaces of the fin structure 32.
  • the oxide film 36 under the semiconductor layer 37 remains after the buried insulating film 33 is removed.
  • the oxide film 36 below the semiconductor layer 37 may be removed, and a structure similar to that shown in FIG. 8E may be obtained.
  • the semiconductor floating layer 37 can be obtained by forming a region having a large area such as an SD-Pad region at both ends of the fin structure as in the third embodiment.
  • the laminated structure of the dummy gate insulating film and the dummy gate electrode is used as the dummy gate, but the dummy gate is not necessarily limited to the laminated structure, and can be realized by a single layer structure.
  • the etching of the embedded insulating film is not necessarily limited to the wet etching method, and any etching can be used as long as only the embedded insulating film can be selectively etched.
  • a dry etching method using a gas may be used.
  • the materials of the semiconductor substrate, the dummy gate, and the buried insulating film, and the etching conditions for etching the buried insulating film can be appropriately changed according to the specifications.

Abstract

　半導体装置の製造方法であって、半導体基板（１）上にダミーゲート（６）を形成する工程と、基板（１）及びダミーゲート（６）の上に埋め込み絶縁膜（９）を堆積し、ダミーゲート（６）を埋め込み絶縁膜（９）にて埋め込む工程と、埋め込み絶縁膜（９）を一部エッチングし、ダミーゲート（６）の周辺部に空隙（１０）を形成する工程と、空隙（１０）の形成により露出したダミーゲート（６）をエッチングすることで、ダミーゲート（６）及び該ダミーゲート（６）上の埋め込み絶縁膜（９）を除去する工程と、ダミーゲート（６）の除去により露出した基板（１）上にゲート絶縁膜（１２）を介してゲート電極（１３）を形成する工程と、を含む。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　ＣＭＯＳロジック回路における微細化が進むにつれ、低ＥＯＴ（Equivalent Physical Oxide Thickness）実現のために、高誘電率（high-k）膜がデバイスへと適用されている。さらに、この high-k 膜の熱負荷による閾値変動や低誘電率層の形成を回避するため、或いはチャネルへの歪み導入のために、ＳＤ領域形成後にゲート絶縁膜を形成するリプレイスメントゲート（ダマシンゲート）プロセスを用いたデバイス作製が行われている。
　従来のリプレイスメントゲートプロセスにおいては、ダミーゲート形成後にＳＤ領域を形成し、ダミーゲートをＳｉＯ2 などの絶縁膜によって埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法によってダミーゲート上面を露出する。次いで、ダミーゲートを除去した後に、再度ゲート絶縁膜とゲート電極を形成することでゲートを形成する。これにより、ＳＤ領域形成時の高い熱負荷がかかることなく、ゲートスタックを形成することが可能となった。
　上述のように、リプレイスメントゲートプロセスを行うにあたっては、埋め込み絶縁膜を堆積した後にＣＭＰ法を用いてダミーゲートの上面を露出する工程を必須としていた。しかし、ＣＭＰ法はウェハ面積が大口径化するにつれ、スクラッチやディッシング、エロージョンの発生を抑制することが技術的に困難になってくる。さらには、大口径化によりＣＭＰプロセスのコストの増大が予想され、今後ウェハが大口径化されていく上でリプレイスメントゲートプロセスの適用が困難になることが予想される。
特開２００１－９３８６１号公報 特開２００３－１５８２６３号公報
　発明が解決しようとする課題は、ＣＭＰ法を用いずにリプレイスメントゲートプロセスを可能にし、下地膜（層間絶縁膜）の面内ばらつきや欠陥を抑制すると共に、プロセスの簡略化によるプロセスコストの低減をはかり得る半導体装置の製造方法を提供することである。
　本発明の一態様に係わる半導体装置の製造方法は、半導体基板上にダミーゲートを形成する工程と、前記基板及び前記ダミーゲートの上に埋め込み絶縁膜を堆積し、前記ダミーゲートを前記埋め込み絶縁膜にて埋め込む工程と、前記埋め込み絶縁膜を一部エッチングし、前記ダミーゲートの周辺部に空隙を形成する工程と、前記空隙の形成により露出した前記ダミーゲートをエッチングすることで、前記ダミーゲート及び該ダミーゲート上の前記埋め込み絶縁膜を除去する工程と、前記ダミーゲートの除去により露出した前記基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を含むことを特徴とする。
　本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板上にフィン構造を形成する工程と、前記基板及び前記フィン構造の表面上に、前記基板とは異なる半導体層を形成する工程と、前記半導体層が形成された前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、前記埋め込み絶縁膜を一部エッチングし、前記フィン構造の周辺部に空隙を形成する工程と、前記空隙により露出した前記フィン構造の下部から、前記フィン構造の外周に成膜された前記半導体層をエッチングすることで、前記フィン構造の外周部の前記半導体層及び前記フィン構造の上部の前記埋め込み絶縁膜を除去する工程と、を含むことを特徴とする。
　本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板上にフィン構造を形成する工程と、前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、前記埋め込み絶縁膜を一部エッチングし、前記フィン構造の周辺部に空隙を形成する工程と、前記空隙により露出した前記フィン構造の下部をエッチングし、前記フィン構造の上部を前記基板から浮遊させる工程と、を含むことを特徴とする。
　本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板上にフィン構造を形成する工程と、前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、前記埋め込み絶縁膜を一部エッチングして前記フィン構造の周辺部に空隙を形成する工程と、前記空隙により露出した前記フィン構造の下部を酸化することで前記フィン構造を前記基板と電気的に分離させる工程と、
　を含むことを特徴とする。
　本発明によれば、ＣＭＰ法を用いずにリプレイスメントゲートプロセスを可能とするため、ＣＭＰ法で問題となるディッシングやエロージョン、スクラッチなどの下地膜（層間絶縁膜）の面内ばらつきや欠陥を抑制することが可能となる。
　また、ＣＭＰ法を用いないため、プロセスの簡略化によるプロセスコストの低減が期待される。さらに、埋め込み後のゲート形状が逆テーパ形状になるため、ゲート抵抗の低減及びゲート電極の埋め込み不良を抑制することが可能となる。
図１は、第１の実施形態に係わる半導体装置の製造工程を示す断面図である。 図２は、第１の実施形態により作製された半導体装置の断面構造を示す顕微鏡写真である（ゲート埋め込み直後）。 図３は、第１の実施形態により作製された半導体装置の断面構造を示す顕微鏡写真である（ＨＦ処理によって空隙を形成したもの）。 図４は、第１の実施形態により作製された半導体装置の断面構造を示す顕微鏡写真である（ポリＳｉをエッチングした状態）。 図５は、第１の実施形態により作製された半導体装置の断面構造を示す顕微鏡写真である（ポリＳｉをエッチングした状態）。 図６は、ゲートパターンを細く分割した例を示す平面図である。 図７は、第２の実施形態に係わる半導体装置の製造工程を示す断面図である。 図８は、第３の実施形態に係わる半導体装置の製造工程を示す断面図である。 図９は、第４の実施形態に係わる半導体装置の製造工程を示す断面図である。 図１０は、ステップカバレッジを説明するための模式図である。 図１１は、基板上に段差構造を形成した例を示す断面図である。
　以下、本発明の詳細を図示の実施形態によって説明する。
　（第１の実施形態）
　図１（ａ）～（ｆ）は、第１の実施形態に係わる半導体装置の製造工程を示す断面図である。本実施形態は、リプレイスメントゲートプロセスによってＭＯＳＦＥＴを製造する方法である。
　まず、図１（ａ）に示すように、半導体基板１上にダミーゲート絶縁膜２、ダミーゲート電極３、ハードマスク４を形成した後、リソグラフィとＲＩＥ等のエッチングプロセスによってダミーゲートパターンを形成する。具体的には、半導体基板１上にダミーゲート絶縁膜２及びダミーゲート電極３を堆積した後、ダミーゲート電極３上にゲートパターンのハードマスク４を形成する。そして、ＲＩＥ等のエッチングプロセスによってダミーゲート電極３を選択エッチングする。
　次いで、図１（ｂ）に示すように、イオン注入によってチャネルとＳＤ領域間の寄生抵抗を下げるためのエクステンション領域７の形成を行い、続いて側壁膜５を形成した後に、Deep領域（Ｓ／Ｄ領域）８の形成を行う。ここでは図示しないが、短チャネル効果耐性向上のためにハロー（halo）領域の形成を行ってもよい。また、Deep領域８のみを形成した後にメタルＳＤ領域を形成してもよく、Deep領域８を形成するためではなくメタルＳＤとチャネル半導体界面のショットキー障壁を下げるためのイオン注入を行ってもよい。更には、イオン注入を行わずにメタルＳＤ領域のみを形成しても構わない。
　ＳＤ領域形成の後、ＳＤ領域上のダミーゲート絶縁膜２を除去し、ダミーゲート電極３の下のみにダミーゲート絶縁膜２’を残したダミーゲート６を形成する。その後、側壁膜５及びハードマスク４をウェットエッチング等により除去する。ここでは、ＳＤ領域上のダミーゲート絶縁膜２を除去した後に側壁膜５及びハードマスク４を除去したが、ダミーゲート絶縁膜２を除去する前にこれらを除去しても構わない。また、以下の図１（ｃ）以降では、側壁膜５及びハードマスク４を除去した場合についての例を説明するが、何れの膜のうちどちらか、或いはどちらとも残したままでも構わない。
　次いで、図１（ｃ）に示すように、基板１及びダミーゲート６の上に埋め込み絶縁膜９を堆積し、ダミーゲート６を絶縁膜９にて埋め込む。ここで、埋め込み絶縁膜９は、基板１の表面及びダミーゲート電極３の表面からそれぞれ成長し、最終的にダミーゲート電極３の周辺部でつながることになる。そして、基板１の表面から成長した部分とダミーゲート電極３の表面から成長した部分とのつながった部分（境界）は、埋め込み絶縁膜９が疎となっている。
　埋め込み絶縁膜９としては、ステップカバレッジ（step coverage）の低い、若しくは膜内応力の強い絶縁膜を堆積し、ダミーゲート６を埋め込む。又は、段差形状に堆積した際に液相若しくは気相エッチングによって段差端部に特定の角度の空隙を形成する絶縁膜を用い、これを堆積してダミーゲート６を埋め込むようにしても良い。
　埋め込み絶縁膜９において上記条件を満たす膜として、例えば３００℃以下の低い温度でＳｉＨ4 ガス等やＮ2Ｏガス等を用いてＰＥＣＶＤ法によって形成されるＳｉＯ2 膜、若しくは同じくＰＥＣＶＤ法によって形成されるＳｉＮ膜などが挙げられる。これ以外にも、低温でＣＶＤ法によって成膜されるＬＴＯ膜やＴＥＯＳ膜でも構わない。このとき、ステップカバレッジの低さ、若しくは膜内応力の大きさ故に、ダミーゲート側面とダミーゲート近傍の半導体基板に堆積した絶縁膜が衝突する領域（境界）において、絶縁膜は疎になりやすくなる。
　上述した膜内応力の強い絶縁膜とは、以下のような膜内応力を有する膜である。具体的には、膜内応力の大きさが９０ＭＰａ以上の圧縮応力が好ましく、特に３９０ＭＰａ以上の膜内圧縮応力を持つ膜であることが好ましい。なお、ここで言う膜内応力の測定は光てこ法によって見積もられた。例えば、ＳｉＯ2 の膜内応力を測定する場合には、４インチＳｉ基板上にＳｉＯ2 膜を堆積する前後で基板の曲率半径を測定し、基板の弾性定数等から曲率半径を用いて膜内応力を見積もった。
　また、上述したステップカバレッジの低い膜とは、以下に示す特徴を有する膜である。具体的には、図１０に示したアスペクトレシオ（aspect ratio）が（Ｈ／Ｗ）≒１．９（＝～１３０ｎｍ／～７０ｎｍ）となる段差形状を用いた場合、段差構造に絶縁膜を堆積した際の各部位における絶縁膜厚を用いて、サイドステップカバレッジ（side step coverage）が（Ｔｓ／Ｔｔ）＜０．４７、若しくはボトムステップカバレッジ（bottom step coverage）が（Ｔｂ／Ｔｔ）＜０．５１、若しくはカスピング（cusping）が（［Ｔｃ－Ｔｓ］／Ｔｓ）≧０．３４となる膜である。
　また、上述した段差形状に堆積した際に液相若しくは気相エッチングによって段差端部に特定の角度の空隙を形成する絶縁膜、とは以下のような特徴を有する膜である。図１１に示すように、基板上に形成された段差構造に対して当該絶縁膜を堆積し、その後に液相若しくは気相にてエッチングを行った場合に、段差端部に基板に対する法線から角度θだけ傾いた方向に空隙を形成するような絶縁膜である。ここで、θは０°≦θ≦６０°を満たすのが望ましい。これは、θが６０°よりも大きくなると、後述するゲート電極１３を上部の面積が大きくなり、素子の微細化に不利となるためである。
　次いで、埋め込み絶縁膜９をウェットエッチング法或いはガスでエッチングすることにより、図１（ｄ）に示すように、ダミーゲート６の周辺部に空隙１０を形成する。この空隙１０は、埋め込み絶縁膜９が疎になっている部分、即ち埋め込み絶縁膜９の基板１の表面から成長した部分とダミーゲート電極３の表面から成長した部分との境界に沿って斜めに形成される。
　上記のプロセスにより、ダミーゲート電極３の底部が空隙１０に露出することになる。この状態で、空隙を通しての液体、若しくは気体によるダミーゲート電極３のエッチングを行うことで、図１（ｅ）に示すように、ダミーゲート電極３をリフトオフし、空孔１１を形成することが可能となる。
　図１（ｅ）では、ダミーゲート絶縁膜２’が残っている図を示しているが、ダミーゲート電極３のエッチング時に同時にダミーゲート絶縁膜２’が除去されても構わない。しかしこの場合には、基板を同時にエッチングすることがないような絶縁膜種、及びエッチング条件でなければならない。
　これ以降は、従来のＣＭＰ法を用いたリプレイスメントゲートプロセスと同様である。即ち、図１（ｆ）に示すように、ダミーゲート絶縁膜２’を除去した後、ＭＯＳ界面と半導体基板１の表面を洗浄する。その後、ＡＬＤ法などによりゲート絶縁膜１２を形成し、更にゲート電極１３を埋め込む。ゲート電極１３を埋め込んだ後は、メタルＣＭＰを行うことでゲート電極１３の平坦化を行ってもよい。これ以降は、層間絶縁膜を堆積し、配線工程を行うことで、ＣＭＯＳロジック回路を形成することができる。
　本実施形態における上述のプロセス条件を考慮すると、各膜種や半導体層には以下のような物質を用いることができる。基板１として、ＧｅやＩｎＧａＡｓ等の III－Ｖ族化合物を用いる場合においては、これらの半導体をエッチングしない薬液であるＨＣｌ，ＮａＯＨ，ＨＦ等でエッチング可能な絶縁膜をダミーゲート絶縁膜２として用いることができる。例えば、ＳｉＯ2 若しくはＨｆＯ2 といった high-k 膜等のＨＦにエッチングされる膜、ＨＣｌやＨＦにエッチングされるＬａ2Ｏ3 やＬａＡｌＯｘ等の膜、或いはＨＦ，ＨＣｌ，ＮａＯＨにエッチングされるＡｌ2Ｏ3 膜をダミーゲート絶縁膜２に用いることができる。
　ＨＦのみにエッチングされるＳｉＯ2 、又はＨｆＯ2 、ＨｆＡｌＯｘなどの high-k 膜がダミーゲート絶縁膜２の場合には、ダミーゲート電極３としては、ＨＦ以外の薬液でエッチング可能な物質を用いることができる。例えば、ＮａＯＨやＴＭＡＨにエッチングされるａ－Ｓｉ、Ｈ2Ｏ2 を含むＮａＯＨやＨＣｌにエッチングされるａ－Ｇｅ、ＨＣｌのみでエッチング可能なａ－ＩｎＰやＮｉ等、を用いることができる。さらには、ＨＦでエッチングされるＳｉＯ2 などでダミーゲート電極３を形成してもよいが、この場合には埋め込み絶縁膜９をＨＦによるエッチングが遅いＳｉＮにするなどの必要がある。
　ＨＣｌにエッチングされるＬａ2Ｏ3 やＬａＡｌＯｘ等においては、ダミーゲート電極３にａ－Ｓｉ，ａ－Ｇｅなどを用いれば、ＴＭＡＨ、ＮａＯＨやＮａＯＨにＨ2Ｏ2 を加えた薬液でエッチング可能である。さらに、ダミーゲート電極３にａ－ＩｎＰやＮｉ等を用いれば、ダミーゲート電極３とダミーゲート絶縁膜２を同時にＨＣｌにてエッチング可能である。
　次に、ＨＦ，ＨＣｌ，ＮａＯＨにエッチングされるＡｌ2Ｏ3 膜等をダミーゲート絶縁膜２に用いる場合については、ダミーゲート電極３にａ－Ｓｉ，ａ－Ｇｅ，ａ－ＩｎＰ，Ｎｉ、或いはＡｌ2Ｏ3 やＳｉＯ2 などの絶縁膜を用いることができる。このとき、ＴＭＡＨやＮａＯＨ，ＨＣｌ，ＨＦにてそれぞれダミーゲート電極３とダミーゲート絶縁膜２を同時にリフトオフすることが可能である。
　ハードマスク４や側壁膜５には、ＳｉＯ2 或いはＳｉＮを用いることができる。埋め込み絶縁膜９には、ステップカバレッジの低い若しくは膜内圧縮応力の大きいＳｉＯ2 膜やＳｉＮ膜を用いることができる。これにより、ＨＦやＨ3ＰＯ4 にて空隙１０を形成することが可能となり、この空隙１０よりダミーゲート電極３をリフトオフすることが可能となる。
　ダミーゲート電極３とダミーゲート絶縁膜２をＳｉＯ2 やＡｌ2Ｏ3 等の絶縁膜で形成した場合、若しくはａ－Ｓｉ／Ａｌ2Ｏ3 とした場合には、ＮＨ4ＯＨやＴＭＡＨ，ＨＦによってエッチングすることでダミーゲート絶縁膜２とダミーゲート電極３が同時に溶解する。このとき、半導体基板１はＮＨ4ＯＨやＴＭＡＨ，ＨＦに殆ど溶解しないため、基板掘れの問題は起きない。このため、この構造は、工程数を減らすことが可能となるため好ましい。
　以上のことから考えて、Ｇｅや III－Ｖ族基板における最良となる構造の一例としては、ダミーゲート絶縁膜２にＡｌ2Ｏ3 、ダミーゲート電極３にａ－Ｓｉ、埋め込み絶縁膜９にＰＥＣＶＤ法によって形成されるステップカバレッジの低い、若しくは膜内圧縮応力の大きいＳｉＯ2 を用いる構造が挙げられる。この場合、埋め込み絶縁膜９や半導体をエッチングすることなく、ダミーゲート電極３とダミーゲート絶縁膜２をＴＭＡＨやＮａＯＨ系薬液によって同時にエッチングすることが可能である。なお、上述したａ－Ｓｉ／Ａｌ2Ｏ3 構造では、ａ－Ｓｉ除去工程の処理時間や温度によってはＧｅやＩｎＧａＡｓ基板掘れが起きる可能性もある。この可能性を考慮すると、ダミーゲート電極３にａ－Ｓｉ、ダミーゲート絶縁膜２にＨｆＡｌＯｘやＳｉＯ2 を用いる構造も最良の構造の一つに挙げられる。以上述べたゲートスタックでは、ハードマスク４はリフトオフ可能なため、ＳｉＯ2 やＳｉＮでも構わないが、側壁にはＨＦにエッチングされやすいＳｉＯ2 などを用いることが好ましい。
　半導体基板１、若しくは半導体基板表面がＳｉやＳｉ1-xＧｅx（ｘ＜０．７）のようなＳｉ含有量の多い半導体層となる場合には、アンモニア薬液による基板掘れが起きる。このため、ダミーゲート６の構造としては、Ｇｅや III－Ｖ族とは異なったものを使用する必要がある。
　ダミーゲート絶縁膜２には、半導体をエッチングしない薬液であるＨＣｌ，Ｈ3ＰＯ4，ＨＦ等でエッチング可能な絶縁膜を用いることができる。例えば、ＨＦにエッチングされるＳｉＯ2 やＨｆＯ2 ，ＨｆＡｌＯｘ等の high-k 膜、ＨＦ，ＨＣｌにエッチングされるＡｌ2Ｏ3 ，Ｌａ2Ｏ3 ，ＬａＡｌＯx 等の膜、或いはＨ3ＰＯ4 にエッチングされるＳｉＮ膜をダミーゲート絶縁膜２に用いることができる。これらのダミーゲート絶縁膜２を用いる場合においては、ダミーゲート電極３としてａ－Ｓｉ，ａ－ＩｎＰ，Ｎｉ，ａ－Ｇｅ若しくはＳｉＯ2 やＳｉＮ等の絶縁膜を用いることができる。そして、ＮａＯＨ、ＴＭＡＨ，ＨＣｌ，Ｈ2Ｏ2 を含むＮａＯＨ、ＨＣｌ、ＨＦ、若しくはＨ3ＰＯ4 を用いてダミーゲート電極３をエッチングすることができる。但し、前述のようにＡｌ2Ｏ3 膜を用いる場合のみ、ダミーゲート電極にａ－Ｓｉを用いることができない。というのもａ－Ｓｉ，Ａｌ2Ｏ3 ，ＳｉがＴＭＡＨやＮａＯＨ系薬液によって同時にエッチングされてしまうため、基板掘れが起きてしまうためである。
　上述の構造においては、埋め込み絶縁膜９にステップカバレッジの低い、若しくは膜内応力の強いＳｉＯ2 やＳｉＮを用いればよい。但し、ダミーゲート電極３にＳｉＯ2 やＳｉＮを用いている場合のみ、ダミーゲート電極除去時の埋め込み絶縁膜のエッチングが起きないように、それぞれ埋め込み絶縁膜は別種の膜にしなければならない。つまり、ダミーゲート電極３がＳｉＯ2 の場合には、埋め込み絶縁膜９はＳｉＮにするなどしなければならない。最後に、ハードマスク４や側壁５はそれぞれＳｉＯ2 ，ＳｉＮなどの絶縁膜を用いることができる。
　ダミーゲートと埋め込み絶縁膜の組み合わせとして、最良な構造の一例として挙げられるのが、ダミーゲート絶縁膜２をＳｉＮ、ダミーゲート電極３をａ－Ｓｉ、埋め込み絶縁膜９をＰＥＣＶＤ法によって形成されるステップカバレッジの低い、若しくは膜内圧縮応力の大きいＳｉＯ2 を用いる場合である。この場合には、ＨＦ液にて空隙１０を形成したのち、ＴＭＡＨやＮＨ4ＯＨ液にてダミーゲート電極３をエッチングすることが可能となり、空孔１１を形成することができる。次に、ダミーゲート絶縁膜２を熱リン酸で除去することで、基板掘れがなく半導体層を露出することができる。
　また、最良構造のもう一例として挙げられるのが、ＳｉＮのみでダミーゲート（つまりダミーゲート絶縁膜２とダミーゲート電極３）を形成する場合である。この場合には、側壁を形成する必要がなくなるという点、空隙を形成したのちにＨ3ＰＯ4 処理の一工程のみでダミーゲート全体をリフトオフして表面を露出することが可能となる点、からプロセスの簡略化につながる。
　以上、上述したダミーゲート構造や埋め込み絶縁膜の条件はこれに限るものではなく、他の物質を用いても構わない。
　以下に、本実施形態における実験結果を、図２～図５に示す。半導体基板１にＳｉ、ダミーゲート絶縁膜２に熱酸化によって形成されたＳｉＯ2 （１０ｎｍ）、ダミーゲート電極３にポリＳｉ（７０ｎｍ）、ハードマスク４にＡＬＤ法によって形成されたＳｉＮ（２０ｎｍ）、埋め込み絶縁膜９にＳｉＨ4 ガス（１０sccm以下）及びＮ2Ｏガス（４６０sccm）を用いて２５０℃でＰＥＣＶＤ法によって成膜されたＳｉＯ2 （２５０ｎｍ）を用いている。またここでは、側壁膜５やＳＤ領域の形成は行っていない。なお、図２のみダミーゲート電極３の厚さが他とは異なる条件を示しているが、図３以降は全て上述の条件の結果を示している。
　まず、図２ではゲート埋め込み直後の断面ＳＥＭ像を示しており、本実施形態の説明図１（ｃ）に該当する。この図から、ゲート側面近傍で後に空隙１０の形成される領域が疎になっていることが分かる。次に、ＨＦ処理によって空隙１０を形成したもの（図１（ｄ）に相当）を、図３に示している。ここでは、ＳｉＯ2 をエッチングするため、ＨＦ処理を１分間行っている。
　次に、図４、図５では、空隙１０よりダミーゲート電極３のポリＳｉをエッチングするため、希釈したＮＨ4ＯＨ液を４５℃に熱して１５分ほど浸漬した後の断面ＳＥＭ像を示している。図４は、ゲート長～５０ｎｍのパターンがピッチ５００ｎｍで整列した断面像であるが、全てのゲートパターンにおいて完全にポリＳｉが除去されているのが確認できる。また、図５においては、ゲートパターンのピッチを１５０ｎｍ以下にして、同一エッチング条件でポリＳｉ除去を行っている。このとき、ゲート間のスペースに存在する埋め込みＳｉＯ2 膜もほぼ除去され、２μｍにわたってパターンが除去されている。
　このことから任意のゲート長において、図６のようにゲートパターンをそれより細いゲートパターンに分割、或いはブロックに分割することで、リフトオフするためのゲート電極エッチング時間を短縮することが可能となる。
　このように本実施形態によれば、ダミーゲート６の周辺部に空洞１０を設け、この空洞１０を利用してダミーゲート６の下部をエッチングすることにより、ＣＭＰ法を用いずにリプレイスメントゲートプロセスを可能とすることができる。このため、ＣＭＰ法で問題となるディッシングやエロージョン、スクラッチなどの下地膜（層間絶縁膜）の面内ばらつきや欠陥を抑制することが可能となる。また、ＣＭＰ法を用いないため、プロセスの簡略化によるプロセスコストの低減が期待される。さらに、埋め込み後のゲート形状が逆テーパ形状になるため、ゲート抵抗の低減、及びゲート電極の埋め込み不良を抑制することが可能となる。
　（第２の実施形態）
　図７（ａ）～（ｅ）は、第２の実施形態に係わる半導体装置の製造工程を示す断面図である。本実施形態は、Ｆｉｎ－ＦＥＴを製造する方法である。
　まず、図７（ａ）に示すように、半導体基板（支持基板）２１上にリソグラフィ及びＲＩＥ等のエッチングプロセスを用いて、フィン（Ｆｉｎ）構造２２を形成する。ここで、支持基板２１とフィン構造２２においては、半導体基板２１をエッチング加工してフィン構造２２を形成したものであっても良く、それぞれ異なる半導体で構成されていても良い。例えば、基板２１がＳｉ若しくはＧｅであり、フィン構造２２が基板２１上にエピタキシャル成長などで形成されたＳｉＧｅ，Ｇｅ、或いは III－Ｖ族化合物から構成されていてもよい。
　次いで、図７（ｂ）に示すように、基板２１の表面上及びフィン構造２２の表面上に基板表面とは異なる半導体層２３を形成する。
　次いで、図７（ｃ）に示すように、基板２１及びフィン構造２２の上に埋め込み絶縁膜２４を堆積し、フィン構造２２を埋め込み絶縁膜２４にて埋め込む。この埋め込み絶縁膜２４は、第１の実施形態と同様で、ステップカバレッジが低い、若しくは膜内応力の大きい膜を用いる。
　次いで、図７（ｄ）に示すように、ウェットエッチング等のプロセスにより、埋め込み絶縁膜２４の疎の領域をエッチングすることで空隙２５を形成する。これにより、フィン構造２２の底部において半導体層２３が空隙２５に露出することになる。
　次いで、空隙２５を通しての液体、若しくは気体による半導体層２３のエッチングを行うことで、フィン構造２２の上部に堆積した絶縁膜２４をリフトオフすることが可能となる。これにより、図７（ｅ）に示すとおり、バルク－フィン構造を形成することが可能となる。
　これ以降は図示しないが、フィン構造２２の表面上にゲート絶縁膜を介してゲート電極を形成することにより、Ｆｉｎ－ＦＥＴを作製することが可能となる。
　このように本実施形態によれば、フィン構造２２の周辺部で基板２１上に絶縁膜２４が残っているため、フィン構造２２にゲート絶縁膜を介してゲート電極を形成した場合、ゲート電極が基板２１に近接することを未然に防止することができる。即ち、図７（ｅ）の絶縁膜２４の存在により実質的なＳＯＩフィン構造となり、素子特性の向上に寄与することが可能となる。
　（第３の実施形態）
　図８（ａ）～（ｅ）は、第３の実施形態に係わる半導体装置の製造工程を示す断面図である。本実施形態も、第２の実施形態と同様にＦｉｎ－ＦＥＴを製造する方法である。
　まず、図８（ａ）に示すように、半導体基板（支持基板）３１上にリソグラフィ及びＲＩＥ等のエッチングプロセスを用いてフィン構造３２を形成するまでは、第２の実施形態と同様である。ここでも第２の実施形態と同じく、支持基板３１とフィン構造３２は構成する半導体が同じでも異なっていても構わない。
　次いで、図８（ｂ）に示すように、基板３１及びフィン構造３２の上に埋め込み絶縁膜３３を堆積し、フィン構造３２をステップカバレッジが低い若しくは膜内応力の大きい埋め込み絶縁膜３３にて埋め込む。
　次いで、図８（ｃ）に示すように、ウェットエッチング等のエッチングプロセスによりフィン構造の近傍の絶縁膜３３が疎の領域に空隙３４を形成する。これにより、フィン構造３２の底部が空隙３４に露出することになる。
　次いで、図８（ｄ）に示すように、空隙３４を通して、ウェットエッチング若しくはガスエッチングによりフィン構造３２の下部をエッチングし、半導体浮遊層３５を形成する。半導体浮遊層３５を形成するにあたっては、その両端を例えばＳＤ－Ｐａｄ領域のようなフィン構造部よりも面積の大きい領域を形成しておくことで、Ｐａｄ領域が支持基板３１とつながり、半導体浮遊層３５は空中に保持されることとなる。
　次いで、半導体浮遊層３５の外周部に成膜されている埋め込み絶縁膜３３をウェットエッチング等により除去することで、図８（ｅ）に示すような半導体浮遊構造を得ることができる。
　これ以降は、半導体浮遊層３５が形成された後、ＡＬＤ法によってゲート絶縁膜、ＣＶＤ法によってゲート電極を堆積する。そして、リソグラフィ及びＲＩＥ等を用いることで、ＧＡＡ（Gate all around）のＦｉｎ－ＦＥＴを形成することが可能となる。
　このように本実施形態によれば、フィン構造３２の周辺部に空洞３４を設け、この空洞３４を利用してフィン構造３２の下部をエッチングすることにより、半導体浮遊層３５を形成することができる。そして、この半導体浮遊層３５にゲート絶縁膜及びゲート電極を形成することにより、ＧＡＡ構造のＦｉｎ－ＦＥＴを簡易に作製することができる。
　（第４の実施形態）
　図９（ａ）～（ｃ）は、第４の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図８（ａ）～（ｅ）と同一部分には同一符号を付して、その詳しい説明は省略する。
　この実施形態は、先に説明した第３の実施形態において、半導体浮遊層を形成するにあたっての変形例である。
　図９（ａ）に示すように、前記図８（ｃ）の空隙形成までは第３の実施形態と同様である。次いで、図９（ｂ）に示すように、空隙３４を通してフィン構造下部を酸化して酸化膜３６を形成することで、基板３１とは電気的に分離された半導体層３７を形成することができる。これにより、疑似ＳｅｍＯＩ（Semiconductor On Insulator）構造を形成することが可能である。
　次いで、図９（ｃ）に示すように、半導体層３７の外周部に堆積されている埋め込み絶縁膜３３を除去する。これ以降は、半導体層３７の表面上にゲート絶縁膜を介してゲート電極を形成することにより、フィン構造３２の３面にゲートを形成したＦｉｎ－ＦＥＴを作製することが可能となる。
　なお、ここでは埋め込み絶縁膜３３の除去後に半導体層３７の下部の酸化膜３６が残っている。しかし、埋め込み絶縁膜３３の種類、及び埋め込み絶縁膜エッチング条件次第では、半導体層３７の下部の酸化膜３６は除去されることもあり、図８（ｅ）と同様な構造が得られる場合もある。この場合には、第３の実施形態と同じくフィン構造の両端をＳＤ－Ｐａｄ領域のような面積の大きい領域を形成することで、半導体浮遊層３７を得ることが可能となる。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　実施形態では、ダミーゲートとしてダミーゲート絶縁膜及びダミーゲート電極の積層構造を用いたが、ダミーゲートは必ずしも積層構造に限るものではなく、単層構造で実現することも可能である。
　また、埋め込み絶縁膜をエッチングするのは必ずしもウェットエッチング法に限るものではなく、埋め込み絶縁膜のみを選択的にエッチングできるものであれば良い。例えば、ガスを用いたドライエッチング法であっても良い。
　また、半導体基板、ダミーゲート、及び埋め込み絶縁膜の材料、更には埋め込み絶縁膜をエッチングする際のエッチング条件等は、仕様に応じて適宜変更可能である。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１，２１，３１…半導体基板
　２…ダミーゲート絶縁膜
　３…ダミーゲート電極
　４…ハードマスク
　５…側壁膜
　６…ダミーゲート
　７…エクステンション領域
　８…Deep領域（ＳＤ領域）
　９，２４，３３…埋め込み絶縁膜
　１０，２５，３４…空洞
　１１…空孔
　１２…ゲート絶縁膜
　１３…ゲート電極
　２２，３２…フィン構造
　２３…半導体層
　３５…半導体浮遊層
　３６…酸化膜
　３７…半導体層

Claims (14)

  1. 　半導体基板上にダミーゲートを形成する工程と、
    　前記基板及び前記ダミーゲートの上に埋め込み絶縁膜を堆積し、前記ダミーゲートを前記埋め込み絶縁膜にて埋め込む工程と、
    　前記埋め込み絶縁膜を一部エッチングし、前記ダミーゲートの周辺部に空隙を形成する工程と、
    　前記空隙の形成により露出した前記ダミーゲートをエッチングすることで、前記ダミーゲート及び該ダミーゲート上の前記埋め込み絶縁膜を除去する工程と、
    　前記ダミーゲートの除去により露出した前記基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　前記ダミーゲートを形成する工程として、前記基板上にダミーゲート絶縁膜及びダミーゲート電極の積層構造を形成した後に、前記ダミーゲート電極をゲートパターンに加工することを特徴とする、請求項１に記載の半導体装置の製造方法。
  3. 　前記ダミーゲートを前記埋め込み絶縁膜にて埋め込む工程として、前記基板の表面側及び前記ダミーゲートの表面側から埋め込み絶縁膜を成長し、
    　前記空隙を形成する工程として、前記埋め込み絶縁膜の前記基板表面から成長した部分と前記ダミーゲートの表面から成長した部分との境界に沿って、前記埋め込み絶縁膜をウェットエッチング法にてエッチングすることを特徴とする、請求項１に記載の半導体装置の製造方法。
  4. 　前記基板はＳｉ基板であり、
    　前記ダミーゲート絶縁膜にＳｉＮ若しくはＳｉＯ2 、前記ダミーゲート電極にａ－Ｓｉ、前記埋め込み絶縁膜にＳｉＯ2 膜を用い、
    　前記埋め込み絶縁膜に空隙を形成する際にフッ酸を用い、前記ダミーゲート電極を除去する際にアンモニア又はＴＭＡＨを用い、前記ダミーゲート絶縁膜を除去する際にリン酸を用いることを特徴とする、請求項２に記載の半導体装置の製造方法。
  5. 　前記基板はIII－Ｖ族化合物半導体であり、
    　前記ダミーゲート絶縁膜にＡｌ2Ｏ3 若しくはＳｉＯ2 、前記ダミーゲート電極にａ－Ｓｉ、前記埋め込み絶縁膜にＳｉＯ2 膜を用い、
    　前記埋め込み絶縁膜に空隙を形成する際にフッ酸を用い、前記ダミーゲート電極を除去する際にアンモニア又はＴＭＡＨを用い、前記ダミーゲート絶縁膜を除去する際に塩酸若しくはアンモニア薬液を用いることを特徴とする、請求項２に記載の半導体装置の製造方法。
  6. 　前記埋め込み絶縁膜として、所定の段差形状に堆積した後の液相若しくは気相エッチングによって、前記基板の表面に対して傾いた方向に空隙が形成される絶縁膜、を用いることを特徴とする、請求項１に記載の半導体装置の製造方法。
  7. 　半導体基板上にフィン構造を形成する工程と、
    　前記基板及び前記フィン構造の表面上に、前記基板とは異なる半導体層を形成する工程と、
    　前記半導体層が形成された前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、
    　前記埋め込み絶縁膜を一部エッチングし、前記フィン構造の周辺部に空隙を形成する工程と、
    　前記空隙により露出した前記フィン構造の下部から、前記フィン構造の外周に成膜された前記半導体層をエッチングすることで、前記フィン構造の外周部の前記半導体層及び前記フィン構造の上部の前記埋め込み絶縁膜を除去する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  8. 　半導体基板上にフィン構造を形成する工程と、
    　前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、
    　前記埋め込み絶縁膜を一部エッチングし、前記フィン構造の周辺部に空隙を形成する工程と、
    　前記空隙により露出した前記フィン構造の下部をエッチングし、前記フィン構造の上部を前記基板から浮遊させる工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  9. 　半導体基板上にフィン構造を形成する工程と、
    　前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、
    　前記埋め込み絶縁膜を一部エッチングして前記フィン構造の周辺部に空隙を形成する工程と、
    　前記空隙により露出した前記フィン構造の下部を酸化することで前記フィン構造を前記基板と電気的に分離させる工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  10. 　前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程として、前記基板の表面側及び前記フィン構造の表面側から埋め込み絶縁膜を成長し、
    　前記空隙を形成する工程として、前記埋め込み絶縁膜の前記基板表面から成長した部分と前記フィン構造の表面から成長した部分との境界に沿って、前記埋め込み絶縁膜をウェットエッチング法にてエッチングすることを特徴とする、請求項７～９の何れかに記載の半導体装置の製造方法。
  11. 　前記フィン構造は、前記基板と同じ材料又は前記基板上にエピタキシャル成長されたＳｉＧｅ層、Ｇｅ層、又はIII-Ｖ族化合物半導体層であることを特徴とする、請求項７～９の何れかに記載の半導体装置の製造方法。
  12. 　前記埋め込み絶縁膜として、ステップカバレッジが所定値以下の膜、又は膜内圧縮応力が９０ＭＰａ以上の絶縁膜を用いることを特徴とする、請求項７～９の何れかに記載の半導体装置の製造方法。
  13. 　前記埋め込み絶縁膜として、ＰＥＣＶＤ法でＳｉＨ4 ガス及びＮ2Ｏガスを用いて３００℃未満の温度で成膜されるＳｉＯ2 膜を用いることを特徴とする、請求項１２に記載の半導体装置の製造方法。
  14. 　前記埋め込み絶縁膜として、所定の段差形状に堆積した後の液相若しくは気相エッチングによって、前記基板の表面に対して傾いた方向に空隙が形成される絶縁膜、を用いることを特徴とする、請求項７～９の何れかに記載の半導体装置の製造方法。
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