KR101595780B1 - GaN-Fin 구조 및 FinFET를 제조하는 방법 및 이러한 방법으로 제조된 GaN-Fin 구조를 사용하는 소자 및 FinFET - Google Patents

GaN-Fin 구조 및 FinFET를 제조하는 방법 및 이러한 방법으로 제조된 GaN-Fin 구조를 사용하는 소자 및 FinFET Download PDF

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함성호
이창주
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경북대학교 산학협력단
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Abstract

GaN-Fin 구조 및 FinFET를 제조하는 방법 및 이러한 방법으로 제조된 GaN-Fin 구조 및 FinFET가 개시된다.
GaN-Fin 구조를 형성하는 방법은 제1 GaN 계층에 측면 에칭을 수행하여 초기 GaN 핀 구조를 형성하고, 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고, 초기 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고, 초기 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고 증착된 세크리피셜 핀 레이어를 수직 에칭하여 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고, 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고, 측면 벽 및 에칭 베리어를 제거하여 GaN 핀 구조를 생성할 수 있다.

Description

GaN-Fin 구조 및 FinFET를 제조하는 방법 및 이러한 방법으로 제조된 GaN-Fin 구조를 사용하는 소자 및 FinFET{The method and apparatus for manufacturing GaN-Fin structure and FinFET(Fin Field effect transistor and Field effect transistor) and device using GaN-Fin structure and FinFET manufacturing using the same}
본 발명은, GaN-Fin 구조 및 FinFET(Fin Field effect transistor)를 제조하는 방법 및 이러한 방법으로 제조된 GaN-Fin 구조 및 FinFET에 관한 발명으로서, 보다 상세하게는, 식각, 증착 및 재성장을 기반으로 GaN-Fin 구조 및 FinFET를 제조하는 방법 및 이러한 방법으로 제조된 GaN-Fin 구조 및 FinFET에 관한 발명이다.
지난 30년 동안 마이크로 전자공학 분야를 주도해 온 실리콘 소자 기술은 무어(Moore)의 법칙에 따른 지속적인 소자의 소형화를 기반으로 집적도가 향상되고 소자의 성능이 개선되어 왔다. 최근, 실리콘 소자의 크기가 초 서브 마이크론(deep-sub-micron) 크기로 축소되면서 나노스케일(nanoscale) 크기의 실리콘 소자의 제조 가능성과 궁극적인 한계에 대한 관심이 높아지고 있다.
소자 소형화의 가장 큰 장애 요인 중의 하나는 전계 트랜지스터(MOSFET, Metal SiO2 Semiconductor Feild Effect Transistor)가 꺼진 상태에서도 흐르는 소스와 드레인 사이의 누설전류(Ioff)이다. 게이트 길이(Lg)가 줄어들면서 드레인 쪽 전기장이 실리콘 채널의 전위를 낮춤으로써 짧은 채널(Short-Channel) 효과라고 불리는 소자 성능에 부정적인 효과가 커지게 된다. 또한 소자의 누설 전류 또한 크게 증가될 수 있다.
따라서, 소자 소형화에 따른 누설 전류를 효과적으로 억제하기 위해 게이트 절연막 두께를 낮추어 게이트의 전계 효과를 높임으로써 상대적으로 드레인에 의한 전계 효과를 상쇄시킬 수 있다. 그러나 게이트 절연층의 박막화가 물리적 한계점에 도달함에 따라 게이트을 통한 양자역학적 누설 전류(Ig)가 증가한다는 문제점을 가지고 있다.
이러한 문제점을 극복하기 위해 짧은 채널 효과를 획기적으로 줄일 수 있는 이중 게이트(Double-Gate) 구조가 제시되었다. 이러한 이중게이트 구조는 실리콘 채널 양쪽에서 채널 전위를 제어하기 때문에 한 쪽 방향의 게이트를 통해 채널 전위를 제어하는 전통적인 MOSFET보다는 짧은 채널 효과를 줄이고 누설 전류를 억제하는데 매우 효과적이다.
그러나 평면형 이중 게이트 구조는 실리콘 채널 상하부에 있는 게이트를 완벽하게 정렬시키기 어렵고 공정 기술도 복잡하여 실용적이지 못하다는 평가를 받아왔다. 이러한 단점을 해결하기 위해 얇고 수직 방향으로 높게 서 있는 물고기 지느러미(Fin) 형상을 닮은 실리콘 채널을 양쪽에서 두 게이트가 감쌀 수 있도록 한번의 노광과 식각 공정으로 두 게이트가 정렬되도록 하는 FinFET (Fin Field Effect Transistor)소자가 개발 되었다
FinFET는 마치 핀치콕(Double-Gate)으로 가는 고무관(실리콘 채널)을 흐르는 유체(전자 또는 정공)의 흐름을 양쪽(Double-Gate)에서 압력(게이트 전압)을 가하여 차단하는 개념으로 이러한 이중 게이트 구조는 고무 호스의 한쪽에서만 압력을 가하는 고전적인 단일 게이트 구조보다 누설 전류를 획기적으로 감소시켜 소자의 극소형화를 가능하게 하였다.
KR 10-2005-0135233
본 발명의 일 측면은 증착된 세크리피셜 핀 레이어를 수직 에칭하여 형성된 측면 벽을 기반으로 직사각형 모양의 GaN 핀 구조를 형성하는 방법을 제공한다.
본 발명의 다른 측면은 증착된 세크리피셜 핀 레이어를 수직 에칭하여 형성된 측면 벽을 기반으로 구현되는 직사각형 모양의 GaN 핀 구조를 제공한다.
본 발명의 또 다른 측면은 증착된 세크리피셜 핀 레이어를 수직 에칭하여 형성된 측면 벽을 기반으로 직사각형 모양의 GaN 핀 구조를 포함하는 FinFET를 형성하는 방법을 제공한다.
본 발명의 또 다른 측면은 증착된 세크리피셜 핀 레이어를 수직 에칭하여 형성된 측면 벽을 기반으로 직사각형 모양의 GaN 핀 구조를 포함하는 FinFET를 제공한다.
본 발명의 일 측면에 따른 GaN-Fin 구조를 형성하는 방법은 제1 GaN 계층에 측면 에칭을 수행하여 초기 GaN 핀 구조를 형성하고, 상기 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고, 상기 초기 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고, 상기 초기 GaN 핀 구조가 상기 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고 상기 증착된 세크리피셜 핀 레이어를 수직 에칭하여 상기 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고, 상기 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고, 상기 측면 벽 및 상기 에칭 베리어를 제거하여 상기 GaN 핀 구조를 생성할 수 있다.
한편, 상기 초기 GaN 핀 구조는 사다리꼴 형태이고, 상기 GaN 핀 구조는 직사각형 형태일 수 있다.
또한, 상기 제1 GaN 계층의 상단에 제1 마스킹 계층이 적층되고, 상기 측면 에칭은 상기 초기 GaN 핀 구조의 상단 표면으로 구현될 부분을 제외하고 수행될 수 있다.
또한, 상기 세크리피셜 핀 레이어를 증착한 후 상기 세크리피셜 핀 레이어의 상단 표면부를 제외한 상기 에칭 베이어의 상단 표면부에 제2 마스킹 계층이 적층되고, 상기 수직 에칭은 상기 제2 마스킹 계층을 제외한 상기 증착된 세크리피셜 핀 레이어에 대하여 수행될 수 있다.
또한, 상기 GaN-Fin 구조는 FinFET의 구현을 위해 사용될 수 있다.
본 발명의 다른 측면에 따른 GaN-Fin 구조는 직사각형 형태의 핀 구조를 포함하고, 상기 직사각형 형태의 핀 구조는, 제1 GaN 계층에 측면 에칭을 수행하여 초기 GaN 핀 구조를 형성하고, 상기 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고, 상기 초기 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고, 상기 초기 GaN 핀 구조가 상기 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고 상기 증착된 세크리피셜 핀 레이어를 수직 에칭하여 상기 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고, 상기 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고, 상기 측면 벽 및 상기 에칭 베리어를 제거하여 구현될 수 있다.
한편, 상기 초기 GaN 핀 구조는 사다리꼴 형태일 수 있다.
또한, 상기 제1 GaN 계층의 상단에 제1 마스킹 계층이 적층되고, 상기 측면 에칭은 상기 초기 GaN 핀 구조의 상단 표면으로 구현될 부분을 제외하고 수행될 수 있다.
또한, 상기 직사각형 형태의 상기 핀 구조는 상기 세크리피셜 핀 레이어를 증착한 후 상기 세크리피셜 핀 레이어의 상단 표면부를 제외한 상기 에칭 베이어의 상단 표면부에 제2 마스킹 계층이 적층되어 구현되고, 상기 수직 에칭은 상기 제2 마스킹 계층을 제외한 상기 증착된 세크리피셜 핀 레이어에 대하여 수행될 수 있다.
또한, 상기 직사각형 형태의 상기 핀 구조는 FinFET의 구현을 위해 사용될 수 있다.
본 발명의 또 다른 측면에 따른 FinFET(Fin field effect transistor)의 제작 방법은 기판의 상단에 구현된 GaN 핀 구조를 제외한 기판의 상부에 산화막을 형성하고, 상기 GaN 핀 구조의 외부 표면에 다른 밴드 갭의 화합물 반도체 층을 에피 성장시키고, 상기 다른 밴드 갭의 상기 화합물 반도체 층을 기반으로 재성장된 상기 GaN 핀 구조를 기반으로 소스 전극, 드레인 전극 및 게이트 전극을 생성하되, 상기 GaN 핀 구조는, 제1 GaN 계층에 측면 에칭을 수행하여 초기 GaN 핀 구조를 형성하고, 상기 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고, 상기 초기 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고, 상기 초기 GaN 핀 구조가 상기 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고 상기 증착된 세크리피셜 핀 레이어를 수직 에칭하여 상기 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고, 상기 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고, 상기 측면 벽 및 상기 에칭 베리어를 제거하여 구현될 수 있다.
한편, 상기 초기 GaN 핀 구조는 사다리꼴 형태이고, 상기 GaN 핀 구조는 직사각형 형태일 수 있다.
또한, 상기 제1 GaN 계층의 상단에 제1 마스킹 계층이 적층되고, 상기 측면 에칭은 상기 제1 GaN 핀 구조의 상단 표면으로 구현될 부분을 제외하고 수행될 수 있다.
또한, 상기 GaN 핀 구조는 상기 세크리피셜 핀 레이어를 증착한 후 상기 세크리피셜 핀 레이어의 상단 표면부를 제외한 상기 에칭 베이어의 상단 표면부에 제2 마스킹 계층이 적층되어 구현되고, 상기 수직 에칭은 상기 제2 마스킹 계층을 제외한 상기 증착된 세크리피셜 핀 레이어에 대하여 수행될 수 있다.
또한, 상기 재성장된 상기 GaN 핀 구조의 상단에 게이트 전력막 또는 산화막을 형성할 수 있다.
본 발명의 또 다른 측면에 따른 FinFET 구조는 기판의 상단에 적층된 직사각형 형태의 GaN 핀 구조, 상기 GaN 핀 구조를 제외한 기판의 상부에 형성된 산화막, 상기 GaN 핀 구조의 외부 표면에 에피 성장된 다른 밴드 갭의 화합물 반도체 층과 상기 다른 밴드 갭의 상기 화합물 반도체 층을 기반으로 재성장된 상기 GaN 핀 구조를 기반으로 형성된 소스 전극, 드레인 전극, 게이트 전극을 포함할 수 있되, 상기 GaN 핀 구조는 제1 GaN 계층에 측면 에칭을 수행하여 초기 GaN 핀 구조를 형성하고, 상기 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고, 상기 초기 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고, 상기 초기 GaN 핀 구조가 상기 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고 상기 증착된 세크리피셜 핀 레이어를 수직 에칭하여 상기 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고, 상기 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고, 상기 측면 벽 및 상기 에칭 베리어를 제거하여 구현될 수 있다.
한편, 상기 초기 GaN 핀 구조는 사다리꼴 형태일 수 있다.
또한, 상기 제1 GaN 계층의 상단에 제1 마스킹 계층이 적층되고, 상기 측면 에칭은 상기 초기 GaN 핀 구조의 상단 표면으로 구현될 부분을 제외하고 수행될 수 있다.
또한, 상기 세크리피셜 핀 레이어를 증착한 후 상기 세크리피셜 핀 레이어의 상단 표면부를 제외한 상기 에칭 베이어의 상단 표면부에 제2 마스킹 계층이 적층되고, 상기 수직 에칭은 상기 제2 마스킹 계층을 제외한 상기 증착된 세크리피셜 핀 레이어에 대하여 수행될 수 있다.
또한, 상기 GaN 핀 구조는 상기 재성장된 상기 GaN 핀 구조의 상단에 게이트 전력막 또는 산화막을 형성하여 구현될 수 있다.
상술한 본 발명의 일측면에 따르면, 직사각형 모양의 GaN 핀 구조를 형성함으로써 추가적인 공정을 통해 안정된 형태의 직사각형 모양의 GaN 핀 구조를 형성할 수 있다. 이러한 직사각형 모양의 GaN 핀 구조를 사용함으로써 소자의 직접도가 증가되고, 게이트의 폭이 증가될 수 있다. 따라서, 고성능, 고주파, 고출력의 소자가 생성될 수 있다. 또한 직사각형 형태의 GaN 핀 구조를 기반으로 3차원 형태의 게이트가 구성될 수 있다. 따라서, 단채널 효과(Short Channel Effect)를 극복할 수 있다. 이러한 직사각형 모양의 GaN 핀 구조는 향후 화합물 반도체 기반의 3차원 트랜지스터 제작에 널리 사용될 수 있다.
도 1은 본 발명의 실시예에 따른 GaN-Fin 구조의 생성 방법을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 GaN-Fin 구조의 생성 방법을 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 GaN-Fin 구조를 생성하는 방법을 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 GaN-Fin 구조의 제조 방법을 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 FinFET를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 FinFET를 생성하는 방법을 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 FinFET를 나타낸 개념도이다.
도 8은 본 발명의 실시예에 따른 FinFET를 생성하는 방법을 나타낸 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예와 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
FinFET(Fin Field Effect Transistor)에서 FET는 일반적으로 전하가 생성되는 소스(source), 전하가 배출되는 드레인(drain), 소스와 드레인 사이 위로 제작된 게이트 하부에 전하가 이동하는 채널이 형성됨으로써 작동하는 소자이다. FinFET에서는 평면 구조의 소스, 드레인이 3차원 구조의 ‘fin(물고기 지느러미)’ 모양으로 형성되며, 채널 역시 게이트에 의해 둘러싸인 3차원 구조를 형성할 수 있다. 이런 구조의 게이트는 좀 더 효과적으로 전하를 제어할 수 있고, 또한 단 채널(short channel) 효과 및 누설 전류를 극복할 수 있어 16nm 미만 크기의 트랜지스터가 성공적으로 구현될 수 있다. 이하, 이러한 FinFET의 성능을 향상시키기 위한 GaN-Fin 구조 및 향상된 GaN-Fin 구조를 기바능로 구현된 FinFET에 대해 개시한다.
도 1은 본 발명의 실시예에 따른 GaN-Fin 구조의 생성 방법을 도시한 도면이다.
도 1에서는 제1 GaN 핀 구조 및 에칭 베리어(etching barrier)를 형성하는 방법에 대해 개시한다.
본 발명의 실시예에 따르면, GaN 계층의 성장 방법은 특별히 제한되지 않는다. 예를 들어, GaN 계층은 유기 금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition; MOCVD), 히드라이드 기상 증착(Hydride Vapor Phase Epitaxy; HVPE), 분자선 에피택시(Molecular Beam Epitaxy; MBE) 등 GaN 계층을 성장시키는 다양한 방법을 기반으로 성장될 수 있다.
도 1의 (a) 및 도 1의 (b)를 참조하면, GaN 계층(100) 및 마스킹 계층(masking layer)(120)에 대한 측면 에칭(side etching)이 수행될 수 있다. 마스킹 계층(120)은 GaN 계층(100)의 상단에 적층된 계층이다.
도 1의 (c)를 참조하면, 측면 에칭을 기반으로 GaN 계층(100)의 측면부가 에칭되는 경우, 제1 GaN 핀 구조(First GaN fin structure)(140)가 형성될 수 있다. 측면 에칭을 기반으로 형성된 제1 GaN 핀 구조(140)는 사다리꼴 형태일 수 있다. 본 발명의 실시예에서는 GaN, SiC, AlN 등의 화합물 반도체 기반의 3차원 FinFET에서 사다리꼴 형태의 핀 구조가 아닌 안정적인 형태의 직사각형 형태의 핀 구조가 형성될 수 있다.
에칭은 다양한 방법으로 수행될 수 있다. 예를 들어, 습식 식각 또는 건식 식각 방법을 기반으로 에칭이 수행될 수 있다. 습식 식각 공정에 사용되는 습식 식각 용액은 예를 들어, H3PO4, KOH, NaOCl, NaCl, NaOH, H2SO4, HCl, HF, H2O2 중 적어도 하나가 사용될 수 있다.
이하에서는 직사각형 형태의 핀 구조를 형성하기 위한 추가적인 공정이 개시된다.
도 1의 (d)를 참조하면, GaN 계층의 측면 에칭을 기반으로 에칭된 부분에 에칭 베리어(etching barrier)(160)가 형성될 수 있다. 에칭 베리어(160)는 직사각형 형태의 제2 GaN 핀 구조를 형성하기 위한 에칭을 수행시 베리어를 형성할 수 있다.
도 2는 본 발명의 실시예에 따른 GaN-Fin 구조의 생성 방법을 도시한 도면이다.
도 2에서는 도 1에 이어서, 직사각형 모양의 제2 GaN 핀 구조를 형성하기 위해 제1 GaN 핀 구조를 에칭하고, 제1 GaN 핀 구조를 에칭한 영역에 세크리피셜 핀 레이어(sacrificial fin layer)를 증착하는 방법이 개시된다.
도 2의 (a)를 참조하면, 우선, 제1 GaN 핀 구조가 V-그루브(V-groove) 구조(200)를 가지도록 에칭될 수 있다.
도 2의 (b)를 참조하면, V-그루브 구조(200)를 가지도록 에칭된 제1 GaN 핀 구조의 영역의 상단에 세크리피셜 핀 레이어(220)가 증착(deposition)될 수 있다. 세크리피셜 핀 레이어(220)는 이후 수직 에칭(vertical etching)을 통해 제2 GaN 핀 구조를 형성하기 위한 측면 벽(side wall)을 형성할 수 있다. 이에 대해서는 후술한다.
도 2의 (c)를 참조하면, 세크리피셜 핀 레이어(220)의 증착 이후, 세크리피셜 핀 레이어(220)에 대한 수직 에칭을 위해 에칭 베리어의 상단에 마스킹 레이어(240)가 증착될 수 있다. 마스킹 레이어(240)는 에칭 베리어의 상단부에만 증착되고, 증착된 세크리피셜 핀 레이어(220)의 상단에는 증착되지 않을 수 있다.
도 3은 본 발명의 실시예에 따른 GaN-Fin 구조를 생성하는 방법을 도시한 도면이다.
도 3에서는 도 2에 연속하여 수직 에칭된 세크리피셜 핀 레이어를 기반으로 직사각형 형태의 제2 GaN 핀 구조가 형성되는 방법에 대해 개시한다.
도 3의 (a)를 참조하면, 세크리피셜 핀 레이어에 대한 수직 에칭이 수행될 수 있다. 세크리피셜 핀 레이어에 대한 수직 에칭이 수행되는 경우, 세크리피셜 핀 레이어의 일부가 측면 벽(side wall)(300)으로 남겨질 수 있다. 측면 벽(300)은 이후 증착될 GaN 계층(350)이 직사각형의 형태로 증착되기 위한 구조를 형성할 수 있다.
도 3의 (b)를 참조하면, 수직 에칭으로 생성된 수직 영역에 GaN 계층(350)이 증착될 수 있고, 수직 영역에 증착된 GaN 계층(350)은 직사각형 모양의 제2 GaN 핀 구조를 형성할 수 있다.
도 3의 (c)를 참조하면, 에칭 베리어 및 세크리피셜 핀 레이어의 일부인 측면 벽이 제거되면, 안정적인 형태의 직사각형 모양의 제2 GaN 핀 구조가 형성될 수 있다.
본 발명의 실시예에 따른 직사각형 형태의 GaN 핀 구조를 사용하는 경우, 소자의 직접도가 증가되고, 게이트의 폭이 증가될 수 있다. 따라서, 고성능, 고주파, 고출력의 소자가 생성될 수 있다. 또한 직사각형 형태의 GaN 핀 구조를 기반으로 3차원 형태의 게이트가 구성될 수 있다. 따라서, 단 채널 효과가 극복할 수 있다.
도 4는 본 발명의 실시예에 따른 GaN-Fin 구조의 제조 방법을 나타낸 도면이다.
도 4를 참조하면, GaN 계층에 측면 에칭을 수행하여 제1 GaN 핀 구조를 형성한다(단계 S400).
측면 에칭을 기반으로 GaN 계층의 측면부가 에칭되는 경우, 제1 GaN 핀 구조가 형성될 수 있다. 측면 에칭을 기반으로 형성된 제1 GaN 핀 구조는 사다리꼴 형태를 가질 수 있다.
측면 에칭된 영역에 에칭 베리어를 형성한다(단계 S410).
에칭 베리어는 직사각형 형태의 제2 GaN 핀 구조를 형성하기 위한 에칭을 수행시 베리어 역할을 할 수 있다.
제1 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭한다(단계 S420).
세크리피셜 핀 레이어를 증착하고 증착된 세크리피셜 핀 레이어를 수직 에칭한다(단계 S430).
V-그루브 구조를 가지도록 에칭된 영역의 상단에 세크리피셜 핀 레이어가 증착(deposition)될 수 있다. 세크리피셜 핀 레이어는 이후 수직 에칭(vertical etching)을 기반으로 제2 GaN 핀 구조를 형성하기 위한 측면 벽(side wall)을 형성할 수 있다. 수직 에칭이 수행되는 경우, 세크리피셜 핀 레이어의 일부가 측면 벽으로 남겨질 수 있고, 측면 벽을 기반으로 직사각형 형태의 제2 GaN 핀 구조가 형성될 수 있다.
수직 영역에 GaN 계층을 증착한다(단계 S440).
수직 에칭으로 생성된 수직 영역에 GaN 계층이 증착될 수 있고, 수직 영역에 증착된 GaN 계층은 직사각형 모양의 제2 GaN 핀 구조를 형성할 수 있다.
에칭 베리어 및 세크리피셜 핀 레이어의 일부인 측면 벽을 제거한다(단계 S450).
에칭 베리어 및 세크리피셜 핀 레이어의 일부인 측면 벽이 제거되면, 직사각형 모양의 제2 GaN 핀 구조가 형성될 수 있다.
도 5는 본 발명의 실시예에 따른 FinFET를 나타낸 도면이다.
도 5를 참조하면, FinFET는 직사각형 형태의 제2 GaN 핀 구조(500)를 기반으로 형성될 수 있다.
전술한 절차를 통해서 제2 GaN 핀 구조(500)가 형성될 수 있다.
구체적으로 GaN 계층에 측면 에칭을 수행하여 사다리꼴 형태의 제1 GaN 핀 구조를 형성하고, 측면 에칭된 영역에 에칭 베리어를 형성할 수 있다. 또한, 제1 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭한 후 에칭된 영역에 세크리피셜 핀 레이어를 증착하고 증착된 세크리피셜 핀 레이어를 수직 에칭할 수 있다. V-그루브 구조를 가지도록 에칭된 영역의 상단에 세크리피셜 핀 레이어가 증착(deposition)될 수 있다. 세크리피셜 핀 레이어는 이후 수직 에칭(vertical etching)을 기반으로 제2 GaN 핀 구조를 형성하기 위한 측면 벽(side wall)을 형성할 수 있다. 수직 에칭이 수행되는 경우, 세크리피셜 핀 레이어의 일부가 측면 벽으로 남겨질 수 있고, 측면 벽을 기반으로 직사각형 형태의 제2 GaN 핀 구조(500)가 형성될 수 있다.
제2 GaN 핀 구조(500)를 제외한 기판의 상부에 산화막(520)이 형성될 수 있다.
제2 GaN 핀 구조 외부 표면에 다른 밴드갭을 가진 다른 화합물 반도체 층(540)이 에피 성장될 수 있다.
다른 화합물 반도체 층(540)을 에피 성장시킨 제2 GaN 핀 구조(500)의 상부에 소스, 드레인 및 게이트 전극(560)이 형성될 수 있다.
즉, 기판에 적층된 GaN 계층을 기반으로 도 1 내지 도 4에서 전술한 다양한 에칭 방법을 사용하여 직사각형 형태의 제2 GaN 핀 구조(500)가 형성된 후 제2 GaN 핀 구조(500)를 제외한 부분에 산화막(520)이 형성될 수 있다. 이후, 제2 GaN 핀 구조(500)의 상부에는 다른 밴드갭을 가지는 다른 화합물 반도체 층(540)이 에피 성장되고, 소스, 드레인 및 게이트 전극(560)이 형성될 수 있다.
도 6은 본 발명의 실시예에 따른 FinFET를 생성하는 방법을 나타낸 도면이다.
기판의 상단에 GaN 계층을 적층한다(단계 S600).
기판은 반도체 층을 성장시킬 수 있는 기판이면 제한되지 않으며, 예를 들어, 사파이어(sapphire)나 스피넬 구조의 MgAl2O4 과 같은 절연성 기판, GaAs, SiC, Si, ZnO, ZrB2, GaP, 다이아몬드, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 기판의 크기나 두께 등은 특별히 제한되지 않는다.
GaN 계층의 성장 방법은 특별히 제한되지 않고, 유기 금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition; MOCVD), 히드라이드 기상 증착(Hydride Vapor Phase Epitaxy; HVPE), 분자선 에피택시(Molecular Beam Epitaxy; MBE) 등을 기반으로 성장되어 기판의 상단에 적층될 수 있다.
GaN 계층을 기반으로 제2 GaN 핀 구조를 형성한다(단계 S610).
GaN 계층에 측면 에칭을 수행하여 사다리꼴 형태의 제1 GaN 핀 구조를 형성하고, 측면 에칭된 영역에 에칭 베리어를 형성할 수 있다. 또한, 제1 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭한 후 에칭된 영역에 세크리피셜 핀 레이어를 증착하고 증착된 세크리피셜 핀 레이어를 수직 에칭한다.
V-그루브 구조를 가지도록 에칭된 영역의 상단에 세크리피셜 핀 레이어가 증착(deposition)될 수 있다. 세크리피셜 핀 레이어는 이후 수직 에칭(vertical etching)을 기반으로 제2 GaN 핀 구조를 형성하기 위한 측면 벽(side wall)을 형성할 수 있다. 수직 에칭이 수행되는 경우, 세크리피셜 핀 레이어의 일부가 측면 벽으로 남겨질 수 있고, 측면 벽을 기반으로 직사각형 형태의 제2 GaN 핀 구조가 형성될 수 있다.
제2 GaN 핀 구조를 제외한 기판의 상부에 산화막을 형성한다(S620).
제2 GaN 핀 구조의 외부 표면에 밴드갭이 다른 화합물 반도체층을 에피 성장시킨다(단계 S630).
다른 화합물 반도체층을 성장시킨 제2 GaN 핀 구조에 소스, 드레인 및 게이트 전극을 형성한다(단계 S640).
도 7은 본 발명의 실시예에 따른 FinFET를 나타낸 개념도이다.
도 7을 참조하면, FinFET는 직사각형 형태의 제2 GaN 핀 구조(700)를 기반으로 형성될 수 있다.
전술한 절차를 통해서 제2 GaN 핀 구조(700)가 형성될 수 있다.
이후, 제2 GaN 핀 구조(700)를 제외한 기판의 상부에 산화막(720)이 형성될 수 있다.
제2 GaN 핀 구조(700) 외부 표면에 다른 밴드갭을 가진 다른 화합물 반도체 층(740)이 에피 성장될 수 있다. 도 6에서는 다른 화합물 반도체 층(740)을 에피 성장시킨 이후 다른 화합물 반도체 층(740)을 기반으로 재성장된 제2 GaN 핀 구조의 상부에 추가적으로 게이트 절연막(760) 또는 산화막이 형성될 수 있다.
다른 화합물 반도체 층(740)이 에피 성장된 후 산화막(760)을 형성한 제2 GaN 핀 구조의 상부에 소스, 드레인 및 게이트 전극(780)이 형성될 수 있다.
즉, 기판에 적층된 GaN 계층을 기반으로 전술한 다양한 에칭 방법을 사용하여 직사각형 형태의 제2 GaN 핀 구조(700)가 형성된 후 제2 GaN 핀 구조(700)를 제외한 부분에 산화막(720)이 형성될 수 있다. 또한, 제2 GaN 핀 구조(700)의 상부에는 다른 밴드갭을 가지는 다른 화합물 반도체 층(740)이 에피 성장될 수 있다. 추가적으로 다른 화합물 반도체 층(740)을 기반으로 재성장된 제2 GaN 핀 구조(700)의 상부에 게이트 절연막 또는 산화막(760)을 형성한 후, 소스, 드레인 및 게이트 전극(780)이 형성될 수 있다.
도 8은 본 발명의 실시예에 따른 FinFET를 생성하는 방법을 나타낸 도면이다.
도 8을 참조하면, 기판의 상단에 GaN 계층을 적층한다(단계 S800).
전술한 바와 같이 기판은 반도체 층을 성장시킬 수 있는 기판이면 제한되지 않고, GaN 계층의 성장 방법은 특별히 제한되지 않는다.
GaN 계층을 기반으로 제2 GaN 핀 구조를 형성한다(단계 S810).
본 발명의 실시예에 따르면, GaN 계층에 측면 에칭을 수행하여 사다리꼴 형태의 제1 GaN 핀 구조를 형성하고, 측면 에칭된 영역에 에칭 베리어를 형성할 수 있다. 또한, 제1 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭한 후 에칭된 영역에 세크리피셜 핀 레이어를 증착하고 증착된 세크리피셜 핀 레이어를 수직 에칭한다.
V-그루브 구조를 가지도록 에칭된 영역의 상단에 세크리피셜 핀 레이어가 증착(deposition)될 수 있다. 세크리피셜 핀 레이어는 이후 수직 에칭(vertical etching)을 기반으로 제2 GaN 핀 구조를 형성하기 위한 측면 벽(side wall)을 형성할 수 있다. 수직 에칭이 수행되는 경우, 세크리피셜 핀 레이어의 일부가 측면 벽으로 남겨질 수 있고, 측면 벽을 기반으로 직사각형 형태의 제2 GaN 핀 구조가 형성될 수 있다.
제2 GaN 핀 구조를 제외한 기판의 상부에 산화막을 형성한다(S820).
제2 GaN 핀 구조의 외부 표면에 밴드갭이 다른 화합물 반도체층을 에피 성장시킨다(단계 S830).
다른 화합물 반도체 층을 기반으로 재성장된 제2 GaN 핀 구조의 상부에 게이트 절연막 또는 산화막을 형성한다(단계 S840).
게이트 절연막 또는 산화막의 상단에 소스, 드레인 및 게이트 전극을 형성한다(단계 S850).
이와 같은, 사용자 맞춤형 정보를 제공하는 기술은 애플리케이션으로 구현되거나 다양한 컴퓨터 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 기록 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능한 기록 매체는 프로그램 명령어, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.
상기 컴퓨터 판독 가능한 기록 매체에 기록되는 프로그램 명령어는 본 발명을 위하여 특별히 설계되고 구성된 것들이거니와 컴퓨터 소프트웨어 분야의 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능한 기록 매체의 예에는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM, DVD 와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 ROM, RAM, 플래시 메모리 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.
프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함된다. 상기 하드웨어 장치는 본 발명에 따른 처리를 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: GaN 계층(GaN layer)
110: 마스킹 계층(masking layer)
140: 제1 GaN 핀 구조
160: 에칭 베리어(etching barrier)
220: 세크리피셜 핀 계층(sacrificial fin layer)
300: 측면 벽(side wall)
370: 제2 GaN 핀 구조

Claims (20)

  1. GaN-Fin 구조를 형성하는 방법으로서,
    제1 GaN 계층에 측면 에칭을 수행하여 제1 GaN 핀 구조를 형성하고,
    상기 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고,
    상기 제1 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고,
    상기 제1 GaN 핀 구조가 상기 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고
    상기 증착된 세크리피셜 핀 레이어를 수직 에칭하여 상기 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고,
    상기 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고,
    상기 측면 벽 및 상기 에칭 베리어를 제거하여 제2 GaN 핀 구조를 생성하는 GaN-Fin 구조를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 제1 GaN 핀 구조는 사다리꼴 형태이고,
    상기 제2 GaN 핀 구조는 직사각형 형태인 GaN-Fin 구조를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 제1 GaN 계층의 상단에 제1 마스킹 계층이 적층되고,
    상기 측면 에칭은 상기 제1 GaN 핀 구조의 상단 표면으로 구현될 부분을 제외하고 수행되는 GaN-Fin 구조를 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 세크리피셜 핀 레이어를 증착한 후 상기 세크리피셜 핀 레이어의 상단 표면부를 제외한 상기 에칭 베이어의 상단 표면부에 제2 마스킹 계층이 적층되고,
    상기 수직 에칭은 상기 제2 마스킹 계층을 제외한 상기 증착된 세크리피셜 핀 레이어에 대하여 수행되는 GaN-Fin 구조를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 GaN-Fin 구조는 FinFET의 구현을 위해 사용되는 GaN-Fin 구조를 형성하는 방법.
  6. GaN-Fin 구조를 사용하는 소자로서,
    상기 GaN-Fin 구조는 직사각형 형태의 핀 구조를 포함하고,
    상기 직사각형 형태의 핀 구조는,
    제1 GaN 계층에 측면 에칭을 수행하여 제1 GaN 핀 구조를 형성하고,
    상기 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고,
    상기 제1 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고,
    상기 제1 GaN 핀 구조가 상기 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고
    상기 증착된 세크리피셜 핀 레이어를 수직 에칭하여 상기 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고,
    상기 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고,
    상기 측면 벽 및 상기 에칭 베리어를 제거하여 구현되는 GaN-Fin 구조를 사용하는 소자.
  7. 제 6 항에 있어서,
    상기 제1 GaN 핀 구조는 사다리꼴 형태인 GaN-Fin 구조를 사용하는 소자.
  8. 제 7 항에 있어서,
    상기 제1 GaN 계층의 상단에 제1 마스킹 계층이 적층되고,
    상기 측면 에칭은 상기 제1 GaN 핀 구조의 상단 표면으로 구현될 부분을 제외하고 수행되는 GaN-Fin 구조를 사용하는 소자.
  9. 제 8 항에 있어서,
    상기 직사각형 형태의 핀 구조는 상기 세크리피셜 핀 레이어를 증착한 후 상기 세크리피셜 핀 레이어의 상단 표면부를 제외한 상기 에칭 베이어의 상단 표면부에 제2 마스킹 계층이 적층되어 구현되고,
    상기 수직 에칭은 상기 제2 마스킹 계층을 제외한 상기 증착된 세크리피셜 핀 레이어에 대하여 수행되는 GaN-Fin 구조를 사용하는 소자.
  10. 제 9 항에 있어서,
    상기 직사각형 형태의 핀 구조는 FinFET의 구현을 위해 사용되는 GaN-Fin 구조를 사용하는 소자.
  11. FinFET(Fin field effect transistor)의 제작 방법으로,
    기판의 상단에 구현된 제2 GaN 핀 구조를 제외한 기판의 상부에 산화막을 형성하고,
    상기 제2 GaN 핀 구조의 외부 표면에 다른 밴드 갭의 화합물 반도체 층을 에피 성장시키고,
    상기 다른 밴드 갭의 상기 화합물 반도체 층을 기반으로 재성장된 상기 제2 GaN 핀 구조를 기반으로 소스 전극, 드레인 전극 및 게이트 전극을 생성하되,
    상기 제2 GaN 핀 구조는,
    제1 GaN 계층에 측면 에칭을 수행하여 제1 GaN 핀 구조를 형성하고,
    상기 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고,
    상기 제1 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고,
    상기 제1 GaN 핀 구조가 상기 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고
    상기 증착된 세크리피셜 핀 레이어를 수직 에칭하여 상기 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고,
    상기 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고,
    상기 측면 벽 및 상기 에칭 베리어를 제거하여 구현되는 FinFET의 제작 방법.
  12. 제 11 항에 있어서,
    상기 제1 GaN 핀 구조는 사다리꼴 형태이고,
    상기 제2 GaN 핀 구조는 직사각형 형태인 FinFET의 제작 방법.
  13. 제 12 항에 있어서,
    상기 제1 GaN 계층의 상단에 제1 마스킹 계층이 적층되고,
    상기 측면 에칭은 상기 제1 GaN 핀 구조의 상단 표면으로 구현될 부분을 제외하고 수행되는 FinFET의 제작 방법.
  14. 제 13 항에 있어서,
    상기 제2 GaN 핀 구조는 상기 세크리피셜 핀 레이어를 증착한 후 상기 세크리피셜 핀 레이어의 상단 표면부를 제외한 상기 에칭 베이어의 상단 표면부에 제2 마스킹 계층이 적층되어 구현되고,
    상기 수직 에칭은 상기 제2 마스킹 계층을 제외한 상기 증착된 세크리피셜 핀 레이어에 대하여 수행되는 FinFET의 제작 방법.
  15. 제 14 항에 있어서,
    상기 재성장된 상기 제2 GaN 핀 구조의 상단에 게이트 전력막 또는 산화막을 형성하는 FinFET의 제작 방법.
  16. FinFET(Fin field effect transistor)에 있어서,
    기판의 상단에 적층된 직사각형 형태의 제2 GaN 핀 구조;
    상기 제2 GaN 핀 구조를 제외한 기판의 상부에 형성된 산화막;
    상기 제2 GaN 핀 구조의 외부 표면에 에피 성장된 다른 밴드 갭의 화합물 반도체 층; 및
    상기 다른 밴드 갭의 상기 화합물 반도체 층을 기반으로 재성장된 상기 제2 GaN 핀 구조를 기반으로 형성된 소스 전극, 드레인 전극, 게이트 전극을 포함하되,
    상기 제2 GaN 핀 구조는,
    제1 GaN 계층에 측면 에칭을 수행하여 제1 GaN 핀 구조를 형성하고,
    상기 측면 에칭을 기반으로 측면 에칭된 영역에 에칭 베리어를 형성하고,
    상기 제1 GaN 핀 구조가 V-그루브(V-groove) 구조를 가지도록 에칭하고,
    상기 제1 GaN 핀 구조가 상기 V-그루브(V-groove) 구조를 가지도록 에칭된 영역 상에 세크리피셜 핀 레이어를 증착하고
    상기 증착된 세크리피셜 핀 레이어를 수직 에칭하여 상기 증착된 세크리피셜 핀 레이어 기반의 측면 벽을 형성하고,
    상기 수직 에칭을 기반으로 에칭된 영역에 제2 GaN 계층을 증착하고,
    상기 측면 벽 및 상기 에칭 베리어를 제거하여 구현되는 FinFET.
  17. 제 16 항에 있어서,
    상기 제1 GaN 핀 구조는 사다리꼴 형태인 FinFET.
  18. 제 17 항에 있어서,
    상기 제1 GaN 계층의 상단에 제1 마스킹 계층이 적층되고,
    상기 측면 에칭은 상기 제1 GaN 핀 구조의 상단 표면으로 구현될 부분을 제외하고 수행되는 FinFET.
  19. 제 18 항에 있어서,
    상기 세크리피셜 핀 레이어를 증착한 후 상기 세크리피셜 핀 레이어의 상단 표면부를 제외한 상기 에칭 베이어의 상단 표면부에 제2 마스킹 계층이 적층되고,
    상기 수직 에칭은 상기 제2 마스킹 계층을 제외한 상기 증착된 세크리피셜 핀 레이어에 대하여 수행되는 FinFET.
  20. 제 19 항에 있어서,
    상기 제2 GaN 핀 구조는 상기 재성장된 상기 제2 GaN 핀 구조의 상단에 게이트 전력막 또는 산화막을 형성하여 구현되는 FinFET.
KR1020140105860A 2014-08-14 2014-08-14 GaN-Fin 구조 및 FinFET를 제조하는 방법 및 이러한 방법으로 제조된 GaN-Fin 구조를 사용하는 소자 및 FinFET KR101595780B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978872B1 (en) 2017-03-23 2018-05-22 International Business Machines Corporation Non-polar, III-nitride semiconductor fin field-effect transistor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720232B1 (ko) 2005-12-30 2007-05-23 주식회사 하이닉스반도체 핀 구조의 반도체 소자의 형성방법
KR20090066943A (ko) * 2007-12-20 2009-06-24 주식회사 하이닉스반도체 새들 핀 구조의 트랜지스터의 형성방법
KR20110078507A (ko) * 2009-12-31 2011-07-07 경북대학교 산학협력단 3차원 화합물 반도체 소자 및 그 제조방법
US8742509B2 (en) * 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
JP2014135353A (ja) * 2013-01-09 2014-07-24 National Institute Of Advanced Industrial & Technology 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720232B1 (ko) 2005-12-30 2007-05-23 주식회사 하이닉스반도체 핀 구조의 반도체 소자의 형성방법
KR20090066943A (ko) * 2007-12-20 2009-06-24 주식회사 하이닉스반도체 새들 핀 구조의 트랜지스터의 형성방법
KR20110078507A (ko) * 2009-12-31 2011-07-07 경북대학교 산학협력단 3차원 화합물 반도체 소자 및 그 제조방법
US8742509B2 (en) * 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
JP2014135353A (ja) * 2013-01-09 2014-07-24 National Institute Of Advanced Industrial & Technology 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978872B1 (en) 2017-03-23 2018-05-22 International Business Machines Corporation Non-polar, III-nitride semiconductor fin field-effect transistor

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