KR20110078507A - 3차원 화합물 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 3차원 화합물 반도체 소자 및 그 제조방법에 관한 것으로, (a) 기판에 화합물 반도체층을 에피 성장하는 단계; (b) 상기 화합물 반도체층에 식각을 통하여 소정 깊이, 길이 및 폭을 갖는 핀(FIN) 구조를 형성하는 단계; (c) 상기 핀 구조 상부 표면에 게이트 산화막을 형성하는 단계; (d) 상기 게이트 영역을 제외한 영역의 상기 산화막을 식각하는 단계; 및 (e) 상기 게이트 영역의 산화막 상부에 게이트 전극을 형성하고, 상기 핀구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계를 포함한다.
이와 같은 본 발명은 화합물 반도체를 이용하여 3차원 핀(FIN) 구조를 형성함으로써, 소자의 직접도를 증가시킬 수 있게 되고, 게이트 폭을 증가시켜서 고성능, 고주파, 고출력의 소자를 용이하게 제작할 수 있게 된다. 또한 3차원 형태로 게이트를 구성함으로써 단채널 효과(Short Channel Effect)를 극복하는 소자의 제작이 가능하고, 식각을 통해 핀 구조를 형성함으로써 일반적인 반도체 공정에 적용이 가능할 뿐만 아니라, 고출력/고주파의 소자를 제공할 수 있게 된다.
화합물 반도체, FIN, 밴드갭, 2DEG, FET, 소스, 드레인, 게이트

Description

3차원 화합물 반도체 소자 및 그 제조방법{COMPOUND SEMICONDUCTOR DEVICE HAVING FIN STRUCTURE, AND MANUFACTURING METHOD THEREOF}
본 발명은 화합물 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 3차원의 FIN 구조를 갖는 화합물 반도체 소자 및 그 제조방법에 관한 것이다.
DRAM 기술은 계속 실리콘 반도체 시장에서 큰 비중을 차지하고 있는 핵심기술로서, 세계적으로 차세대 DRAM을 개발하기 위한 연구를 매우 활발하게 진행되고 있으며, 점차 더 고집적화 되어지고 있다. 특히, DRAM 셀 소자의 게이트 길이는 셀의 축소화 및 집적도의 증가를 위해 계속 줄어들고 있다. 셀 소자 축소화에 있어 가장 큰 문제는 소위 짧은 채널 효과(Short Channel Effect)이다. 짧은 채널 효과에 의해 off 상태에서의 드레인 전류가 증가하는 문제가 있다.
종래의 기술에 따른 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)는 평탄한 표면에 형성된 채널 구조를 갖고 있으며, 채널의 양쪽에 소스/드레인 영역이 형성되어 있다. 이러한 기존의 평탄 채널을 갖는 MOSFET은 100 nm 이하의 DRAM 기술에 적용되면서 상기 언급한 짧은 채널 효과를 겪고 있다. 통상 MOS 전계효과 트랜지스터가 축소화되면서 같이 변화되어야 하는 것은 게이트 절연막의 두께 감소, 소스/드레인 접합의 깊이 감소, 채널 도우핑 농도의 증가 등이다. DRAM 셀 소자는 특성상 게이트 길이 감소에 따라 기존의 로직용 MOSFET에 비해 게이트 절연막의 두께를 줄일 수 없고 또한 상대적으로 소스/드레인의 깊이를 얕게 할 수 없기 때문에 셀 소자 축소화에 있어 큰 문제를 갖고 있다.
또한 소자 축소화에 따라 소위 DIBL (Drain Induced Barrier Lowering)을 막기 위해서는 채널의 도우핑을 증가시켜야 하는데, 이 경우 채널과 드레인 사이의 전계가 증가하고 band-to-band 터널링에 의해 누설전류가 증가하게 된다. DRAM 셀 소자에서 드레인 전류의 off 상태 누설전류는 대략 1 fA 수준 또는 그 이하가 되어야 한다. 따라서 기존의 평탄채널을 가진 MOSFET으로서는 대략 70 nm 이하로 셀 소자의 게이트 길이를 줄이는 것도 매우 어려울 것으로 예상된다.
기존의 평탄채널 구조를 갖는 소자가 DRAM 셀 소자로 사용될 때의 문제점 때문에 이를 극복하기 위한 연구가 많이 진행되고 있다. 연구의 방향은 3 차원 소자 구조 또는 채널이 더 이상 평탄하지 않는 소자 구조를 셀 소자로 연구하는 것이다. DRAM 셀 소자로 고려되고 있는 대표적인 소자는 함몰 채널 구조를 갖는 소자와 벌크 FinFET이다.
이처럼, 현재의 RCAT(recessed channel array transistor) 구조만으로는 short channel effect와 같이 소자를 축소함으로써 발생하는 문제를 해결할 수 없기 때문에, 전 세계적으로 많은 연구기관, 기업 그리고 대학교에서 관련연구를 해 왔음에도 불구하고 3차원 구조의 전자소자가 실제 memory와 system LSI 등에 적용 되기 위해서는 아직 많은 문제점들을 가지고 있다.
그 중에 하나가 단일 소자의 우수한 특성에도 불과하고, 상대적으로 짧은 역사로 인해 아직 소자에 대한 해석과 모델이 부족한 상태이며, 그로 인해 회로 구현을 위한 집적과 설계에 많은 어려움과 한계를 가지고 있다는 것이다. 또한 planar 형태에서는 발생하지 않는 floating body effect와 같은 여러 가지 기이한 현상들이 발생하여 소자의 신뢰성을 떨어뜨릴 뿐만 아니라 노이즈를 발생시킴으로써 소자의 정상적인 동작을 방해하게 된다.
상술한 문제를 해결하기 위한 본 발명의 과제는 소자의 직접도를 증가시키고, 게이트 폭을 증가시켜서 고성능, 고주파, 고출력의 소자를 용이하게 제작할 수 있는 반도체 소자의 제조공정을 제공하기 위함이다.
또한 단채널 효과(Short Channel Effect)를 억제하는 소자의 제작이 가능하고, 일반적인 반도체 공정에 적용이 가능할 뿐만 아니라, 이와 같은 제조공정을 이용하여 고출력/고주파의 소자를 제공하고자 함이다.
상술한 문제를 해결하기 위한 본 발명의 제1 특징은 (a) 기판에 화합물 반도체층을 에피 성장하는 단계; (b) 상기 화합물 반도체층에 식각을 통하여 소정 깊이, 길이 및 폭을 갖는 핀(FIN) 구조를 형성하는 단계; (c) 상기 핀 구조 상부 표면에 게이트 산화막을 형성하는 단계; (d) 상기 게이트 영역을 제외한 영역의 상기 산화막을 식각하는 단계; 및 (e) 상기 게이트 영역의 산화막 상부에 게이트 전극을 형성하고, 상기 핀구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계를 포함한다.
여기서, 상기 (a) 단계의 반도체층은 MOCVD 또는 MBE 법을 이용하여 성장하는 것이 바람직하고, 상기 반도체층은 SiGe, SiGeC, GaAs, InP, GaN, AlGaN, SiC 의 군 중 어느 하나를 재질로 하는 것이 바람직하다.
본 발명의 제2 특징은 (a) 기판에 제1 화합물 반도체층을 에피 성장하는 단 계; (b) 상기 제1 화합물 반도체층에 식각을 통하여 소정 깊이, 길이 및 폭을 갖는 핀(FIN) 구조를 형성하는 단계; (c) 상기 핀 구조를 제외한 기판 상부에 산화막을 형성하는 단계; (d) 상기 핀(FIN) 구조 외부 표면에 밴드갭이 다른 제2 화합물 반도체층을 에피 성장하는 단계; 및 (e) 상기 재성장된 핀구조 상부에 소스, 드레인 및 게이트 전극을 형성하는 단계를 포함한다.
여기서, 상기 제1 및 제2 화합물 반도체층은 MOCVD 또는 MBE 장치를 이용하여 성장하는 것이 바람직하고, 상기 제1 및 제2 화합물 반도체층은 SiGe, SiGeC, GaAs, InP, GaN, AlGaN, SiC 의 군 중 어느 하나를 재질로 하는 것이 바람직하며, 상기 (d) 단계는, 상기 제2 질화물 반도체 층이 재성장된 핀 구조 상부에 게이트 절연막을 형성하는 단계; 상기 핀 구조의 게이트 영역을 제외한 부분의 상기 산화막을 식각하는 단계; 및 상기 게이트 영역의 산화막 상부에 게이트 전극을 형성하고, 상기 핀구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계를 포함하는 것이 바람직하다.
그리고 본 발명의 제3 특징은 (a) 기판에 소정 두께의 산화막을 형성하는 단계; (b) 상기 산화막이 형성된 기판 중앙부에 깊이 방향으로 식각하여 소정의 폭을 갖는 리세스 패턴을 형성하는 단계; (c) 상기 리세스 패턴상에 화합물 반도체층을 성장 시키는 단계; (d) 상기 산화막을 식각하여 상기 반도체층의 핀 구조를 형성하는 단계; (e) 상기 핀 구조 상부 표면에 게이트 산화막을 형성하는 단계; (f) 상기 게이트 영역을 제외한 영역의 상기 산화막을 식각하는 단계; 및 (g) 상기 게이트 영역의 산화막 상부에 게이트 전극을 형성하고, 상기 핀 구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계를 포함한다.
또한, 바람직하게는 상기 반도체층은 MOCVD 또는 MBE 장치를 이용하여 성장하는 것일 수 있고, 상기 반도체층은 SiGe, SiGeC, GaAs, InP, GaN, AlGaN, SiC 의 군중 어느 하나를 재질로 하는 것일 수 있다.
더하여, 또 다른 본 발명의 특징으로 상술한 방법으로 제조된 것을 특징으로 하는 3차원 화합물 반도체 소자를 특징으로 한다.
이와 같은 본 발명은 화합물 반도체를 이용하여 3차원 핀 구조를 형성함으로써, 소자의 직접도를 증가시킬 수 있게 되고, 게이트 폭을 증가시켜서 고성능, 고주파, 고출력의 소자를 용이하게 제작할 수 있게 된다. 또한 3차원 형태로 게이트를 구성함으로써 단채널 효과(Short Channel Effect)를 극복하는 소자의 제작이 가능하고, 식각을 통해 핀 구조를 형성함으로써 일반적인 반도체 공정에 적용이 가능할 뿐만 아니라, 고출력/고주파의 소자를 제공할 수 있게 된다.
또한, 식각을 통한 3차원 FIN 구조 형성시 발생할 수 있는 결함(defect), 플라즈마 손상(plasma damage), etching slop 문제점을 극복하는 용이한 선택적 성장을 할 수 있고, 공정이 단순하다는 큰 장점이 있다.
이하 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
실시예1
도 1은 본 발명에 따른 실시예로서, 3차원 화합물 반도체 소자의 제조공정을 나타낸 도면이고, 도 2는 본 발명에 따른 실시예로서, 3차원 화합물 반도체 소자의 제조방법의 흐름도를 나타낸 도면이다. 이하 같이 도면을 참조하여 설명하기로 한다.
도 1 및 도 2에 나타낸 바와 같이, 본 발명의 공정은 반도체 기판(10)에 화화물 반도체층(20)을 에피 성장하고(S100), 에피 성장된 화합물 반도체층(20)을 식각하여 일정 깊이, 길이 및 폭을 갖는 3차원 핀(FIN) 구조(25)를 형성한다.(S110) 핀 구조(25)가 형성된 후, 그 상부에 Al2O3 와 같은 게이트 산화막(27)을 증착하고(S120), 상기 핀 구조(25)에 형성된 게이트 산화막(27) 중 게이트 영역을 제외한 영역의 산화막을 식각을 통해 제거한다.(S130) 그리고 나서, 게이트 영역의 산화막 상부에 금속 또는 합금을 재질로 하는 게이트 전극(40)을 형성하고, 산화막이 제거된 나머지 양쪽 일부 영역에 소스/드레인 전극을 형성하여(S140) 3차원 화합물 반도체 소자를 완성하게 된다.(도시하지 않음)
이와 같이 본 발명에서는 화합물 반도체를 이용하여 3차원 핀 구조(25)를 형성함으로써, 소자의 직접도를 증가시킬 수 있게 되고, 게이트 폭을 증가시켜서 고성능, 고주파, 고출력의 소자를 용이하게 제작할 수 있게 된다. 또한 본 발명에서와 같이 3차원 형태로 게이트를 구성함으로써 단채널 효과(Short Channel Effect)를 극복하는 소자의 제작이 가능하고, 식각을 통해 핀 구조를 형성함르로써 일반적 인 반도체 공정에 적용이 가능할 뿐만 아니라, 선택적 성장 기술에서 발생할 수 있는 문제점을 극복 가능하다.
여기서 기판은 Si, SiC, 사파이어 등의 반도체 기판이면 어떤것도 가능하고, 기판에 성장시키는 화합물 반도체는 SiGe, SiGeC, GaAs, InP, GaN, AlGaN, SiC 군 중 어느 하나를 재질로 하는 것이 바람직하지만, 이 외에도 3차원 소자에 적합한 화합물 반도체라면 어떤 것도 가능함은 물론이다. 이하에서 설명하는 화합물 반도체 층은 상술한 재질에 군 중 어느 하나를 선택하여 적용할 수 있다.
그리고, 이러한 화합물 반도체층은 에피 성장을 해야 하는데, 본 발명에서는 MBE 또는 MOCVD 법을 이용하여 에피성장하는 것이 바람직하다.특히, MOCVD법은 유기금속화합물과 수소화합물의 가스 열분해 반응에 의하여 반도체 박막을 기판 위에 성장시키는 에피탁시 방법으로 1968년 GaAs 박막 성장을 시작으로 발전되어 많은 반도체의 성장에 응용되고 있다. 특히 1982년 MOCVD를 이용하여 제조한 수십 나노크기의 저차원 물질에서 일반 벌크구조와는 다른 독특한 특성이 발견된 이래, MOCVD법은 3차원 에피탁시 공정 이외에도 다양한 저차원 나노구조체의 합성에도 응용되고 있다.
MOCVD를 이용한 GaN의 에피성장은 Si, SiC, sapphire 등과 같은 기판과의 격자부정합을 해결하기 위해서 상술한 바와 같이, 실리콘(Si) 기판(10) 위에 GaN 버퍼층(buffer layer)(AlN)을 성장하고 다시 그 위에 GaN 에피층을 성장시키는 2단 성장법이 사용된다. 본 발명에서도 기판과 에피층 사이에 버퍼층을 먼저 성장시키고, 그 상부에 화합물 반도체 층을 에피 성장시키는 것이 가능함은 물론이다.
2단 성장법은 에피층 성장온도 이상(1100℃)에서 열 에칭(Thermal etching)을 한 후 550℃ 근처에서 GaN 버퍼층(AlN)을 성장하고 1050℃ 이상에서 GaN 에피층(23)을 성장시키는 방법이다. 이처럼 MOCVD법은 박막형성 반응에 사용되는 반응가스의 공급원이 유기금속전구체로 낮은 온도에서 공급원의 분압이 높고 분해가 잘되는 장점이 있으므로 박막 증착시 반응가스의 공급을 원활하게 할 수 있다. 또한, 고순도로 정제된 공급원을 사용할 수 있어 성장되는 박막의 특성을 우수하게 할 수 있다.
실시예2
도 3은 본 발명에 따른 또 다른 실시예로서, 3차원 화합물 반도체 소자 제조공정을 나타낸 도면이고, 도 4는 그 제조공정의 흐름도를 나타낸 도면이다.
도 3 및 도 4에 나타낸 바와 같이, 본 실시예의 제조 방법은, (a) 기판(10)에 제1 화합물 반도체층(20)을 에피 성장하는 단계(S200); (b) 상기 제1 화합물 반도체층(20)에 식각을 통하여 소정 깊이, 길이 및 폭을 갖는 핀(FIN) 구조(25)를 형성하는 단계(S210); (c) 상기 핀 구조(25)를 제외한 기판(10) 상부에 산화막(15)을 형성하는 단계(S220); (d) 상기 핀(FIN) 구조 외부 표면에 밴드갭이 다른 제2 화합물 반도체층(27)을 에피 성장하는 단계(S230); 및 (e) 상기 재 성장된 핀구조(25) 상부에 소스, 드레인 및 게이트 전극(40)을 형성하는 단계(S240)를 포함하여 구성한다.
즉, 기판(10)에 제1 화합물 반도체 층(20)을 먼저 에피 성장시키고, 식각을 통하여 일정한 길이,높이, 폭을 갖는 3차원 핀 구조(25)를 형성한 후, 핀 구조(25)를 제외한 부분에 산화막(15)을 형성하고, 다시 핀 구조(25) 상부에 밴드갭이 다른 제2 화합물 반도체 층(27)을 에피 성장시키고 나서, 소스, 드레인 및 게이트 전극(40)을 형성하는 공정을 예시한다.
이와 같은 구조는 상술한 도 1에서 예시된 발명에 나타나는 효과 외에도 밴드갭이 다른 화합물 반도체 층끼리 헤테로접합(Heterojunction)을 형성함으로써, 그 계면 부근에 소자의 전자 캐리어 역할을 수행하는 고농도의 2차원 전자 가스(2DEG)를 생성하기 때문에 소자의 특성이 향상되는 효과를 볼 수 있다.
2DEG는 도핑되지 않은(Undoped) 더 작은 밴드갭 물질 내의 축적층이고 매우 높은 과잉 쉬트 전자(sheet electron) 농도를 가질 수 있다. 또한 더 넓은 밴드갭 반도체에서 나온 전자는, 이온화된 불순물의 산란(scattering)이 감소되기 때문에 높은 전자이동도를 보이며 2DEG(35)로 이동한다. 그러므로 화합물 반도체에서 높은 밴드갭을 갖는 물질을 사용한다면 고농도 고이동도를 갖는 고주파/고출력 소자를 구현할 수 있게 된다. 즉, 이 같은 높은 캐리어 농도와 높은 캐리어 이동도의 결합은 HEMT에 매우 큰 트랜스컨덕턴스를 부여할 수 있고, 고주파 응용에 있어서 금속-반도체 전계효과 트랜지스터에 비하여 더욱 강력한 성능상의 이점을 제공할 수 있다.
본 실시예에서도 상술한 도 1의 실시예에서와 같이 화합물 반도체 층의 에피 성장은 MBE 법 또는 MOCVD 법을 이용하여 형성할 수 있음은 물론이다. 이 방법의 장점과 유용성은 상술한 바와 같기 때문에 설명은 생략한다.
실시예3
도 5는 본 발명에 따른 실시예로서, 3차원 화합물 반도체 소자의 제조공정을 예시한 도면이고, 도 6은 그 제조공정의 흐름도를 나타낸 도면이다.
도 5 및 도 6에 나타낸 바와 같이, 본 실시예는 기판(10)에 제1 화합물 반도체층(20)을 에피 성장하는 단계(S300); 상기 제1 화합물 반도체층(20)에 식각을 통하여 소정 깊이, 길이 및 폭을 갖는 핀(FIN) 구조(25)를 형성하는 단계(S310); 상기 핀 구조(25)를 제외한 기판(10) 상부에 산화막(15)을 형성하는 단계(S320); 상기 핀(FIN) 구조(25) 외부 표면에 밴드갭이 다른 제2 화합물 반도체층(27)을 에피 성장하는 단계(S330); 상기 제2 질화물 반도체 층(27)이 재성장된 핀 구조 상부에 게이트 절연막 또는 산화막(30)을 형성하는 단계(S340); 상기 핀 구조(25)의 게이트 영역을 제외한 부분의 상기 산화막을 식각하는 단계(S340); 및 상기 게이트 영역의 산화막 상부에 게이트 전극(40)을 형성하고, 상기 핀구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계(S350)를 포함하여 구성한다.
즉, 본 발명의 실시예는 도 3에서 예시된 발명에서, 각 전극을 형성함에 있어서, 밴드갭이 서로 다른 제1 화합물 반도체 층(20)과 제2 화합물 반도체 층(30)이 헤테로접합된 3차원 핀 구조(25) 상부에 게이트 절연막 또는 산화막(27)을 형성하고, 소스/드레인 영역의 상기 절연막 또는 산화막(27)을 식각하고, 게이트, 소스 및 드레인 전극을 형성하는 공정이라는 점에서 차이가 있다.
이처럼 본 발명의 실시예는 2DEG와 같은 고농도의 전자층을 형성할 수 있을 뿐만 아니라, 게이트 절연막 또는 산화막(27)을 형성함으로써 게이트 누설 전류를 감소 시키고 소자의 성능을 향상시킬 수 있는 장점이 있다. 그 외 상술한 화합물 3차원 FIN 구조 소자의 장점은 상술한 바와 같이 모두 가지고 있다.
실시예4
도 7은 본 발명에 따른 실시예로서, 리세스 패턴을 이용하는 3차원 화합물 반도체 소자의 제조공정을 예시한 도면이고, 도 8은 그 제조공정의 흐름도를 나타낸 도면이다.
도 7 및 도 8에 나타낸 바와 같이, 본 발명의 실시예는 (a) 기판(10)에 소정 두께의 산화막(15)을 형성하는 단계; (b) 상기 산화막(15)이 형성된 기판 중앙부에 깊이 방향으로 식각하여 소정의 폭을 갖는 리세스 패턴(17)을 형성하는 단계(S400); (c) 상기 리세스 패턴(17) 상에 화합물 반도체층(20)을 성장시키는 단계(S410); (d) 상기 산화막(15)을 식각하여 상기 반도체층의 핀 구조(25)를 형성하는 단계; (e) 상기 핀 구조(25) 상부 표면에 게이트 절연막 또는 산화막을 형성하는 단계(S430); (f) 상기 게이트 영역을 제외한 영역의 상기 산화막을 식각하는 단계(S440); 및 (g) 상기 게이트 영역의 산화막 상부에 게이트 전극을 형성하고, 상기 핀구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계(S450)를 포함한다.
즉, 앞서 예시된 발명과는 달리, 에피층을 성장하고 식각하는 것이 아니라, 산화막(15)을 FIN 구조의 높이만큼 형성한 다음, 식각을 통하여 일정 깊이 및 폭을 갖는 리세스 패턴(17)을 형성하고, 상기 리세스 영역에 반도체 화합물 에피층(20)을 형성하고 난 후, 나머지 산화막을 제거함으로써, 3차원 FIN 구조(25)를 형성한다는 점에서 차이가 있다.
이와 같은 공정을 이용하게 되면, 상술한 실시예의 발명과 같이 화합물 반도체를 이용하여 3차원 핀 구조(25)를 형성함으로써, 소자의 직접도를 증가시킬 수 있게 되고, 게이트 폭을 증가시켜서 고성능, 고주파, 고출력의 소자를 용이하게 제작할 수 있게 된다. 또한 3차원 형태로 게이트를 구성함으로써 단채널 효과(Short Channel Effect)를 극복하는 소자의 제작이 가능하고, 식각을 통해 핀 구조를 형성함으로써 일반적인 반도체 공정에 적용이 가능하다.
그리고, 다른 실시예와 차별화 되는 장점은 식각을 통한 3차원 FIN 구조 형성시 발생할 수 있는 결함(defect), 플라즈마 손상(plasma damage), etching slop 문제점을 극복하기 위해 리세스 패턴을 통한 용이한 선택적 성장을 할 수 있고, 공정이 단순하다는 큰 장점이 있다.
본 발명 공정의 단계는 완전 시계열적 순서에 의한 것이라고 한정하는 것은 아니고, 일반적인 반도체고 공정에 적용하는 순서에 따라 발명을 이해하기 쉽게 기재한 것으로, 발명의 공정 순서는 필요에 따라 변경 또는 수정 가능함은 물론이다. 그리고, 질화물 반도체라 함은 질화물을 포함하는 다양한 반도체를 의미하며 상기 실시예에서 적용하는 반도체에 한정하는 것은 아니다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지 만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능 하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
도 1은 본 발명에 따른 실시예로서, 3차원 화합물 반도체 소자의 제조공정을 나타낸 도면,
도 2는 본 발명에 따른 실시예로서, 3차원 화합물 반도체 소자의 제조방법의 흐름도를 나타낸 도면,
도 3은 본 발명에 따른 또 다른 실시예로서, 3차원 화합물 반도체 소자 제조공정을 나타낸 도면,
도 4는 도 3에서 예시된 본 발명에 따른 제조공정의 흐름도를 나타낸 도면,
도 5는 본 발명에 따른 또 다른 실시예로서, 3차원 화합물 반도체 소자의 제조공정을 예시한 도면,
도 6은 도 5에서 예시된 본 발명에 따른 제조공정의 흐름도를 나타낸 도면,
도 7은 본 발명에 따른 또 다른 실시예로서, 리세스 패턴을 이용하는 3차원 화합물 반도체 소자의 제조공정을 예시한 도면이고,
도 8은 도 7에서 예시된 본 발명에 따른 제조공정의 흐름도를 나타낸 도면이다.

Claims (11)

  1. (a) 기판에 화합물 반도체층을 에피 성장하는 단계;
    (b) 상기 화합물 반도체층에 식각을 통하여 소정 깊이, 길이 및 폭을 갖는 핀(FIN) 구조를 형성하는 단계;
    (c) 상기 핀 구조 상부 표면에 게이트 산화막을 형성하는 단계;
    (d) 상기 게이트 영역을 제외한 영역의 상기 산화막을 식각하는 단계;
    (e) 상기 게이트 영역의 산화막 상부에 게이트 전극을 형성하고, 상기 핀구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 화합물 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 (a) 단계의 반도체층은 MOCVD 또는 MBE 법을 이용하여 성장하는 것을 특징을 하는 3차원 화합물 반도체 소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체층은 SiGe, SiGeC, GaAs, InP, GaN, AlGaN, SiC 의 군중 어느 하나를 재질로 하는 것을 특징으로 하는 3차원 화합물 반도체 소자 제조방법.
  4. (a) 기판에 제1 화합물 반도체층을 에피 성장하는 단계;
    (b) 상기 제1 화합물 반도체층에 식각을 통하여 소정 깊이, 길이 및 폭을 갖는 핀(FIN) 구조를 형성하는 단계;
    (c) 상기 핀 구조를 제외한 기판 상부에 산화막을 형성하는 단계;
    (d) 상기 핀(FIN) 구조 외부 표면에 밴드갭이 다른 제2 화합물 반도체층을 에피 성장하는 단계; 및
    (e) 상기 재 성장된 핀구조 상부에 소스, 드레인 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 화합물 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 제1 및 제2 화합물 반도체층은 MOCVD 또는 MBE 장치를 이용하여 성장하는 것을 특징을 하는 3차원 화합물 반도체 소자 제조방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 및 제2 화합물 반도체층은 SiGe, SiGeC, GaAs, InP, GaN, AlGaN, SiC 의 군중 어느 하나를 재질로 하는 것을 특징으로 하는 3차원 화합물 반도체 소 자 제조방법.
  7. 제4항 또는 제5항에 있어서,
    상기 (e) 단계는,
    상기 제2 질화물 반도체 층이 재성장된 핀 구조 상부에 게이트 절연막을 형성하는 단계;
    상기 핀 구조의 게이트 영역을 제외한 부분의 상기 산화막을 식각하는 단계; 및
    상기 게이트 영역의 산화막 상부에 게이트 전극을 형성하고, 상기 핀구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 화합물 반도체 소자 제조방법.
  8. (a) 기판에 소정 두께의 산화막을 형성하는 단계;
    (b) 상기 산화막이 형성된 기판 중앙부에 깊이 방향으로 식각하여 소정의 폭을 갖는 리세스 패턴을 형성하는 단계;
    (c) 상기 리세스 패턴상에 화합물 반도체층을 성장 시키는 단계;
    (d) 상기 산화막을 식각하여 상기 반도체층의 핀 구조를 형성하는 단계;
    (e) 상기 핀 구조 상부 표면에 게이트 산화막을 형성하는 단계;
    (f) 상기 게이트 영역을 제외한 영역의 상기 산화막을 식각하는 단계; 및
    (g) 상기 게이트 영역의 산화막 상부에 게이트 전극을 형성하고, 상기 핀구조에서 상기 산화막이 식각된 영역에 소스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 화합물 반도체 소자 제조방법.
  9. 제8항에 있어서,
    상기 반도체층은 MOCVD 또는 MBE 장치를 이용하여 성장하는 것을 특징을 하는 3차원 화합물 반도체 소자 제조방법.
  10. 제8항 또는 제9항에 있어서,
    상기 반도체층은 SiGe, SiGeC, GaAs, InP, GaN, AlGaN, SiC 의 군중 어느 하나를 재질로 하는 것을 특징으로 하는 3차원 화합물 반도체 소자 제조방법.
  11. 제1항, 제4항 및 제8항 중 어느 한 항의 방법으로 제조된 것을 특징으로 하는 3차원 화합물 반도체 소자.
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