CN107564859B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了半导体装置及其制造方法。该方法包括：提供衬底结构，其包括衬底、在衬底上的一个或多个半导体鳍片和在每个鳍片周围的沟槽隔离结构，沟槽隔离结构包括在相应鳍片的纵向两侧的第一和第二沟槽隔离部，和在相应鳍片的纵向两端的第三和第四沟槽隔离部；在衬底结构上形成图案化的第一硬掩模层，其具有开口以露出相应第三和第四沟槽隔离部的上表面；形成第一绝缘物层以填充开口，以形成包括第一绝缘物层及其下的沟槽隔离结构的部分的绝缘部分；去除第一硬掩模层以露出其下的鳍片部分和沟槽隔离结构的上表面；去除绝缘部分的至少一部分和所露出的沟槽隔离结构的一部分，使得第一和第二沟槽隔离部的上表面低于鳍片的上表面。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及半导体装置及其制造方法。
背景技术
在半导体技术中，源极和漏极的外延体的较大应力可以提高器件的性能。在FinFET(Fin Field Effect Transistor，鳍片式场效应晶体管)的制造过程中，保护外延体的完整性是很重要的，这有利于保持由外延体应力所提高的器件性能。但是在外延过程中，由于在鳍片上形成的凹陷有可能不规整，导致外延体形貌不完整，因此有可能降低器件性能。
目前，可以在半导体鳍片(Fin)两侧的STI(Shallow Trench Isolation，浅沟槽隔离)上形成伪栅极结构来保护鳍片的端部，以利于后续过程中源极和漏极的外延。
发明内容
本发明的发明人发现，现有技术中，在外延生长源极和漏极之后，在去除STI上的伪栅极结构的过程中，蚀刻液容易对半导体鳍片(例如Si)造成损害，有时甚至蚀刻到源极和漏极，从而对源极和漏极造成损害，从而降低器件的性能。
本发明一个实施例的目的之一是提供一种半导体装置的制造方法。本发明一个实施例的目的之一是提供一种半导体装置。本发明可以降低由于去除伪栅极而造成的对半导体鳍片损害的可能性。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：
提供衬底结构，所述衬底结构包括衬底、位于所述衬底上的一个或多个半导体鳍片、以及在每个半导体鳍片周围的用于相应半导体鳍片的沟槽隔离结构，其中，
所述沟槽隔离结构与相应半导体鳍片邻接，并且所述沟槽隔离结构的上表面与所述相应半导体鳍片的上表面齐平，所述沟槽隔离结构包括在相应半导体鳍片的纵向两侧的沿着与该相应半导体鳍片的纵向方向平行的第一方向的第一和第二沟槽隔离部，以及在相应半导体鳍片的纵向两端的沿着与该相应半导体鳍片的纵向方向相交的第二方向的第三和第四沟槽隔离部；
在所述衬底结构上形成图案化的第一硬掩模层，所述第一硬掩模层形成有开口以露出用于各半导体鳍片的相应第三和第四沟槽隔离部的上表面；
形成第一绝缘物层以填充所述开口，从而形成包括所述第一绝缘物层以及其下的沟槽隔离结构的部分的绝缘部分；
去除所述第一硬掩模层以露出其下的半导体鳍片的部分以及所述沟槽隔离结构的上表面；以及
去除所述绝缘部分的至少一部分以及所露出的沟槽隔离结构的一部分，以使得所述第一和第二沟槽隔离部的上表面低于所述半导体鳍片的上表面，从而露出所述半导体鳍片的第一上部，以及露出经该去除之后的所述绝缘部分的第二上部。
在一个实施例中，所述开口还露出相应半导体鳍片的纵向上的端部。
在一个实施例中，在形成图案化的第一硬掩模层之后，以及在形成第一绝缘物层之前，所述制造方法还包括：对所露出的第三和第四沟槽隔离部以及相应半导体鳍片的端部执行蚀刻。
在一个实施例中，所述沟槽隔离结构包括与相应半导体鳍片邻接的沟槽以及填充所述沟槽的电介质层。
在一个实施例中，所述第一硬掩模层的材料包括氮化硅；所述第一绝缘物层的材料包括二氧化硅；所述电介质层的材料包括二氧化硅。
在一个实施例中，所述半导体装置的制造方法还包括：形成包绕所述第一上部的一部分的第一栅极结构，以及位于所述第二上部上的第二栅极结构。
在一个实施例中，所述第一栅极结构包括包绕所述第一上部的一部分的第一栅极绝缘物层、在所述第一栅极绝缘物层上的第一栅极、以及在所述第一栅极上的第二硬掩模层；所述第二栅极结构包括位于所述第二上部上的第二栅极绝缘物层、在所述第二栅极绝缘物层上的第二栅极、以及在所述第二栅极上的第三硬掩模层。
在一个实施例中，所述第一栅极绝缘物层和所述第二栅极绝缘物层的材料分别包括二氧化硅；所述第一栅极和所述第二栅极的材料分别包括多晶硅；所述第二硬掩模层和所述第三硬掩模层的材料分别包括氮化硅。
在一个实施例中，所述半导体装置的制造方法还包括：在所述第一栅极结构两侧的表面上和所述第二栅极结构两侧的表面上形成间隔物，其中所述第二栅极结构两侧表面上的间隔物覆盖相应半导体鳍片的纵向上的端部。
在一个实施例中，所述半导体装置的制造方法还包括：蚀刻未被所述第一栅极结构和所述间隔物覆盖的所述半导体鳍片的部分以形成凹陷；以及在所述凹陷中形成与半导体鳍片异质的源极或漏极。
在一个实施例中，所述凹陷包括分别位于所述第一栅极结构两侧的第一凹陷和第二凹陷；在所述凹陷中形成与半导体鳍片异质的源极或漏极的步骤包括：在所述第一凹陷中形成源极以及在所述第二凹陷中形成漏极。
在一个实施例中，在所述衬底结构上形成图案化的第一硬掩模层的步骤包括：
在所述衬底结构上形成第一硬掩模层；
在所述第一硬掩模层上形成图案化的掩模层；
以所述掩模层作为掩模，蚀刻所述第一硬掩模层以形成开口，所述开口露出用于各半导体鳍片的相应第三和第四沟槽隔离部的上表面；以及
去除所述掩模层。
在一个实施例中，形成第一绝缘物层以填充所述开口的步骤包括：在形成所述第一硬掩模层的衬底结构上沉积第一绝缘物层，其中所述第一绝缘物层填充所述开口，并且覆盖所述第一硬掩模层；以及对所述第一绝缘物层执行平坦化以露出所述第一硬掩模层的上表面。
根据本发明的第一方面，提供了一种半导体装置，包括：
衬底；
位于所述衬底上的一个或多个半导体鳍片；以及
在每个半导体鳍片周围的用于相应半导体鳍片的沟槽隔离结构，其中，
所述沟槽隔离结构与相应半导体鳍片邻接，所述沟槽隔离结构包括在相应半导体鳍片的纵向两侧的沿着与该相应半导体鳍片的纵向方向平行的第一方向的第一和第二沟槽隔离部，以及在相应半导体鳍片的纵向两端的沿着与该相应半导体鳍片的纵向方向相交的第二方向的第一和第二绝缘部分；
其中，所述第一和第二沟槽隔离部的上表面低于所述半导体鳍片的上表面，从而露出所述半导体鳍片的第一上部，以及露出所述第一和第二绝缘部分的第二上部。
在一个实施例中，所述沟槽隔离结构包括与相应半导体鳍片邻接的沟槽以及填充所述沟槽的电介质层。
在一个实施例中，所述电介质层的材料包括二氧化硅。
在一个实施例中，所述半导体装置还包括：包绕所述第一上部的一部分的第一栅极结构，以及位于所述第二上部上的第二栅极结构。
在一个实施例中，所述第一栅极结构包括包绕所述第一上部的一部分的第一栅极绝缘物层、在所述第一栅极绝缘物层上的第一栅极、以及在所述第一栅极上的第二硬掩模层；所述第二栅极结构包括位于所述第二上部上的第二栅极绝缘物层、在所述第二栅极绝缘物层上的第二栅极、以及在所述第二栅极上的第三硬掩模层。
在一个实施例中，所述第一栅极绝缘物层和所述第二栅极绝缘物层的材料分别包括二氧化硅；所述第一栅极和所述第二栅极的材料分别包括多晶硅；所述第二硬掩模层和所述第三硬掩模层的材料分别包括氮化硅。
在一个实施例中，所述半导体装置还包括：在所述第一栅极结构两侧的表面上和所述第二栅极结构两侧的表面上的间隔物，其中所述第二栅极结构两侧表面上的间隔物覆盖相应半导体鳍片的纵向上的端部。
在一个实施例中，所述半导体装置还包括：分别在所述第一栅极结构两侧的在所述半导体鳍片中形成的与所述半导体鳍片异质的源极和漏极。
在本发明的实施例中，半导体鳍片的纵向两端的沟槽中的绝缘部分(例如第一绝缘部分和第二绝缘部分)相对现有技术的STI升高，这可以降低由于后续的去除伪栅极(例如第二栅极)的步骤而造成的对半导体鳍片损害的可能性，提高器件的成品率。
进一步地，本发明的实施例可以获得比较好的绝缘部分的上表面，从而可以控制绝缘部分的边缘角部不容易产生凹陷，从而可以降低去除伪栅极过程中对鳍片损害的可能性。
进一步地，本发明的实施例可以获得形貌比较规整的源极和漏极。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示意性地示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图2A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图2B是示意性地示出如图2A所示的结构沿着线A-A’截取的横截面示意图。
图2C是示意性地示出如图2A所示的结构沿着线B-B’截取的横截面示意图。
图3A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图3B是示意性地示出如图3A所示的结构沿着线C-C’截取的横截面示意图。
图3C是示意性地示出如图3A所示的结构沿着线D-D’截取的横截面示意图。
图4A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图4B是示意性地示出如图4A所示的结构沿着线E-E’截取的横截面示意图。
图4C是示意性地示出如图4A所示的结构沿着线F-F’截取的横截面示意图。
图5A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图5B是示意性地示出如图5A所示的结构沿着线G-G’截取的横截面示意图。
图5C是示意性地示出如图5A所示的结构沿着线H-H’截取的横截面示意图。
图6A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图6B是示意性地示出如图6A所示的结构沿着线I-I’截取的横截面示意图。
图6C是示意性地示出如图6A所示的结构沿着线J-J’截取的横截面示意图。
图6D是示意性地示出如图6A所示的结构沿着线I-I’截取的横截面示意图。
图7A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图7B是示意性地示出如图7A所示的结构沿着线K-K’截取的横截面示意图。
图7C是示意性地示出如图7A所示的结构沿着线L-L’截取的横截面示意图。
图8A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图8B是示意性地示出如图8A所示的结构沿着线M-M’截取的横截面示意图。
图8C是示意性地示出如图8A所示的结构沿着线N-N’截取的横截面示意图。
图9A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图9B是示意性地示出如图9A所示的结构沿着线O-O’截取的横截面示意图。
图9C是示意性地示出如图9A所示的结构沿着线P-P’截取的横截面示意图。
图10A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图10B是示意性地示出如图10A所示的结构沿着线Q-Q’截取的横截面示意图。
图11A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图11B是示意性地示出如图11A所示的结构沿着线R-R’截取的横截面示意图。
图12A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的俯视图。
图12B是示意性地示出如图12A所示的结构沿着线S-S’截取的横截面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明的发明人发现，现有技术中，在外延生长源极和漏极之后，在去除STI上的伪栅极结构的过程中，蚀刻液(例如NH4OH)容易对半导体鳍片(例如Si)造成损害，例如对沟道区造成损害，有时甚至蚀刻到源极和漏极，从而对源极和漏极造成损害，从而降低器件的性能。
图1是示意性地示出根据本发明一个实施例的半导体装置的制造方法的流程图。图2A-图2C、图3A-图3C、图4A-图4C、图5A-图5C、图6A-图6D、图7A-图7C、图8A-图8C、图9A-图9C、图10A-图10B、11A-图11B、12A-图12B是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的示意图。下面结合图1以及上述各个阶段的结构示意图详细描述根据本发明一个实施例的半导体装置的制造过程。
如图1所示，在步骤S101，提供衬底结构。
图2A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中在步骤S101的结构的俯视图。图2B是示意性地示出如图2A所示的结构沿着线A-A’截取的横截面示意图。图2C是示意性地示出如图2A所示的结构沿着线B-B’截取的横截面示意图。
如图2A、图2B和图2C所示，提供衬底结构。该衬底结构可以包括衬底(例如硅衬底)201、位于该衬底201上的一个或多个半导体鳍片202、以及在每个半导体鳍片202周围的用于相应半导体鳍片的沟槽隔离结构210。在一个实施例中，该沟槽隔离结构210与相应半导体鳍片202邻接，并且该沟槽隔离结构的上表面与相应半导体鳍片的上表面齐平。
在一个实施例中，如图2A、图2B和图2C所示，沟槽隔离结构210可以包括在相应半导体鳍片的纵向两侧的沿着与该相应半导体鳍片的纵向方向平行的第一方向的第一沟槽隔离部211和第二沟槽隔离部212，以及在相应半导体鳍片的纵向两端的沿着与该相应半导体鳍片的纵向方向相交的第二方向的第三沟槽隔离部213和第四沟槽隔离部214。在一个实施例中，纵向对准的两个相邻半导体鳍片可以共享同一第三沟槽隔离部或第四沟槽隔离部。在一个实施例中，上述第二方向与相应半导体鳍片的纵向方向垂直。
在一个实施例中，如图2B和图2C所示，沟槽隔离结构210可以包括与相应半导体鳍片邻接的沟槽203以及填充该沟槽的电介质层204。例如，该电介质层的材料可以包括二氧化硅。
在一个实施例中，形成衬底结构的步骤可以包括：在衬底(例如硅衬底)上形成界面绝缘物层(例如二氧化硅)，在界面绝缘物层上形成第四硬掩模层(例如氮化硅)。可选地，该步骤还可以包括：对该第四硬掩模层、界面绝缘物层和衬底执行蚀刻以形成半导体鳍片，其中在半导体鳍片周围形成沟槽。可选地，该步骤还可以包括：沉积电介质层以填充沟槽。可选地，该步骤还可以包括：对电介质层执行平坦化。可选地，该步骤还可以包括：蚀刻填充在沟槽中的电介质层，以使得电介质层凹陷。可选地，该步骤还可以包括：去除第四硬掩模层。可选地，该步骤还可以包括：去除界面绝缘物层以及部分电介质层以露出半导体鳍片，并且使得电介质层的上表面与半导体鳍片的上表面齐平。
回到图1，在步骤S102，在衬底结构上形成图案化的第一硬掩模层，该第一硬掩模层形成有开口以露出用于各半导体鳍片的相应第三和第四沟槽隔离部的上表面。
图4A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中在步骤S102的结构的俯视图。图4B是示意性地示出如图4A所示的结构沿着线E-E’截取的横截面示意图。图4C是示意性地示出如图4A所示的结构沿着线F-F’截取的横截面示意图。如图4A、图4B和图4C所示，在衬底结构上形成图案化的第一硬掩模层320。该第一硬掩模层320形成有开口430以露出用于各半导体鳍片的相应第三沟槽隔离部213和第四沟槽隔离部214的上表面。优选地，如图4A和图4B所示，该开口430还可以露出相应半导体鳍片的纵向上的端部。在一些实施例中，该第一硬掩模层的材料可以包括相对硅和二氧化硅具有较低的蚀刻(例如RIE(Reactive Ion Etching，反应离子蚀刻)和/或湿法蚀刻)选择比的材料。例如，该第一硬掩模层的材料可以包括氮化硅。
下面结合图3A、图3B、图3C、图4A、图4B和图4C描述本发明一个实施例的形成第一硬掩模层的过程。在一个实施例中，该形成第一硬掩模层的步骤可以包括：如图3A、图3B和图3C所示，例如通过沉积工艺在衬底结构上形成第一硬掩模层320。可选地，该形成第一硬掩模层的步骤还可以包括：在第一硬掩模层320上形成图案化的掩模层(例如光致抗蚀剂，图中未示出，该图案化的掩模层例如可以通过光刻工艺实施)。可选地，该形成第一硬掩模层的步骤还可以包括：以掩模层作为掩模，(通过例如RIE和/或湿法蚀刻工艺)蚀刻第一硬掩模层320以形成开口430，该开口430露出用于各半导体鳍片的相应第三沟槽隔离部213和第四沟槽隔离部214的上表面。可选地，该形成第一硬掩模层的步骤还可以包括：去除掩模层，从而形成如图4A、图4B和图4C所示的结构。
回到图1，在步骤S103，形成第一绝缘物层以填充开口，从而形成包括第一绝缘物层以及其下的沟槽隔离结构的部分的绝缘部分。
图6A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中在步骤S103的结构的俯视图。图6B是示意性地示出如图6A所示的结构沿着线I-I’截取的横截面示意图。图6C是示意性地示出如图6A所示的结构沿着线J-J’截取的横截面示意图。如图6A、图6B和图6C所示，形成第一绝缘物层540以填充开口430，从而形成包括第一绝缘物层540以及其下的沟槽隔离结构的部分的绝缘部分。例如可以形成包括第一绝缘物层540的一部分以及其下的第三沟槽隔离部213的第一绝缘部分651和包括第一绝缘物层540的一部分以及其下的第四沟槽隔离部214的第二绝缘部分652。上述绝缘部分可以包括该第一绝缘部分651和第二绝缘部分652。
为了说明的目的，将第一绝缘物层540的一部分和其下的第三沟槽隔离部213画成统一的结构，并统一标记成第一绝缘部分651，以及将第一绝缘物层540的一部分和其下的第四沟槽隔离部214画成统一的结构，并统一标记成第二绝缘部分652，示出在图6D中。在后续步骤的部分附图中，将使用与图6D中关于第一绝缘部分651和第二绝缘部分652相同或相似的结构画法和附图标记。
需要说明的是，第一绝缘物层540的材料可以与电介质层204的材料不同，也可以与电介质层204的材料相同。在一个实施例中，第一绝缘物层540的材料可以包括二氧化硅。
下面结合图5A、图5B、图5C、图6A、图6B和图6C描述本发明一个实施例的形成第一绝缘物层(即步骤S103)的过程。在一个实施例中，该步骤S103可以包括：如图5A、图5B和图5C所示，在形成第一硬掩模层320的衬底结构上沉积第一绝缘物层540。其中该第一绝缘物层540填充开口430，并且覆盖第一硬掩模层320。可选地，该步骤S103还可以包括：如图6A、图6B和图6C所示，对第一绝缘物层540执行平坦化(例如CMP(Chemical MechanicalPlanarization，化学机械平坦化))以露出第一硬掩模层320的上表面。
在一个实施例中，在步骤S102之后，以及在后续步骤S103之前，上述制造方法还可以包括：对所露出的第三和第四沟槽隔离部以及相应半导体鳍片的端部执行蚀刻。例如，对该端部执行所述蚀刻的蚀刻量的范围可以为1nm至10nm。
回到图1，在步骤S104，去除第一硬掩模层以露出其下的半导体鳍片的部分以及沟槽隔离结构的上表面。
图7A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中在步骤S104的结构的俯视图。图7B是示意性地示出如图7A所示的结构沿着线K-K’截取的横截面示意图。图7C是示意性地示出如图7A所示的结构沿着线L-L’截取的横截面示意图。如图7A、图7B和图7C所示，去除第一硬掩模层320以露出其下的半导体鳍片202的部分以及沟槽隔离结构210(例如第一沟槽隔离部211和第二沟槽隔离部212)的上表面。例如，在第一硬掩模层320为氮化硅的情况下，可以利用热磷酸来去除该第一硬掩模层。
回到图1，在步骤S105，去除绝缘部分的至少一部分以及所露出的沟槽隔离结构的一部分，以使得第一和第二沟槽隔离部的上表面低于半导体鳍片的上表面，从而露出半导体鳍片的第一上部，以及露出经该去除之后的绝缘部分的第二上部。
图8A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中在步骤S105的结构的俯视图。图8B是示意性地示出如图8A所示的结构沿着线M-M’截取的横截面示意图。图8C是示意性地示出如图8A所示的结构沿着线N-N’截取的横截面示意图。如图8A、图8B和图8C所示，(通过例如RIE和/或湿法蚀刻工艺)去除绝缘部分(例如第一绝缘部分651和第二绝缘部分652)的至少一部分以及所露出的沟槽隔离结构210(例如第一沟槽隔离部211和第二沟槽隔离部212)的一部分，以使得第一沟槽隔离部211和第二沟槽隔离部212的上表面低于半导体鳍片202的上表面，从而露出半导体鳍片的第一上部801，以及露出经该去除(即该步骤S105的去除步骤)之后的绝缘部分的第二上部802。
在一个实施例中，在步骤S105之后的绝缘部分的上表面与半导体鳍片的上表面基本齐平。
至此，提供了本发明一个实施例的半导体装置的制造方法。
在本发明的实施例中，半导体鳍片的纵向两端的沟槽中的绝缘部分(例如第一绝缘部分651和第二绝缘部分652)相对现有技术的STI升高，例如该绝缘部分的上表面可以与半导体鳍片的上表面基本齐平，这可以降低由于后续的去除伪栅极(例如后面提到的第二栅极)的步骤而造成的对半导体鳍片损害的可能性，提高器件的成品率。
进一步地，第一硬掩模层的开口可以露出相应半导体鳍片的纵向上的端部，从而使得形成的第一绝缘物层可以覆盖该端部。这样在上述去除绝缘部分的至少一部分的步骤(即步骤S105)中，可以获得比较好的绝缘部分的上表面，从而可以控制绝缘部分的边缘角部不容易产生凹陷，进而可以降低去除伪栅极过程中对鳍片损害的可能性。
在一个实施例中，半导体装置的制造方法还可以包括：如图9A、图9B和图9C所示，形成包绕第一上部801的一部分的第一栅极结构910，以及位于第二上部802上的第二栅极结构920。
在一个实施例中，如图9B所示，第一栅极结构910可以包括包绕第一上部801的一部分的第一栅极绝缘物层911、在第一栅极绝缘物层911上的第一栅极912、以及在第一栅极912上的第二硬掩模层913。该第一栅极绝缘物层911的材料例如可以包括二氧化硅。该第一栅极912的材料例如可以包括多晶硅。该第二硬掩模层913的材料例如可以包括氮化硅。
在一个实施例中，如图9B所示，第二栅极结构920可以包括位于第二上部802上的第二栅极绝缘物层921、在第二栅极绝缘物层921上的第二栅极922、以及在第二栅极922上的第三硬掩模层923。该第二栅极绝缘物层921的材料例如可以包括二氧化硅。该第二栅极922的材料例如可以包括多晶硅。该第三硬掩模层923的材料例如可以包括氮化硅。
在一个实施例中，半导体装置的制造方法还可以包括：如图10A和图10B所示，在第一栅极结构910两侧的表面上和第二栅极结构920两侧的表面上形成间隔物930。其中第二栅极结构920两侧表面上的间隔物930覆盖相应半导体鳍片的纵向上的端部。例如，该间隔物930的材料可以包括氮化硅。
在一个实施例中，半导体装置的制造方法还可以包括：如图11A和图11B所示，(例如通过自对准工艺)蚀刻未被第一栅极结构910和间隔物930覆盖的半导体鳍片的部分以形成凹陷。例如，该凹陷可以包括分别位于第一栅极结构910两侧的第一凹陷941和第二凹陷942。
在一个实施例中，半导体装置的制造方法还可以包括：在凹陷中形成与半导体鳍片异质的源极或漏极。例如，如图12A和图12B所示，(例如通过外延工艺)在第一凹陷941中形成源极951以及在第二凹陷942中形成漏极952。
至此，提供了本发明另一些实施例的半导体装置的制造方法。通过上述制造方法，可以获得形貌比较规整的源极和漏极，从而可以提高器件性能。
进一步地，在不牺牲器件(例如晶体管)密度的情况下，可以调整第二栅极与半导体鳍片端部的之间的横向尺寸，例如可以使得第二栅极到半导体鳍片端部的距离较大(例如，第二栅极到半导体鳍片端部的横向尺寸的范围可以为2nm至10nm)，这样在后续去除第二栅极的步骤中可以减小对半导体鳍片损害的可能性。
本发明实施例的制造方法可以提高工艺灵活性以继续扩大工艺窗口，从而可以减小在伪栅极(例如第二栅极)去除过程中对半导体鳍片的损害。
本发明还提供了一种半导体装置，例如如图8A、图8B和图8C所示，该半导体装置可以包括：衬底201，位于该衬底201上的一个或多个半导体鳍片202，以及在每个半导体鳍片周围的用于相应半导体鳍片的沟槽隔离结构210。在一个实施例中，该沟槽隔离结构210与相应半导体鳍片202邻接。
在一个实施例中，如图8A、图8B和图8C所示，该沟槽隔离结构210可以包括：在相应半导体鳍片的纵向两侧的沿着与该相应半导体鳍片的纵向方向平行的第一方向的第一沟槽隔离部211和第二沟槽隔离部212。
在一个实施例中，如图8A、图8B和图8C所示，该沟槽隔离结构210还可以包括：在相应半导体鳍片的纵向两端的沿着与该相应半导体鳍片的纵向方向相交的第二方向的第一绝缘部分651和第二绝缘部分652。
在一个实施例中，如图8B和图8C所示，第一沟槽隔离部211和第二沟槽隔离部212的上表面低于半导体鳍片202的上表面，从而露出半导体鳍片202的第一上部801，以及露出第一绝缘部分651和第二绝缘部分652的第二上部802。
在一个实施例中，如图8B和图8C所示，沟槽隔离结构可以包括与相应半导体鳍片邻接的沟槽203以及填充沟槽203的电介质层204。例如，该电介质层204的材料可以包括二氧化硅。
本发明还提供了另一种半导体装置，例如如图12A和图12B所示，该半导体装置可以包括与图8A和图8B所示的半导体装置相同或相似的结构，这里不再赘述。
在一个实施例中，例如如图12A和图12B所示，该半导体装置还可以包括：包绕第一上部801的一部分的第一栅极结构910，以及位于第二上部802上的第二栅极结构920。
在一个实施例中，该第一栅极结构910可以包括包绕第一上部801的一部分的第一栅极绝缘物层911、在第一栅极绝缘物层911上的第一栅极912、以及在第一栅极912上的第二硬掩模层913。该第一栅极绝缘物层的材料例如可以包括二氧化硅。该第一栅极的材料例如可以包括多晶硅。该第二硬掩模层的材料例如可以包括氮化硅。
在一个实施例中，第二栅极结构920可以包括位于第二上部802上的第二栅极绝缘物层921、在第二栅极绝缘物层921上的第二栅极922、以及在第二栅极922上的第三硬掩模层923。该第二栅极绝缘物层的材料例如可以包括二氧化硅。该第二栅极的材料例如可以包括多晶硅。该第三硬掩模层的材料例如可以包括氮化硅。
在一个实施例中，例如如图12A和图12B所示，该半导体装置还可以包括：在第一栅极结构910两侧的表面上和第二栅极结构920两侧的表面上的间隔物930。其中第二栅极结构920两侧表面上的间隔物930覆盖相应半导体鳍片的纵向上的端部。例如，该间隔物930的材料可以包括氮化硅。
在一个实施例中，例如如图12A和图12B所示，该半导体装置还可以包括：分别在第一栅极结构910两侧的在半导体鳍片中形成的与该半导体鳍片异质的源极951和漏极952。
本发明实施例的半导体装置中，可以获得形貌比较规整的源极和漏极，提供器件性能，并且可以降低由于后续的去除伪栅极(例如上述第二栅极)的步骤而造成的对半导体鳍片损害的可能性。
至此，已经详细描述了根据本发明的制造半导体装置的方法和所形成的半导体装置。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (13)

1.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括衬底、位于所述衬底上的一个或多个半导体鳍片、以及在每个半导体鳍片周围的用于相应半导体鳍片的沟槽隔离结构，其中，
所述沟槽隔离结构与相应半导体鳍片邻接，并且所述沟槽隔离结构的上表面与所述相应半导体鳍片的上表面齐平，所述沟槽隔离结构包括在相应半导体鳍片的纵向两侧的沿着与该相应半导体鳍片的纵向方向平行的第一方向的第一和第二沟槽隔离部，以及在相应半导体鳍片的纵向两端的沿着与该相应半导体鳍片的纵向方向相交的第二方向的第三和第四沟槽隔离部；
在所述衬底结构上形成图案化的第一硬掩模层，所述第一硬掩模层形成有开口以露出用于各半导体鳍片的相应第三和第四沟槽隔离部的上表面；
形成第一绝缘物层以填充所述开口，从而形成包括所述第一绝缘物层以及其下的沟槽隔离结构的部分的绝缘部分；
去除所述第一硬掩模层以露出其下的半导体鳍片的部分以及所述沟槽隔离结构的上表面；以及
去除所述绝缘部分的至少一部分以及所露出的沟槽隔离结构的一部分，以使得所述第一和第二沟槽隔离部的上表面低于所述半导体鳍片的上表面，从而露出所述半导体鳍片的第一上部，以及露出经该去除之后的所述绝缘部分的第二上部。
2.根据权利要求1所述半导体装置的制造方法，其特征在于，
所述开口还露出相应半导体鳍片的纵向上的端部。
3.根据权利要求2所述半导体装置的制造方法，其特征在于，
在形成图案化的第一硬掩模层之后，以及在形成第一绝缘物层之前，所述制造方法还包括：
对所露出的第三和第四沟槽隔离部以及相应半导体鳍片的端部执行蚀刻。
4.根据权利要求1所述半导体装置的制造方法，其特征在于，
所述沟槽隔离结构包括与相应半导体鳍片邻接的沟槽以及填充所述沟槽的电介质层。
5.根据权利要求4所述半导体装置的制造方法，其特征在于，
所述第一硬掩模层的材料包括氮化硅；
所述第一绝缘物层的材料包括二氧化硅；
所述电介质层的材料包括二氧化硅。
6.根据权利要求1所述半导体装置的制造方法，其特征在于，还包括：
形成包绕所述第一上部的一部分的第一栅极结构，以及位于所述第二上部上的第二栅极结构。
7.根据权利要求6所述半导体装置的制造方法，其特征在于，
所述第一栅极结构包括包绕所述第一上部的一部分的第一栅极绝缘物层、在所述第一栅极绝缘物层上的第一栅极、以及在所述第一栅极上的第二硬掩模层；
所述第二栅极结构包括位于所述第二上部上的第二栅极绝缘物层、在所述第二栅极绝缘物层上的第二栅极、以及在所述第二栅极上的第三硬掩模层。
8.根据权利要求7所述半导体装置的制造方法，其特征在于，
所述第一栅极绝缘物层和所述第二栅极绝缘物层的材料分别包括二氧化硅；
所述第一栅极和所述第二栅极的材料分别包括多晶硅；
所述第二硬掩模层和所述第三硬掩模层的材料分别包括氮化硅。
9.根据权利要求6所述半导体装置的制造方法，其特征在于，还包括：
在所述第一栅极结构两侧的表面上和所述第二栅极结构两侧的表面上形成间隔物，其中所述第二栅极结构两侧表面上的间隔物覆盖相应半导体鳍片的纵向上的端部。
10.根据权利要求9所述半导体装置的制造方法，其特征在于，还包括：
蚀刻未被所述第一栅极结构和所述间隔物覆盖的所述半导体鳍片的部分以形成凹陷；以及
在所述凹陷中形成与半导体鳍片异质的源极或漏极。
11.根据权利要求10所述半导体装置的制造方法，其特征在于，
所述凹陷包括分别位于所述第一栅极结构两侧的第一凹陷和第二凹陷；
在所述凹陷中形成与半导体鳍片异质的源极或漏极的步骤包括：
在所述第一凹陷中形成源极以及在所述第二凹陷中形成漏极。
12.根据权利要求1所述半导体装置的制造方法，其特征在于，
在所述衬底结构上形成图案化的第一硬掩模层的步骤包括：
在所述衬底结构上形成第一硬掩模层；
在所述第一硬掩模层上形成图案化的掩模层；
以所述掩模层作为掩模，蚀刻所述第一硬掩模层以形成开口，所述开口露出用于各半导体鳍片的相应第三和第四沟槽隔离部的上表面；以及
去除所述掩模层。
13.根据权利要求1所述半导体装置的制造方法，其特征在于，
形成第一绝缘物层以填充所述开口的步骤包括：
在形成所述第一硬掩模层的衬底结构上沉积第一绝缘物层，其中所述第一绝缘物层填充所述开口，并且覆盖所述第一硬掩模层；以及
对所述第一绝缘物层执行平坦化以露出所述第一硬掩模层的上表面。
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