CN107045979A - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN107045979A CN107045979A CN201610082716.XA CN201610082716A CN107045979A CN 107045979 A CN107045979 A CN 107045979A CN 201610082716 A CN201610082716 A CN 201610082716A CN 107045979 A CN107045979 A CN 107045979A
- Authority
- CN
- China
- Prior art keywords
- layer
- groove
- fin
- mask
- forming method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000010410 layer Substances 0.000 claims abstract description 277
- 238000000926 separation method Methods 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 34
- 239000011241 protective layer Substances 0.000 claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 26
- 238000009413 insulation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 36
- 230000008569 process Effects 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 230000000873 masking effect Effects 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000003628 erosive effect Effects 0.000 claims description 2
- 230000005669 field effect Effects 0.000 description 11
- 238000002955 isolation Methods 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构的形成方法，包括：提供半导体衬底，表面形成有若干鳍部及其顶部的第一掩膜层，相邻鳍部之间具有第一凹槽和第二凹槽；在第一凹槽、第二凹槽内形成隔离层；使第二凹槽内的隔离层表面低于鳍部顶面；形成第一介质层和位于第一介质层表面的第二介质层；对第二介质层进行平坦化，形成第二掩膜层；以第二掩膜层为掩膜，刻蚀第二介质层和第一掩膜层，形成保护层；去除所述第二掩膜层；以所述保护层为掩膜，刻蚀隔离层，使第一凹槽内的隔离层表面低于第二凹槽内的隔离层表面；形成栅极和伪栅极，所述栅极横跨鳍部，所述伪栅极位于保护层表面。所述方法在未被回刻蚀的隔离层表面形成伪栅极，可以提高在此结构基础上形成的晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(Fin FET)作为常规器件的替代得到了广泛的关注。
为了进一步提高鳍式场效应晶体管的性能，应力工程被引入晶体管的制程中，在鳍部两端刻蚀形成源漏凹槽后，在所述源漏凹槽内外延形成SiGe或SiP等应力材料作为源漏材料，对晶体管的沟道区域施加应力，从而提高沟道区域内的载流子迁移率，进而提高形成的鳍式场效应晶体管的性能。
现有技术中，鳍部之间的浅沟槽隔离结构的高度低于鳍部高度，鳍部两端得不到保护，导致在鳍部两端形成的源漏凹槽在远离栅极的一侧没有侧壁，在所述源漏凹槽内外延形成应力材料时，所述应力材料沿晶格生长，使得靠近栅极一侧的应力材料外延生长的较快，形成表面倾斜的应力层，应力层材料较少，对晶体管沟道区域施加的应力效果变差。且源漏凹槽内的应力层，表面倾斜，后续在应力层表面形成接触孔时，所述接触孔深度较大，容易导致漏电等问题，影响形成的鳍式场效应晶体管的性能。
现有技术形成的鳍式场效应晶体管的性能有待进一步的提高。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以保护鳍部的两端。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有若干鳍部，所述鳍部顶部具有第一掩膜层，相邻鳍部之间具有与鳍部平行排列的第一凹槽和与鳍部垂直排列的第二凹槽，所述第一凹槽和第二凹槽相交；在所述第一凹槽、第二凹槽内形成隔离层，所述隔离层表面与第一掩膜层表面齐平；刻蚀第二凹槽内的隔离层，使第二凹槽内的隔离层表面低于鳍部顶面；形成覆盖所述第一掩膜层、隔离层的第一介质层和位于所述第一介质层表面的第二介质层；以所述第一介质层为停止层，对第二介质层进行平坦化，形成位于第二凹槽内的隔离层上的第二掩膜层；以所述第二掩膜层为掩膜，刻蚀第二介质层和第一掩膜层，形成位于第二凹槽内的隔离层表面的保护层；去除所述第二掩膜层；以所述保护层为掩膜，刻蚀隔离层，使第一凹槽内的隔离层表面低于第二凹槽内的隔离层表面；形成平行排列的栅极和伪栅极，所述栅极横跨鳍部，所述伪栅极位于保护层表面。
可选的，刻蚀所述第二凹槽内的隔离层的方法包括：形成位于所述隔离层和第一掩膜层表面的具有开口的图形化掩膜层，所述开口暴露出第二凹槽内的隔离层表面；采用反应离子刻蚀工艺对所述第二凹槽内的隔离层进行刻蚀，使第二凹槽内刻蚀后的隔离层表面低于鳍部顶面。
可选的，所述图形化掩膜层的开口宽度大于第二凹槽的宽度，还暴露出位于第二凹槽两侧的鳍部表面的部分第一掩膜层。
可选的，暴露出的所述第一掩膜层的宽度小于5nm。
可选的，所述第二凹槽内的隔离层表面低于鳍部顶面
可选的，还包括：在形成第一介质层之前，进行氧化处理，在鳍部两端未被隔离层覆盖的侧壁表面形成氧化层。
可选的，采用热氧化工艺形成所述氧化层。
可选的，所述氧化层的厚度为
可选的，所述第一介质层的厚度为
可选的，所述第一介质层的材料为氮化硅。
可选的，所述第二介质层的厚度为
可选的，所述第二介质层的材料为氧化硅。
可选的，采用湿法刻蚀或反应离子刻蚀工艺刻蚀所述第二介质层和第一掩膜层。
可选的，还包括：在所述栅极和伪栅极侧壁表面形成侧墙；刻蚀所述栅极两侧的鳍部，形成源漏凹槽；在所述源漏凹槽内形成应力层，并对所述应力层进行掺杂，形成源漏极。
可选的，所述应力层的材料为SiGe或SiP。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，在未被回刻蚀的隔离层表面形成保护层，再在所述表面层表面形成伪栅极，这样使得在后续刻蚀鳍部形成源漏凹槽时，保护层作为刻蚀鳍部的掩膜，保护位于其下方的部分鳍部，使得所述源漏凹槽在远离栅极的一侧也具有部分鳍部作为侧壁，在所述源漏凹槽内外延形成应力层时，可同时在凹槽两侧的鳍部表面进行外延生长，从而使得形成的应力层的形貌较佳，提高应力层对晶体管的沟道区域的应力作用，从而提高在此基础上形成的鳍式场效应晶体管的性能。并且，所述保护层作为伪栅极与鳍部之间的隔离结构，避免后续在对伪栅极进行处理时，例如去除所述伪栅极的过程中，对鳍部造成损伤。
附图说明
图1至图2是本发明的一个实施例的半导体结构的结构示意图；
图3至图25是本发明的另一实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术中在形成鳍式场效应晶体管的过程中，鳍部两端得不到保护，最终形成的鳍式场效应晶体管的性能有待进一步的提高。
请参考图1，本发明的一个实施例中，形成的半导体结构包括：位于半导体衬底10上的鳍部11，以及位于半导体衬底10上的隔离层20，所述隔离层20表面低于鳍部11的顶部表面；横跨鳍部11的多晶硅栅极31、位于鳍部11两端的隔离层20表面的伪多晶硅栅极32；位于多晶硅栅极31、伪多晶硅栅极32表面的侧墙33、位于多晶硅栅极31两侧的鳍部11内的源漏极34。
请参考图2，形成层间介质层40之后，去除所述多晶硅栅极31，以便形成金属栅极结构。在去除多晶硅栅极31的过程中，将伪多晶硅栅极32也同时去除。由于所述伪多晶硅栅极32底部低于鳍部11顶部表面，且相邻鳍部11两端之间的凹槽宽度上宽下窄，导致靠近伪多晶硅栅极21底部侧壁表面的侧墙33的厚度较小，在采用湿法刻蚀工艺去除伪多晶硅栅极32的过程中，容易被腐蚀，暴露出两侧的鳍部11，从而对鳍部11内的源漏极34造成腐蚀，形成孔洞41，从而影响最终形成的鳍式场效应晶体管的性能。
本发明的实施例中，在未被回刻蚀的隔离层表面形成保护层，再在所述保护层表面形成伪栅极，既保护鳍部的两端，又使得所述伪栅极与鳍部之间通过保护层隔离，避免在去除伪栅极时，对鳍部造成损伤。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图3至图5，提供半导体衬底100，所述半导体衬底100上形成有若干鳍部101和位于所述鳍部101顶部的第一掩膜层200，相邻鳍部101之间上还具有与鳍部101平行排列的第一凹槽102和与鳍部101垂直排列的第二凹槽103，所述第一凹槽102和第二凹槽103相交。图3为俯视示意图，图4为沿图3中割线AA’的剖面示意图，图5为沿图3中割线BB’的剖面示意图。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
本实施例中，所述鳍部101的形成方法包括：采用自对准双图形工艺刻蚀半导体衬底100，以所述第一掩膜层200为掩膜，刻蚀所述半导体衬底100形成平行排列的连续的长条状鳍部图形，以及相邻鳍部图形之间的第一凹槽102；然后再刻蚀所述鳍部图形，将所述长条状的鳍部图形沿垂直鳍部图形的方向断开，形成鳍部101以及第二凹槽103。采用自对准双图形工艺可以形成宽度较小的鳍部101，以提高所述半导体结构的集成度。在本发明的其他实施例中，也可以直接刻蚀所述半导体衬底100，形成所述鳍部101。
本实施例中，所述第一掩膜层200的材料为氮化硅。本发明的其他实施例中，所述第一掩膜层200与鳍部101顶部表面之间还可以形成有氧化硅层，所述氧化硅层可以提高第一掩膜层200与鳍部101顶部之间的粘附性。
在形成所述鳍部101之后，还可以在所述第一凹槽102、第二凹槽103内壁表面形成垫氧化层，以提高后续在第一凹槽102、第二凹槽103内形成的隔离层的质量。所述垫氧化层的材料为氧化硅，可以采用原位水汽生成工艺形成所述垫氧化层，还可以采用干氧氧化或湿氧氧化工艺对所述第一凹槽102、第二凹槽103的内壁表面进行氧化，形成垫氧化层。
请参考图6至图8，在所述第一凹槽102和第二凹槽103(请参考图3)内形成隔离层104，所述隔离层104表面与第一掩膜层200表面齐平。图6为俯视示意图，图7为沿图6中割线AA’的剖面示意图，图8为沿图6中割线BB’的剖面示意图。
所述在第一凹槽102和第二凹槽103内形成隔离层104的方法包括：形成填充满第一凹槽102、第二凹槽103且覆盖第一掩膜层200的隔离材料层；以所述第一掩膜层200作为停止层，对所述隔离材料层进行平坦化，使所述隔离材料层的表面与第一掩膜层200表面齐平，形成隔离层104。
可以采用化学气相沉积工艺、高密度等离子体沉积工艺、可流动性化学气相沉积工艺、等离子体增强化学气相沉积工艺或高深宽比沉积工艺等形成所述隔离材料层。
在形成所述隔离材料层之前，还可以在所述第一凹槽102、第二凹槽103内壁表面形成垫氧化层。所述垫氧化层可以避免隔离材料层与第一凹槽102、第二凹槽103内壁的材料晶格不匹配而造成较大应力，同时可以修复在刻蚀形成第一凹槽102、第二凹槽103的过程中，对第一凹槽102、第二凹槽103内壁表面造成的损伤。
采用化学机械研磨工艺，以所述第一掩膜层200作为停止层，对所述隔离材料层进行平坦化处理，去除位于第一掩膜层200表面的隔离材料层，使形成的隔离层104的表面与第一掩膜层200表面齐平。
请参考图9至图11，刻蚀第二凹槽103(请参考图4)内的隔离层104(请参考图7)，使第二凹槽103内的隔离层104a表面低于鳍部101顶面。
刻蚀所述第二凹槽103内的隔离层104的方法包括：形成位于所述隔离层104和第一掩膜层200表面的具有开口的图形化掩膜层300(请参考图9)，所述开口暴露出第二凹槽103内的隔离层104表面；采用反应离子刻蚀工艺对所述第二凹槽103内的隔离层104进行刻蚀，使第二凹槽103内的隔离层104a表面低于鳍部101顶面，然后去除所述图形化掩膜层300。图9为形成所述图形化掩膜层300之后的俯视示意图；图10为沿图9中割线AA’的剖面示意图(不包括图形化掩膜层300)；图11为沿图9中割线BB’的剖面示意图(不包括图形化掩膜层300)。
本实施例中，所述图形化掩膜层300的材料为光刻胶，在所述隔离层104和第一掩膜层200表面形成光刻胶层之后，对所述光刻胶层进行曝光显影，形成开口。本实施例中，所述开口宽度大于第二凹槽103的宽度，暴露出位于第二凹槽103两侧的鳍部101表面的部分第一掩膜层200。所述暴露出的第一掩膜层200的宽度小于5nm。
在本发明的其他实施例中，所述开口的宽度与第二凹槽103的顶部宽度一致，仅暴露出第二凹槽103内的隔离层104的表面。
采用反应离子刻蚀工艺对所述隔离层104进行刻蚀，所述反应离子刻蚀工艺采用的刻蚀气体可以包括CF4、CHF3、C3F8或C2H6中的一种或几种含氟气体。本实施例中，在对所述隔离层104进行刻蚀的同时，也会对未被图像化掩膜层300覆盖的部分第一掩膜层200以及所述第一掩膜层200下方的鳍部101进行刻蚀，对所述第一掩膜层200和鳍部101的刻蚀速率小于对隔离层104的刻蚀速率，最终使得第二凹槽103内的刻蚀后的隔离层104a的表面低于鳍部101的顶部表面，且对鳍部101的两端顶角处进行刻蚀形成圆角，而被图形化掩膜层300覆盖的隔离层104表面依旧与第一掩膜层200表面齐平(请参考图11)。
本实施例中，所述第二凹槽103内的隔离层104a表面低于鳍部101顶面使得后续形成的第一介质层能够覆盖部分鳍部101的侧壁。
请参考图12和图13，形成覆盖所述第一掩膜层200、隔离层104、104a的第一介质层201和位于所述第一介质层201表面的第二介质层202，图12为沿鳍部长度方向的剖面示意图，图13为沿垂直鳍部长度方向的剖面示意图。
可以采用化学气相沉积工艺或原子层沉积工艺依次形成所述第一介质层201和第二介质层202，所述第一介质层201和第二介质层202之间具有较大的刻蚀选择比。本实施例中，所述第一介质层201的材料为氮化硅，第二介质层202的材料为氧化硅。在本发明的其他实施例中，所述第一介质层201和第二介质层202还可以是其他绝缘介质材料。
本实施例中，在形成所述第一介质层201之前，还对所述鳍部101进行氧化处理，在鳍部101两端未被隔离层104a覆盖的侧壁表面形成氧化层105，一方面可以修复所述暴露的鳍部101表面的缺陷，另一方面，可以提高第一介质层201的粘附性，提高第一介质层201与鳍部101之间的界面质量。本实施例中，采用热氧化工艺进行所述氧化处理，形成所述氧化层105的厚度为在本发明的其他事实例中，可以不形成所述氧化层105，直接形成所述第一介质层201和第二介质层202。
所述第一介质层201后续用于形成覆盖隔离层104a及鳍部101两端侧壁的保护层，本实施例中，所述第一介质层201的厚度为使得后续形成的保护层具有足够的后续，起到隔离保护作用。
所述第二介质层202用于形成第二掩膜层，所述第二掩膜层作为刻蚀第一介质层201形成保护层的掩膜。所述第二介质层202的厚度为所述第二介质层的厚度较大，由于隔离层104a的表面低于第一掩膜层200的表面，导致形成的第二介质层202的表面不平坦。
请参考图14至图16，以所述第一介质层201为停止层，对第二介质层202(请参考图12和图13)进行平坦化，形成位于第二凹槽内的隔离层104a上的第二掩膜层202a。图14为对所述第二介质层202进行平坦化之后的俯视示意图，图15为沿图14中割线AA’的剖面示意图，图16为沿图15中割线BB’中的剖面示意图。
可以采用化学机械研磨工艺对所述第二介质层202进行平坦化，去除位于第一介质层201表面的第二介质层202，保留位于隔离层104a上的部分第二介质层，作为第二掩膜层202a，所述第二掩膜层202a的表面与第一掩膜层200的表面齐平。
请参考图17至图19，以所述第二掩膜层202a为掩膜，刻蚀第一介质层201(请参考图15)和第一掩膜层200(请参考图15)，形成位于第二凹槽内的隔离层104a表面的保护层201a。图17为刻蚀第一介质层201和第一掩膜层200后的俯视示意图，图18为沿图17中割线AA’的剖面示意图，图19为沿图17中割线BB’的剖面示意图。
可以采用反应离子刻蚀工艺刻蚀所述第一介质层201和第一掩膜层200，去除所述第一掩膜层200、位于第一掩膜层200表面以及隔离层104表面的第一介质层201，仅保留隔离层104a表面的部分第一介质层，作为保护层201a。所述保护层201a覆盖隔离层104a以及鳍部101高于隔离层104a的两端侧壁。
在本发明的其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述第一介质层201和第一掩膜层200，所述湿法刻蚀工艺可以采用磷酸溶液作为刻蚀溶液。可以通过刻蚀时间控制所述湿法刻蚀的停止位置，避免对覆盖隔离层104a以及鳍部101高于隔离层104a的两端侧壁的保护层201a造成过刻蚀。
请参考图20至图22，去除所述第二掩膜层202a(请参考图17)，以所述保护层201a为掩膜，刻蚀隔离层104(请参考图19)，使第一凹槽内的刻蚀后的隔离层104b表面低于第二凹槽内的隔离层104a表面。图20为去除所述第二掩膜层202a，并对隔离层104进行刻蚀后的俯视示意图，图21为沿图20中割线AA’的剖面示意图，图22为沿图20中割线BB’的剖面示意图。
可以采用湿法或干法刻蚀工艺去除所述第二掩膜层202a。本实施例中，所述第二掩膜层202a的材料与隔离层104的材料相同，均为氧化硅，所以，可以在去除所述第二掩膜层202a的同时，刻蚀所述隔离层104，形成表面低于鳍部101表面的隔离层104b。
在本发明的其他实施例中，也可以在去除所述第二掩膜层202a之后，采用湿法或干法刻蚀工艺对隔离层104进行刻蚀，使刻蚀后的隔离层104b的表面低于第二凹槽内的隔离层104a表面，暴露出鳍部101的部分侧壁。在刻蚀所述隔离层104的过程，所述保护层201a作为掩膜层，使所述隔离层104a不被刻蚀。
请参考图23至图25，形成横跨鳍部101的栅极301和位于保护层201a表面且与所述栅极301平行排列的伪栅极302。图23为形成所述栅极301、伪栅极302的俯视示意图，图24为沿图23中割线AA’的剖面示意图，图25为沿图23中割线BB’的剖面示意图。
所述栅极301和伪栅极302的形成方法包括：形成覆盖所述鳍部101、隔离层104b、保护层201a栅极材料层；在所述栅极材料层表面形成图形化硬掩膜层，所述图形化硬掩膜层定义出栅极301、伪栅极302的位置和尺寸；以所述图形化硬掩膜层为掩膜，刻蚀所述栅极材料层，形成横跨鳍部101的栅极301以及位于保护层201a表面的伪栅极302。在本发明的其他实施例中，在形成所述栅极材料层之前，还可以先形成覆盖所述鳍部101、隔离层104b和保护层201a的栅氧层。
本实施例中，还包括：在形成所述栅极301和伪栅极302之后，在所述栅极301和伪栅极302侧壁表面形成侧墙，以保护所述栅极301和伪栅极302。并且，还包括：在栅极301两侧的鳍部101内形成源漏凹槽，然后在所述源漏凹槽内形成应力层，并对所述应力层进行掺杂，作为晶体管的源漏极。所述应力层的材料可以是SiGe、SiC或SiP等。然后再在所述半导体衬底100上形成层间介质层，使所述层间介质层的表面与栅极301、伪栅极302表面齐平；去除所述栅极301和伪栅极302，形成凹槽，再在所述凹槽内形成金属栅极。
由于所述伪栅极302形成在保护层201a表面，且所述保护层201a位于未被回刻蚀的隔离层104a表面，所以，在后续刻蚀鳍部101形成源漏凹槽时，保护层201a可以作为刻蚀鳍部的掩膜，保护部分鳍部，使得所述源漏凹槽在远离栅极301的一侧也具有部分鳍部作为侧壁，在所述源漏凹槽内外延形成应力层时，可同时在凹槽两侧的鳍部表面进行外延生长，从而使得形成的应力层的形貌较佳，提高应力层对晶体管的沟道区域的应力作用，从而提高在此基础上形成的鳍式场效应晶体管的性能。
并且，所述伪栅极302与鳍部101之间具有保护层201a，所述保护层201a作为鳍部101与伪栅极302之间的隔离结构，避免后续在去除伪栅极302时对鳍部101造成损伤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有若干鳍部，所述鳍部顶部具有第一掩膜层，相邻鳍部之间具有与鳍部平行排列的第一凹槽和与鳍部垂直排列的第二凹槽，所述第一凹槽和第二凹槽相交；
在所述第一凹槽、第二凹槽内形成隔离层，所述隔离层表面与第一掩膜层表面齐平；
刻蚀第二凹槽内的隔离层，使第二凹槽内的隔离层表面低于鳍部顶面；
形成覆盖所述第一掩膜层、隔离层的第一介质层和位于所述第一介质层表面的第二介质层；
以所述第一介质层为停止层，对第二介质层进行平坦化，形成位于第二凹槽内的隔离层上的第二掩膜层；
以所述第二掩膜层为掩膜，刻蚀第二介质层和第一掩膜层，形成位于第二凹槽内的隔离层表面的保护层；
去除所述第二掩膜层；
以所述保护层为掩膜，刻蚀隔离层，使第一凹槽内的隔离层表面低于第二凹槽内的隔离层表面；
形成平行排列的栅极和伪栅极，所述栅极横跨鳍部，所述伪栅极位于保护层表面。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二凹槽内的隔离层的方法包括：形成位于所述隔离层和第一掩膜层表面的具有开口的图形化掩膜层，所述开口暴露出第二凹槽内的隔离层表面；采用反应离子刻蚀工艺对所述第二凹槽内的隔离层进行刻蚀，使第二凹槽内刻蚀后的隔离层表面低于鳍部顶面。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述图形化掩膜层的开口宽度大于第二凹槽的宽度，还暴露出位于第二凹槽两侧的鳍部表面的部分第一掩膜层。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，暴露出的所述第一掩膜层的宽度小于5nm。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二凹槽内的隔离层表面低于鳍部顶面
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成第一介质层之前，进行氧化处理，在鳍部两端未被隔离层覆盖的侧壁表面形成氧化层。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，采用热氧化工艺形成所述氧化层。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述氧化层的厚度范围为
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的厚度范围为
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料为氮化硅。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的厚度为
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料为氧化硅。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀或反应离子刻蚀工艺刻蚀所述第二介质层和第一掩膜层。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述栅极和伪栅极侧壁表面形成侧墙；刻蚀所述栅极两侧的鳍部，形成源漏凹槽；在所述源漏凹槽内形成应力层，并对所述应力层进行掺杂，形成源漏极。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述应力层的材料为SiGe或SiP。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610082716.XA CN107045979B (zh) | 2016-02-05 | 2016-02-05 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610082716.XA CN107045979B (zh) | 2016-02-05 | 2016-02-05 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107045979A true CN107045979A (zh) | 2017-08-15 |
| CN107045979B CN107045979B (zh) | 2019-11-01 |
Family
ID=59542764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610082716.XA Active CN107045979B (zh) | 2016-02-05 | 2016-02-05 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107045979B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107564859A (zh) * | 2016-07-01 | 2018-01-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN110707041A (zh) * | 2019-10-14 | 2020-01-17 | 芯盟科技有限公司 | 半导体结构及其形成方法 |
| CN110707010A (zh) * | 2018-07-09 | 2020-01-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102800594A (zh) * | 2011-05-26 | 2012-11-28 | 中芯国际集成电路制造(上海)有限公司 | Pmos管的制作方法 |
| CN104425601A (zh) * | 2013-08-30 | 2015-03-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US20150115372A1 (en) * | 2012-05-18 | 2015-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate finfet device |
| KR20150109159A (ko) * | 2014-03-19 | 2015-10-01 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
2016
- 2016-02-05 CN CN201610082716.XA patent/CN107045979B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102800594A (zh) * | 2011-05-26 | 2012-11-28 | 中芯国际集成电路制造(上海)有限公司 | Pmos管的制作方法 |
| US20150115372A1 (en) * | 2012-05-18 | 2015-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate finfet device |
| CN104425601A (zh) * | 2013-08-30 | 2015-03-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| KR20150109159A (ko) * | 2014-03-19 | 2015-10-01 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107564859A (zh) * | 2016-07-01 | 2018-01-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN107564859B (zh) * | 2016-07-01 | 2020-02-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN110707010A (zh) * | 2018-07-09 | 2020-01-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110707041A (zh) * | 2019-10-14 | 2020-01-17 | 芯盟科技有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107045979B (zh) | 2019-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10431671B2 (en) | Fin field-effect transistor | |
| US11075287B2 (en) | Semiconductor structure and forming method thereof | |
| TW201535488A (zh) | 鰭狀場效電晶體裝置與其形成方法 | |
| CN107785315B (zh) | 半导体结构的形成方法 | |
| CN104733315A (zh) | 半导体结构的形成方法 | |
| CN113555285A (zh) | 半导体结构的形成方法 | |
| CN107045979A (zh) | 半导体结构的形成方法 | |
| US9564512B2 (en) | Fin field-effect transistor and fabrication method thereof | |
| CN109950311A (zh) | 半导体结构及其形成方法 | |
| CN108573870B (zh) | 鳍式场效应管及其形成方法 | |
| US10522619B2 (en) | Three-dimensional transistor | |
| CN104701173A (zh) | FinFET器件及其形成方法 | |
| CN103779220A (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN110034187B (zh) | 半导体结构及其形成方法 | |
| CN103531476A (zh) | 半导体器件制造方法 | |
| CN107731917B (zh) | 半导体结构的形成方法 | |
| CN113224157B (zh) | 半导体结构及其形成方法 | |
| CN106206302A (zh) | 鳍式场效应晶体管的形成方法 | |
| CN106910686B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN111508842B (zh) | 半导体器件及其形成方法 | |
| CN112652578B (zh) | 半导体结构的形成方法、晶体管 | |
| CN112786452B (zh) | 半导体结构及其形成方法 | |
| CN110034069B (zh) | 半导体结构及其形成方法 | |
| CN103094112B (zh) | 鳍式晶体管的鳍部的形成方法 | |
| CN112928024B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |