CN104733315A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有掩膜层，所述衬底内具有若干沟槽，所述沟槽内具有隔离结构，所述隔离结构的表面与掩膜层的表面齐平；刻蚀部分所述隔离结构，使所述隔离结构的表面低于衬底表面，并暴露出部分沟槽的侧壁表面；在刻蚀部分隔离结构之后，采用表面处理工艺在沟槽暴露出的侧壁表面形成保护层；在形成保护层之后，去除掩膜层。所形成的半导体结构形貌良好、性能稳定。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管（Fin FET）。

请参考图1，图1是现有技术的鳍式场效应管的立体结构示意图，包括：半导体衬底10；位于所述半导体衬底10上凸出的鳍部14；位于所述半导体衬底10表面并覆盖部分鳍部14侧壁的隔离层11，所述隔离层11的表面低于所述鳍部14的顶部；横跨所述鳍部14的顶部和侧壁的栅极结构12，所述栅极结构12包括：栅介质层、位于所述栅介质层表面的栅电极、以及位于栅电极层和栅介质层两侧的侧墙。

对于鳍式场效应管，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分成为沟道区，有利于增大驱动电流，改善器件性能。

然而，采用现有技术所形成的鳍式场效应管的形貌不良、尺寸不均匀，导致所形成的鳍式场效应管性能不良。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，改善所形成的鳍部和隔离结构的形貌，提高所述鳍部和隔离结构尺寸的均匀性，提高鳍式场效应管的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有掩膜层，所述衬底内具有若干沟槽，所述沟槽内具有隔离结构，所述隔离结构的表面与掩膜层的表面齐平；刻蚀部分所述隔离结构，使所述隔离结构的表面低于衬底表面，并暴露出部分沟槽的侧壁表面；在刻蚀部分隔离结构之后，采用表面处理工艺在沟槽暴露出的侧壁表面形成保护层；在形成保护层之后，去除掩膜层。

可选的，所述表面处理工艺为湿法处理工艺，处理液包括臭氧和去离子水。

可选的，所述臭氧在去离子水中的浓度为1ppm～100ppm。

可选的，所述保护层的材料为氧化物。

可选的，所述掩膜层的材料为氮化硅，所述隔离结构的材料为氧化硅。

可选的，所述刻蚀部分隔离结构的工艺为各向同性干法刻蚀工艺。

可选的，所述各向同性干法刻蚀工艺的刻蚀气体为NH₃和NF₃，气压为1Torr～10Torr，流量为5sccm～100sccm，功率为5W～100W。

可选的，去除掩膜层的工艺为湿法刻蚀工艺，刻蚀液包括磷酸，刻蚀温度为120摄氏度～180摄氏度。

可选的，所述掩膜层和衬底之间还具有氧化硅层。

可选的，所述掩膜层的厚度为50埃～2000埃。

可选的，所述沟槽的形成工艺包括：在衬底表面形成掩膜薄膜；刻蚀所述掩膜薄膜，直至暴露出部分衬底表面为止，形成掩膜层；以所述掩膜层为掩膜，刻蚀所述衬底，形成沟槽。

可选的，所述掩膜薄膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、热炉氧化工艺或分子束外延工艺。

可选的，所述隔离结构的形成工艺包括：在掩膜层表面和沟槽内形成填充满所述沟槽的隔离膜；对所述隔离膜进行抛光工艺，直至暴露出所述掩膜层表面为止，在沟槽内形成隔离结构。

可选的，相邻沟槽之间的衬底形成鳍部，在去除掩膜层之后，在隔离结构表面、鳍部的侧壁和顶部表面形成横跨所述鳍部的栅极结构。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的半导体结构的形成方法中，在去除掩膜层之前，先刻蚀部分隔离结构，使隔离结构表面低于衬底表面，且所述隔离结构的表面平坦。并且，在刻蚀隔离结构之后，去除掩膜层之前，采用表面处理工艺在沟槽暴露出的侧壁表面形成保护层，所述保护层能够在后续去除掩膜层的过程中，保护沟槽的侧壁表面免受损伤。而且，形成所述保护层的表面处理工艺在能够去除前序工艺残留于沟槽侧壁表面的杂质，进一步改善所述沟槽侧壁表面的形貌。以相邻沟槽之间的衬底作为鳍式场效应管的鳍部，则所形成的隔离结构和鳍部的形貌良好、尺寸均匀精确，使所形成的半导体器件的性能稳定。

进一步，表面处理的处理液包括臭氧和去离子水。所述表面处理工艺能够对所述沟槽侧壁暴露出的侧壁表面进行氧化，以形成以氧化物为材料的保护层进行保护。而且，所述表面处理工艺能够将残留于沟槽侧壁表面杂质进行氧化，从而进一步改善沟槽的侧壁表面形貌。

进一步，刻蚀隔离结构的工艺为各向同性干法刻蚀工艺，所述各向同性干法刻蚀工艺对于沟槽侧壁的表面损伤较小，能够保持相邻沟槽之间的衬底尺寸精确均一。其中，刻蚀气体为NH₃和NF₃，所述刻蚀气体对于衬底材料和隔离结构材料具有较高的选择性，因此在刻蚀隔离结构时，难以对沟槽侧壁造成损伤。而且，所述NH₃和NF₃能够提高刻蚀工艺对于隔离结构和掩膜层的选择性，以确保在刻蚀隔离结构时，对掩膜层的损伤较少，以保证掩膜层能够在刻蚀隔离结构的过程中，保护衬底表面免受损伤。

附图说明

图1是现有技术的鳍式场效应管的立体结构示意图；

图2至图4是一种形成鳍部和隔离层的过程的剖面结构示意图；

图5是去除掩膜层之后，以各向同性干法刻蚀工艺刻蚀隔离层所形成的半导体结构的剖面结构示意图；

图6至图10是本发明的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，采用现有技术所形成的鳍式场效应管的形貌不良、尺寸不均匀，导致所形成的鳍式场效应管性能不良。

经过研究，如图2至图4所示，是一种形成鳍部和隔离层的过程的剖面结构示意图。

请参考图2，提供衬底100，衬底100表面具有暴露出部分衬底100的掩膜层101；以掩膜层101为掩膜，刻蚀所述衬底100，在所述衬底100内形成若干相邻沟槽102。其中，相邻沟槽102之间的衬底形成鳍部。

请参考图3，在所述沟槽102（如图2所示）内形成隔离层103，所述隔离层103的表面与掩膜层101表面齐平。

请参考图4，刻蚀部分隔离层103，使隔离层103的表面低于衬底100表面。

为了后续能够在鳍部的侧壁和底部表面形成栅极结构，需要刻蚀去除所述掩膜层101。然而，由于在刻蚀部分隔离层103之后，暴露出了部分鳍部的侧壁表面，所述鳍部的侧壁表面会在刻蚀掩膜层101的过程中受到损伤，致使所形成的鳍式场效应管性能不良。

为了避免鳍部的侧壁受到损伤，在一实施例中，在刻蚀隔离层之前去除所述掩膜层，并在去除掩膜层之后，以各向同性的干法刻蚀工艺刻蚀隔离层，以此减少在刻蚀隔离层的过程中对鳍部侧壁的损伤。然而，由于去除掩膜层之后，所述隔离层103（如图3所示）的表面高于衬底100表面，在经过各向同性的干法刻蚀工艺之后，所述隔离层103靠近沟槽102侧壁的边缘区域较低，而隔离层103的中心区域较高，如图5所示。导致所述隔离层103的尺寸不均匀、形貌不良，则所述隔离层103的电隔离能力变差，所形成的鳍式场效应管的稳定性不良。

为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，在去除掩膜层之前，先刻蚀部分隔离结构，使隔离结构表面低于衬底表面，且所述隔离结构的表面平坦。并且，在刻蚀隔离结构之后，去除掩膜层之前，采用表面处理工艺在沟槽暴露出的侧壁表面形成保护层，所述保护层能够在后续去除掩膜层的过程中，保护沟槽的侧壁表面免受损伤。而且，形成所述保护层的表面处理工艺在能够去除前序工艺残留于沟槽侧壁表面的杂质，进一步改善所述沟槽侧壁表面的形貌。以相邻沟槽之间的衬底作为鳍式场效应管的鳍部，则所形成的隔离结构和鳍部的形貌良好、尺寸均匀精确，使所形成的半导体器件的性能稳定。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图10是本发明的半导体结构的形成过程的剖面结构示意图。

请参考图6，提供衬底200，所述衬底200表面具有掩膜层201，所述衬底200内具有若干沟槽202。

所述衬底200作为后续工艺的平台，并且用于形成构成鳍式场效应管的鳍部。所述衬底200为体衬底（Bulk Wafer），所述体衬底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底，后续通过刻蚀部分体衬底以形成鳍部。所述体衬底的价格低廉，而且刻蚀体衬底形成鳍部的工艺简单，能够降低成本。本实施例中，所述衬底200为硅衬底。

在另一实施例中，所述衬底包括半导体基底、以及形成于所述半导体基底表面的半导体层。首先，所述半导体基底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，由于所述半导体基底的选择不受限制，因此能够选取适于工艺需求或易于集成的半导体基底。其次，所述半导体层的材料为硅、锗、碳化硅或硅锗，所述半导体层的形成工艺为选择性外延沉积工艺，后续通过刻蚀所述半导体层以形成鳍部，所形成的鳍部材料不受限制，能够满足特定的工艺需求。

在衬底200内形成若干沟槽，则相邻沟槽之间的衬底200形成鳍部210。所述沟槽202的形成工艺包括：在衬底200表面形成掩膜薄膜；刻蚀所述掩膜薄膜，直至暴露出部分衬底200表面为止，形成掩膜层201；以所述掩膜层201为掩膜，刻蚀所述衬底200，形成沟槽202。

所述掩膜层201的材料为氮化硅，所述掩膜层201的厚度为50埃～2000埃。所述掩膜层201的材料需要与后续形成的隔离结构的材料不同，则后续刻蚀隔离结构时，对掩膜层201的损害较小。所述掩膜层201不仅能够作为刻蚀沟槽的掩膜，还能够在后续刻蚀隔离结构的过程中，保护鳍部210的顶部表面免受损伤。在本实施例中，所述掩膜层201和衬底200之间还具有氧化硅层203；具体的，在形成掩膜薄膜之前，在衬底200表面形成氧化硅膜，在刻蚀掩膜薄膜时，刻蚀所述氧化硅膜，并形成氧化硅层203。所述氧化硅层203用于提高掩膜层201和衬底200之间的结合能力，还能够在后续去除掩膜层201的过程中，保护鳍部210的顶部表面免受损伤。

所述掩膜薄膜或氧化硅膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或分子束外延工艺；此外，所述氧化硅膜还能够通过热炉氧化工艺形成。

在形成掩膜薄膜之后，在掩膜薄膜表面形成图形化层，所述图形化层定义了鳍部210的对应位置，以图形化层为掩膜刻蚀掩膜层201。其中，所述图形化层的形成工艺为光刻工艺、分子自组装工艺或纳米印刷工艺，此外，所述图形化层还能够通过多重图形化工艺形成，采用所述多重图形化工艺能够在保证掩膜层201尺寸精确度的情况下，缩小掩膜层201的尺寸、以及相邻掩膜层201之间的距离，有利于时所形成的鳍部210尺寸、以及相邻鳍部之间的距离缩小，从而缩小器件尺寸、提高芯片集成度。其中，所述多重图形化工艺包括自对准多重图形化工艺或双重曝光工艺；所述对准多重图形化掩膜工艺包括自对准双重图形化（Self-aligned Double Patterned，SaDP）工艺、自对准三重图形化（Self-aligned Triple Patterned）工艺、或自对准四重图形化（Self-aligned Double Double Patterned，SaDDP）工艺；所述双重曝光工艺包括LELE（Litho-Etch-Litho-Etch）工艺或LLE（Litho-Litho-Etch）工艺。

本实施例中，所述鳍部210的侧壁现对于衬底200表面倾斜，且鳍部210的底部尺寸大于顶部尺寸，所述鳍部210的稳定性更好，能够避免因工艺节点的缩小而发生鳍部210倒塌的问题。而且，当所述鳍部210的侧壁现对于衬底200表面倾斜时，能够避免发生投影效应（Shadow Effect），防止在后续形成栅极结构的过程中，在鳍部210的侧壁表面残留栅介质层、栅极层或侧墙的材料，防止所形成的半导体器件中产生漏电流，保证了电性能稳定。

请参考图7，在所述沟槽202（如图6所示）内形成隔离结构204，所述隔离结构204的表面与掩膜层201的表面齐平。

所述隔离结构204用于隔离相邻鳍部210，并且隔离后续形成的栅极结构与衬底200。所述隔离结构204的材料为绝缘材料，本实施例中为氧化硅。所述隔离结构204的形成工艺包括：在掩膜层201表面和沟槽202内形成填充满所述沟槽202的隔离膜；对所述隔离膜进行抛光工艺，直至暴露出所述掩膜层201表面为止，在沟槽202内形成隔离结构204。其中，隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述抛光工艺为化学机械抛光，在所述抛光工艺中，所述掩膜层201能够保护鳍部210的顶部表面免受损伤。

由于后续所形成的栅极结构位于鳍部210的顶部和侧壁表面，因此在抛光工艺之后，还需要使隔离结构204的表面低于鳍部210的顶部表面，以暴露出鳍部210的侧壁。经过所述抛光工艺之后，所述隔离结构204的表面与掩膜层201齐平，而且所述隔离结构204的表面平坦，则后续无论采用各向同性的刻蚀工艺还是各向异性的刻蚀工艺，均能够保持刻蚀后的隔离结构204表面平坦，使隔离结构204的结构或尺寸均匀精确、电隔离性能稳定。

本实施例中，所述隔离结构204的材料为氧化硅，而衬底200的材料为硅，后续能够采用各向同性的干刻蚀工艺对隔离结构204进行干法刻蚀，且所述各向同性的干刻蚀工艺对于硅和氧化硅具有较高的选择性，在刻蚀氧化硅材料的同时，对硅材料的损伤较小，因此能够在刻蚀隔离结构204之后，保证鳍部210暴露出的侧壁表面形貌良好、鳍部210的尺寸均匀精确。

请参考图8，刻蚀部分所述隔离结构204，使所述隔离结构204的表面低于衬底200表面，并暴露出部分沟槽202的侧壁表面。

所述刻蚀工艺用于暴露出部分鳍部210的侧壁，使后续形成的栅极结构能够覆盖于所述鳍部210的侧壁表面。由于所述鳍部210顶部表面具有掩膜层201，能够在所述刻蚀工艺中保护所述鳍部210的顶部。

本实施例中，所述鳍部210的侧壁相对于衬底200表面倾斜，若干所述刻蚀工艺各向异性，且刻蚀气体以垂直于衬底200表面的方向轰击隔离结构204，则所述鳍部210暴露出的倾斜侧壁也相应地会受到轰击，容易造成鳍部210的侧壁受到损伤，使鳍部210的结构和形貌发生变化。因此，为了在刻蚀隔离结构204的过程中，减少对鳍部210侧壁的损伤，本实施例中，所述刻蚀工艺为各向同性干法刻蚀工艺，即所述干法刻蚀工艺在各方向上的刻蚀速率相同，避免了刻蚀气体直接向鳍部210的侧壁进行轰击。

而且，所述各向同性干法刻蚀工艺的刻蚀气体为NH₃和NF₃，气压为1Torr～10Torr，流量为5sccm～100sccm，功率为5W～100W。其中，所述NH₃和NF₃气体用于刻蚀氧化硅材料，同时不会损伤硅材料，能够在刻蚀隔离结构204的同时，避免对暴露出的鳍部210的侧壁造成损害。而且，所述刻蚀气体NH₃和NF₃对于氧化硅和氮化硅的刻蚀选择性较高，能够在刻蚀氧化硅时，进一步减少对氮化硅的损伤。所述掩膜层201的材料为氮化硅，且所述掩膜层201在所述刻蚀隔离结构204的过程中用于保护鳍部210的顶部表面，所述刻蚀气体能够保证掩膜层201在刻蚀工艺中不会被去除或减薄，从而保证了掩膜层201的保护能力。

本实施例中，在刻蚀隔离结构204时，所述隔离结构204仅暴露出与掩膜层201齐平的表面，所述各向同性干法刻蚀工艺仅对隔离结构204暴露出的表面进行刻蚀，而且对隔离结构204暴露出的表面刻蚀速率相同，因此在经过刻蚀工艺之后，所述隔离结构204的表面依旧保持平坦，使所述隔离结构204的结构均匀、尺寸精确、电隔离能力稳定，而且，有利于后续形成于隔离结构204表面的部分栅极结构也能够保证形貌良好。

请参考图9，在刻蚀部分隔离结构204之后，采用表面处理工艺在沟槽202暴露出的侧壁表面形成保护层205。

由于在后续于鳍部210表面形成栅极结构之前，需要去除鳍部210顶部的掩膜层201，而去除掩膜层201的工艺极易对鳍部210暴露出的表面造成损伤，因此，本实施例中，在去除掩膜层201之前，在沟槽202暴露出的侧壁表面、即鳍部210暴露出的侧壁表面形成保护层205，用以在后续去除掩膜层201的过程中保护鳍部210。

所述保护层205的材料为氧化物，本实施例中，由于衬底200材料为硅，因此所述保护层205的材料为氧化硅，所述保护层205相对于掩膜层201具有刻蚀选择性，能够在去除掩膜层201时，保护鳍部210。

本实施例中，所述表面处理工艺为湿法处理工艺，处理液包括臭氧和去离子水；其中，臭氧在去离子水中的浓度为1ppm～100ppm。臭氧具有较强的氧化能力，能够在鳍部210暴露出的表面进行氧化反应，以形成氧化硅层。而且，采用湿法处理工艺进行氧化不会对衬底200、隔离结构204或掩膜层201造成损害，能够保证所形成的半导体器件的性能稳定、形貌精确。

而且，所述表面处理工艺还能够在形成保护层205的同时，将附着于鳍部210侧壁表面的杂质氧化，例如前序刻蚀隔离结构204的过程中，残留于鳍部210侧壁表面的刻蚀副产物，以此去除附着于鳍部210侧壁表面的杂质，以提高鳍部210的性能。

请参考图10，在形成保护层205之后，去除掩膜层201（如图9所示）。

去除掩膜层201之后，后续能够在鳍部210的侧壁和底部表面形成栅极结构，进而形成鳍式场效应管。本实施例中，去除掩膜层201的工艺为湿法刻蚀工艺，刻蚀液包括磷酸，刻蚀温度为120摄氏度～180摄氏度。

其中，磷酸用于去除氮化硅为材料的掩膜层201，同时，由于鳍部210暴露出的侧壁表面具有保护层205，所述鳍部210不会受到湿法刻蚀的损害，能够保证所述鳍部210的结构和形貌均匀、尺寸精确，则以所述鳍部210所形成的半导体器件的性能稳定。

在本实施例中，由于掩膜层201和衬底200之间还具有氧化硅层203，在去除掩膜层201的过程中，所述氧化硅层203能够保护鳍部210的顶部免受损伤，进一步保证了鳍部210的结构稳定。

需要说明的是，在去除掩膜层201之后，在隔离结构204表面、鳍部210的侧壁和顶部表面形成横跨所述鳍部210的栅极结构。所述栅极结构包括：位于鳍部侧壁和顶部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅极层两侧、和鳍部210表面的侧墙。

而且，在形成栅极结构之前，能够去除保护层205和氧化硅层203；也能够保留所述保护层205和氧化硅层203。

所述栅极结构的形成工艺包括：在隔离结构204表面、以及鳍部210的侧壁和顶部表面形成栅介质膜；在所述栅介质膜表面形成栅极膜；刻蚀部分栅极膜和栅介质膜，直至暴露出隔离结构204表面、以及鳍部210的侧壁和顶部表面，形成栅极层和栅介质层；在所述栅极层和栅介质层两侧的隔离结构204表面、以及鳍部210的侧壁和顶部表面形成侧墙。

在一实施例中，所述栅介质膜的材料为氧化硅，所述栅极膜的材料为多晶硅，所述栅介质膜和栅极薄膜的形成工艺为化学气相沉积工艺。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述侧墙的形成工艺包括：在所述栅极层、栅介质层和鳍部210表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出栅极层表面、以及鳍部210的侧壁和顶部表面，在栅极层和栅介质层两侧的鳍部210侧壁和顶部表面形成侧墙206。需要说明的是，在形成侧墙之后，采用离子注入工艺在所述栅极结构两侧的鳍部210内形成源区和漏区，以形成鳍式场效应管。

在另一实施例中，所需形成的栅极结构为高K金属栅极（HKMG）结构，则所述栅极结构的形成工艺为后栅工艺（Gate Last）。首先在隔离结构204表面、以及鳍部210的侧壁和顶部表面沉积伪栅极膜，所述伪栅极膜的材料为多晶硅；刻蚀部分伪栅极膜，直至暴露出隔离结构204表面、以及鳍部210的侧壁和顶部表面，形成伪栅极层，所述伪栅极层横跨于鳍部210的侧壁和顶部表面；在所述伪栅极层两侧的隔离结构204表面、以及鳍部210的侧壁和顶部表面形成侧墙；在形成侧墙之后，在隔离结构204表面、鳍部的侧壁和顶部表面形成介质层，所述介质层的表面与伪栅极层的表面齐平；去除伪栅极层，在介质层内形成开口；在所述开口内形成高K栅介质层，在高K介质层表面的金属栅极层。

本实施例中，在去除掩膜层之前，先刻蚀部分隔离结构，使隔离结构表面低于衬底表面，且所述隔离结构的表面平坦。并且，在刻蚀隔离结构之后，去除掩膜层之前，采用表面处理工艺在沟槽暴露出的侧壁表面形成保护层，所述保护层能够在后续去除掩膜层的过程中，保护沟槽的侧壁表面免受损伤。而且，形成所述保护层的表面处理工艺在能够去除前序工艺残留于沟槽侧壁表面的杂质，进一步改善所述沟槽侧壁表面的形貌。以相邻沟槽之间的衬底作为鳍式场效应管的鳍部，则所形成的隔离结构和鳍部的形貌良好、尺寸均匀精确，使所形成的半导体器件的性能稳定。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底表面具有掩膜层，所述衬底内具有若干沟槽，所述沟槽内具有隔离结构，所述隔离结构的表面与掩膜层的表面齐平；

刻蚀部分所述隔离结构，使所述隔离结构的表面低于衬底表面，并暴露出部分沟槽的侧壁表面；

在刻蚀部分隔离结构之后，采用表面处理工艺在沟槽暴露出的侧壁表面形成保护层；

在形成保护层之后，去除掩膜层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述表面处理工艺为湿法处理工艺，处理液包括臭氧和去离子水。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述臭氧在去离子水中的浓度为1ppm～100ppm。

4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化物。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅，所述隔离结构的材料为氧化硅。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述刻蚀部分隔离结构的工艺为各向同性干法刻蚀工艺。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺的刻蚀气体为NH₃和NF₃，气压为1Torr～10Torr，流量为5sccm～100sccm，功率为5W～100W。

8.如权利要求5所述的半导体结构的形成方法，其特征在于，去除掩膜层的工艺为湿法刻蚀工艺，刻蚀液包括磷酸，刻蚀温度为120摄氏度～180摄氏度。

9.如权利要求5所述的半导体结构的形成方法，其特征在于，所述掩膜层和衬底之间还具有氧化硅层。

10.如权利要求5所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度为50埃～2000埃。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟槽的形成工艺包括：在衬底表面形成掩膜薄膜；刻蚀所述掩膜薄膜，直至暴露出部分衬底表面为止，形成掩膜层；以所述掩膜层为掩膜，刻蚀所述衬底，形成沟槽。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述掩膜薄膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、热炉氧化工艺或分子束外延工艺。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的形成工艺包括：在掩膜层表面和沟槽内形成填充满所述沟槽的隔离膜；对所述隔离膜进行抛光工艺，直至暴露出所述掩膜层表面为止，在沟槽内形成隔离结构。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，相邻沟槽之间的衬底形成鳍部，在去除掩膜层之后，在隔离结构表面、鳍部的侧壁和顶部表面形成横跨所述鳍部的栅极结构。