JP2010034467A

JP2010034467A - 半導体装置の製造方法

Info

Publication number: JP2010034467A
Application number: JP2008197568A
Authority: JP
Inventors: Kozo Ishikawa; 晃三石川; Toshiaki Iwamatsu; 俊明岩松; Hirobumi Shinohara; 博文篠原
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-07-31
Filing date: 2008-07-31
Publication date: 2010-02-12
Anticipated expiration: 2028-07-31
Also published as: JP5301912B2

Abstract

【課題】ＢｕｌｋＦｉｎ構造の製造に於いて、ハードマスクの側面の後退・破損を発生させること無く、パッド酸化膜のサイドエッチ量を最小限度にとどめて、ゲート加工等の後工程を行うに際して良好な形状を有するＦｉｎ構造を実現する。
【解決手段】シリコン基板１上に、所定の間隔ＳＤを隔てて配列し且つ各々が所定の方向へ延在すると共に、所定の高さＤを有する複数のシリコン柱体１Ｆを形成する。その際に、各シリコン柱体１Ｆの上面には、パッド酸化膜２及びハードマスク３が順次に形成される。その後、酸素ガス、アルゴンガス、水素ガス及びシリコンガスをベースとなる反応ガスとして用いるＰＶＤ法によって、隣り合うシリコン柱体１Ｆによって形成されるリセス１Ｒを完全に充填すると共に、リセス１Ｒの上方及びハードマスク３の上方にまで至る埋め込み酸化膜５を堆積する。この堆積時に、幅Ｗのハードマスク３の側面は削除されない。
【選択図】図１

Description

この発明は、Ｆｉｎ構造を有する半導体装置の製造方法に関する。

より具体的には、本発明は、シリコン（Ｓｉ）基板より成るバルク基板に形成されるＦｉｎ構造を有するＢｕｌｋＦｉｎ−ＦＥＴ（電界効果トランジスタ）に於いて、Ｆｉｎ上部のハードマスクを後退させること無く、Ｆｉｎに於けるシリコンの側面以外の部分（上面及び上面と側面との間のコーナー部分）に形成されるゲート領域を低減、或いは、無くすことによって、良好な特性を備えたＢｕｌｋＦｉｎ構造を形成する技術に関する。

近年、プレーナ型ＦＥＴに代わるべきＦＥＴとして、短チャネル効果を発生させること無く、より高速で低消費電力化が可能であり、しかも、現在の製造技術を用いて製造可能なＦｉｎ−ＦＥＴが、注目され、その実現に向けた開発が行われている。ここで、「Ｆｉｎ」とは、半導体基板の表面に対して垂直方向に配設されたチャネル部の事を意味しており、この様な構造を有するＦＥＴは、Ｆｉｎ−ＦＥＴと称される（非特許文献１参照）。

一般には、Ｆｉｎ−ＦＥＴは、ＳＯＩ基板上に形成される。しかしながら、ＳＯＩ基板のウエハコストが比較的高いことから、Ｆｉｎ−ＦＥＴのＢｕｌｋ化が望まれる。

図３１〜図３６は、従来のＢｕｌｋＦｉｎ−ＦＥＴのＦｉｎ部の製造工程を示す縦断面図である。又、図３７は、Ｆｉｎ部の加工後のＢｕｌｋＦｉｎ−ＦＥＴの理想的なＦｉｎ部の構成を示す斜視断面図である。又、図３８は、図３７に示されたＦｉｎ部にソース領域、ドレイン領域及びゲート電極を設けた後のＢｕｌｋＦｉｎ−ＦＥＴ素子の理想的な構成を示す斜視断面図である。更に、図３９は、図３８の断線ＣＬ−ＣＬに関する縦断面斜視図であり、ゲート絶縁膜がＦｉｎ部に於けるシリコンの側面上にのみ形成されたＢｕｌｋＦｉｎ−ＦＥＴ素子の理想的な構成を示している。このゲート絶縁膜の直下のシリコン領域が、チャネル部のＦｉｎである。

先ず、図３１に於いて、Ｂｕｌｋ基板を成すシリコン基板１の上面上に、例えばＳｉＯ２から成るパッド酸化膜２を全面的に形成した上で、更に、パッド酸化膜２の上面上に、例えばＳｉＮの窒化膜から成るハードマスク３を全面的に蒸着する。

次に、図３２に示す様に、フォトリソグラフィー法等を用いて、Ｆｉｎ部の元と成るパターンであるフォトレジスト４のパターンを、ハードマスク３の上面上に形成する。

次に、図３３に示す様に、フォトレジスト４をマスクとして、パッド酸化膜２の下面から深さＤ（例えば３００ｎｍ〜４００ｎｍ）の箇所まで、各部分３，２，１に対して異方性のドライエッチングを行って、シリコン基板１のシリコン表面１Ｓを露出させると共に、当該各シリコン表面１Ｓを挟み込む様に、当該シリコン表面１Ｓに対して垂直方向に聳え且つ紙面に垂直方向に延在するＦｉｎ部の基幹のシリコン柱体１Ｆを形成する。尚、本明細書に於いては、以後、特に断りが無い限りは、単に「ドライエッチング」と記載する場合には、それは「異方性のドライエッチング」を意味しているものとする。

次に、図３４に示す様に、隣り合うシリコン柱体１Ｆで囲まれた各リセス乃至は溝部１Ｒを完全に埋め込むと共に、その高さがシリコン柱体１Ｆ上のハードマスク３の上方に迄至る、例えばＨＤＰ（High Density Plasma）膜（本質的にはＳｉＯ２膜である。）から成る埋め込み酸化膜乃至は埋め込み絶縁膜５を、ＰＶＤ法によって、堆積する。

次に、図３５に示す通り、埋め込み酸化膜５の上面がハードマスク３の上面位置に至る迄、酸化膜ＣＭＰ法を用いて埋め込み酸化膜５を研磨して平坦化する。

その上で、図３６に於いて、平坦化された埋め込み酸化膜５に対して、ウエットエッチング又はドライエッチングによってエッチバックを行って、リセス１Ｒを埋める埋め込み酸化膜５の厚みが小さくなる様に制御して、高さＨ（例えば５０ｎｍ）及び幅Ｗ（例えば１０ｎｍ〜２０ｎｍ）の、埋め込み酸化膜５から露出したシリコン柱体１Ｆの一部分を形成する。この処理工程により、Ｆｉｎパターンが形成され、その露出部分の一部分がＦｉｎ−ＦＥＴのチャネルとして機能するシリコン柱体１Ｆの側面（シリコン表面ないしはシリコン垂直面）１ＦＳが露出する。その後、ゲート絶縁膜の形成工程及びゲートエッチング工程を施すことによって、シリコン柱体１Ｆの露出したシリコン側面１ＦＳの一部を被覆するゲート電極が配設される（図３８及び図３９を参照。）このゲート電極及びゲート絶縁膜によって被覆されたシリコン側面１ＦＳの一部分及びその直下のシリコン柱体１Ｆの一部分が、Ｆｉｎを成す。尚、本明細書に於いては、露出したシリコン柱体１Ｆの一部分と、その上のパッド酸化膜２及びハードマスク３とから成る部分を、「Ｆｉｎ部」と総称する。

特開２００６−３０３４５１号公報 [レポート]次世代型トランジスタ「ＦｉｎＦＥＴ」解説（１）及び（２）｜ネット｜マイコミジャーナル、２００２／０９／２４（http://jounal.mycom.co.jp/news/2002/09/24/18.html, http://jounal.mycom.co.jp/news/2002/09/24/19.html）

図３１〜図３６に示した製造工程はあくまでも理想的な結果をもたらす製造工程であり、実際には、以下に記載する様な幾つかの問題点がある。

（問題点１）
図４０は、既述した図３４に示すＨＤＰ膜から成る埋め込み酸化膜５の蒸着時に生じ得る問題点を模式的に示す縦断面図である。

ＨＤＰ膜５をシリコン基板１のリセス１Ｒ及びその上方まで堆積させる際には、シリコンガスと酸素ガスと水素ガスを主たる反応ガスとしてチャンバ内に導入して電気的にバイアスを印加してスパッタリングによりシリコンの酸化膜を形成するＰＶＤ法が用いられる。そのため、ＨＤＰ膜５の堆積時にスパッタ成分がシリコン柱体５の上のハードマスク３の側面を削るため（エッチング作用による後退）、図４０の破線３Ｃの枠内に例示する様に、ＨＤＰ膜５の堆積後のハードマスク３の縦断面形状は、先細りの山型形状となってしまう。この様なハードマスク３の先細り形状を放置してその後の工程を進めると、ゲート電極形成後に、Ｆｉｎ部に於ける隣り合うＦｉｎ−ＦＥＴ素子のゲート電極同士の間でリーク電流が生じる、或いは、両Ｆｉｎ−ＦＥＴ素子のゲート電極同士がショートしてしまうと言う問題点をもたらすことになる。従って、上記の様なＨＤＰ膜５の堆積時に於けるハードマスク３の側面エッチング作用を防止ないしは抑止する必要性があり、そのための製造上の改善が必要である。

（問題点２）
図４１は、既述した図３５に示す、ＣＭＰ法によりその表面が平坦化されたＨＤＰ膜ないしは埋め込み酸化膜５に対して、（所謂強い）ドライエッチングのみによるエッチバックを施すことによってシリコン柱体１Ｆの一部側面を露出させる工程時に生じ得る問題点を模式的に示す縦断面図である。

本ドライエッチング工程に於いても、図４１の破線３Ｃ１の枠内に例示する様に、ハードマスク３を成す窒化膜とパッド酸化膜２を成す酸化膜との間にエッチング速度の差が殆ど無いため（選択比が大きく取れない。）、ハードマスク３としての窒化膜（ＳｉＮ）の先細り形状が更に一層先細り状と成る様に、ハードマスク３の側面が削られる。しかも、同様に、その下のパッド酸化膜２を成すＳｉＯ２膜も、その縦断面形状の幅が先細りと成る様に、削られる。この様なハードマスク３の形状の更なる後退を放置してその後の工程を進めるならば、問題点１に於いて指摘した問題点が更に深刻化することになり、後のゲート加工工程がより困難となる。

（問題点３）
図４２は、既述した図３５に示す、ＣＭＰ法によりその表面が平坦化されたＨＤＰ膜ないしは埋め込み酸化膜５に対して、ウエットエッチングのみによるエッチバックを施すことによって、シリコン柱体１Ｆの一部側面を露出させる工程時に生じ得る問題点を模式的に示す縦断面図である。ウエットエッチングのみによる場合には、窒化膜と酸化膜との間の選択比を大きく取れるので、既述した様なハードマスク３の形状の後退は生じないが、例えば埋め込み酸化膜５に対して深さ方向に５０ｎｍ分の厚みを削る場合には、水平方向にも等方的に５０ｎｍ分程度のエッチングが生じる。現在の工程に於いては、シリコン柱体１Ｆの幅Ｗは、約１０ｎｍ〜約２０ｎｍである。このため、幅Ｗが極細のＦｉｎを形成する場合には、パッド酸化膜２を成すＳｉＯ２膜全体がエッチングされる結果、Ｆｉｎ部のシリコン柱体１Ｆの上方のハードマスク３自体が全体的に除去されて破損してしまうと言う事態が発生し得る（ハードマスク３のリフトオフ）。この様な場合には、後工程に於いてゲート電極を形成することが出来なくなる。仮に、パッド酸化膜２のサイドエッチングによってもパッド酸化膜２が辛うじて残存し得たとしても、サイドエッチされて露出することとなったパッド酸化膜２の上面とその上方のハードマスク３の底面との間に、空間（コーナー部を含む。）が発生してしまうことになる（図４２の破線２Ｃ参照）。この様な場合、露出したパッド酸化膜２の上面上の上記空間が、後工程のゲート電極形成工程に於いて、ボイドを発生させることが予想される。或いは、上記空間の拡がり程度によっては、上記ゲート電極形成工程後に上記空間内にも本来不要なゲート電極部材が残存する結果、Ｆｉｎ部に於ける隣り合うＦｉｎ−ＦＥＴ素子のゲート電極同士の間でリーク電流が生じる、或いは、両Ｆｉｎ−ＦＥＴ素子のゲート電極同士がショートしてしまうと言う問題点が発生し得る。又、僅かばかりのパッド酸化膜２が残存した場合に於いては、後工程のゲート材のエッチング工程時に、ゲート材でその上部が被覆されないシリコン柱体１Ｆの部分の側面に損失が入り、その結果、当該部分の側面が削られると言う事態の発生も予想される。

この発明は、上記の数々の製造上の問題点に鑑みて成されたものである。その目的は、Ｂｕｌｋ−Ｆｉｎ構造に於いて、Ｆｉｎ部のハードマスクを製造工程時に於いて後退及び破損させることなく、しかも、パッド酸化膜に於けるサイドエッチ量を最小限度に抑制可能な、埋め込み酸化膜のパターンを形成する製造方法を提供することにある。

この発明の主題に係るＢｕｌｋ−Ｆｉｎ構造の製造に於いては、先ず、シリコン基板上に、所定の間隔を隔てて配列し且つ各々が所定の方向へ延在すると共に所定の高さを有する複数のシリコン柱体を形成すると共に、各シリコン柱体の上面にパッド酸化膜及びハードマスクをこの順序で形成する。次に、未だ高温アニールを施されていない状態にあるＵＳＧ又はＬＰ−ＴＥＯＳの何れか一方の膜を、埋め込み酸化膜として、隣り合うシリコン柱体により形成されるリセスを完全に充填する様に堆積した上でＣＭＰ法により、当該埋め込み酸化膜を平坦化する。その後、フッ酸（ＨＦ）溶液を用いたウエットエッチングによって、上記平坦化された埋め込み酸化膜を掘り込んで、シリコン柱体の一部を、掘り込み後の埋め込み酸化膜の上面よりも突出させて、シリコン柱体の上記一部の側面を露出させる。このときのパッド酸化膜の側面に生じるサイドエッチングの量は、露出したシリコン柱体の上記一部の高さと比較して無視し得る程度に小さい。更に、熱リン酸等を用いたウエットエッチング処理によって窒化膜等より成るハードマスクの表面を除去して、ウエットエッチング処理後のハードマスクの表面とサイドエッチングされたパッド酸化膜の側面とを、同一平面内の面とする。次に、１０００℃以上の高温アニールを行うことで、埋め込み酸化膜に対してデガス処理を施すと共に、埋め込み酸化膜の硬化度を熱酸化膜の硬化度と同程度となる様に埋め込み酸化膜を成すＵＳＧ膜又はＬＰ−ＴＥＯＳ膜を硬化させる。尚、熱リン酸等を用いたウエットエッチング処理と高温アニール処理との順序を入れ替えても良い。その上で、ハードマスクの露出面及び露出したシリコン柱体の一部の側面に対して、Ｗｅｔ酸化又はＩＳＳＧ酸化の処理を施すことで、内壁酸化膜を形成する。次に、フッ酸溶液を用いたウエットエッチング処理により、上記内壁酸化膜の全てを除去する。その結果、ハードマスクの側面、パッド酸化膜の側面及びシリコン柱体の一部の露出した側面を、同一平面内の面とする。その際、ドライエッチング処理や熱リン酸処理等によってシリコン柱体の側面近傍部に形成されていたダメージ層も共に除去される。

本発明の主題によれば、ハードマスクの後退及び破損を発生させること無く、且つ、パッド酸化膜のサイドエッチング量を最小限度に抑制して、ＢｕｌｋＦｉｎ構造に於ける後工程（ゲート加工工程等）にとって好ましい形状を有する埋め込み酸化膜をＦｉｎ部間に形成することが出来る。更に、ドライエッチング又は熱リン酸処理等でチャネル部に形成されたダメージ層を内壁酸化処理とその内壁酸化膜の除去とを通じて同時に除去することが出来、ハードマスクの側面とシリコン柱体の露出部の側面とを同一平面内の面に揃えることが出来る。

以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。

（実施の形態１）
本実施の形態では、既述した図３１〜図３３を援用することとし、底面１Ｓからの深さＤ（例えば３００ｎｍ〜４００ｎｍ）のリセス１Ｒを形成する各シリコン柱体１Ｆ、各パッド酸化膜（例えばＳｉＯ２膜）２及び各ハードマスク（例えばＳｉＮの窒化膜）３が、シリコン基板１上に形成されているものとする。特に、本実施の形態に係るＦｉｎ構造に関しては、隣り合うＦｉｎ部の間隔ＳＤは比較的広く、例えば１８０ｎｍである。換言すれば、隣り合うシリコン柱体１Ｆによって、比較的広い幅ＳＤを有するリセス１Ｒが形成されている。

次の工程は、この比較的広い幅ＳＤを有するリセス１Ｒを完全に充填すると共に、リセス１Ｒ上方及びハードマスク３上方に至る迄に堆積された埋め込み酸化膜（ここではＨＤＰ膜より成る。）を形成する工程である。

本実施の形態では、この工程に於いて、ベースとなる反応ガスとして、従来技術で用いられている酸素ガス、水素ガス及びシリコンガスに加えて、アルゴンガスを更に添加することで、ＰＶＤ法によって、ＨＤＰ膜より成る埋め込み膜５を堆積する（図１参照。）。換言すれば、ベースとなる反応ガスとしてアルゴンガスをも加えることで、水素ガスが反応ガス中に占める割合を低減し、水素ガスを希釈化している。この様に、ベースとなる反応ガスとしてアルゴンガスをも加えてＰＶＤ法によりＨＤＰ膜より成る埋め込み膜５を堆積するときには、反応中のスパッタ成分がアルゴンガスを加えない場合よりも少なくなると考えられる結果、埋め込み膜５の堆積中にハードマスク３の側面が削られて後退すると言う現象が十分に抑制されて殆ど生じないことを、本発明者らは実験結果として確認した。従って、図１に示す様に、ＨＤＰ膜より成る埋め込み膜５の堆積後に於いても、縦断面形状がほぼ四角形であるハードマスク３が、後退・破損されることなく、依然として、各シリコン柱体１Ｆ上のパッド酸化膜３上に残存している。

この様に、本実施の形態に係る埋め込み膜５の堆積工程の条件を適用する場合には、ハードマスク３の肩削れ乃至は後退と言う現象を十分に抑制して、既述した問題点１をほぼ克服することが出来、幅Ｗの寸法が比較的狭い（例えば１０ｎｍ〜２０ｎｍ或いはそれ以下）Ｆｉｎ構造を形成することが可能になる。

（実施の形態２）
本実施の形態は、実施の形態１の図１の工程を援用することとし、その結果、その縦断面形状が先細り形状となる山型形状をハードマスク３に発生させ得る後退現象が殆ど生じていない状態に於いて、埋め込み酸化膜５が堆積されているものとする。或いは、通常のＨＤＰ膜を用いないで、ハードマスク３の形状を変形させる事無く、埋め込み酸化膜５を図１の様に堆積できたものとする。

その前提の下で、図２に示す様に、埋め込み酸化膜５の上部に対してＣＭＰ法を施すことで、埋め込み酸化膜５の上面のリセス１Ｒの底面１Ｓからの高さがハードマスク３の上面の底面１Ｓからの高さと同一となる様に、埋め込み酸化膜５の上面を平坦化処理する。この工程は、従来技術の工程と同一である。平坦化処理後の各部の寸法は次の通りである。即ち、ハードマスク３の厚み乃至は深さＤ２は約７０ｎｍ〜１００ｎｍであり、パッド酸化膜２の厚みＤ３は約１０ｎｍであり、シリコン柱体１Ｆの内で埋め込み酸化膜５で被覆されるべき部分のリセス底面１Ｓからの高さＤ１が約２００ｎｍ〜３００ｎｍであり、埋め込み酸化膜５により被覆されないシリコン柱体１Ｆの露出部分の高さＨは約５０ｎｍ程度である。

次に、図３に示す様に、エッチング終了後の埋め込み酸化膜５の上面５ＵＳのリセス底面１Ｓからの高さが、ハードマスク３の下面とパッド酸化膜２の上面との界面の高さと一致する幾分手前まで、埋め込み酸化膜５を、例えばフッ酸溶液を用いたウエットエッチングによって掘り込む。その結果、ウエットエッチング終了後の埋め込み酸化膜５の上面５ＵＳの深さ乃至は掘り込み量Ｄ４は、Ｄ４＜Ｄ２の関係を満足する。この様にハードマスク３とパッド酸化膜２との界面の直前の時点でウエットエッチングを終了させることによって、既述したウエットエッチングによるパッド酸化膜２のサイドエッチングを未然に防止することが出来る。

次に、図４に示す様に、所謂弱いドライエッチングの適用によって、埋め込み酸化膜５を更に掘り込む。この場合、ドライエッチング時のイオン加速度が比較的高いレベルにある所謂強いドライエッチングを行った場合には、問題点２で既述した様に、ハードマスク３の後退現象が発生する。他方、ドライエッチング時のイオン加速度を比較的低いレベルに設定した弱いドライエッチングの場合には、その様なハードマスク３の後退は生じない反面、シリコン柱体１Ｆの本来露出すべき側面１ＦＲ上に、厚みが数十Å程度の埋め込み酸化膜５の一部５Ｒが残部として残ってしまう。但し、その上に残部５Ｒが付着している部分以外の側面１ＦＲは、露出している。そこで、斯かる埋め込み酸化膜５の残部５Ｒの膜厚を考慮に入れて、当該残部膜厚分に相当する分の厚み分だけ、上面５Ｓ１のリセス底面１Ｓからの高さＤ１Ｕが、本来の上面５Ｓのリセス底面１Ｓからの高さＤ１よりも高くなる様に（Ｄ１Ｕ＞Ｄ１）、上記の弱いドライエッチングを行って、埋め込み酸化膜５を更に掘り込む。斯かる配慮をした弱いドライエッチング工程の実行により、ハードマスク３の後退現象がこの工程に於いて発生することは無い。

次に、図５に示す様に、ドライエッチング工程後の埋め込み酸化膜５に対して、再度、例えばフッ酸溶液（ＨＦ）を用いたウエットエッチングを施して、シリコン柱体１Ｆの露出すべき側面１ＦＲ上に残っていた残部５Ｒ及び上面５Ｓ１からの埋め込み酸化膜５内部の一部分を除去して、ウエットエッチング終了時点の埋め込み酸化膜５の上面５Ｓのリセス底面１Ｓからの高さが、本来の高さＤ１となる様にする。この結果、Ｆｉｎが形成されるべき、シリコン柱体１Ｆの露出すべき垂直側面１ＦＳの埋め込み酸化膜５の上面５Ｓからの高さが、所定の高さＨに制御される。

本実施の形態に係る工程の適用によれば、ハードマスク３の後退現象を発生させること無く、しかも、パッド酸化膜２のサイドエッチング量を従来工程の場合よりも十分に抑制しつつ、シリコン柱体１Ｆの垂直側面を埋め込み酸化膜５から露出させることが出来るため、従来技術よりもゲート加工等の後工程の実施にとって好都合な形状を有するＢｕｌｋＦｉｎ構造を実現することが出来る。

（実施の形態３）
図６〜図１０は、本実施の形態に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。本実施の形態は、実施の形態２と同様に、実施の形態１の図１の工程を援用する。或いは、通常のＨＤＰ膜を用いないで、ハードマスク３の形状を変形させる事無く、埋め込み酸化膜５を図１の様に堆積できたものとする。

図６に示す工程は、ＨＤＰ膜から成る埋め込み酸化膜５のＣＭＰ法による平坦化工程であり、実施の形態２の図２と同一の工程に該当する。従って、ここでは、図６の工程に関する記述に関しては、実施の形態２の対応する記載を援用する。

次に、実施の形態２の図３に示すウエットエッチング工程と同様の製造方法に従って、例えばフッ酸溶液によるウエットエッチング工程を施して、埋め込み酸化膜５の上面５ＵＳがハードマスク３とパッド酸化膜２との界面位置よりも少し手前の位置に位置するまで、埋め込み酸化膜５を深さＤ４分だけ掘り込む（図７）。その後、図７に示す様に、埋め込み酸化膜５の上面５ＵＳ上及びハードマスク３の露出面上に、全面的に、例えばＴＥＯＳ膜（ＳｉＯ２膜）から成るサイドウォール（ＳＷ）酸化膜９を蒸着により形成する。

その上で、サイドウォール酸化膜９に対して全面エッチバックを施すことによって、図８に例示する様に、ハードマスク３の露出した側面一部上及び当該側面一部の末端部分近傍の埋め込み酸化膜５の上面５ＵＳの一部分上に、ＴＥＯＳ膜（ＳｉＯ２膜）のサイドウォールスペーサ９Ｓを形成する。

次に、図９に示す通り、ハードマスク３の側面を被覆して保護するサイドウォールスペーサ９Ｓをマスクとして使用して、比較的強いドライエッチングを埋め込み酸化膜５に施すことで、埋め込み酸化膜５をリセス底面１Ｓから見て高さＤ１Ｂ（＞Ｄ１）の位置まで掘りこむ。その際に、図９に例示する様に、マスク９Ｓ直下部分に該当する埋め込み酸化膜５の一部分が、パッド酸化膜２の側面及び本来露出すべきシリコン柱体１Ｆの側面１ＦＳ上に、残部として残る。

その上で、図１０に示す様に、例えばフッ酸溶液を用いたウエットエッチングを行うことで、マスク９Ｓ、パッド酸化膜２の側面及び本来露出すべきシリコン柱体１Ｆの側面１ＦＳ上の上記残部及び埋め込み酸化膜５の上面５Ｓからの少部分（深さＤ１Ｂから深さＤ１までの部分）を全て除去する。これにより、その後のゲート工程等を行うに於いてより好適な構造を備えたＦｉｎ構造が形成される。

以上の通り、本実施の形態によれば、所謂強いドライエッチング工程を施してもハードマスク３の側面の後退・破損が発生することは無く、実施の形態２よりも更にパッド酸化膜２のサイドエッチングの発生を抑制し得る、或いは、殆ど発生を無くすことが出来る。

（実施の形態４）
本実施の形態は、全工程の一部として、実施の形態２に於ける図２〜図４に示された工程を援用する。従って、図１１は、実施の形態２の図４に相当している。図１１の工程が終了した時点では、実施の形態２で既述した通り、シリコン柱体１Ｆの本来露出されるべき、後の工程でそこにＦｉｎが形成される垂直側面１ＦＳの下部上には、エッチング残部（ＳｉＯ２膜）５Ｒが形成されており、他方、垂直側面１ＦＳの上部は露出した状態にある。

次に、図１２に示す様に、熱酸化処理の１種である、イオン反応を利用したＩＳＳＧ酸化処理を行う。この工程により、窒化膜（ＳｉＮ膜）から成るハードマスク３の露出面が酸化されて、ＩＳＳＧ酸化膜（ＳｉＯ２膜）８がハードマスク３の当該露出面よりその内部に形成される。即ち、
Ｓｉ３Ｎ４＋３Ｏ２ → ３ＳｉＯ２＋２Ｎ２・・・反応式（１）
に示す化学反応により、窒化膜の表面より窒化膜の内部に向けて、膜厚が後述するシリコンの熱酸化膜よりも薄い酸化膜が形成される。従って、酸化膜が窒化膜内部に形成された分だけ、ハードマスク３の幅寸法Ｗ１は、図１１に於けるＩＳＳＧ酸化処理前の幅寸法Ｗよりも小さくなる（Ｗ１＜Ｗ）。この点を利用するのが、本実施の形態の特徴点である。尚、当該反応時に生ずる窒素ガスは、デガス処理により排出される。これに対して、シリコン柱体１Ｆの側面１ＦＳの内で露出した上部に於いては、当該露出側面より内部及び外部の各々に向けて、１：１の比で、ＩＳＳＧ酸化膜８よりも約５倍の厚み（全体としては約１０倍の膜厚）を有する厚い熱酸化膜（ＳｉＯ２膜）８Ａが、
Ｓｉ＋Ｏ２ → ＳｉＯ２・・・反応式（２）
の化学反応により、形成される。尚、本来的に酸化膜（ＳｉＯ２膜）であるパッド酸化膜２の側面及び酸化膜（ＳｉＯ２膜）である残部５Ｒは、本ＩＳＳＧ酸化処理に於いて酸化されにくい。

次に、図１３に例示する様に、例えばフッ酸溶液（ＨＦ）を用いたウエットエッチングによって、窒化膜であるハードマスク３の表面上に形成されたＩＳＳＧ酸化膜（ＳｉＯ２膜）８のみを全体的に除去する。このウエットエッチング工程により、幅寸法Ｗ１が幅寸法Ｗよりも短くなったハードマスク３の全表面が露出する。

次に、図１４に例示する様に、例えば熱リン酸を用いたウエットエッチングによって、窒化膜（ＳｉＮ）であるハードマスク３の表面をエッチングする。その際、熱リン酸ウエットエッチング処理終了後のハードマスク３の側面３Ｓが、シリコン柱体１Ｆの内でシリコンの熱酸化膜８Ａで挟まれた垂直部分の側面１ＦＳＳと同一平面内に含まれる様に、ハードマスク３の表面をエッチングする。その結果、熱リン酸ウエットエッチング処理終了後のハードマスク３の幅Ｗ２は、熱リン酸ウエットエッチング処理前の幅Ｗ１よりも更に小さくなる。即ち、ハードマスク３は更に細くなる。

その後、図１５に示す様に、例えばフッ酸溶液（ＨＦ）を用いたウエットエッチングによって、シリコンの熱酸化膜８Ａの全体、パッド酸化膜２の一部分、及び、埋め込み酸化膜５の表面５Ｓ１からその内部に向けて所定の深さ分（Ｄ１Ｕ−Ｄ１）の酸化膜を除去する。

このウエットエッチング工程によって、ハードマスク３の側面３Ｓ、パッド酸化膜２の側面２Ｓ及びシリコン柱体１Ｆの内で表面５Ｓから露出した垂直部分１ＦＶの側面１ＦＳＳが揃って同一平面を成す、幅寸法Ｗ２のより細い幅のＢｕｌｋＦｉｎ構造が、形成される。従って、パッド酸化膜２のサイドエッチングの発生を殆ど無くすことが出来る。その意味で、斯かるＦｉｎ構造は、以後のゲート加工工程等の処理に於いてより一層好ましい構造を提供している。しかも、本ウエットエッチングによる酸化膜除去工程を通じて、それ以前のＦｉｎエッチング処理工程時にシリコン柱体１Ｆの垂直部分等に加わるダメージにより形成されていたエッチングダメージ層を全て除去することも可能となる。

（実施の形態５）
図１６〜図２４は、本実施の形態に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。以下、図毎に順次に製造工程の詳細を記載する。

先ず、図１６に於いて、Ｂｕｌｋ基板を成すシリコン基板１の上面上に、例えば熱酸化膜（ＳｉＯ２）又はＬＰ（Low Pressure）―ＣＶＤ法で形成されるＳｉＯＮ膜から成るパッド酸化膜層２Ａを全面的に堆積し、更に、パッド酸化膜層２Ａの上面上に、例えば窒化膜（ＳｉＮ）から成るハードマスク層３Ａを全面的に蒸着する。

次に、図１６に示す様に、フォトリソグラフィー法を用いて、Ｆｉｎ部の構造の元と成るパターンであるフォトレジスト４のパターンを、ハードマスク層３Ａの上面上に形成する。

次に、図１７に示す様に、フォトレジスト４をマスクとして、パッド酸化膜２の下面から深さＤ（例えば３００ｎｍ〜４００ｎｍ）の箇所まで、ドライエッチングによって各部分３Ａ，２Ａ，１を掘り込み、シリコン基板１のシリコン表面１Ｓを露出させると共に、当該各シリコン表面１Ｓを挟み込む様に、当該シリコン表面１Ｓに対して略垂直方向に聳え且つ紙面に垂直方向に延在するＦｉｎ部の基幹のシリコン柱体１Ｆを形成する。各シリコン柱体１Ｆの上面上には、パッド酸化膜２及びハードマスク３が、この順序で配設される。尚、この工程の際に、ドライエッチングで生じるプラズマから放出されたイオンが形成中のシリコン柱体１Ｆの表面１ＦＳ等に対して衝突してシリコン基板の表面付近の格子配列を変更してしまう様なダメージが、形成中のシリコン柱体１Ｆの表面１ＦＳ及びその近傍内部に形成されてしまう。後述する様に、斯かるドライエッチング工程時のダメージを受けた箇所を全てＦｉｎ構造の形成過程中に於いて除去してしまう点が、本実施の形態の特徴点の一つである。その後、フォトレジスト４を除去する。

次に、図１８に示す様に、ＵＳＧ膜又はＬＰ−ＴＥＯＳ膜の何れか一方の酸化膜（本来的にはＳｉＯ２膜であるが、熱酸化膜としてのＳｉＯ２膜とは密度が相違する。）から成る埋め込み酸化膜の層５Ａを、高温アニール処理を行わない状態で以って、ハードマスク３の上方に達するまで堆積して、隣り合うシリコン柱体１Ｆで形成される各リセス１Ｒを埋め込み酸化膜の層５Ａで完全に充填する。ここで、ＵＳＧ膜は、ＣＶＤ法により形成されるＳｉＯ２膜である。又、ＬＰ−ＴＥＯＳ膜は、常圧よりも少し低い圧力状態である低圧力状態（低真空状態よりも圧力は高い。）に於いて、ＣＶＤ法により形成されるＳｉＯ２膜である。そして、特筆すべき点は、ＵＳＧ膜及びＬＰ−ＴＥＯＳ膜の何れもが、熱酸化膜のＳｉＯ２膜及びＨＤＰ膜と比較して、低密度な酸化膜（比喩的には、内部の格子配列がＨＤＰ膜等と比較してすかすかの状態であり、軟らかい膜である。）であると言うことである。そのために、ＵＳＧ膜又はＬＰ−ＴＥＯＳ膜をフッ酸（ＨＦ）溶液でウエットエッチングする際のエッチング速度は、本出願人の実測によれば、ＨＤＰ膜又は熱酸化膜をフッ酸（ＨＦ）溶液でウエットエッチングする際のエッチング速度の約１０倍〜約１４倍の速さに達する。この様なＵＳＧ膜又はＬＰ−ＴＥＯＳ膜のウエットエッチング時の高速性を積極的にＦｉｎ構造の製造に適用する点に、本実施の形態の特徴点の一つがある。

しかも、ＵＳＧ膜又はＬＰ−ＴＥＯＳ膜は、ＰＶＤ法で形成されるＨＤＰ膜とは異なり、ＣＶＤ法によって形成されるので、埋め込み酸化膜層５Ａの堆積中にハードマスク３の側面が削られて後退すると言う現象は生じない。従って、問題点１で指摘した様な問題点は、本実施の形態の図１８の工程では一切生じないので、埋め込み酸化膜層５Ａの堆積後に於いても、ハードマスク３の縦断面形状は当初の略四角形のままである。この様な利点も、ＵＳＧ膜又はＬＰ−ＴＥＯＳ膜の何れか一方を埋め込み酸化膜として用いることで導かれる利点である。

次に、図１９に示す様に、ハードマスク３の上面をストッパーとしてＣＭＰ処理を行うことで、埋め込み酸化膜５を平坦化して、リセス１Ｒの底面１Ｓから見た埋め込み酸化膜５の上面の高さ（Ｄ＋Ｄ３＋Ｄ２）を、リセス１Ｒの底面１Ｓから見たハードマスク３の上面の高さと同一とする。ここで、各寸法の一例は、既述した通りである。即ち、シリコン柱体１Ｆの高さないしは深さＤは例えば約３００ｎｍ〜約４００ｎｍであり、パッド酸化膜２の厚みＤ３は例えば約１０ｎｍ程度であり、ハードマスク３の厚みＤ２は例えば約７０ｎｍ〜約１００ｎｍである。

次に、図２０に示す様に、フッ酸（ＨＦ）溶液を用いたウエットエッチングを行うことで、埋め込み酸化膜５の上面５Ｓのリセス底面１Ｓから見た高さが高さＤ１（例えば２００ｎｍ〜３００ｎｍ）となるまで、埋め込み酸化膜５を掘り込む。このウエットエッチング処理により、シリコン柱体１Ｆの一部が露出される。この露出部分１ＦＲの埋め込み酸化膜５の上面５Ｓからの高さは、高さＨ（例えば約５０ｎｍ）であり、露出部分１ＦＲの側面１ＦＳの一部にＢｕｌｋＦｉｎ−ＦＥＴのＦｉｎ（基板表面１Ｓに対して垂直方向に配設されたチャネル部）が後工程に於いて形成されることになる。このウエットエッチング処理に於いて、特筆すべき点は、次の本出願人の実測による発見乃至は知見の通りである。即ち、高温アニール処理を未だ施していないＵＳＧ膜又はＬＰ−ＴＥＯＳ膜の何れかより成る埋め込み酸化膜５のフッ酸（ＨＦ）によるエッチング速度は、熱酸化膜としてのＳｉＯ２膜、ＨＤＰ膜或いはＬＰ−ＳｉＯＮ膜の何れかが埋め込み酸化膜として用いられてフッ酸（ＨＦ）によってエッチングされる場合のエッチング速度と比較して、約１０倍〜約１４倍程度に速いと言うことである。このエッチング速度の差異に伴って、当該ウエットエッチング処理時にパッド酸化膜２の側面に生じるサイドエッチ量ＳＥは、熱酸化膜としてのＳｉＯ２膜、ＨＤＰ膜等の場合と比較して、シリコン柱体１Ｆの露出部分１ＦＲの高さＨの約１／１０〜１／１４程度に抑制されることになる。従って、高さＨが例えば５０ｎｍである場合には、パッド酸化膜２のサイドエッチ量ＳＥは約３ｎｍ〜約４ｎｍ程度の小さな値となる。この点、問題点に於いて既述した通り、ＨＤＰ膜を埋め込み酸化膜に用いた場合には、パッド酸化膜２のサイドエッチ量ＳＥはウエットエッチング処理後のＨＤＰ膜の高さＨと同程度の量となってしまい、ハードマスク３が削れて落ちてしまうか、或いは、殆ど残らない。以上の様に、本実施の形態によれば、無視し得る程度に、パッド酸化膜２のサイドエッチ量ＳＥを抑制することが可能となる。

次に、図２１に示される様に、窒化膜のみを溶かす作用を有する熱リン酸の溶液を用いたウエットエッチングによって、窒化膜（ＳｉＮ等）から成るハードマスク３の露出面をエッチングして、エッチング終了後のハードマスク３の側面３Ｓがパッド酸化膜２のサイドエッチされた側面２Ｓとほぼ同一平面を成す様に、側面３Ｓの末端部と側面２Ｓの上端部との両位置を同一に合わし込む。この熱リン酸によるウエットエッチング処理によって、パッド酸化膜２のサイドエッチ量ＳＥ（例えば約３ｎｍ〜４ｎｍ程度）は無くなる。尚、図２１中の破線３Ｐは、熱リン酸によるウエットエッチング処理を行う前の位置を示している。

次に、図２２に示す工程では、高温アニール処理（例えば１０００℃以上の温度でアニールする。）を行うことで、埋め込み酸化膜５のデガス処理を行うと共に、埋め込み酸化膜５の膜の硬化処理（焼き締め）を行う。ここで、埋め込み酸化膜５を成すＵＳＧ膜又はＬＰ−ＴＥＯＳ膜はＣＶＤ法によって形成・堆積されているため（図１８の工程）、成膜時にフッ素ガスの様な少量の不活性ガスが成膜後の膜内に含まれることになるので、本工程によって熱を埋め込み酸化膜５に加えることにより、埋め込み酸化膜５内に含まれている上記の不活性ガスを外部へ追い出す。それと共に、本工程のアニールによって、ＵＳＧ膜又はＬＰ−ＴＥＯＳ膜を熱収縮させることで、当該膜の硬化度を熱酸化膜（ＳｉＯ２膜）の硬化度と同程度にする。

尚、図２１の工程と図２２の工程の順序を入れ替えても、何等の問題は生じ無い。

次に、図２３に於いて、内壁酸化処理工程を実行する。即ち、熱酸化処理の一つであるＷｅｔ酸化処理、又は、熱酸化処理の一種であるＩＳＳＧ酸化処理を施すことによって、次の通りの内壁酸化処理を実現する。上記の酸化処理によって、窒化膜であるハードマスク３の側面３Ｓ（厳密には露出面の全面）は、上記の反応式（１）に従う化学反応によって酸化される。その際には、側面３Ｓからハードマスク３の内部に向けて酸化が進行し、酸化部分（ＳｉＯ２）３ＯＰ（第１酸化部分）が形成される（図２３の（ａ）の破線で囲まれた部分の拡大図である図２３（ｂ）を参照。）。他方、シリコン柱体１Ｆの露出部分１ＦＲの側面１ＦＳもまた上記の反応式（２）に示す化学反応によって酸化されるが、この場合には、側面１ＦＳの外部側及び内部側に向けて等方的に乃至は均等的に（１：１の膜厚比で）酸化が進行し、図２３（ｂ）に示す酸化部分（ＳｉＯ２）１ＦＯＰ（第２酸化部分）が形成される。その際に、本発明者らは、ハードマスク３の酸化部分３ＯＰの厚みは、シリコン柱体１Ｆないしはシリコンの酸化部分１ＦＯＰの厚みの約１／１０になることを見出した。即ち、（酸化部分３ＯＰの厚み）：（酸化部分１ＦＯＰの厚み）＝１：１０となる。そうすると、ハードマスク３の側面は図２１の熱リン酸によるウエットエッチング処理によって既に例えば４ｎｍ程度の厚み分削られているので、本工程の内壁酸化処理に於いてシリコン柱体１Ｆの酸化部分１ＦＯＰの厚みを例えば１０ｎｍ程度になる様に側面１ＦＳを酸化するならば、ハードマスク３の酸化部分３ＯＰの厚みは例えば１ｎｍとなる。この場合、側面１ＦＳから内部に進行して出来た酸化部分の厚みは例えば５ｎｍとなる。従って、本工程に於ける内壁酸化処理により、ハードマスク３の内で酸化されていない部分の側面３ＳＳ（図２３（ｂ）参照）の位置と、シリコン柱体１Ｆの露出部１ＦＲの内の酸化されていない部分の側面１ＦＳＳ（図２３（ｂ）参照）の位置とは、合わされることとなり、両面３ＳＳ，１ＦＳＳは同一平面をほぼ形成することになる。このシリコン柱体１Ｆの露出部１ＦＲの酸化部分１ＦＯＰは、本工程以前のドライエッチング処理等によってダメージを受けた部分であり、Ｆｉｎの特性を良くするためには是非とも取り除いておくことが望まれる部分である。この様に、本工程の内壁酸化処理によって、Ｆｉｎが形成されるべきシリコン柱体１Ｆの露出部１ＦＲの側面直下のダメージ部分を酸化部分１ＦＯＰ内に含ませることが出来、この部分１ＦＯＰを後工程で削除することで、チャネル面のクリーニングを行えることになるのである。

その上で、図２４に示す工程に於いて、酸化膜を削り得るが窒化膜を削る作用は無いフッ酸（ＨＦ）溶液を用いたウエットエッチングを行うことによって、全ての内壁酸化部分３ＯＰ及び１ＦＯＰを除去する。この場合、側面５Ｓの直下の埋め込み酸化膜５の部分は、若干除去される。従って、厳密には、この工程終了時点で、高さＨのシリコン柱体１Ｆの露出部１ＦＲ及び厚みがＤ１の埋め込み酸化膜５が、形成される。本工程終了時には、図２４に示されている様に、Ｆｉｎ部の全側面３ＳＳ，２ＳＳ，１ＦＳＳがほぼ同一平面を形成することと成り、ダメージ部分である酸化部分１ＦＯＰは除去され、後工程に於いてＦｉｎが形成されるべき側面１ＦＳＳ（図２３（ｂ））のクリーニングが実行されている。

以上の通り、本実施の形態によれば、埋め込み酸化膜を堆積させた後の工程ではエッチング処理として一貫してウエットエッチング処理を行う簡便な製造工程で以って、シリコン柱体１Ｆを形成するためのドライエッチング処理及び熱リン酸処理等に起因してチャネル部に形成されたダメージ層を、既述した内壁酸化処理によって、第１及び第２酸化部分の除去と同時に除去してＦｉｎを事前にクリーニングすることが出来る。そして、本実施の形態によれば、埋め込み酸化膜の堆積時にハードマスクの側面の後退現象を発生させることは無く、ウエットエッチング処理時に於ける埋め込み酸化膜と熱酸化膜とのＷｅｔエッチ速度の相違を積極的に利用して、パッド酸化膜の側面に生じるサイドエッチングの量を殆ど無視し得る程度に抑制することが出来る。そして、本実施の形態によれば、最終的には、既述した内壁酸化処理によって、Ｆｉｎ部の各部の側面が同一平面を形成する様にＦｉｎ部の各部の側面を揃えることが出来る。

（実施の形態６）
本実施の形態は、実施の形態５の変形例に関しており、実施の形態５に於けるＷｅｔ酸化膜又はＩＳＳＧ膜による内壁酸化処理を、埋め込み酸化膜を堆積する前の最初の工程段階に於いて形成する点に、実施の形態５との本質的な相違点を有する。従って、本実施の形態では、実施の形態５に於ける図面の図１６及び図１７をそのまま援用する。そこで、以下では、図１７の工程以降の製造工程に関して、新たな図面を参照しつつ、本実施の形態を詳述する。

ここで、図２５〜図３０は、本実施の形態に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程の内の実質的な工程を示す縦断面図である。

図１７のドライエッチング工程（レジストパターンの除去工程を含む。）に引き続いて、図２５に示す工程に於いて、Ｗｅｔ酸化又はＩＳＳＧ酸化による内壁酸化処理を行う。本工程により、図２５の（ｂ）に拡大化して示す様に、窒化膜（ＳｉＮ）より成るハードマスク３の露出面３ＳＳよりハードマスク３の内部に向けて酸化が進行して、薄い厚みの第１酸化部分３ＯＰが形成されると共に、シリコン基板１の表面１ＳＳから外部側及び内部側の両側に向けて均等に酸化が進行して、第１酸化部分３ＯＰよりも約１０倍の酸化量を有する厚い第２酸化部分１ＯＰが形成される。尚、パッド酸化膜２の膜厚（例えば約１０ｎｍ）はハードマスク３及びシリコン柱体１Ｆの厚みと比較して十分に薄いので、本ＩＳＳＧ酸化等によっては、その表面２Ｓは内壁酸化を受けない。

次に、図２６に例示する様に、未だ高温アニールを受けていない状態にあるＵＳＧ又はＬＰ−ＴＥＯＳの何れか一方の膜から成る埋め込み酸化膜の層５Ａを、ハードマスク３の第１酸化部分３ＯＰの上方に達するまで、ＣＶＤ法によって堆積する。その際、ハードマスク３の側面の後退現象が発生しないことは、実施の形態５に於いて既述した通りである。

その上で、図２７に示す様に、ハードマスク３の上面をストッパーとして、埋め込み酸化膜の層５ＡをＣＭＰ法によって研磨することで、埋め込み酸化膜５の上面を平坦化する。

次の図２８の工程に於いては、実施の形態５で既述した様に、未だ高温アニールを受けていない状態にあるＵＳＧ膜又はＬＰ−ＴＥＯＳ膜のＷｅｔエッチング速度が、熱酸化膜又はＬＰ−ＳｉＯＮのそれと対比して約１０倍〜約１４倍になると言う本出願人の知見に基づいて、埋め込み酸化膜５に対して、深さＨ１に達する迄、フッ酸（ＨＦ）溶液によるウエットエッチング処理を行う。その結果は、図２８の（ｂ）に例示する通りであり、ハードマスク３の内壁酸化部分３ＯＰは、パッド酸化膜２の側面２Ｓのサイドエッチング部分（Ｗｅｔエッチ量はシリコン柱体１Ｆの本来露出すべき部分の高さＨ１の約１／１０である。）と共に、完全に除去される。従って、Ｗｅｔエッチング後のハードマスク３の側面３Ｓとパッド酸化膜２の側面２Ｓとは、同一平面を成す様に、揃う。他方、シリコン基板の第２酸化部分１ＯＰの内でシリコン柱体１Ｆの側面上の部分の大部分もＷｅｔエッチングされて除去されるが、シリコン柱体１Ｆの本来露出すべき部分の側面１ＦＳＳ上には、その下端部にテーパー形状部分が形成される点を除いて、非常に薄い熱酸化膜１ＯＰＡが残置される。或いは、熱酸化膜１ＯＰＡ自体が完全に除去されて生じ得無い。尚、後者の場合（完全除去）には、次の図２９の工程を行う必要性は無く、図３０の工程に移れば良い。

次に、図２９の工程に於いては、ＣＤＥ（ケミカルドライエッチ）等の等方性の酸化膜ドライエッチング処理又はフッ酸（ＨＦ）溶液によるウエットエッチング処理を行うことで、図２８の側面１ＦＳＳ上に残る酸化部分(酸化膜)１ＯＰＡをも完全に除去する。この工程によって、第２酸化部分１ＯＰの内のテーペー形状部分１ＯＰＴで被覆されている小部分を除いて、本来露出されるべき、シリコン柱体１Ｆの部分１ＦＲ（高さＨ）の側面１ＦＳの殆どの部分が露出されて、既述したシリコン柱体１Ｆの側面近傍領域に形成されていたダメージ層は除去される。

次に、図３０に示す工程に於いて、高温（例えば１０００℃以上）アニールを行うことで、既述したデガス処理と、埋め込み酸化膜５を成すＵＳＧ膜又はＬＰ−ＴＥＯＳ膜の硬化処理（焼き締め）を行う。

尚、図２９の工程と図３０の工程との順序を入れ替えても何等構わない。

以上、本実施の形態に係る製造方法によれば、実施の形態５に於いて既述した効果と同一の効果が得られることは明白である。

（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。

この発明は、ＢｕｌｋＦｉｎ−ＦＥＴを用いたＩＣ又はＬＳＩ製品の製造方法に適用して好適である。

実施の形態１に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態２に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態２に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態２に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態２に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態３に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態３に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態３に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態３に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態３に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態４に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態４に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態４に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態４に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態４に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態５に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態６に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態６に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態６に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態６に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態６に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。実施の形態６に係るＢｕｌｋＦｉｎ−ＦＥＴに於けるＦｉｎ構造の製造工程を示す縦断面図である。従来のＢｕｌｋＦｉｎ−ＦＥＴのＦｉｎ部の製造工程を示す縦断面図である。従来のＢｕｌｋＦｉｎ−ＦＥＴのＦｉｎ部の製造工程を示す縦断面図である。従来のＢｕｌｋＦｉｎ−ＦＥＴのＦｉｎ部の製造工程を示す縦断面図である。従来のＢｕｌｋＦｉｎ−ＦＥＴのＦｉｎ部の製造工程を示す縦断面図である。従来のＢｕｌｋＦｉｎ−ＦＥＴのＦｉｎ部の製造工程を示す縦断面図である。従来のＢｕｌｋＦｉｎ−ＦＥＴのＦｉｎ部の製造工程を示す縦断面図である。Ｆｉｎ加工後のＢｕｌｋＦｉｎ−ＦＥＴの理想的なＦｉｎ部の構成を示す斜視断面図である。図３７に示されたＦｉｎ部にソース領域、ドレイン領域及びゲート電極を設けた後のＢｕｌｋＦｉｎ−ＦＥＴ素子の理想的な構成を示す斜視断面図である。図３８の断線ＣＬ−ＣＬに関する縦断面図である。問題点１を指摘するための縦断面図である。問題点２を指摘するための縦断面図である。問題点３を指摘するための縦断面図である。

符号の説明

１シリコン基板、１Ｆシリコン柱体、１Ｒリセス、２パッド酸化膜、３ハードマスク、４レジスト、５，５Ａ埋め込み酸化膜、８ＩＳＳＧ酸化膜、８Ａ熱酸化膜（ＳｉＯ２膜）、９サイドウォール酸化膜、９Ｓサイドウォールスペーサ。

Claims

シリコン基板上に、所定の間隔を隔てて配列し且つ各々が所定の方向へ延在すると共に所定の高さを有する複数のシリコン柱体が形成されていると共に、各シリコン柱体の上面にはパッド酸化膜及びハードマスクが順次に形成された半導体装置の製造方法であって、
酸素ガス、アルゴンガス、水素ガス及びシリコンガスをベースとなる反応ガスとして用いるＰＶＤ法によって、隣り合うシリコン柱体によって形成されるリセスを完全に充填すると共に、前記リセス上方及び前記ハードマスク上方にまで至る埋め込み酸化膜を堆積する工程を備えることを特徴とする、
半導体装置の製造方法。
シリコン基板上に、所定の間隔を隔てて配列し且つ各々が所定の方向へ延在すると共に所定の高さを有する複数のシリコン柱体が形成されていると共に、各シリコン柱体の上面にはパッド酸化膜及びハードマスクが順次に形成されており、しかも、隣り合うシリコン柱体によって形成されるリセスの底面からの前記ハードマスクの上面の高さと同一の高さを有し且つ前記各リセスを完全に充填する平坦化された埋め込み酸化膜を有する半導体装置の製造方法であって、
前記パッド酸化膜と前記ハードマスクとの界面の手前まで、前記埋め込み酸化膜をウエットエッチングによって掘り込む第１工程と、
前記第１工程後に、ドライエッチングによって前記埋め込み酸化膜を掘り込んで、ドライエッチング終了後の前記埋め込み酸化膜の上面の前記リセスの底面からの深さを所定の深さに設定し且つ前記埋め込み酸化膜の前記上面の位置を前記各シリコン柱体とその上の前記パッド酸化膜との界面よりも低い位置に設定する第２工程と、
前記第２工程後に、前記埋め込み酸化膜に再度のウエットエッチングを施すことによって、前記再度のウエットエッチング終了後の前記埋め込み酸化膜の上面の位置と、前記各シリコン柱体と前記パッド酸化膜との前記界面との間に位置する前記各シリコン柱体の側面部分を全面的に露出させる第３工程とを備えることを特徴とする、
半導体装置の製造方法。
シリコン基板上に、所定の間隔を隔てて配列し且つ各々が所定の方向へ延在すると共に所定の高さを有する複数のシリコン柱体が形成されていると共に、各シリコン柱体の上面にはパッド酸化膜及びハードマスクが順次に形成されており、しかも、隣り合うシリコン柱体によって形成されるリセスの底面からの前記ハードマスクの上面の高さと同一の高さを有し且つ前記各リセスを完全に充填する平坦化された埋め込み酸化膜を有する半導体装置の製造方法であって、
前記パッド酸化膜と前記ハードマスクとの界面の手前まで、前記埋め込み酸化膜をウエットエッチングによって掘りこむ第１工程と、
前記第１工程後に、前記埋め込み酸化膜の上面上及び前記ハードマスクの露出面上に全面的にサイドウォール酸化膜を形成する第２工程と、
前記サイドウォール酸化膜を全面的にエッチバックして、前記ハードマスクの前記露出面の内の側面部分上及び当該側面部分の下部近傍に位置する前記埋め込み酸化膜の前記上面の一部上にサイドウォールスペーサを形成する第３工程と、
前記サイドウォールスペーサをマスクとして前記埋め込み酸化膜に対してドライエッチングを行って、ドライエッチング終了後の前記埋め込み酸化膜の上面の前記リセスの底面からの深さを所定の深さに設定し且つ前記埋め込み酸化膜の前記上面の位置を前記各シリコン柱体とその上の前記パッド酸化膜との界面よりも低い位置に設定する第４工程と、
前記第４工程後に、再度ウエットエッチングを全面的に施すことで、前記再度のウエットエッチング終了後の前記埋め込み酸化膜の上面の位置と、前記各シリコン柱体と前記パッド酸化膜との前記界面との間に位置する前記各シリコン柱体の側面部分を全面的に露出させる第５工程とを備えたことを特徴とする、
半導体装置の製造方法。
シリコン基板上に、所定の間隔を隔てて配列し且つ各々が所定の方向へ延在すると共に所定の高さを有する複数のシリコン柱体が形成されていると共に、各シリコン柱体の上面にはパッド酸化膜及びハードマスクが順次に形成されており、しかも、隣り合うシリコン柱体によって形成されるリセスの底面からの前記ハードマスクの上面の高さと同一の高さを有し且つ前記各リセスを完全に充填する平坦化された埋め込み酸化膜を有する半導体装置の製造方法であって、
前記パッド酸化膜と前記ハードマスクとの界面の手前まで、前記埋め込み酸化膜をウエットエッチングによって掘りこむ第１工程と、
前記第１工程後に、ドライエッチングによって前記埋め込み酸化膜を掘り込んで、ドライエッチング終了後の前記埋め込み酸化膜の上面の前記リセスの底面からの深さを所定の深さに設定し且つ前記埋め込み酸化膜の前記上面の位置を前記各シリコン柱体とその上の前記パッド酸化膜との界面よりも低い位置に設定する第２工程と、
前記第２工程後に、ＩＳＳＧ酸化膜形成処理を行うことで、前記ハードマスクの露出面から前記ハードマスクの内部に向けてＩＳＳＧ酸化膜を形成すると共に、前記各シリコン柱体の内で、前記ドライエッチング終了後の前記埋め込み酸化膜の前記上面と、前記各シリコン柱体と前記パッド酸化膜との前記界面との間に於ける垂直部分の側面の外部に向けて及び前記垂直部分の前記側面より前記垂直部分の内部に向けてシリコン酸化膜を形成する第３工程と、
前記ハードマスクの前記ＩＳＳＧ酸化膜の全てをウエットエッチングにより除去する第４工程と、
前記第４工程後に、前記ＩＳＳＧ酸化膜の除去により露出することとなった前記ハードマスクの側面の全面に対してウエットエッチングを施して、当該ウエットエッチング処理後の前記ハードマスクの側面と、その上に前記シリコン酸化膜が形成されている前記各シリコン柱体の前記垂直部分の側面とを同一平面内に位置させる第５工程と、
前記第５工程後に、前記各シリコン柱体の前記垂直部分の前記側面上に形成されている前記シリコン酸化膜の全てを、ウエットエッチングを施すことで除去して、前記各シリコン柱体の前記垂直部分の前記側面を露出させる第６工程とを備えることを特徴とする、
半導体装置の製造方法。
シリコン基板上に、所定の間隔を隔てて配列し且つ各々が所定の方向へ延在すると共に所定の高さを有する複数のシリコン柱体が形成されていると共に、各シリコン柱体の上面にはパッド酸化膜及びハードマスクが順次に形成された半導体装置の製造方法であって、
隣り合うシリコン柱体によって形成されるリセスを完全に充填すると共に、前記リセス上方及び前記ハードマスク上方にまで至る埋め込み酸化膜として、アニール処理をしない状態でのＵＳＧ膜又はＬＰ−ＴＥＯＳ膜の何れか一方の膜を堆積する工程と、
前記ハードマスクの上面をストッパーとして前記ＵＳＧ膜又は前記ＬＰ−ＴＥＯＳ膜の何れか一方から成る前記埋め込み酸化膜に対してＣＭＰ処理を施すことで、前記埋め込み酸化膜の上面を平坦化する工程と、
ウエットエッチング処理によって、平坦化された前記埋め込み酸化膜を掘り込んで、ウエットエッチング終了後の埋め込み酸化膜の上面の前記リセスの底面からの深さを所定の深さに設定し且つ前記埋め込み酸化膜の前記上面の位置を前記各シリコン柱体とその上の前記パッド酸化膜との界面よりも低い位置に設定する工程と、
前記ＵＳＧ膜又は前記ＬＰ−ＴＥＯＳ膜の何れか一方から成る前記埋め込み酸化膜に対してアニール処理を施す工程と、
所定のウエットエッチング処理によって前記ハードマスクのみをエッチングして、エッチング終了後のハードマスクの側面と前記パッド酸化膜の側面とを同一平面内に位置させる工程とを備えることを特徴とする、
半導体装置の製造方法。
請求項５記載の半導体装置の製造方法であって、
Ｗｅｔ酸化処理又はＩＳＳＧ酸化処理を施すことにより、前記ハードマスクの前記側面から前記ハードマスク内部に向けて第１酸化部分を形成すると同時に、前記各シリコン柱体の内で前記埋め込み酸化膜の前記上面から露出した露出部分の側面から外部側及び内部側に向けて均等に第２酸化部分を形成する工程と、
ウエットエッチング処理を行うことで、前記第１酸化部分及び前記第２酸化部分を全て除去する工程とを更に備えたことを特徴とする、
半導体装置の製造方法。
シリコン基板上に、所定の間隔を隔てて配列し且つ各々が所定の方向へ延在すると共に所定の高さを有する複数のシリコン柱体が形成されていると共に、各シリコン柱体の上面にはパッド酸化膜及びハードマスクが順次に形成された半導体装置の製造方法であって、
Ｗｅｔ酸化処理又はＩＳＳＧ酸化処理を施すことにより、前記ハードマスクの前記側面から前記ハードマスク内部に向けて第１酸化部分を形成すると同時に、前記各シリコン柱体の側面及び隣り合うシリコン柱体によって形成される各リセスの底面の各々から外部側及び内部側に向けて均等に第２酸化部分を形成する工程と、
前記各リセスを完全に充填すると共に、前記各リセス上方及び前記ハードマスク上方にまで至る埋め込み酸化膜として、アニール処理をしない状態でのＵＳＧ膜又はＬＰ−ＴＥＯＳ膜の何れか一方の膜を堆積する工程と、
前記ハードマスクの上面をストッパーとして前記ＵＳＧ膜又は前記ＬＰ−ＴＥＯＳ膜の何れか一方から成る前記埋め込み酸化膜に対してＣＭＰ処理を施すことで、前記埋め込み酸化膜の上面を平坦化する工程と、
ウエットエッチング処理を施すによって、平坦化された前記埋め込み酸化膜を掘り込んで、ウエットエッチング終了後の埋め込み酸化膜の上面の前記リセスの底面からの深さを所定の深さに設定し且つ前記埋め込み酸化膜の前記上面の位置を前記各シリコン柱体とその上の前記パッド酸化膜との界面よりも低い位置に設定する工程とを備えることを特徴とする、
半導体装置の製造方法。
請求項７記載の半導体装置の製造方法であって、
等方性のドライエッチング処理又はウエットエッチング処理を施すことで、前記各シリコン柱体の内で前記ウエットエッチング終了後の埋め込み酸化膜の前記上面よりも上方に位置する部分の側面に残る酸化膜を完全に除去する工程と、
前記ＵＳＧ膜又は前記ＬＰ−ＴＥＯＳ膜の何れか一方から成る前記埋め込み酸化膜に対してアニール処理を施す工程とを更に備えることを特徴とする、
半導体装置の製造方法。