JP2007027557A - 半導体装置の製造方法 - Google Patents
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Abstract
【構成】半導体支持基板上に絶縁膜を介して半導体層を備えるSOI半導体基板の前記半導体層に、複数の半導体機能領域を形成後、それらの領域間に、前記半導体層の表面から前記絶縁膜に達するトレンチを形成し、LP−TEOS酸化膜を充填した後、850℃乃至950℃の範囲のポストアニール処理を施す際に、炉入れ、炉出し温度を650℃乃至800℃とし、前記炉入れ、炉出し温度と前記ポストアニール温度との間の昇温、降温速度を3℃/分乃至4℃/分という半導体装置の製造方法とする。
【選択図】 図1
Description
たとえば、図3(a)に示すように、半導体支持基板51の上に絶縁膜52を介して形成された半導体層53(半導体基板)の表面にエッチングマスク層54を形成し、それにフッ素系混合ガスを用いて異方性エッチングを施し、誘電体分離構造用トレンチ形成予定領域を窓開けする。
次に、図3(b)に示すように、エッチングマスク層54の窓開け部から、フッ素系混合ガスを用いて異方性のプラズマエッチングを施して、絶縁膜52にまで達する前記誘電体分離構造用トレンチ(以降分離用トレンチ55と略)55を形成する。ここで、前記分離用トレンチ55の幅は1〜4μm、その深さは10〜40μmである。
次に、エッチングマスク層54を除去した後、図3(c)に示すように、半導体層53の表面側を、約1150℃の水蒸気雰囲気中で約100分間、熱酸化して、前記分離用トレンチ55の側壁に厚さが約1μmの側壁絶縁膜56を形成する。このとき、分離用トレンチ55の外部の半導体層53の表面側にも絶縁膜56aが形成される。
次に、図4(a)に示すように、半導体層53の表面側にエッチバックまたは研磨を施して、分離用トレンチ55の外部の多結晶半導体層57aを除去する。
しかる後に、図4(b)に示すように、希フッ酸を用いて分離用トレンチ55の外部の絶縁膜56aを除去すると、半導体層53に、側壁絶縁膜56および多結晶半導体層57を備える分離用トレンチ55と、絶縁膜52とによって素子分離された半導体島領域を備える誘電体分離構造を備えたSOI半導体基板50が形成される。
次に、図4(c)に示すように、半導体層53に形成された半導体島領域としての素子形成領域50a,50b,50c,50dに第1のダイオード59a,pnpトランジスタ59b,MOSFET59cおよび第2のダイオード59dをそれぞれ形成して集積回路を構成する発明が知られている(特許文献1)。
前記トレンチに充填されるシリコン酸化膜としては、シラン系材料を用いたCVD酸化膜よりも、カバレッジ性の高い有機系材料から形成されるTEOS(テトラエチルオルソシリケート)酸化膜が一般的に好ましく用いられる。その中でも高アスペクト比を有するトレンチへの充填には、ボイドを形成し難くてカバレッジ性に特に優れたLP(Low Pressure)−TEOS酸化膜が特に好ましい。LP−TEOS酸化膜は減圧CVD法により、有機系のTEOSガスと酸素系ガスとの反応により形成されるシリコン酸化膜であり、前述のようにステップカバレッジ性が特に優れている。ただし、絶縁性を高めて膜質を上げるには膜中に残存する炭素Cと水素H原子を充分に除去するため、ポストアニールを行う必要がある。
さらに、SOI構造の半導体装置において、深いトレンチに酸化物系の充填材を充填して、絶縁耐圧を低下させることなく結晶欠陥の発生を防止するために、支持基板に酸化膜を介して貼り付けられたシリコン層にマスクパターンの形成後に、異方性エッチングを行い、前記酸化膜に至る深いトレンチを形成し、このトレンチに薄い熱酸化膜を介してTEOS酸化膜を埋め込む半導体装置の製造方法の発明も知られている(特許文献3−要約)。
特許請求の範囲の請求項2記載の本発明によれば、前記TEOS酸化膜充填後のSOI半導体基板を炉外から炉内へ引き入れる炉入れ速度およびその逆の場合の炉出し速度をそれぞれ50mm/分以下とする特許請求の範囲の請求項1記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項4記載の本発明によれば、前記昇温速度および降温速度をそれぞれ約3.5℃/分とする特許請求の範囲の請求項1乃至3のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
これ以降の製造工程は、SOI半導体基板の表面に形成されたTEOS酸化膜6とマスク酸化膜2をエッチバックまたは研摩により除去すると、TEOS酸化膜による誘電体分離構造により半導体島領域に分離され、該半導体島領域それぞれ制御回路デバイスや高耐圧デバイスなどが形成されたSOI半導体基板を備えたパワーICなどの半導体装置が形成される。
2 絶縁膜
3 半導体層
4 マスク酸化膜
5 トレンチ酸化膜
7 クラック
8 シリコンクラック。
Claims (4)
- 半導体支持基板上に絶縁膜を介して半導体層を備えるSOI半導体基板の前記半導体層の表面から前記絶縁膜に達するトレンチを形成し、該トレンチに減圧CVD法により形成されるTEOS酸化膜を充填した後、熱処理炉で850℃乃至950℃の範囲のいずれかの温度によるポストアニール処理を施す際に、炉入れおよび炉出し温度を650℃乃至800℃の範囲のいずれかの温度とし、前記炉入れおよび炉出し温度と前記ポストアニール温度との間の昇温速度および降温速度を3℃/分乃至4℃/分の範囲のいずれかの速度とすることを特徴とする半導体装置の製造方法。
- 前記TEOS酸化膜充填後のSOI半導体基板を炉外から炉内へ引き入れる炉入れ速度およびその逆の場合の炉出し速度をそれぞれ50mm/分以下とすることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記炉入れおよび炉出し温度をそれぞれ約700℃とすることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記昇温速度および降温速度をそれぞれ約3.5℃/分とすることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。
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JP (1) | JP4899365B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009164384A (ja) * | 2008-01-08 | 2009-07-23 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2010034467A (ja) * | 2008-07-31 | 2010-02-12 | Renesas Technology Corp | 半導体装置の製造方法 |
CN102637734A (zh) * | 2011-02-09 | 2012-08-15 | 联华电子股份有限公司 | 化合物半导体装置及化合物半导体装置的制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03201435A (ja) * | 1989-12-28 | 1991-09-03 | Sharp Corp | 酸化シリコン膜の製造方法 |
JPH0964037A (ja) * | 1995-08-23 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH1174353A (ja) * | 1997-07-03 | 1999-03-16 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP2003309169A (ja) * | 2002-04-16 | 2003-10-31 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03201435A (ja) * | 1989-12-28 | 1991-09-03 | Sharp Corp | 酸化シリコン膜の製造方法 |
JPH0964037A (ja) * | 1995-08-23 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH1174353A (ja) * | 1997-07-03 | 1999-03-16 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP2003309169A (ja) * | 2002-04-16 | 2003-10-31 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009164384A (ja) * | 2008-01-08 | 2009-07-23 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2010034467A (ja) * | 2008-07-31 | 2010-02-12 | Renesas Technology Corp | 半導体装置の製造方法 |
CN102637734A (zh) * | 2011-02-09 | 2012-08-15 | 联华电子股份有限公司 | 化合物半导体装置及化合物半导体装置的制造方法 |
JP2012164900A (ja) * | 2011-02-09 | 2012-08-30 | Sanken Electric Co Ltd | 化合物半導体装置及び化合物半導体装置の製造方法 |
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