JP2002057211A - トレンチ素子分離領域を有する半導体装置の製造方法 - Google Patents
トレンチ素子分離領域を有する半導体装置の製造方法Info
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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Abstract
(57)【要約】
【課題】 リークが抑えられた、トレンチ素子分離領域
を有する半導体装置の製造方法を提供する。 【解決手段】 トレンチ素子分離領域を有する半導体装
置の製造方法は、以下の工程（ａ）〜（ｃ）を含む。
（ａ）半導体層１２において、トレンチ３２を形成する
工程、（ｂ）トレンチ３２を充填する絶縁層４０を形成
する工程、および（ｃ）絶縁層４０を熱処理する工程で
あって、熱処理における温度は、１０５０℃以上であ
る。
を有する半導体装置の製造方法を提供する。 【解決手段】 トレンチ素子分離領域を有する半導体装
置の製造方法は、以下の工程（ａ）〜（ｃ）を含む。
（ａ）半導体層１２において、トレンチ３２を形成する
工程、（ｂ）トレンチ３２を充填する絶縁層４０を形成
する工程、および（ｃ）絶縁層４０を熱処理する工程で
あって、熱処理における温度は、１０５０℃以上であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に素子分離領域を有する半導体装置の製
造方法に関する。
方法に関し、特に素子分離領域を有する半導体装置の製
造方法に関する。
【０００２】
【背景技術】近年、半導体素子、たとえばＭＯＳトラン
ジスタの微細化に伴い、素子分離領域の微細化が必要と
なっている。素子分離領域の微細化を達成するため、ト
レンチ素子分離技術が検討されている。トレンチ素子分
離技術とは、半導体素子間の基板上にトレンチを設け、
このトレンチに絶縁材を充填することによって、半導体
素子間を分離する技術である。
ジスタの微細化に伴い、素子分離領域の微細化が必要と
なっている。素子分離領域の微細化を達成するため、ト
レンチ素子分離技術が検討されている。トレンチ素子分
離技術とは、半導体素子間の基板上にトレンチを設け、
このトレンチに絶縁材を充填することによって、半導体
素子間を分離する技術である。
【０００３】
【発明が解決しようとする課題】本発明の目的は、リー
クが抑えられた、トレンチ素子分離領域を有する半導体
装置の製造方法を提供することにある。
クが抑えられた、トレンチ素子分離領域を有する半導体
装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明のトレンチ素子分
離領域を有する半導体装置の製造方法は、以下の工程
（ａ）〜（ｃ）を含む。 （ａ）半導体層において、トレンチを形成する工程、
（ｂ）前記トレンチを充填する絶縁層を形成する工程、
および（ｃ）前記絶縁層を熱処理する工程であって、前
記熱処理における温度は、１０５０℃以上である。
離領域を有する半導体装置の製造方法は、以下の工程
（ａ）〜（ｃ）を含む。 （ａ）半導体層において、トレンチを形成する工程、
（ｂ）前記トレンチを充填する絶縁層を形成する工程、
および（ｃ）前記絶縁層を熱処理する工程であって、前
記熱処理における温度は、１０５０℃以上である。
【０００５】本発明においては、工程（ｃ）において、
１０５０℃以上の温度で絶縁層を熱処理している。この
ため、絶縁層のストレスを解放することができる。その
結果、本発明によれば、半導体層において、亀裂が生じ
るのを抑えることができ、リークの発生を抑制すること
ができる。
１０５０℃以上の温度で絶縁層を熱処理している。この
ため、絶縁層のストレスを解放することができる。その
結果、本発明によれば、半導体層において、亀裂が生じ
るのを抑えることができ、リークの発生を抑制すること
ができる。
【０００６】本発明は、前記工程（ｂ）で、前記絶縁層
を膜密度２．１ｇ／ｃｍ3以上で形成する場合に特に有
用である。
を膜密度２．１ｇ／ｃｍ3以上で形成する場合に特に有
用である。
【０００７】前記熱処理における温度は、１１００℃以
上であることが好ましい。これにより、亀裂が生じるの
を確実に防止することができる。その結果、確実にリー
クの発生を防止することができる。
上であることが好ましい。これにより、亀裂が生じるの
を確実に防止することができる。その結果、確実にリー
クの発生を防止することができる。
【０００８】前記熱処理における温度は、熱処理装置の
熱耐性を考慮して、１２５０℃以下であることが好まし
い。
熱耐性を考慮して、１２５０℃以下であることが好まし
い。
【０００９】本発明は、前記絶縁層が、高密度プラズマ
ＣＶＤ法により形成された場合に好適である。ここで、
高密度プラズマとは、イオン密度が１×１０11／ｃｍ3
以上のプラズマをいう。
ＣＶＤ法により形成された場合に好適である。ここで、
高密度プラズマとは、イオン密度が１×１０11／ｃｍ3
以上のプラズマをいう。
【００１０】また、前記半導体層内において、ウエルを
形成する工程（ｄ）を含む場合は、前記工程（ｃ）は、
前記工程（ｄ）の前に行われることが好ましい。これに
より、ウエルの熱拡散を防止することができる。
形成する工程（ｄ）を含む場合は、前記工程（ｃ）は、
前記工程（ｄ）の前に行われることが好ましい。これに
より、ウエルの熱拡散を防止することができる。
【００１１】前記トレンチにおける半導体層、すなわち
トレンチ側面および底面の半導体層を熱酸化する工程
（ｅ）を含むことができる。工程（ｅ）を含むことによ
り、トレンチにおける半導体層の隅部や角部が丸みを帯
びることができる。前記工程（ｅ）における温度は、た
とえば７００〜１１５０℃、好ましくは９５０〜１１５
０℃である。この温度範囲により、半導体層の隅部や角
部が確実に丸みを帯びることとなる。
トレンチ側面および底面の半導体層を熱酸化する工程
（ｅ）を含むことができる。工程（ｅ）を含むことによ
り、トレンチにおける半導体層の隅部や角部が丸みを帯
びることができる。前記工程（ｅ）における温度は、た
とえば７００〜１１５０℃、好ましくは９５０〜１１５
０℃である。この温度範囲により、半導体層の隅部や角
部が確実に丸みを帯びることとなる。
【００１２】前記半導体層は、半導体基板の上に形成さ
れたエピタキシャル成長層であることができる。前記エ
ピタキシャル成長層の厚さは、２μｍ以上であることが
好ましい。これにより、半導体基板の不純物の拡散によ
る半導体素子への悪影響を防ぐことができる。
れたエピタキシャル成長層であることができる。前記エ
ピタキシャル成長層の厚さは、２μｍ以上であることが
好ましい。これにより、半導体基板の不純物の拡散によ
る半導体素子への悪影響を防ぐことができる。
【００１３】本発明は、トレンチ幅が０．３５μｍ以下
のトレンチを有する半導体装置の製造に、特に有用であ
る。ここでトレンチ幅とは、トレンチの上縁部の幅であ
る。
のトレンチを有する半導体装置の製造に、特に有用であ
る。ここでトレンチ幅とは、トレンチの上縁部の幅であ
る。
【００１４】ここで、「半導体層」とは、半導体基板
や、半導体基板の上に形成された半導体層（たとえばエ
ピタキシャル成長層）を含む。
や、半導体基板の上に形成された半導体層（たとえばエ
ピタキシャル成長層）を含む。
【００１５】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１６】（デバイスの構造）以下、実施の形態に係
る半導体装置を説明する。図１は、実施の形態に係る半
導体装置を模式的に示す断面図である。
る半導体装置を説明する。図１は、実施の形態に係る半
導体装置を模式的に示す断面図である。
【００１７】半導体装置１００は、トレンチ素子分離領
域３０と、ＭＩＳトランジスタ５０，６０とを有する。
半導体装置１００の具体的な構成は、次のとおりであ
る。
域３０と、ＭＩＳトランジスタ５０，６０とを有する。
半導体装置１００の具体的な構成は、次のとおりであ
る。
【００１８】半導体基板１０の上に、エピタキシャル成
長層１２が形成されている。エピタキシャル成長層１２
内に、トレンチ素子分離領域３０が形成されている。ト
レンチ素子分離領域３０は、エピタキシャル成長層１２
に設けられたトレンチ３２内に、絶縁層４０が充填され
て形成されている。エピタキシャル成長層１２と絶縁層
４０との間には、トレンチ酸化膜３４が形成されてい
る。トレンチ素子分離領域３０は、素子領域を画定して
いる。
長層１２が形成されている。エピタキシャル成長層１２
内に、トレンチ素子分離領域３０が形成されている。ト
レンチ素子分離領域３０は、エピタキシャル成長層１２
に設けられたトレンチ３２内に、絶縁層４０が充填され
て形成されている。エピタキシャル成長層１２と絶縁層
４０との間には、トレンチ酸化膜３４が形成されてい
る。トレンチ素子分離領域３０は、素子領域を画定して
いる。
【００１９】一方の素子領域におけるエピタキシャル成
長層１２内には、ｎ型のウエル５２が形成されている。
また、他方の素子領域におけるエピタキシャル成長層１
２内には、ｐ型のウエル６２が形成されている。ｎ型の
ウエル５２が形成された素子領域にはｐ型ＭＩＳトラン
ジスタ５０が形成され、ｐ型のウエル６２が形成された
素子領域にはｎ型ＭＩＳトランジスタ６０が形成されて
いる。
長層１２内には、ｎ型のウエル５２が形成されている。
また、他方の素子領域におけるエピタキシャル成長層１
２内には、ｐ型のウエル６２が形成されている。ｎ型の
ウエル５２が形成された素子領域にはｐ型ＭＩＳトラン
ジスタ５０が形成され、ｐ型のウエル６２が形成された
素子領域にはｎ型ＭＩＳトランジスタ６０が形成されて
いる。
【００２０】（製造プロセス）次に、実施の形態に係る
半導体装置の製造方法について説明する。図２〜図８
は、本実施の形態に係る半導体装置１００の製造工程を
模式的に示す断面図である。
半導体装置の製造方法について説明する。図２〜図８
は、本実施の形態に係る半導体装置１００の製造工程を
模式的に示す断面図である。
【００２１】まず、図２（ａ）に示すように、半導体基
板１０の上に、エピタキシャル成長層１２を形成する。
エピタキシャル成長層１２は、たとえば、シラン（Ｓｉ
Ｈ4）ガスを流して、半導体基板１０の表面にシリコン
をエピタキシャル成長させることにより形成される。エ
ピタキシャル成長層１２の厚さは、好ましくは２μｍ以
上、より好ましくは３〜１０μｍである。
板１０の上に、エピタキシャル成長層１２を形成する。
エピタキシャル成長層１２は、たとえば、シラン（Ｓｉ
Ｈ4）ガスを流して、半導体基板１０の表面にシリコン
をエピタキシャル成長させることにより形成される。エ
ピタキシャル成長層１２の厚さは、好ましくは２μｍ以
上、より好ましくは３〜１０μｍである。
【００２２】次に、図２（ｂ）に示すように、エピタキ
シャル成長層１２上に、パッド層１４を形成する。パッ
ド層１４の材質としては、たとえば酸化シリコン，酸化
窒化シリコンなどを挙げることができる。パッド層１４
が酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法
などにより形成することができ、酸化窒化シリコンから
なる場合には、ＣＶＤ法などにより形成することができ
る。パッド層１４の膜厚は、たとえば５〜２０ｎｍであ
る。
シャル成長層１２上に、パッド層１４を形成する。パッ
ド層１４の材質としては、たとえば酸化シリコン，酸化
窒化シリコンなどを挙げることができる。パッド層１４
が酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法
などにより形成することができ、酸化窒化シリコンから
なる場合には、ＣＶＤ法などにより形成することができ
る。パッド層１４の膜厚は、たとえば５〜２０ｎｍであ
る。
【００２３】次に、パッド層１４上に、研磨ストッパ層
１６を形成する。研磨ストッパ層１６としては、たとえ
ば窒化シリコン層，多結晶シリコン層および非晶質シリ
コン層のいずれかの単層構造であるか、または、窒化シ
リコン層と多結晶シリコン層と非晶質シリコン層との中
から選択される少なくとも２種からなる多層構造などを
挙げることができる。研磨ストッパ層１６の形成方法と
しては、公知の方法たとえばＣＶＤ法などを挙げること
ができる。研磨ストッパ層１６は、後のＣＭＰにおける
ストッパとして機能するのに十分な膜厚、たとえば５０
〜２００ｎｍの膜厚を有する。
１６を形成する。研磨ストッパ層１６としては、たとえ
ば窒化シリコン層，多結晶シリコン層および非晶質シリ
コン層のいずれかの単層構造であるか、または、窒化シ
リコン層と多結晶シリコン層と非晶質シリコン層との中
から選択される少なくとも２種からなる多層構造などを
挙げることができる。研磨ストッパ層１６の形成方法と
しては、公知の方法たとえばＣＶＤ法などを挙げること
ができる。研磨ストッパ層１６は、後のＣＭＰにおける
ストッパとして機能するのに十分な膜厚、たとえば５０
〜２００ｎｍの膜厚を有する。
【００２４】次に、図３（ａ）に示すように、研磨スト
ッパ層１６の上に、所定のパターンのレジスト層Ｒ１を
形成する。レジスト層Ｒ１は、トレンチ３２が形成され
ることになる領域の上方において、開口されている。
ッパ層１６の上に、所定のパターンのレジスト層Ｒ１を
形成する。レジスト層Ｒ１は、トレンチ３２が形成され
ることになる領域の上方において、開口されている。
【００２５】次に、レジスト層Ｒ１をマスクとして、研
磨ストッパ層１６およびパッド層１４をエッチングす
る。このエッチングは、たとえばドライエッチングによ
り行われる。
磨ストッパ層１６およびパッド層１４をエッチングす
る。このエッチングは、たとえばドライエッチングによ
り行われる。
【００２６】次に、図３（ｂ）に示すように、レジスト
層Ｒ１をアッシングにより除去する。次いで、研磨スト
ッパ層１６をマスクとして、エピタキシャル成長層１２
をエッチングし、トレンチ３２を形成する。トレンチ３
２の深さは、デバイスの設計により異なるが、たとえば
３００〜５００ｎｍである。エピタキシャル成長層１２
のエッチングは、ドライエッチングにより行うことがで
きる。トレンチ３２におけるテーパ角度αは、特に限定
されないが、好ましくは７５〜８５度である。
層Ｒ１をアッシングにより除去する。次いで、研磨スト
ッパ層１６をマスクとして、エピタキシャル成長層１２
をエッチングし、トレンチ３２を形成する。トレンチ３
２の深さは、デバイスの設計により異なるが、たとえば
３００〜５００ｎｍである。エピタキシャル成長層１２
のエッチングは、ドライエッチングにより行うことがで
きる。トレンチ３２におけるテーパ角度αは、特に限定
されないが、好ましくは７５〜８５度である。
【００２７】次に、図４（ａ）に示すように、熱酸化法
により、トレンチ３２におけるエピタキシャル成長層１
２の露出面を酸化し、トレンチ酸化膜３４を形成する。
この熱酸化は、エピタキシャル成長層１２をラウンド酸
化する機能を有する。すなわち、トレンチ３２の隅部
（トレンチ側面とトレンチ底面とがつくる隅部）３２ａ
におけるエピタキシャル成長層１２や、エピタキシャル
成長層１２の凸部の角部３２ｂが丸みを帯びる。熱酸化
の温度は、エピタキシャル成長層１２をラウンド酸化で
きれば特に限定されないが、たとえば７００〜１１５０
℃、好ましくは９５０〜１１５０℃である。トレンチ酸
化膜３４の膜厚は、たとえば１０〜１００ｎｍである。
により、トレンチ３２におけるエピタキシャル成長層１
２の露出面を酸化し、トレンチ酸化膜３４を形成する。
この熱酸化は、エピタキシャル成長層１２をラウンド酸
化する機能を有する。すなわち、トレンチ３２の隅部
（トレンチ側面とトレンチ底面とがつくる隅部）３２ａ
におけるエピタキシャル成長層１２や、エピタキシャル
成長層１２の凸部の角部３２ｂが丸みを帯びる。熱酸化
の温度は、エピタキシャル成長層１２をラウンド酸化で
きれば特に限定されないが、たとえば７００〜１１５０
℃、好ましくは９５０〜１１５０℃である。トレンチ酸
化膜３４の膜厚は、たとえば１０〜１００ｎｍである。
【００２８】次に、図４（ｂ）に示すように、トレンチ
３２を埋め込むようにして、絶縁層４０を全面に堆積す
る。絶縁層４０の材質としては、たとえば酸化シリコン
を挙げることができる。絶縁層４０の膜厚は、トレンチ
３２を埋め込み、少なくとも研磨ストッパ層１６を覆う
ような膜厚、たとえば５００〜８００ｎｍである。絶縁
層４０の堆積は、膜密度が２．１ｇ／ｃｍ3以上、好ま
しくは２．３ｇ／ｃｍ3以上となる方法により行われ
る。この絶縁層４０の堆積方法は、高密度プラズマＣＶ
Ｄ法を挙げることができる。ここで高密度プラズマと
は、イオン密度が１×１０11／ｃｍ3以上のプラズマを
いう。
３２を埋め込むようにして、絶縁層４０を全面に堆積す
る。絶縁層４０の材質としては、たとえば酸化シリコン
を挙げることができる。絶縁層４０の膜厚は、トレンチ
３２を埋め込み、少なくとも研磨ストッパ層１６を覆う
ような膜厚、たとえば５００〜８００ｎｍである。絶縁
層４０の堆積は、膜密度が２．１ｇ／ｃｍ3以上、好ま
しくは２．３ｇ／ｃｍ3以上となる方法により行われ
る。この絶縁層４０の堆積方法は、高密度プラズマＣＶ
Ｄ法を挙げることができる。ここで高密度プラズマと
は、イオン密度が１×１０11／ｃｍ3以上のプラズマを
いう。
【００２９】次に、図５（ａ）に示すように、絶縁層４
０を平坦化する。この平坦化は、研磨ストッパ層１６が
露出するまで行う。つまり、研磨ストッパ層１６をスト
ッパとして、絶縁層４０を平坦化する。絶縁層４０の平
坦化は、たとえば化学的機械的研磨法により行うことが
できる。
０を平坦化する。この平坦化は、研磨ストッパ層１６が
露出するまで行う。つまり、研磨ストッパ層１６をスト
ッパとして、絶縁層４０を平坦化する。絶縁層４０の平
坦化は、たとえば化学的機械的研磨法により行うことが
できる。
【００３０】次に、図５（ｂ）に示すように、研磨スト
ッパ層１６を、たとえば熱リン酸液を用いて除去する。
次に、図６（ａ）に示すように、パッド層１４と絶縁層
４０の上部とを、フッ酸により等方性エッチングする。
ッパ層１６を、たとえば熱リン酸液を用いて除去する。
次に、図６（ａ）に示すように、パッド層１４と絶縁層
４０の上部とを、フッ酸により等方性エッチングする。
【００３１】次に、図６（ｂ）に示すように、熱酸化法
により、エピタキシャル成長層１２の露出面に、犠牲酸
化膜２０を形成する。犠牲酸化膜２０の膜厚は、たとえ
ば１０〜２０ｎｍである。
により、エピタキシャル成長層１２の露出面に、犠牲酸
化膜２０を形成する。犠牲酸化膜２０の膜厚は、たとえ
ば１０〜２０ｎｍである。
【００３２】次に、絶縁層４０を熱処理する。絶縁層４
０を熱処理することにより、絶縁層４０のストレスを解
放することができる。その結果、エピタキシャル成長層
において、絶縁層４０のストレスに起因する亀裂が生じ
るのを抑えることができ、リークを抑えることができ
る。熱処理における温度は、１０５０℃以上であり、好
ましくは１１００℃以上である。熱処理における温度が
１１００℃以上であると、リークの発生を確実に防止す
ることができる。また、熱処理における温度は、熱処理
装置の熱耐性を考慮して、１２５０℃以下であることが
好ましい。熱処理は、不活性ガスの雰囲気下、酸素雰囲
気下で行うことができる。熱処理時間は、たとえば２０
〜１２０分、好ましくは４０〜８０分である。こうし
て、トレンチ素子分離領域３０が形成される。
０を熱処理することにより、絶縁層４０のストレスを解
放することができる。その結果、エピタキシャル成長層
において、絶縁層４０のストレスに起因する亀裂が生じ
るのを抑えることができ、リークを抑えることができ
る。熱処理における温度は、１０５０℃以上であり、好
ましくは１１００℃以上である。熱処理における温度が
１１００℃以上であると、リークの発生を確実に防止す
ることができる。また、熱処理における温度は、熱処理
装置の熱耐性を考慮して、１２５０℃以下であることが
好ましい。熱処理は、不活性ガスの雰囲気下、酸素雰囲
気下で行うことができる。熱処理時間は、たとえば２０
〜１２０分、好ましくは４０〜８０分である。こうし
て、トレンチ素子分離領域３０が形成される。
【００３３】次に、図７（ａ）に示すように、所定のパ
ターンを有するレジスト層Ｒ２を形成する。レジスト層
Ｒ２は、ｎ型のウエルとなる領域において開口されてい
る。このレジスト層Ｒ２をマスクとして、リン，ヒ素な
どのｎ型不純物を１回もしくは複数回にわたってエピタ
キシャル成長層１２に注入することにより、エピタキシ
ャル成長層１２内にｎ型のウエル５２を形成する。その
後、レジスト層Ｒ２を除去する。
ターンを有するレジスト層Ｒ２を形成する。レジスト層
Ｒ２は、ｎ型のウエルとなる領域において開口されてい
る。このレジスト層Ｒ２をマスクとして、リン，ヒ素な
どのｎ型不純物を１回もしくは複数回にわたってエピタ
キシャル成長層１２に注入することにより、エピタキシ
ャル成長層１２内にｎ型のウエル５２を形成する。その
後、レジスト層Ｒ２を除去する。
【００３４】次に、図７（ｂ）に示すように、所定のパ
ターンを有するレジスト層Ｒ３を形成する。レジスト層
Ｒ３は、ｐ型のウエルとなる領域において開口されてい
る。このレジスト層Ｒ３をマスクとして、ボロンなどの
ｐ型不純物を１回もしくは複数回にわたってエピタキシ
ャル成長層１２に注入することにより、エピタキシャル
成長層１２内にｐ型のウエル６２を形成する。その後、
レジスト層Ｒ３を除去する。
ターンを有するレジスト層Ｒ３を形成する。レジスト層
Ｒ３は、ｐ型のウエルとなる領域において開口されてい
る。このレジスト層Ｒ３をマスクとして、ボロンなどの
ｐ型不純物を１回もしくは複数回にわたってエピタキシ
ャル成長層１２に注入することにより、エピタキシャル
成長層１２内にｐ型のウエル６２を形成する。その後、
レジスト層Ｒ３を除去する。
【００３５】次に、図８に示すように、犠牲酸化膜２０
と絶縁層４０の上部とを、フッ酸により等方性エッチン
グする。次に、図１に示すように、公知の方法により、
各素子領域において、ｐ型ＭＯＳトランジスタ５０と、
ｎ型ＭＯＳトランジスタ６０とを形成する。
と絶縁層４０の上部とを、フッ酸により等方性エッチン
グする。次に、図１に示すように、公知の方法により、
各素子領域において、ｐ型ＭＯＳトランジスタ５０と、
ｎ型ＭＯＳトランジスタ６０とを形成する。
【００３６】（作用効果）以下、実施の形態に係る作用
効果を説明する。
効果を説明する。
【００３７】（ａ）本実施の形態においては、１０５０
℃以上の温度で、絶縁層４０を熱処理する工程を含む。
このため、膜密度が高い緻密な絶縁層４０におけるスト
レスを緩和することができる。その結果、絶縁層４０に
起因するエピタキシャル成長層１２の亀裂が生じるのを
抑えることができる。したがって、リークの発生を抑え
ることができる。また、熱処理の温度が１１００℃以上
である場合には、リークの発生を確実に防止することが
できる。
℃以上の温度で、絶縁層４０を熱処理する工程を含む。
このため、膜密度が高い緻密な絶縁層４０におけるスト
レスを緩和することができる。その結果、絶縁層４０に
起因するエピタキシャル成長層１２の亀裂が生じるのを
抑えることができる。したがって、リークの発生を抑え
ることができる。また、熱処理の温度が１１００℃以上
である場合には、リークの発生を確実に防止することが
できる。
【００３８】なお、絶縁層を熱処理しないか、熱処理を
したとしても上記の温度で熱処理しないと、絶縁層のス
トレスにより、幅が狭いトレンチにおけるエピタキシャ
ル成長層において亀裂が生じ、リークが発生する傾向が
ある。
したとしても上記の温度で熱処理しないと、絶縁層のス
トレスにより、幅が狭いトレンチにおけるエピタキシャ
ル成長層において亀裂が生じ、リークが発生する傾向が
ある。
【００３９】（ｂ）絶縁層４０の熱処理工程は、ウエル
の形成前に行っている。その結果、絶縁層４０の熱処理
によって、ウエルが拡散することがない。
の形成前に行っている。その結果、絶縁層４０の熱処理
によって、ウエルが拡散することがない。
【００４０】（ｃ）上記の実施の形態は、トレンチ幅が
０．３５μｍ以下、好ましくは０．３μｍ以下のトレン
チを有する半導体装置の製造において、特に有用であ
る。
０．３５μｍ以下、好ましくは０．３μｍ以下のトレン
チを有する半導体装置の製造において、特に有用であ
る。
【００４１】（ｄ）エピタキシャル成長層１２の厚さが
２μｍ以上であると、半導体基板１０の不純物がエピタ
キシャル成長層１２内に拡散しても、半導体素子に悪影
響が生じるのを確実に防止することができる。
２μｍ以上であると、半導体基板１０の不純物がエピタ
キシャル成長層１２内に拡散しても、半導体素子に悪影
響が生じるのを確実に防止することができる。
【００４２】（実験例）トレンチを充填する絶縁層を熱
処理した場合と、そうでない場合とで、ジャンクション
リークにおいてどのような差が生じるか調べた。
処理した場合と、そうでない場合とで、ジャンクション
リークにおいてどのような差が生じるか調べた。
【００４３】図９は、ｎ型の不純物拡散層とｐ型のウエ
ルとのジャンクションにおける、ジャンクションリーク
電流とトレンチ幅との関係を示すグラフである。なお、
ジャンクションリーク電流はＮ＋（Ｐｗｅｌｌ）リーク
に着目した。すなわち、電子のリークに着目した。ま
た、ｎ型の不純物拡散層に対する半導体基板の電圧を
２．７Ｖとした。
ルとのジャンクションにおける、ジャンクションリーク
電流とトレンチ幅との関係を示すグラフである。なお、
ジャンクションリーク電流はＮ＋（Ｐｗｅｌｌ）リーク
に着目した。すなわち、電子のリークに着目した。ま
た、ｎ型の不純物拡散層に対する半導体基板の電圧を
２．７Ｖとした。
【００４４】図１０は、ｐ型の不純物拡散層とｎ型のウ
エルとのジャンクションにおける、ジャンクションリー
ク電流とトレンチ幅との関係を示すグラフである。な
お、ジャンクションリーク電流は、Ｐ＋（Ｎｗｅｌｌ）
リークに着目した。すなわち、正孔のリークに着目し
た。また、ｐ型の不純物拡散層に対する半導体基板の電
圧を−２．７Ｖとした。
エルとのジャンクションにおける、ジャンクションリー
ク電流とトレンチ幅との関係を示すグラフである。な
お、ジャンクションリーク電流は、Ｐ＋（Ｎｗｅｌｌ）
リークに着目した。すなわち、正孔のリークに着目し
た。また、ｐ型の不純物拡散層に対する半導体基板の電
圧を−２．７Ｖとした。
【００４５】なお、●は、熱処理温度が１１００℃の場
合のデータである。□は、熱処理温度が１０００℃の場
合のデータである。×は、絶縁層の熱処理をしていない
場合のデータである。トレンチ幅は、トレンチの上端部
の幅である。
合のデータである。□は、熱処理温度が１０００℃の場
合のデータである。×は、絶縁層の熱処理をしていない
場合のデータである。トレンチ幅は、トレンチの上端部
の幅である。
【００４６】試験体は、上記の実施の形態に則って製造
された。具体的な条件は、絶縁層は、高密度プラズマＣ
ＶＤ法により形成された。絶縁層の熱処理は、３０分間
窒素雰囲気下で、常圧の条件下で行われた。
された。具体的な条件は、絶縁層は、高密度プラズマＣ
ＶＤ法により形成された。絶縁層の熱処理は、３０分間
窒素雰囲気下で、常圧の条件下で行われた。
【００４７】図９および図１０から、絶縁層を熱処理し
ない場合には、トレンチ幅が狭くなると（図９では０．
３５μｍ以下、図１０では０．３μｍ以下）、ジャンク
ションリーク電流は１Ｅ−１０のオーダーとなり、ジャ
ンクションリークが発生していることがわかる。なお、
ノイズレベルは、１Ｅ−１１のオーダーである。これに
対し、絶縁層を１１００℃で熱処理した場合には、トレ
ンチ幅が狭くても、ジャンクションリーク電流は、１Ｅ
−１１のオーダー（ノイズレベル）のままである。以上
から、絶縁層を１１００℃以上で熱処理すると、確実に
ジャンクションリークを防止することができることがわ
かる。
ない場合には、トレンチ幅が狭くなると（図９では０．
３５μｍ以下、図１０では０．３μｍ以下）、ジャンク
ションリーク電流は１Ｅ−１０のオーダーとなり、ジャ
ンクションリークが発生していることがわかる。なお、
ノイズレベルは、１Ｅ−１１のオーダーである。これに
対し、絶縁層を１１００℃で熱処理した場合には、トレ
ンチ幅が狭くても、ジャンクションリーク電流は、１Ｅ
−１１のオーダー（ノイズレベル）のままである。以上
から、絶縁層を１１００℃以上で熱処理すると、確実に
ジャンクションリークを防止することができることがわ
かる。
【００４８】なお、図９および図１０から、絶縁層を熱
処理しても、熱処理の温度が１０００℃である場合に
は、ジャンクションリーク電流の増加を抑えることがで
きないことがわかる。
処理しても、熱処理の温度が１０００℃である場合に
は、ジャンクションリーク電流の増加を抑えることがで
きないことがわかる。
【００４９】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】実施の形態に係る半導体装置を模式的に示す断
面図である。
面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図５】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図７】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図８】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図９】ｎ型の不純物拡散層とｐ型のウエルとのジャン
クションにおける、ジャンクションリーク電流とトレン
チ幅との関係を示すグラフである。
クションにおける、ジャンクションリーク電流とトレン
チ幅との関係を示すグラフである。
【図１０】ｐ型の不純物拡散層とｎ型のウエルとのジャ
ンクションにおける、ジャンクションリーク電流とトレ
ンチ幅との関係を示すグラフである。
ンクションにおける、ジャンクションリーク電流とトレ
ンチ幅との関係を示すグラフである。
１０ 半導体基板 １２ エピタキシャル成長層 １４ パッド層 １６ 研磨ストッパ層 ２０ 犠牲酸化膜 ３０ トレンチ素子分離領域 ３２ トレンチ ３４ トレンチ酸化膜 ４０ 絶縁層 ５０ ｐ型ＭＯＳトランジスタ ５２ ｎ型のウエル ６０ ｎ型ＭＯＳトランジスタ ６２ ｐ型のウエル １００ 半導体装置
Claims (11)
- 【請求項１】 以下の工程（ａ）〜（ｃ）を含む、トレ
ンチ素子分離領域を有する半導体装置の製造方法。 （ａ）半導体層において、トレンチを形成する工程、
（ｂ）前記トレンチを充填する絶縁層を形成する工程、
および（ｃ）前記絶縁層を熱処理する工程であって、 前記熱処理における温度は、１０５０℃以上である。 - 【請求項２】 請求項１において、 前記工程（ｂ）で、前記絶縁層を膜密度２．１ｇ／ｃｍ
3以上で形成する、トレンチ素子分離領域を有する半導
体装置の製造方法。 - 【請求項３】 請求項１または２において、 前記熱処理における温度は、１１００℃以上である、ト
レンチ素子分離領域を有する半導体装置の製造方法。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記熱処理における温度は、１２５０℃以下である、ト
レンチ素子分離領域を有する半導体装置の製造方法。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記絶縁層は、高密度プラズマＣＶＤ法により形成され
る、トレンチ素子分離領域を有する半導体装置の製造方
法。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記半導体層内において、ウエルを形成する工程（ｄ）
を含み、 前記工程（ｃ）は、前記工程（ｄ）の前に行われる、ト
レンチ素子分離領域を有する半導体装置の製造方法。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記トレンチにおける半導体層を熱酸化する工程（ｅ）
を含む、トレンチ素子分離領域を有する半導体装置の製
造方法。 - 【請求項８】 請求項７において、 前記工程（ｅ）における温度は、７００〜１１５０℃で
ある、トレンチ素子分離領域を有する半導体装置の製造
方法。 - 【請求項９】 請求項１〜８のいずれかにおいて、 前記半導体層は、半導体基板の上に形成されたエピタキ
シャル成長層である、トレンチ素子分離領域を有する半
導体装置の製造方法。 - 【請求項１０】 請求項９において、 前記エピタキシャル成長層の厚さは、２μｍ以上であ
る、トレンチ素子分離領域を有する半導体装置の製造方
法。 - 【請求項１１】 請求項１〜１０のいずれかにおいて、 前記半導体装置は、トレンチ幅が０．３５μｍ以下のト
レンチを有する、トレンチ素子分離領域を有する半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000246215A JP3575408B2 (ja) | 2000-08-15 | 2000-08-15 | トレンチ素子分離領域を有する半導体装置の製造方法 |
| US09/930,365 US7129148B2 (en) | 2000-08-15 | 2001-08-15 | Methods for manufacturing semiconductor devices and semiconductor devices having trench isolation regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000246215A JP3575408B2 (ja) | 2000-08-15 | 2000-08-15 | トレンチ素子分離領域を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002057211A true JP2002057211A (ja) | 2002-02-22 |
| JP3575408B2 JP3575408B2 (ja) | 2004-10-13 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000246215A Expired - Fee Related JP3575408B2 (ja) | 2000-08-15 | 2000-08-15 | トレンチ素子分離領域を有する半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3575408B2 (ja) |
Cited By (2)
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| JP2005303044A (ja) * | 2004-04-13 | 2005-10-27 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2019140225A (ja) * | 2018-02-09 | 2019-08-22 | 株式会社東芝 | エッチング方法、半導体チップの製造方法及び物品の製造方法 |
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| US8017487B2 (en) | 2006-04-05 | 2011-09-13 | Globalfoundries Singapore Pte. Ltd. | Method to control source/drain stressor profiles for stress engineering |
| FR3030908B1 (fr) | 2014-12-18 | 2016-12-09 | Stmicroelectronics Rousset | Antenne pour dispositif electronique |
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|---|---|---|---|---|
| JPH0468564A (ja) * | 1990-07-10 | 1992-03-04 | Sony Corp | 半導体装置の製法 |
| JP4420986B2 (ja) | 1995-11-21 | 2010-02-24 | 株式会社東芝 | シャロウ・トレンチ分離半導体基板及びその製造方法 |
| US6028339A (en) * | 1996-08-29 | 2000-02-22 | International Business Machines Corporation | Dual work function CMOS device |
| KR100238244B1 (ko) | 1996-12-17 | 2000-01-15 | 윤종용 | 트랜치 소자분리방법 |
| US6069058A (en) * | 1997-05-14 | 2000-05-30 | United Semiconductor Corp. | Shallow trench isolation for semiconductor devices |
| KR100230431B1 (ko) | 1997-07-25 | 1999-11-15 | 윤종용 | 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법 |
| US5854114A (en) * | 1997-10-09 | 1998-12-29 | Advanced Micro Devices, Inc. | Data retention of EEPROM cell with shallow trench isolation using thicker liner oxide |
| US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
| US6087243A (en) * | 1997-10-21 | 2000-07-11 | Advanced Micro Devices, Inc. | Method of forming trench isolation with high integrity, ultra thin gate oxide |
| US6051480A (en) * | 1997-12-18 | 2000-04-18 | Micron Technology, Inc. | Trench isolation for semiconductor devices |
| TW410455B (en) * | 1998-02-16 | 2000-11-01 | United Microelectronics Corp | Forming method for dual damascene structure |
| US6165854A (en) * | 1998-05-04 | 2000-12-26 | Texas Instruments - Acer Incorporated | Method to form shallow trench isolation with an oxynitride buffer layer |
| KR20000013397A (ko) * | 1998-08-07 | 2000-03-06 | 윤종용 | 트렌치 격리 형성 방법 |
| TW396520B (en) * | 1998-10-30 | 2000-07-01 | United Microelectronics Corp | Process for shallow trench isolation |
| US5950090A (en) * | 1998-11-16 | 1999-09-07 | United Microelectronics Corp. | Method for fabricating a metal-oxide semiconductor transistor |
| KR100322531B1 (ko) | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
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-
2000
- 2000-08-15 JP JP2000246215A patent/JP3575408B2/ja not_active Expired - Fee Related
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2001
- 2001-08-15 US US09/930,365 patent/US7129148B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US20020055216A1 (en) | 2002-05-09 |
| JP3575408B2 (ja) | 2004-10-13 |
| US7129148B2 (en) | 2006-10-31 |
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