JP4776755B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ（Silicon On Insulator）構造の半導体装置およびその製造方法に関し、特に、埋込酸化膜まで到達しない分離絶縁膜（以下ＰＴＩ（Partial Trench Isolation）と称す）を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体基板、埋込酸化膜および半導体層からなるＳＯＩ（Silicon On Insulator）構造を有する半導体装置は、埋込酸化膜とこの埋込酸化膜まで到達する素子分離（以下ＦＴＩ（Full Trench Isolation）と称す）によって、活性領域が取り囲まれているため、ＣＭＯＳトランジスタを形成してもラッチアップが起こる心配がなく、また、薄い半導体層に形成されているため、半導体基板表面に直接トランジスタが形成された半導体装置に比べて接合容量が小さく、高速動作が可能であるとともに低消費電力である。このため、最近では特に、携帯機器用ＬＳＩなどへの応用が期待されている。
【０００３】
しかし、半導体基板そのものに形成されたトランジスタと異なり、従来のＳＯＩ構造の半導体装置は、半導体層が埋込酸化膜によって半導体基板から電気的に分離されているため、活性領域で衝突電離現象によって発生するキャリア（ｎＭＯＳではホール、ｐＭＯＳでは電子）が、チャネル形成領域の下方の半導体層内に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル領域の電位が安定しないために遅延時間の周波数依存性が出る等の基板浮遊効果により生ずる種々の問題点がある。この問題を解決するためには、チャネル形成領域の電位を固定する方法が有効である。特開昭５８−１２４，２４３号公報には、このように、チャネル形成領域の電位が固定された半導体装置が開示されている。
【０００４】
近年では、さらに各トランジスタ毎にチャネル形成領域の電位を固定するのではなく、同一導電型の複数のトランジスタのチャネル形成領域の電位を一括して固定するために、ＰＴＩによって分離を行って微細化を図っており、この構造は、IEEE International SOI Conference,Oct.1999 p131-132などに開示されている。
【０００５】
図２２は従来の半導体装置を示す断面図であり、図において、１０１は半導体基板、１０２は埋込酸化膜、１０３はｐ型半導体層、１０４は分離酸化膜、１０５はゲート絶縁膜、１０６はゲート電極、１０７および１０８はｎ型ソース・ドレイン領域、１０９はサイドウォール絶縁膜、１０１０は配線、１０１１は層間絶縁膜、１０１２はｐ型不純物領域、１０１３はコンタクトホールである。図に示したように、ＰＴＩの場合、隣接する二つのトランジスタ間の分離酸化膜１０４は埋込酸化膜１０２に到達しておらず、二つのトランジスタのチャネル形成領域がつながった状態となっており、同一導電型の複数のトランジスタに対して、チャネル形成領域の電位を固定するための配線１１１０がｐ型不純物領域１０１２に接続して形成されいる。このｐ型不純物領域１０１２は、ｐ型半導体層１０３よりも高濃度の不純物を含んで低抵抗化されている。
【０００６】
また、微細化に伴って、配線１０１０を分離酸化膜１０４の表面上に乗り上げて形成し（以下、ボーダーレスコンタクト構造と称す）、素子密度の向上を図っている。
図２３は従来の半導体装置を示す断面図である。図を参照して、ソース・ドレイン領域１０７および１０８に接続する配線１０１０はそれぞれ、分離酸化膜１０４表面上に乗り上げる形で形成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、分離絶縁膜をＰＴＩ構造として、チャネル形成領域の電位を固定した半導体装置においても、ＰＴＩ下の半導体層が薄いため（〜５０ｎｍ）、基板浮遊効果を生じてしまうという問題点があった。これは、ＰＴＩ下の半導体層が薄いと、チャネル形成領域の電位を固定している配線から離れるに従って、この配線とトランジスタとの間の抵抗が高くなり、トランジスタ特性に影響を与えるためである。また、チャネル形成領域の電位を固定する配線からの距離によって、各トランジスタのチャネル形成領域の抵抗にバラツキが生じ、素子特性にもバラツキが生じるという問題点があった。
【０００８】
また、ボーダーレスコンタクト構造を用いて素子密度を向上させようとすると、分離酸化膜１０４とＴＥＯＳ酸化膜（tetraethyl orthosilicate）などからなる層間絶縁膜１０１１が同質膜であるため、層間絶縁膜１０１１にコンタクトホール１０１３を形成する際に、分離酸化膜１０４もエッチングされてしまうという問題点があった。
図２４は従来の半導体装置を示す断面図である。この図に示したように、分離酸化膜１０４がエッチングされると、分離酸化膜１０４下のｐ型半導体層１０３とソース・ドレイン領域１０７または１０８によって形成されるｐｎ接合と、配線１０１０との距離が短くなり、接合リーク電流の増加を引き起こす。
【０００９】
本発明は、上記した課題を解決するためになされたもので、複数のトランジスタのチャネル形成領域の電圧を一括して固定することができるＰＴＩ構造の分離絶縁膜を備えた半導体装置において、基板浮遊効果を抑制し、分離特性および耐圧の向上した半導体装置およびその製造方法を得ることを目的とするものである。
また、ボーダーレス構造の半導体装置においても接合リーク電流を抑制し、微細化および低消費電力化された半導体装置およびその製造方法を得ることを目的とするものである。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板の主表面上全体に配設された埋込絶縁膜と、この埋込絶縁膜の表面上に配設された第１導電型の半導体層からなるＳＯＩ基板を備え、半導体層の主表面に配設された第１の活性領域と第２の活性領域との間に配設され、埋込絶縁膜との間に半導体層を残して半導体層主表面に形成された分離絶縁膜と、第１の活性領域の半導体層主表面に所定の距離を隔てて形成された第２導電型の第１のソース領域およびドレイン領域と、第１のソース領域およびドレイン領域に挟まれる領域と対向するように半導体層の主表面上に第１のゲート絶縁膜を介在して形成された第１のゲート電極と、第２の活性領域の半導体層主表面に形成され、分離絶縁膜下の半導体層を介して、第１のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第１導電型の第１の不純物領域と、第１および第２の活性領域の半導体層および分離絶縁膜表面上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成されたシリコン窒化膜と、シリコン窒化膜表面上に形成された第２の層間絶縁膜と、第１および第２の層間絶縁膜およびシリコン窒化膜に形成されたコンタクトホールを通って第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ接続する配線とを備えたものであり、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。
【００１１】
また、半導体層の主表面に配設された第３の活性領域と、第３の活性領域および第１の活性領域との間に分離絶縁膜を介して、半導体層主表面に配設された第４の活性領域と、第４の活性領域の半導体層主表面に形成された第２導電型の第２の不純物領域と、第２の不純物領域主表面に所定の距離を隔てて形成された第１導電型の第２のソース領域およびドレイン領域と、第２のソース領域およびドレイン領域に挟まれる領域と対向するように半導体層の主表面上に第２のゲート絶縁膜を介在して形成された第２のゲート電極と、第３の活性領域の半導体層主表面に形成され、分離絶縁膜下の半導体層を介して、第２のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第２導電型の第３の不純物領域とを備え、分離絶縁膜は、埋込絶縁膜との間に半導体層を残して半導体層主表面に形成され、第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、第３および第４の活性領域の半導体層表面上にまで延びて形成されており、第１および第２の層間絶縁膜およびシリコン窒化膜に形成されたコンタクトホールを通って第２のソース領域およびドレイン領域および第３の不純物領域にそれぞれ接続する配線をさらに備えたことを特徴とするものであり、分離絶縁膜下の半導体層に発生した欠陥によって、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間での耐圧が向上する。
【００１２】
また、半導体層の主表面に配設された第３の活性領域と、第３の活性領域および第１の活性領域との間に分離絶縁膜を介して、半導体層主表面に配設された第４の活性領域と、第４の活性領域の半導体層主表面に形成された第２導電型の第２の不純物領域と、第２の不純物領域主表面に所定の距離を隔てて形成された第１導電型の第２のソース領域およびドレイン領域と、第２のソース領域およびドレイン領域に挟まれる領域と対向するように半導体層の主表面上に第２のゲート絶縁膜を介在して形成された第２のゲート電極と、第３の活性領域の半導体層主表面に形成され、分離絶縁膜下の半導体層を介して、第２のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第２導電型の第３の不純物領域とをさらに備え、第１の活性領域と第４の活性領域との間に配設された分離絶縁膜は、埋込絶縁膜まで到達し、第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、第３および第４の活性領域の半導体層表面上にまで延びて形成されており、第１および第２の層間絶縁膜およびシリコン窒化膜に形成されたコンタクトホールを通って第２のソース領域およびドレイン領域および第３の不純物領域にそれぞれ接続する配線を備えていることを特徴とするものであり、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタの間での耐圧が向上する。
【００１３】
また、ソース領域およびドレイン領域に接続する配線が、ソース領域およびドレイン領域にそれぞれ隣接する分離絶縁膜表面に延在することを特徴とするものであり、シリコン窒化膜によって、ソース領域およびドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができる。
【００１４】
さらに、分離絶縁膜表面に延在する配線に接続するソース領域およびドレイン領域に隣接して、分離絶縁膜下の半導体層に形成され、隣接するソース領域およびドレイン領域とそれぞれ同一導電型の不純物を有する不純物領域を備えたことを特徴とするものであり、コンタクトホール形成の際に露出する分離絶縁膜がエッチングされることがあっても、それぞれのソース・ドレイン領域に隣接して、ソース・ドレイン領域と同一導電型の不純物領域が形成されているので、配線と分離絶縁膜下の半導体層との距離を十分に保つことができ、この部分での接合リーク電流を発生するおそれがなくなる。
【００１５】
また、シリコン窒化膜が全面に形成されていることを特徴とするものであり、シリコン窒化膜によって、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止される。
【００１６】
また、ソース領域およびドレイン領域の表面に形成された金属シリサイド層をさらに備えたことを特徴とするものであり、この金属シリサイド層が第１の層間絶縁膜をエッチングする際のエッチングストップとして働くので、エッチングマージンが増える。
【００１７】
また、半導体基板表面上に埋込酸化膜を介して形成された第１導電型の半導体層を有するＳＯＩ基板の、半導体層主表面に配設された第１および第２の活性領域を取り囲み、その下に半導体層の一部が残る分離絶縁膜を形成する工程と、第２の活性領域の半導体層主表面に第１導電型の第１の不純物領域を形成する工程と、第１の活性領域の半導体層主表面上に、ゲート絶縁膜を介して第１のゲート電極を形成する工程と、第１の活性領域の半導体層の第１のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第２導電型の第１のソース領域およびドレイン領域を形成する工程と、第１および第２の活性領域の半導体層および分離絶縁膜表面上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上にシリコン窒化膜を形成する工程と、シリコン窒化膜表面上に第２の層間絶縁膜を形成する工程と、第１および第２の層間絶縁膜およびシリコン窒化膜に、第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ到達するコンタクトホールを形成する工程と、コンタクトホールを通って第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ接続する配線を形成する工程とをこの順に行うのであり、シリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。
【００１８】
加えて、分離絶縁膜はさらに、半導体層の主表面に第１の活性領域に隣接して配設された第３の活性領域およびこの第３の活性領域に隣接して配設された第４の活性領域を取り囲んで形成され、分離絶縁膜を形成する工程の後で、第１の不純物領域を形成する前に、前記第３の活性領域に第２導電型の第２の不純物領域を形成する工程と、第４の活性領域の半導体層主表面に第２導電型の第３の不純物領域を形成する工程と、第２不純物領域主表面上に、ゲート絶縁膜を介して第２のゲート電極を形成する工程と、第２の不純物領域の第２のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第１導電型の第２のソース領域およびドレイン領域を形成する工程と、第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、第３および第４の活性領域の半導体層表面上にまで延びて形成され、第１および第２の層間絶縁膜およびシリコン窒化膜に、第２のソース領域およびドレイン領域および第３の不純物領域にそれぞれ到達するコンタクトホールを形成する工程と、コンタクトホールを通って第２のソース領域およびドレイン領域および第３の不純物領域にそれぞれ接続する配線を形成する工程とをこの順に行うことを特徴とするものであり、分離絶縁膜下の半導体層に欠陥が発生し、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間での耐圧が向上してラッチアップ耐性が向上した半導体装置を得ることができる。
【００１９】
また、コンタクトホールを形成する工程は、第２の層間絶縁膜をエッチングする工程と、第１の層間絶縁膜をエッチングする工程とをこの順に行うことを特徴とするものであり、第１の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができる。
【００２０】
さらに、ソース領域およびドレイン領域に到達するコンタクトホールは、ソース領域およびドレイン領域にそれぞれ隣接する分離絶縁膜表面上に延びて形成されていることを特徴とするものであり、シリコン窒化膜を用いて、第１の層間絶縁膜と第２の層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、第１の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができるとともに、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、半導体装置の素子密度の向上と信頼性の向上を図ることができる。
【００２１】
さらに、第２の層間絶縁膜は、シリコン窒化膜との選択比が高い物質によってエッチングされ、第１の層間絶縁膜は、シリコン窒化膜との選択比が低い物質によってエッチングされることを特徴とするものであり、シリコン窒化膜との選択比を利用して、第１の層間絶縁膜と第２の層間絶縁膜のエッチングを行っているため、制御性よくコンタクトホールを形成することができる。
【００２２】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１に係る半導体装置の断面図であり、図１において、１は半導体基板、２は埋込酸化膜、３は半導体層、４は分離絶縁膜、５はゲート絶縁膜、６はゲート電極、７、７１、８および８１はソース・ドレイン領域、７２および８２はポケット注入領域、９はサイドウォール絶縁膜、１０および１１０は配線、１１は層間絶縁膜、１２はｐ型不純物領域、１３はコンタクトホール、１４はシリコン窒化膜である。
また、図２はこの発明の実施の形態１にかかる半導体装置の上面図であり、図１は、図２に示したＡ−Ａ断面における断面図である。この図においては、層間絶縁膜１１および１１１、シリコン窒化膜１４、配線１０、サイドウォール絶縁膜９、ソース・ドレイン領域７１および８１、ポケット注入領域７２および８２は、簡単のため省略している。
【００２３】
図１を参照して、半導体基板１表面上全面に埋込酸化膜２を介して半導体層３が形成されたものは、ＳＯＩ基板と呼ばれており、その形成方法は、張り合わせ法やＳＩＭＯＸ法など、様々なものがあるが、いずれの方法で形成されていてもかまわない。そして、埋込酸化膜２の膜厚は１００ｎｍ〜５００ｎｍ程度であり、半導体層３は膜厚が３０〜４００ｎｍ程度で、ボロンなどのｐ型不純物を１×１０15〜１×１０16／ｃｍ3程度含んでいる。
【００２４】
そして、半導体層３に形成されたｐ型不純物領域１２と、シリコン酸化膜などの分離絶縁膜４（ＰＴＩ）からなる部分分離領域によって、トランジスタが形成された活性領域が取り囲まれて互いに分離されており、最小分離幅は２００ｎｍ程度である。また、分離絶縁膜４の膜厚は、半導体層３の膜厚の２分の１から３分の１程度で、分離絶縁膜４下の半導体層３の膜厚が１０〜２００ｎｍ程度となるように設定する。
【００２５】
そして、分離絶縁膜４の上面は半導体層３の表面と同一であることが微細加工上好ましいが、半導体層３が薄い場合は、分離絶縁膜４下の半導体層３の膜厚を十分に残そうとすると、素子分離に必要な膜厚を取ることが難しくなるため、分離絶縁膜４の上面を半導体層３表面よりも高く形成した方が素子分離性能が向上する。また、半導体層３と分離絶縁膜４との間には、必要に応じて５〜３０ｎｍ程度のシリコン酸化膜が形成されている（図示せず）。ここでは、分離絶縁膜４としてシリコン酸化膜を用いているが、シリコン窒化膜、シリコン酸窒化膜、フッ素を含有したシリコン酸化膜またはポーラス状のシリコン酸化膜など、他の絶縁膜でもかまわない。
【００２６】
ソース・ドレイン領域７、８、７１、８１、ポケット注入領域７２、８２およびｐ型不純物領域１２はｐ型半導体層３に不純物を注入して形成されており、ｐ型不純物領域１２はボロンなどを１×１０17〜１×１０18／ｃｍ3程度含んでいる。また、ポケット注入領域７２および８２は、Ｂ、ＢＦ2またはＩｎ１×１０17〜１×１０19／ｃｍ3程度含んでいる。このポケット注入領域７２および８２は短チャネル効果を抑制するためのものであり、ゲート絶縁膜やソース・ドレイン領域の接合深さなどを調節して最適化すれば、形成不要となる場合もある。
また、ソース・ドレイン領域７および８はヒ素などのｎ型不純物を１×１０19〜１×１０21／ｃｍ3程度含んで、埋込酸化膜２まで到達して形成されており、ソース・ドレイン領域７１および８１はリンなどのｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度含んで、ソース・ドレイン領域７および８とともにＬＤＤ（Lightly Doped Drain）構造となっている。ただし、ＬＤＤ構造は、必要に応じて形成される。また、ソース・ドレイン領域７および８は埋込酸化膜２まで到達しない場合もある。
【００２７】
ゲート絶縁膜５としては、ＳｉＯ2、ＳｉＯＮ、ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2（ＯＮＯ）の積層膜、Ｔａ 2Ｏ5、Ａｌ2Ｏ 3、ＢＳＴ膜（ＢａxＳｒ1-xＴｉＯ3：Barium Strontium Titanium）などがある。
ゲート電極６は、リンなどのｎ型不純物を２〜１５×１０20／ｃｍ3程度含み、膜厚が１００〜４００ｎｍ程度のポリシリコンで形成されているが、これ以外にも、不純物を含んだポリシリコンとＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、Ｐｄ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属シリサイド層または、Ｗ、Ｍｏ、Ｃｕ、Ａｌなどの金属との積層構造でもよいし、Ｗ、Ｍｏ、Ｃｕ、Ａｌなどの金属で形成されていてもよい。また、ソース・ドレイン領域７、８およびｐ型不純物領域１２の表面にもＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、Ｐ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属シリサイドが形成されていてもよい（図示せず）。
【００２８】
サイドウォール絶縁膜９は、シリコン酸化膜、ＴＥＯＳ膜、Ｓｉ3Ｎ4膜またはＳｉ3Ｎ4／ＳｉＯ2の積層膜などで形成されているが、Ｓｉ3Ｎ4膜またはＳｉ3Ｎ4／ＳｉＯ2の積層膜などのように窒素を含んだ膜の方が、コンタクトホール１３形成のマスクずれによってもエッチングされるおそれがなくなる。また、シリコン窒化膜１４との相乗効果で、ソース領域として動作するソース・ドレイン領域７および７１、または８および８１近傍の、チャネル形成領域となる半導体層３に、ストレスによって発生する欠陥密度を高めることができ、チャネル形成領域のキャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）がソース領域に吸収されて、基板フローティング効果をよりいっそう抑制することができる。
【００２９】
層間絶縁膜１１および１１１は、プラズマＣＶＤ法、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法、または常圧ＣＶＤ法などで形成されたシリコン酸化膜からなり、層間絶縁膜１１は１０〜３００ｎｍ程度、層間絶縁膜１１１は１００〜２０００ｎｍ程度の膜厚を有する。また、シリコン酸化膜の代わりに、ＴＥＯＳ（Thetra Etyle Ortho Silicate）膜、ＳＯＧ（Spin On Glass）膜や、不純物が注入されたＰＳＧ（Phospho Silicate Glass）、ＢＳＧ（Boro Silicate Glass）、ＢＰＳＧ（Boro Phospho Silecate Glass）またはＢＰＴＥＯＳ（Boro Phospho TEOS）で形成されていてもよい。
【００３０】
シリコン窒化膜１４は５０〜１００ｎｍ程度の膜厚を有し、０．１μｍ〜０．５μｍ径のコンタクトホール１３が形成されている部分を除いて全面に形成されている。そして、このシリコン窒化膜１４が形成されたことによって、分離絶縁膜４の下の半導体層３に欠陥が形成される。
図３はこの発明の実施の形態１に係る半導体装置の断面図であり、図１に示した破線Ｂで取り囲んだ部分の拡大図である。この図に示したように、分離絶縁膜４下に欠陥が形成される。
【００３１】
一般的にシリコン窒化膜の組成としては、１×１０11dyn／cm2程度のストレスを有するＳｉ3Ｎ4が知られているが、ＳｉxＮyのＳｉに対するＮの比率によって膜ストレスを制御することができる。さらに、Ｏを添加して、ＯとＮの組成比を変化させることによっても膜ストレスを制御することができるため、シリコン窒化膜の代わりにシリコン酸窒化膜（ＳｉＯＮ）を形成してもよい。
【００３２】
次に動作について説明する。図１を参照して、例えばｎＭＯＳトランジスタの場合、各電極に印加する電圧は、ＶG＝１．８Ｖ、ＶD＝１．８Ｖ、ＶS＝０Ｖ、ＶB＝０Ｖ程度であり、ゲート電極５下の半導体層３表面にチャネルが形成され、ソース・ドレイン領域７および７１、またはソース・ドレイン領域８および８１の一方がソース領域、他方がドレイン領域となり、回路として動作する。分離絶縁膜４下の半導体層３は、ゲート電極６下の半導体層３と同様にｐ型の不純物を含んでいるため、ゲート電極６下の半導体層３には、不純物領域１２を介して配線１１０から電圧が印加される。
これらの電圧は一例であり、ゲート絶縁膜厚やゲート長によって変動するものである。
【００３３】
この実施の形態１においては、ｎＭＯＳトランジスタが形成されている場合について説明を行ったが、ｐＭＯＳトランジスタが形成される場合は、半導体層３に含まれる不純物はリンやヒ素などのｎ型の不純物、ソース・ドレイン領域７、８、７１および８１に含まれる不純物はボロンなどのｐ型の不純物、ポケット注入領域７２および８２に含まれる不純物はＡｓ、ＰまたはＳｂなどのｎ型の不純物、ゲート電極６に含まれる不純物は、ボロンなどのｐ型の不純物とする。そしてｐ型不純物領域１２に替えてｎ型不純物領域を形成する。この場合の印加電圧はそれぞれ、ＶG＝０Ｖ、ＶD＝０Ｖ、ＶS＝１．８Ｖ、ＶB＝１．８Ｖ程度である。
【００３４】
さらに、この実施の形態においては、配線１０および１１０の配置についての一例を示しているが、回路の構成によって、配線とトランジスタとの間に形成される層間絶縁膜の層数、配置などは異なるものであり、また、一つの活性領域に一つのトランジスタが形成された半導体装置を用いて説明を行っているが、特にこれに限られるものではない。
【００３５】
また、この実施の形態１においては、シリコン窒化膜１４が全面に形成された図によって説明を行ったが、ＰＴＩとＦＴＩが併用されている半導体装置においては（図示せず）、素子分離としてＰＴＩが用いられている領域にシリコン窒化膜１４が形成されていれば、分離特性を向上させることができる。
【００３６】
図４はこの発明の実施の形態１に係る別の半導体装置を示す断面図であり、図において１４１はシリコン窒化膜である。この図に示したように、サイドウォール絶縁膜９をＳｉ3Ｎ4膜またはＳｉ3Ｎ4／ＳｉＯ2の積層膜などのような窒素を含んだ膜で形成するとともに、ゲート電極６の表面上にシリコン窒化膜１４１が形成されていると、ゲート電極６と配線１０が接続するおそれがよりいっそうなくなる。
【００３７】
図５はこの発明の実施の形態１に係るさらに別の半導体装置を示す断面図であり、図６は、この発明の実施の形態１にかかるさらに別の半導体装置を示す上面図である。図５に示した半導体装置の断面図は、図６中のＣ−Ｃ断面における断面図である。これらの図を参照して、ゲート電極６とソース・ドレイン領域７の両方に接続する配線１０を備えており、この部分のコンタクトホール径は他の部分のコンタクトホール径の約２倍程度である。このような構造の半導体装置は、一般的にシェアードコンタクト構造と呼ばれ、ゲート電極６とソース・ドレイン領域７が常に同電位で動作するＳＲＡＭメモリセルなどに用いられる。この配線構造以外は、図１に示した半導体装置と同様の構造である。
【００３８】
図７は、この発明の実施の形態１に係るさらに別の半導体装置を示す断面図であり、１１３は層間絶縁膜、１３１はコンタクトホール、２１０は配線である。この図を参照して、層間絶縁膜１１３に形成されたコンタクトホール１３１を通って、ゲート電極６に配線２１０が接続されるが、このコンタクトホール１３１が形成される領域は、分離絶縁膜４が埋込酸化膜２まで到達するＦＴＩとなっている以外は、図１および図２に示した半導体装置と同様の構造である。
図８は、図７に示した半導体装置の上面図であり、図７に示した断面図は、図８に示したＤ−Ｄ断面における断面図である。図８を参照して、破線Ｅで取り囲まれた部分がＦＴＩとなっている。図８においては、簡単のため、層間絶縁膜は図示していない。
このようにＦＴＩとＰＴＩを併用すると、コンタクトホール１３１形成の際にマスクずれが発生しても、分離絶縁膜４がエッチングされて半導体層３に到達するというおそれがなく、信頼性が向上する。
【００３９】
この実施の形態１に示した半導体装置によれば、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位を安定に固定でき、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、半導体装置の信頼性が向上する。
【００４０】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上するという効果を奏する。
【００４１】
また、シリコン窒化膜において、Ｓｉに対するＮの比率を制御したり、シリコン酸窒化膜において、ＯとＮの比率を制御することによって、シリコン窒化膜やシリコン酸窒化膜の膜ストレスを高くすることができ、ＰＴＩの分離絶縁膜下の半導体層に発生する欠陥密度を高めることができるため、ライフタイムキラーの役割が高められる。
【００４２】
次にこの発明の実施の形態１に係る半導体装置の製造方法について説明する。
図９〜図１３は、実施の形態１を示す半導体装置の製造方法の一工程を示す断面図であり、図９において、３１はシリコン酸化膜、３２はシリコン窒化膜、４１は溝である。図９を参照して、半導体基板１の表面上に埋込酸化膜２および半導体層３を備えたＳＯＩ基板の、半導体層３表面上に、５〜４０ｎｍ程度の膜厚を有するシリコン酸化膜３１を形成する。このシリコン酸化膜３１の形成方法としては、熱酸化法や、ＴＥＯＳ酸化膜をＣＶＤ法によって形成する方法などがある。
【００４３】
そして、ＬＰＣＶＤ法やプラズマ窒化膜ＣＶＤ法によって、５０〜３００ｎｍ程度の膜厚を有するシリコン窒化膜３２を形成し、フォトレジストマスク（図示せず）を用いて分離領域上のシリコン窒化膜３２およびシリコン酸化膜３１をＲＩＥ（Reactibe Ion Etching）または、ＥＣＲ（Electron Cyclotron Resonance）装置を用いた異方性エッチングにより選択的に除去する。そして、フォトレジストマスクを除去した後にシリコン窒化膜３２をマスクとしてＲＩＥまたはＥＣＲ装置を用いて半導体基板１を異方性エッチングし、半導体基板１の表面に、深さ２０〜３００ｎｍ程度の溝４１を形成する。この溝４１の幅は１００〜５００ｎｍ程度であり、溝４１の下に半導体層３が１０〜１００ｎｍ程度残るように調節する。図９はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００４４】
図１０において、４２は溝、３０１はフォトレジストマスクである。ＰＴＩとＦＴＩを併用する場合は、図９に示した工程の後に、ＦＴＩとする部分を開口するフォトレジストマスク３０１を形成して、溝４１の底部をエッチングし、埋込酸化膜２まで到達する溝４２を形成する。図１０はこの工程が終わった段階での半導体装置の素子を示す断面図である。フォトレジストマスク３０１は、溝４１の内部まで形成してもよいし、シリコン窒化膜３２表面上に形成してもよい。
【００４５】
次にプラズマＴＥＯＳまたはＨＤＰ（High Density Plasma）装置により全面にシリコン酸化膜を１００ｎｍ〜５００ｎｍ程度の膜厚で形成し（図示せず）、１０００〜１１００℃程度の熱処理を行って膜質を向上させる。そして、シリコン窒化膜３２をストッパーとしたＣＭＰ（Chemical Mechanical Polishing）法によって、シリコン窒化膜３２表面上のシリコン酸化膜を除去し、溝４１、シリコン酸化膜３１およびシリコン窒化膜３２からなる開口の内部のみにシリコン酸化膜を残す。その後、この開口内部のシリコン酸化膜表面と、半導体層３表面との段差をなくするためにシリコン酸化膜をエッチングしてから、熱リン酸によるウェットエッチングでシリコン窒化膜３２を除去し、シリコン酸化膜３１を除去して、分離絶縁膜４が形成される。図１１はこの工程が終わった段階での断面図である。
【００４６】
溝４１内に、シリコン酸化膜を堆積させる前に９００〜１０００℃程度の高温熱酸化を行うと、溝４１底面と側面とによって形成されるシリコンの角部や、溝４１側面と半導体層３表面によって形成されるシリコンの角部を丸めることができ、この部分でのストレスが緩和される。
【００４７】
そして、熱酸化によるシリコン酸化膜を全面に形成してから（図示せず）、チャネル形成領域の電位を固定するための配線を形成する部分に開口を有するフォトレジストマスク（図示せず）を形成し、ｎＭＯＳの場合は、Ｂ、ＢＦ2、Ｉｎなどのｐ型の不純物をイオン注入して、１×１０17〜１×１０18／ｃｍ3程度の不純物濃度を有するｐ型不純物領域１２を形成する。ｐＭＯＳの場合は、Ｐ、Ａｓ、Ｓｂなどのｎ型の不純物によってｎ型不純物領域を形成する。
さらに、必要に応じて、ｎＭＯＳの場合はボロンや弗化ボロン、ｐＭＯＳの場合リンやヒ素などの不純物を１０〜２０ＫｅＶ、１×１０12〜５×１０12／ｃｍ2程度で全面にイオン注入して、チャネル形成領域にしきい値を調整する不純物を導入する（図示せず）。このシリコン酸化膜はイオン注入の際のダメージから半導体基板表面を保護するものであり、これらのイオン注入後に除去する。
【００４８】
次に、図１２を参照して、ゲート絶縁膜５として、例えば、シリコン酸化膜を７〜１０ｎｍ程度の膜厚で半導体基板１表面全体に熱酸化によって形成してから、ゲート電極６となるポリシリコン層を、ＬＰＣＶＤ法によって１００〜４００ｎｍ程度全面に堆積させた後、フォトレジストマスク（図示せず）を用いて、ＲＩＥまたはＥＣＲなどの異方性エッチング装置によってパターニングすることで、ゲート電極となるポリシリコン層６を形成する。この時、ポリシリコン層の表面上にシリコン酸化膜や、シリコン窒化膜とシリコン酸化膜の積層膜を形成してから、フォトレジストマスクを用いて、これらの膜を一旦パターニングし、その後で、このパターニングされた膜を用いてポリシリコン層を加工してもよい。また、ポリシリコン層の表面上にＷＳｉなどの金属シリサイド層を堆積させてからパターニングしてもよい（図示せず）。
【００４９】
その後、ｎＭＯＳの場合にはボロンやフッ化ボロンなど、ｐＭＯＳの場合にはリンやヒ素などを１×１０12〜１×１０14／ｃｍ2程度でそれぞれイオン注入して、ポケット注入領域７２および８２を形成する。
そして、ｎＭＯＳの場合にはリンやヒ素、ｐＭＯＳの場合にはボロンやフッ化ボロンなどを２０〜４０ｋｅＶ、１〜３×１０13／ｃｍ2程度でそれぞれイオン注入して、ソース・ドレイン領域７１および８１を形成する。
次に、プラズマＣＶＤ法により全面にシリコン酸化膜を３０〜１００ｎｍ程度の膜厚で堆積し、エッチバックすることによって、サイドウォール絶縁膜９を形成した後、ｎＭＯＳの場合はヒ素など、ｐＭＯＳの場合はボロンや弗化ボロンなどを１０ＫｅＶ、１×１０14〜１×１０16／ｃｍ2程度でイオン注入してソース・ドレイン領域７および８を形成する。図１２はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００５０】
サイドウォール絶縁膜９は、ＴＥＯＳ膜などでもよく、ＬＰＣＶＤ法やプラズマＣＶＤ法でＳｉ3Ｎ4や、Ｓｉ3Ｎ4／ＳｉＯ2の積層膜を形成してもよい。積層膜とする場合は、例えば、シリコン酸化膜をＲＴＯ（Rapid Thermal Oxidation）で形成してからシリコン窒化膜をＣＶＤ法で堆積し、エッチバックして形成する。
ポケット注入領域７２および８２が形成されない場合もあり、ソース・ドレイン領域も必要に応じてＬＤＤ構造とするため、場合によって、ソース・ドレイン領域７および８を形成しない場合もある。注入された不純物は８００〜１１５０℃程度で１０〜３０分程度アニールすることで活性化される。
【００５１】
ゲート電極６やソース・ドレイン領域７および８表面にＣｏＳｉ2などの金属シリサイド層を形成する場合は、この段階で、全面にコバルトを堆積してＲＴＡ（Rapid Thermal Anneal）処理すると、シリコンが露出したゲート電極６表面やソース・ドレイン領域７および８表面で反応し、この部分に金属シリサイド層が形成される。その後、未反応のまま残ったコバルトを除去する（図示せず）。ＣｏＳｉ2以外に、ＴｉＳｉ2、ＮｉＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、Ｐｄ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属シリサイドでもよい。
【００５２】
図１３において、３０２はフォトレジストマスクである。
図１３を参照して、層間絶縁膜１１となるシリコン酸化膜をプラズマＣＶＤ法、ＬＰＣＶＤ法、または常圧ＣＶＤ法などで１０〜３００ｎｍ程度堆積する。層間絶縁膜１１は、シリコン酸化膜の代わりに、ＴＥＯＳ膜、ＳＯＧ膜や、不純物が注入されたＰＳＧ、ＢＳＧ、ＢＰＳＧまたはＢＰＴＥＯＳで形成されていてもよい。
【００５３】
その後、ＬＰＣＶＤ（６００〜８００℃）、プラズマＣＶＤ（３００〜５００℃）または常圧ＣＶＤ（３００〜５００℃）などで５０〜１００ｎｍ程度の膜厚を有するシリコン窒化膜１４を形成する。シリコン窒化膜Ｓｉ3Ｎ4の代わりにＳｉＯxＮyを用いてもよく、ＳｉとＮの組成をＳｉ3Ｎ4と異ならせてもよい。ＬＰＣＶＤ法で形成した膜は膜厚均一性がよく、緻密性や化学的安定性が高いという利点を有し、プラズマＣＶＤ法や、常圧ＣＶＤ法で形成した膜は低温で形成可能であるため、不純物のＴＥＤ（Transient Enhanced Diffusion）を抑制することが可能となって、トランジスタの電流駆動能力を向上することができるという利点を有する。また、プラズマＣＶＤ法は、シリコン窒化膜のＳｉとＮの組成比の制御が容易であるため、ストレスの制御も可能となる。
【００５４】
そして、層間絶縁膜１１と同様にして１００〜２０００ｎｍ程度の膜厚を有する層間絶縁膜１１１を形成した後、ＣＭＰで平坦化してから、ＣＭＰによる表面荒れをなくすために、層間絶縁膜１１と同様にして再度シリコン酸化膜を５０〜２００ｎｍ程度の膜厚で堆積する（図示せず）。
その後、層間絶縁膜１１１表面上に、ソース・ドレイン領域７、８およびｐ型不純物領域１２に接続するコンタクトホール１３が形成される領域に開口を有するフォトレジストマスク３０２を形成してから、ＲＩＥ、マグネトロンＲＩＥまたはＥＣＲ装置などで、シリコン窒化膜１４との選択比が高いＣxＦy（例として、ｘ＝４、ｙ＝８）などのエッチングガスによって層間絶縁膜１１１をエッチングする。このとき添加ガスとして、Ｈ2やＣＯを用いてもよい。図１３はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００５５】
次にシリコン窒化膜とシリコン酸化膜との選択比の低い条件で、残ったシリコン窒化膜１４および層間絶縁膜１１をエッチングして、コンタクトホール１３を形成する。
そして、ブランケットＣＶＤ法によってＷを堆積し、コンタクトホール１３内を埋め込んでから、エッチバックによって平坦化する。その後、全面にＡｌを堆積させてから、パターニングすることによって、ＷとＡｌからなる配線１０および１１０が形成され、図１に示した半導体装置が形成される。
この後さらに、層間絶縁膜１１１および配線１０、１１０を形成したのと同様の工程で層間絶縁膜と配線が積層される（図示せず）。
【００５６】
配線１０および１１０のＷの堆積方法としては、選択ＣＶＤ法でもよく、Ｗの代わりに、高温スパッタ法やリフロースパッタ法によってＡｌを堆積させてもよいし、ＬＰＣＶＤ法によってＴｉＮやドープトポリシリコンを堆積させてもよい。また、Ａｌの代わりに、ＡｌＣｕＳｉ、Ｃｕまたはドープトポリシリコンを用いてもよい。
また、配線材料として金属が使われる場合は、各コンタクトホールの内壁に、ＴｉＮなどのバリアメタルを形成して、半導体層３へ金属が拡散するのを防止する。
【００５７】
この実施の形態においては、ソース・ドレイン領域およびｐ型不純物領域に接続するコンタクトホールおよび配線を同一の工程で形成したが、それぞれのコンタクトホールおよび配線の形成は、回路配置に応じて別の工程で行ってもよく、その形成順序も必要に応じて変更可能である。
【００５８】
また、ソース・ドレイン領域７および８表面にサリサイド法によって金属シリサイド層が形成されていると、この金属シリサイド層が層間絶縁膜１１をエッチングする際のエッチングストップとして働くので、エッチングマージンが増える。
【００５９】
この実施の形態１に示した半導体装置の製造方法によれば、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介してシリコン窒化膜を形成しているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位が安定に固定され、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、信頼性の向上した半導体装置を製造することができる。
【００６０】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上した半導体装置の製造方法を得ることができる。
【００６１】
また、シリコン窒化膜を用いて、シリコン窒化膜上の膜厚の厚い層間絶縁膜と、シリコン窒化膜下の膜厚の薄い層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、シリコン窒化膜下の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができる。
【００６２】
実施の形態２．
図１４および図１５は、この発明の実施の形態２に係る半導体装置の断面図であり、図１４において、３３はｐウェル、３４はｎウェル、７３、７４、８３および８４はｎ型ソース・ドレイン領域、７５および８５はｐ型ポケット注入領域、７６、７７、８６および８７はｐ型ソース・ドレイン領域、７８および８８はｎ型ポケット注入領域、１２１はｐ型不純物領域、１２２はｎ型不純物領域である。
図１４を参照して、この実施の形態においては、半導体層にイオン注入して形成されたｐウェル３３にｎＭＯＳトランジスタが形成され、ｎウェル３４にｐＭＯＳトランジスタが形成されてＣＭＯＳ構造となっており、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間はＰＴＩによって分離され、また、それぞれのトランジスタのチャネル形成領域がＰＴＩ下の半導体層を通って、ｐ型不純物領域１２１またはｎ型不純物領域１２２に接続されて電位固定されている。ｐウェル３３はＢ、ＢＦ2、Ｉｎなどの不純物を１×１０15〜１×１０19／ｃｍ3程度含み、ｎウェル３４はＰ、Ａｓ、Ｓｂなどの不純物を１×１０15〜１×１０19／ｃｍ3程度含んでいる。ｎＭＯＳトランジスタのゲート電極６がポリシリコン層を備えている場合は、実施の形態１と同様に、リンなどのｎ型不純物を２〜１５×１０20／ｃｍ3程度含んでいるが、ｐＭＯＳトランジスタのゲート電極６のポリシリコンに含まれる不純物については、ボロンなどのｐ型の不純物の場合もあるし（Dual Gate構造）、ｎ型の不純物を含んでいる場合もある（Single Gate構造）。
これ以外の、それぞれの膜厚や不純物濃度については、実施の形態１に示した半導体装置と同様である。
【００６３】
この実施の形態２に示した半導体装置によれば、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位を安定に固定でき、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、半導体装置の信頼性が向上する。
【００６４】
また、ＣＭＯＳ構造で、逆導電型のトランジスタがＰＴＩを介して隣接している場合には、分離絶縁膜下の半導体層に発生した欠陥によって、隣接するｐウェル３３とｎウェル３４との間での耐圧が向上して、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００６５】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上するという効果を奏する。
【００６６】
また、図１５に示したように、ｎＭＯＳ領域とｐＭＯＳ領域の間をＦＴＩとすると、製造工程は煩雑になるが、ラッチアップ耐性が向上する。
【００６７】
次にこの発明の実施の形態２に係る半導体装置の製造方法について説明する。
図１６は、実施の形態２を示す半導体装置の製造方法の一工程を示す断面図であり、図１６において、３０３はフォトレジストマスクである。
まず、実施の形態１と同様にして、半導体基板１の表面に埋込絶縁膜を介して半導体層３が配設されたＳＯＩ基板の表面に分離絶縁膜４を形成する。
そして、ｎＭＯＳ領域を開口するフォトレジストマスク３０３を形成して、全面にＢ、ＢＦ2、Ｉｎなどのｐ型の不純物をイオン注入して、１×１０15〜１×１０19／ｃｍ3程度の不純物濃度を有するｐウェル３３を形成する。図１６はこの工程が終わった段階での半導体装置の素子を示す断面図である。この後、フォトレジストマスク３０３を除去する。
【００６８】
そして、ｐウェル３３を形成したのと同様にして、ｐＭＯＳ領域を開口するフォトレジストマスクを形成して、全面にＰ、Ａｓ、Ｓｂなどのｎ型の不純物をイオン注入して、１×１０15〜１×１０19／ｃｍ3程度の不純物濃度を有するｎウェル３４を形成する（図示せず）。その後、フォトレジストマスクを除去する。
【００６９】
そして、実施の形態１に示した方法と同様にして、ｐ型不純物領域１２１およびｎ型不純物領域１２２を形成する。
これ以外の不純物注入で、ｎＭＯＳ領域と、ｐＭＯＳ領域とが異なる導電型となる部分については、それぞれの領域を開口するフォトレジストマスクを使って打ち分けを行い、実施の形態１に示した方法と同様に不純物を導入する。
【００７０】
この実施の形態２に示した半導体装置の製造方法によれば、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介してシリコン窒化膜を形成しているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位が安定に固定され、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、信頼性の向上した半導体装置を製造することができる。
【００７１】
また、ＣＭＯＳ構造で、逆導電型のトランジスタがＰＴＩを介して隣接している場合には、シリコン窒化膜を形成しているので、分離絶縁膜下の半導体層に欠陥が発生し、隣接するｐウェル３３とｎウェル３４との間での耐圧が向上してラッチアップ耐性が向上し、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００７２】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上した半導体装置の製造方法を得ることができる。
【００７３】
また、シリコン窒化膜を用いて、シリコン窒化膜上の膜厚の厚い層間絶縁膜と、シリコン窒化膜下の膜厚の薄い層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、シリコン窒化膜下の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができる。
【００７４】
実施の形態３．
図１７はこの発明の実施の形態３に係る半導体装置の断面図であり、図において、１３２はコンタクトホール、３１０は配線である。
この実施の形態においては、層間絶縁膜１１、１１１およびシリコン窒化膜１４に形成されたコンタクトホール１３２が、ソース・ドレイン領域７および８と分離絶縁膜４の表面上にまたがって形成されており、このコンタクトホール１３２を通って、ソース・ドレイン領域７および８に接続する配線３１０が、分離絶縁膜４表面上にも形成されている点以外は、実施の形態１と同様の構造である。
また、図１８はこの発明の実施の形態３にかかる半導体装置の上面図であり、図１７は、図１８に示したＦ−Ｆ断面における断面図である。この図においては、層間絶縁膜１１および１１１、シリコン窒化膜１４、配線１１０および３１０、サイドウォール絶縁膜９、ソース・ドレイン領域７１および８１、ポケット注入領域７２および８２は、簡単のため省略している。
【００７５】
この実施の形態３に示した半導体装置によれば、ソース・ドレイン領域に接続する配線を、隣接する分離絶縁膜にまたがって形成するボーダーレスコンタクト構造の半導体装置において、シリコン窒化膜を備えているので、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、素子密度の向上が図られるとともに、信頼性の向上した半導体装置を得ることができる。
【００７６】
また、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位を安定に固定でき、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、半導体装置の信頼性が向上する。
【００７７】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上するという効果を奏する。
【００７８】
図１９は、この発明の実施の形態３に係る別の半導体装置を示す断面図であり、１２３はｎ型不純物領域である。図を参照して、ｎ型不純物領域１２３は、Ｐ、Ａｓ、Ｓｂなどの不純物を１×１０15〜１×１０19／ｃｍ3程度含んでおり、ソース・ドレイン領域７に接続して、分離絶縁膜４上にコンタクトホール１３２が形成される領域よりも分離絶縁膜４中央部へと広がって形成されている。このｎ型不純物領域１２３は、コンタクトホール１３２を形成後、斜めイオン注入を行うなどの方法によって形成することができる。それ以外は、図１７に示した半導体装置と同様の構造である。
【００７９】
ボーダーレスコンタクト構造の半導体装置においては、シリコン窒化膜１４が形成されているにも関わらず、コンタクトホール１３２形成の際に露出する分離絶縁膜４がエッチングされることが起こりうるが、ｎ型不純物領域１２３を形成することによって、配線３１０と半導体層３との距離を十分に保つことができ、この部分での接合リーク電流を発生するおそれがなくなる。
【００８０】
図２０はこの発明の実施の形態３に係るさらに別の半導体装置を示す上面図であり、破線Ｇで取り囲まれた部分では、分離絶縁膜４が埋込酸化膜２まで到達するＦＴＩとなっている以外は、図１７に示した半導体装置と同様の構造である。この図２０に示した半導体装置によれば、図１７に示した半導体装置に比べて、ライフタイムキラーの役割は劣るが、コンタクトホール１３形成の際に分離絶縁膜４がエッチングされても半導体層３と接続するおそれがなく、信頼性が向上する。
【００８１】
また、この実施の形態３においては、シリコン窒化膜１４が全面に形成された図によって説明を行ったが、ＰＴＩとＦＴＩが併用されている半導体装置においては、素子分離としてＰＴＩが用いられている領域にシリコン窒化膜１４が形成されていれば、分離特性を向上させることができる。
また、ソース・ドレイン領域７および８と分離絶縁膜４表面上にまたがって配線３１０が形成される部分の表面上にシリコン窒化膜１４が形成されていれば、分離絶縁膜４の形状を保つことができる。
また、このボーダーレスコンタクト構造は、実施の形態１および２に示した半導体装置にも適用でき、同様の効果を奏する。
【００８２】
次にこの発明の実施の形態３に係る半導体装置の製造方法について説明する。
図２１は、実施の形態３を示す半導体装置の製造方法の一工程を示す断面図であり、図２１において、３０４はフォトレジストマスクである。
まず、実施の形態１と同様にして、半導体基板１の表面に埋込絶縁膜を介して半導体層３が配設されたＳＯＩ基板の表面に分離絶縁膜４、ｐ型不純物領域（ｐＭＯＳの場合は、ｎ型不純物領域）、ゲート絶縁膜５、ゲート電極６、ポケット注入領域７２および８２、ソース・ドレイン領域７１および８１、サイドウォール絶縁膜９、ソース・ドレイン領域７および８を形成する。
【００８３】
そして、実施の形態１と同様にして、層間絶縁膜１１、シリコン窒化膜１４、層間絶縁膜１１１を形成した後、ＣＭＰで平坦化してから、ＣＭＰによる表面荒れをなくすために、層間絶縁膜１１と同様にして再度シリコン酸化膜を５０〜２００ｎｍ程度の膜厚で堆積する（図示せず）。
その後、層間絶縁膜１１１表面上に、ソース・ドレイン領域７、８およびｐ型不純物領域１２に接続するコンタクトホール１３および１３２が形成される領域に開口を有するフォトレジストマスク３０４を形成してから、実施の形態１と同様にして、層間絶縁膜１１１をエッチングする。この時、コンタクトホール１３２は、ソース・ドレイン領域７および８だけでなく、分離絶縁膜４表面上にも形成されるようにフォトレジストマスク３０４がパターニングされている。図２１はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００８４】
次にシリコン窒化膜とシリコン酸化膜との選択比の低い条件で、残ったシリコン窒化膜１４および層間絶縁膜１１をエッチングして、コンタクトホール１３２および１３を形成する。
そして、実施の形態１と同様にして、配線１１０および３１０が形成され、図１７に示した半導体装置が形成される。
この後さらに、実施の形態１と同様にして、多層配線構造が形成される（図示せず）。
【００８５】
この実施の形態３に示した半導体装置の製造方法によれば、ソース・ドレイン領域に接続する配線を、隣接する分離絶縁膜にまたがって形成するボーダーレスコンタクト構造の半導体装置において、シリコン窒化膜を用いて、シリコン窒化膜上の膜厚の厚い層間絶縁膜と、シリコン窒化膜下の膜厚の薄い層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、シリコン窒化膜下の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができるとともに、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、半導体装置の素子密度の向上と信頼性の向上を図ることができる。
【００８６】
また、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介してシリコン窒化膜を形成しているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位が安定に固定され、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、信頼性の向上した半導体装置を製造することができる。
【００８７】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上した半導体装置の製造方法を得ることができる。
【００８８】
【発明の効果】
本発明は、以上説明したように構成されているので、以下のような効果を奏する。
本発明は、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位を安定に固定でき、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、半導体装置の信頼性が向上する。
【００８９】
また、ＣＭＯＳ構造で、逆導電型のトランジスタがＰＴＩを介して隣接している場合には、分離絶縁膜下の半導体層に発生した欠陥によって、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間での耐圧が向上して、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００９０】
また、ＣＭＯＳ構造で、逆導電型のトランジスタが隣接している部分にはＦＴＩを形成しているので、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタの間での耐圧が向上し、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００９１】
また、ソース・ドレイン領域に接続する配線を、隣接する分離絶縁膜にまたがって形成するボーダーレスコンタクト構造の半導体装置において、層間絶縁膜間にシリコン窒化膜を備えているので、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、素子密度の向上が図られるとともに、信頼性の向上した半導体装置を得ることができる。
【００９２】
さらに、ボーダーレスコンタクト構造のコンタクトホール形成の際に露出する分離絶縁膜がエッチングされることが起こりうるが、それぞれのソース・ドレイン領域に隣接して、ソース・ドレイン領域と同一導電型の不純物領域を形成しているので、配線と分離絶縁膜下の半導体層との距離を十分に保つことができ、この部分での接合リーク電流を発生するおそれがなくなる。
【００９３】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上するという効果を奏する。
【００９４】
また、ソース領域およびドレイン領域表面に金属シリサイド層が形成されていると、この金属シリサイド層が第１の層間絶縁膜をエッチングする際のエッチングストップとして働くので、エッチングマージンが増え、制御性よく配線を形成できるため、信頼性の向上した半導体装置を得ることができる。
【００９５】
また、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介してシリコン窒化膜を形成しているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位が安定に固定され、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、信頼性の向上した半導体装置を製造することができる。
【００９６】
また、ＣＭＯＳ構造で、逆導電型のトランジスタがＰＴＩを介して隣接している場合に、層間絶縁膜間にシリコン窒化膜を形成しているので、分離絶縁膜下の半導体層に欠陥が発生し、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間での耐圧が向上してラッチアップ耐性が向上し、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００９７】
第１の層間絶縁膜と第２の層間絶縁膜を別の工程でエッチングしてコンタクトホールを形成しているため、第１の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができる。
【００９８】
また、ソース領域およびドレイン領域に接続する配線を、隣接する分離絶縁膜にまたがって形成するボーダーレスコンタクト構造の半導体装置において、シリコン窒化膜を用いて、第１の層間絶縁膜と第２の層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、第１の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができるとともに、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、半導体装置の素子密度の向上と信頼性の向上を図ることができる。
【００９９】
さらに、第１の層間絶縁膜と第２の層間絶縁膜との間に形成されたシリコン窒化膜との選択比を利用して、第１の層間絶縁膜と第２の層間絶縁膜のエッチングを行っているため、制御性よくコンタクトホールを形成することができ、信頼性の向上した半導体装置を製造することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置を示す上面図である。
【図３】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置を示す上面図である。
【図７】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置を示す上面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置を示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置を示す上面図である。
【図１９】 本発明の実施の形態３に係る半導体装置を示す断面図である。
【図２０】 本発明の実施の形態３に係る半導体装置を示す上面図である。
【図２１】 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２２】従来の半導体装置を示す断面図である。
【図２３】 従来の半導体装置を示す断面図である。
【図２４】 従来の半導体装置を示す断面図である。
【符号の説明】
２ 埋込酸化膜、 ３ 半導体層、 ４ 分離絶縁膜、 １３ コンタクトホール、 １４ シリコン窒化膜、 １１、１１１ 層間絶縁膜
【発明の属する技術分野】
この発明は、ＳＯＩ（Silicon On Insulator）構造の半導体装置およびその製造方法に関し、特に、埋込酸化膜まで到達しない分離絶縁膜（以下ＰＴＩ（Partial Trench Isolation）と称す）を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体基板、埋込酸化膜および半導体層からなるＳＯＩ（Silicon On Insulator）構造を有する半導体装置は、埋込酸化膜とこの埋込酸化膜まで到達する素子分離（以下ＦＴＩ（Full Trench Isolation）と称す）によって、活性領域が取り囲まれているため、ＣＭＯＳトランジスタを形成してもラッチアップが起こる心配がなく、また、薄い半導体層に形成されているため、半導体基板表面に直接トランジスタが形成された半導体装置に比べて接合容量が小さく、高速動作が可能であるとともに低消費電力である。このため、最近では特に、携帯機器用ＬＳＩなどへの応用が期待されている。
【０００３】
しかし、半導体基板そのものに形成されたトランジスタと異なり、従来のＳＯＩ構造の半導体装置は、半導体層が埋込酸化膜によって半導体基板から電気的に分離されているため、活性領域で衝突電離現象によって発生するキャリア（ｎＭＯＳではホール、ｐＭＯＳでは電子）が、チャネル形成領域の下方の半導体層内に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル領域の電位が安定しないために遅延時間の周波数依存性が出る等の基板浮遊効果により生ずる種々の問題点がある。この問題を解決するためには、チャネル形成領域の電位を固定する方法が有効である。特開昭５８−１２４，２４３号公報には、このように、チャネル形成領域の電位が固定された半導体装置が開示されている。
【０００４】
近年では、さらに各トランジスタ毎にチャネル形成領域の電位を固定するのではなく、同一導電型の複数のトランジスタのチャネル形成領域の電位を一括して固定するために、ＰＴＩによって分離を行って微細化を図っており、この構造は、IEEE International SOI Conference,Oct.1999 p131-132などに開示されている。
【０００５】
図２２は従来の半導体装置を示す断面図であり、図において、１０１は半導体基板、１０２は埋込酸化膜、１０３はｐ型半導体層、１０４は分離酸化膜、１０５はゲート絶縁膜、１０６はゲート電極、１０７および１０８はｎ型ソース・ドレイン領域、１０９はサイドウォール絶縁膜、１０１０は配線、１０１１は層間絶縁膜、１０１２はｐ型不純物領域、１０１３はコンタクトホールである。図に示したように、ＰＴＩの場合、隣接する二つのトランジスタ間の分離酸化膜１０４は埋込酸化膜１０２に到達しておらず、二つのトランジスタのチャネル形成領域がつながった状態となっており、同一導電型の複数のトランジスタに対して、チャネル形成領域の電位を固定するための配線１１１０がｐ型不純物領域１０１２に接続して形成されいる。このｐ型不純物領域１０１２は、ｐ型半導体層１０３よりも高濃度の不純物を含んで低抵抗化されている。
【０００６】
また、微細化に伴って、配線１０１０を分離酸化膜１０４の表面上に乗り上げて形成し（以下、ボーダーレスコンタクト構造と称す）、素子密度の向上を図っている。
図２３は従来の半導体装置を示す断面図である。図を参照して、ソース・ドレイン領域１０７および１０８に接続する配線１０１０はそれぞれ、分離酸化膜１０４表面上に乗り上げる形で形成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、分離絶縁膜をＰＴＩ構造として、チャネル形成領域の電位を固定した半導体装置においても、ＰＴＩ下の半導体層が薄いため（〜５０ｎｍ）、基板浮遊効果を生じてしまうという問題点があった。これは、ＰＴＩ下の半導体層が薄いと、チャネル形成領域の電位を固定している配線から離れるに従って、この配線とトランジスタとの間の抵抗が高くなり、トランジスタ特性に影響を与えるためである。また、チャネル形成領域の電位を固定する配線からの距離によって、各トランジスタのチャネル形成領域の抵抗にバラツキが生じ、素子特性にもバラツキが生じるという問題点があった。
【０００８】
また、ボーダーレスコンタクト構造を用いて素子密度を向上させようとすると、分離酸化膜１０４とＴＥＯＳ酸化膜（tetraethyl orthosilicate）などからなる層間絶縁膜１０１１が同質膜であるため、層間絶縁膜１０１１にコンタクトホール１０１３を形成する際に、分離酸化膜１０４もエッチングされてしまうという問題点があった。
図２４は従来の半導体装置を示す断面図である。この図に示したように、分離酸化膜１０４がエッチングされると、分離酸化膜１０４下のｐ型半導体層１０３とソース・ドレイン領域１０７または１０８によって形成されるｐｎ接合と、配線１０１０との距離が短くなり、接合リーク電流の増加を引き起こす。
【０００９】
本発明は、上記した課題を解決するためになされたもので、複数のトランジスタのチャネル形成領域の電圧を一括して固定することができるＰＴＩ構造の分離絶縁膜を備えた半導体装置において、基板浮遊効果を抑制し、分離特性および耐圧の向上した半導体装置およびその製造方法を得ることを目的とするものである。
また、ボーダーレス構造の半導体装置においても接合リーク電流を抑制し、微細化および低消費電力化された半導体装置およびその製造方法を得ることを目的とするものである。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板の主表面上全体に配設された埋込絶縁膜と、この埋込絶縁膜の表面上に配設された第１導電型の半導体層からなるＳＯＩ基板を備え、半導体層の主表面に配設された第１の活性領域と第２の活性領域との間に配設され、埋込絶縁膜との間に半導体層を残して半導体層主表面に形成された分離絶縁膜と、第１の活性領域の半導体層主表面に所定の距離を隔てて形成された第２導電型の第１のソース領域およびドレイン領域と、第１のソース領域およびドレイン領域に挟まれる領域と対向するように半導体層の主表面上に第１のゲート絶縁膜を介在して形成された第１のゲート電極と、第２の活性領域の半導体層主表面に形成され、分離絶縁膜下の半導体層を介して、第１のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第１導電型の第１の不純物領域と、第１および第２の活性領域の半導体層および分離絶縁膜表面上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成されたシリコン窒化膜と、シリコン窒化膜表面上に形成された第２の層間絶縁膜と、第１および第２の層間絶縁膜およびシリコン窒化膜に形成されたコンタクトホールを通って第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ接続する配線とを備えたものであり、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。
【００１１】
また、半導体層の主表面に配設された第３の活性領域と、第３の活性領域および第１の活性領域との間に分離絶縁膜を介して、半導体層主表面に配設された第４の活性領域と、第４の活性領域の半導体層主表面に形成された第２導電型の第２の不純物領域と、第２の不純物領域主表面に所定の距離を隔てて形成された第１導電型の第２のソース領域およびドレイン領域と、第２のソース領域およびドレイン領域に挟まれる領域と対向するように半導体層の主表面上に第２のゲート絶縁膜を介在して形成された第２のゲート電極と、第３の活性領域の半導体層主表面に形成され、分離絶縁膜下の半導体層を介して、第２のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第２導電型の第３の不純物領域とを備え、分離絶縁膜は、埋込絶縁膜との間に半導体層を残して半導体層主表面に形成され、第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、第３および第４の活性領域の半導体層表面上にまで延びて形成されており、第１および第２の層間絶縁膜およびシリコン窒化膜に形成されたコンタクトホールを通って第２のソース領域およびドレイン領域および第３の不純物領域にそれぞれ接続する配線をさらに備えたことを特徴とするものであり、分離絶縁膜下の半導体層に発生した欠陥によって、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間での耐圧が向上する。
【００１２】
また、半導体層の主表面に配設された第３の活性領域と、第３の活性領域および第１の活性領域との間に分離絶縁膜を介して、半導体層主表面に配設された第４の活性領域と、第４の活性領域の半導体層主表面に形成された第２導電型の第２の不純物領域と、第２の不純物領域主表面に所定の距離を隔てて形成された第１導電型の第２のソース領域およびドレイン領域と、第２のソース領域およびドレイン領域に挟まれる領域と対向するように半導体層の主表面上に第２のゲート絶縁膜を介在して形成された第２のゲート電極と、第３の活性領域の半導体層主表面に形成され、分離絶縁膜下の半導体層を介して、第２のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第２導電型の第３の不純物領域とをさらに備え、第１の活性領域と第４の活性領域との間に配設された分離絶縁膜は、埋込絶縁膜まで到達し、第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、第３および第４の活性領域の半導体層表面上にまで延びて形成されており、第１および第２の層間絶縁膜およびシリコン窒化膜に形成されたコンタクトホールを通って第２のソース領域およびドレイン領域および第３の不純物領域にそれぞれ接続する配線を備えていることを特徴とするものであり、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタの間での耐圧が向上する。
【００１３】
また、ソース領域およびドレイン領域に接続する配線が、ソース領域およびドレイン領域にそれぞれ隣接する分離絶縁膜表面に延在することを特徴とするものであり、シリコン窒化膜によって、ソース領域およびドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができる。
【００１４】
さらに、分離絶縁膜表面に延在する配線に接続するソース領域およびドレイン領域に隣接して、分離絶縁膜下の半導体層に形成され、隣接するソース領域およびドレイン領域とそれぞれ同一導電型の不純物を有する不純物領域を備えたことを特徴とするものであり、コンタクトホール形成の際に露出する分離絶縁膜がエッチングされることがあっても、それぞれのソース・ドレイン領域に隣接して、ソース・ドレイン領域と同一導電型の不純物領域が形成されているので、配線と分離絶縁膜下の半導体層との距離を十分に保つことができ、この部分での接合リーク電流を発生するおそれがなくなる。
【００１５】
また、シリコン窒化膜が全面に形成されていることを特徴とするものであり、シリコン窒化膜によって、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止される。
【００１６】
また、ソース領域およびドレイン領域の表面に形成された金属シリサイド層をさらに備えたことを特徴とするものであり、この金属シリサイド層が第１の層間絶縁膜をエッチングする際のエッチングストップとして働くので、エッチングマージンが増える。
【００１７】
また、半導体基板表面上に埋込酸化膜を介して形成された第１導電型の半導体層を有するＳＯＩ基板の、半導体層主表面に配設された第１および第２の活性領域を取り囲み、その下に半導体層の一部が残る分離絶縁膜を形成する工程と、第２の活性領域の半導体層主表面に第１導電型の第１の不純物領域を形成する工程と、第１の活性領域の半導体層主表面上に、ゲート絶縁膜を介して第１のゲート電極を形成する工程と、第１の活性領域の半導体層の第１のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第２導電型の第１のソース領域およびドレイン領域を形成する工程と、第１および第２の活性領域の半導体層および分離絶縁膜表面上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上にシリコン窒化膜を形成する工程と、シリコン窒化膜表面上に第２の層間絶縁膜を形成する工程と、第１および第２の層間絶縁膜およびシリコン窒化膜に、第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ到達するコンタクトホールを形成する工程と、コンタクトホールを通って第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ接続する配線を形成する工程とをこの順に行うのであり、シリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。
【００１８】
加えて、分離絶縁膜はさらに、半導体層の主表面に第１の活性領域に隣接して配設された第３の活性領域およびこの第３の活性領域に隣接して配設された第４の活性領域を取り囲んで形成され、分離絶縁膜を形成する工程の後で、第１の不純物領域を形成する前に、前記第３の活性領域に第２導電型の第２の不純物領域を形成する工程と、第４の活性領域の半導体層主表面に第２導電型の第３の不純物領域を形成する工程と、第２不純物領域主表面上に、ゲート絶縁膜を介して第２のゲート電極を形成する工程と、第２の不純物領域の第２のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第１導電型の第２のソース領域およびドレイン領域を形成する工程と、第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、第３および第４の活性領域の半導体層表面上にまで延びて形成され、第１および第２の層間絶縁膜およびシリコン窒化膜に、第２のソース領域およびドレイン領域および第３の不純物領域にそれぞれ到達するコンタクトホールを形成する工程と、コンタクトホールを通って第２のソース領域およびドレイン領域および第３の不純物領域にそれぞれ接続する配線を形成する工程とをこの順に行うことを特徴とするものであり、分離絶縁膜下の半導体層に欠陥が発生し、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間での耐圧が向上してラッチアップ耐性が向上した半導体装置を得ることができる。
【００１９】
また、コンタクトホールを形成する工程は、第２の層間絶縁膜をエッチングする工程と、第１の層間絶縁膜をエッチングする工程とをこの順に行うことを特徴とするものであり、第１の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができる。
【００２０】
さらに、ソース領域およびドレイン領域に到達するコンタクトホールは、ソース領域およびドレイン領域にそれぞれ隣接する分離絶縁膜表面上に延びて形成されていることを特徴とするものであり、シリコン窒化膜を用いて、第１の層間絶縁膜と第２の層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、第１の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができるとともに、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、半導体装置の素子密度の向上と信頼性の向上を図ることができる。
【００２１】
さらに、第２の層間絶縁膜は、シリコン窒化膜との選択比が高い物質によってエッチングされ、第１の層間絶縁膜は、シリコン窒化膜との選択比が低い物質によってエッチングされることを特徴とするものであり、シリコン窒化膜との選択比を利用して、第１の層間絶縁膜と第２の層間絶縁膜のエッチングを行っているため、制御性よくコンタクトホールを形成することができる。
【００２２】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１に係る半導体装置の断面図であり、図１において、１は半導体基板、２は埋込酸化膜、３は半導体層、４は分離絶縁膜、５はゲート絶縁膜、６はゲート電極、７、７１、８および８１はソース・ドレイン領域、７２および８２はポケット注入領域、９はサイドウォール絶縁膜、１０および１１０は配線、１１は層間絶縁膜、１２はｐ型不純物領域、１３はコンタクトホール、１４はシリコン窒化膜である。
また、図２はこの発明の実施の形態１にかかる半導体装置の上面図であり、図１は、図２に示したＡ−Ａ断面における断面図である。この図においては、層間絶縁膜１１および１１１、シリコン窒化膜１４、配線１０、サイドウォール絶縁膜９、ソース・ドレイン領域７１および８１、ポケット注入領域７２および８２は、簡単のため省略している。
【００２３】
図１を参照して、半導体基板１表面上全面に埋込酸化膜２を介して半導体層３が形成されたものは、ＳＯＩ基板と呼ばれており、その形成方法は、張り合わせ法やＳＩＭＯＸ法など、様々なものがあるが、いずれの方法で形成されていてもかまわない。そして、埋込酸化膜２の膜厚は１００ｎｍ〜５００ｎｍ程度であり、半導体層３は膜厚が３０〜４００ｎｍ程度で、ボロンなどのｐ型不純物を１×１０15〜１×１０16／ｃｍ3程度含んでいる。
【００２４】
そして、半導体層３に形成されたｐ型不純物領域１２と、シリコン酸化膜などの分離絶縁膜４（ＰＴＩ）からなる部分分離領域によって、トランジスタが形成された活性領域が取り囲まれて互いに分離されており、最小分離幅は２００ｎｍ程度である。また、分離絶縁膜４の膜厚は、半導体層３の膜厚の２分の１から３分の１程度で、分離絶縁膜４下の半導体層３の膜厚が１０〜２００ｎｍ程度となるように設定する。
【００２５】
そして、分離絶縁膜４の上面は半導体層３の表面と同一であることが微細加工上好ましいが、半導体層３が薄い場合は、分離絶縁膜４下の半導体層３の膜厚を十分に残そうとすると、素子分離に必要な膜厚を取ることが難しくなるため、分離絶縁膜４の上面を半導体層３表面よりも高く形成した方が素子分離性能が向上する。また、半導体層３と分離絶縁膜４との間には、必要に応じて５〜３０ｎｍ程度のシリコン酸化膜が形成されている（図示せず）。ここでは、分離絶縁膜４としてシリコン酸化膜を用いているが、シリコン窒化膜、シリコン酸窒化膜、フッ素を含有したシリコン酸化膜またはポーラス状のシリコン酸化膜など、他の絶縁膜でもかまわない。
【００２６】
ソース・ドレイン領域７、８、７１、８１、ポケット注入領域７２、８２およびｐ型不純物領域１２はｐ型半導体層３に不純物を注入して形成されており、ｐ型不純物領域１２はボロンなどを１×１０17〜１×１０18／ｃｍ3程度含んでいる。また、ポケット注入領域７２および８２は、Ｂ、ＢＦ2またはＩｎ１×１０17〜１×１０19／ｃｍ3程度含んでいる。このポケット注入領域７２および８２は短チャネル効果を抑制するためのものであり、ゲート絶縁膜やソース・ドレイン領域の接合深さなどを調節して最適化すれば、形成不要となる場合もある。
また、ソース・ドレイン領域７および８はヒ素などのｎ型不純物を１×１０19〜１×１０21／ｃｍ3程度含んで、埋込酸化膜２まで到達して形成されており、ソース・ドレイン領域７１および８１はリンなどのｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度含んで、ソース・ドレイン領域７および８とともにＬＤＤ（Lightly Doped Drain）構造となっている。ただし、ＬＤＤ構造は、必要に応じて形成される。また、ソース・ドレイン領域７および８は埋込酸化膜２まで到達しない場合もある。
【００２７】
ゲート絶縁膜５としては、ＳｉＯ2、ＳｉＯＮ、ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2（ＯＮＯ）の積層膜、Ｔａ 2Ｏ5、Ａｌ2Ｏ 3、ＢＳＴ膜（ＢａxＳｒ1-xＴｉＯ3：Barium Strontium Titanium）などがある。
ゲート電極６は、リンなどのｎ型不純物を２〜１５×１０20／ｃｍ3程度含み、膜厚が１００〜４００ｎｍ程度のポリシリコンで形成されているが、これ以外にも、不純物を含んだポリシリコンとＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、Ｐｄ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属シリサイド層または、Ｗ、Ｍｏ、Ｃｕ、Ａｌなどの金属との積層構造でもよいし、Ｗ、Ｍｏ、Ｃｕ、Ａｌなどの金属で形成されていてもよい。また、ソース・ドレイン領域７、８およびｐ型不純物領域１２の表面にもＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、Ｐ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属シリサイドが形成されていてもよい（図示せず）。
【００２８】
サイドウォール絶縁膜９は、シリコン酸化膜、ＴＥＯＳ膜、Ｓｉ3Ｎ4膜またはＳｉ3Ｎ4／ＳｉＯ2の積層膜などで形成されているが、Ｓｉ3Ｎ4膜またはＳｉ3Ｎ4／ＳｉＯ2の積層膜などのように窒素を含んだ膜の方が、コンタクトホール１３形成のマスクずれによってもエッチングされるおそれがなくなる。また、シリコン窒化膜１４との相乗効果で、ソース領域として動作するソース・ドレイン領域７および７１、または８および８１近傍の、チャネル形成領域となる半導体層３に、ストレスによって発生する欠陥密度を高めることができ、チャネル形成領域のキャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）がソース領域に吸収されて、基板フローティング効果をよりいっそう抑制することができる。
【００２９】
層間絶縁膜１１および１１１は、プラズマＣＶＤ法、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法、または常圧ＣＶＤ法などで形成されたシリコン酸化膜からなり、層間絶縁膜１１は１０〜３００ｎｍ程度、層間絶縁膜１１１は１００〜２０００ｎｍ程度の膜厚を有する。また、シリコン酸化膜の代わりに、ＴＥＯＳ（Thetra Etyle Ortho Silicate）膜、ＳＯＧ（Spin On Glass）膜や、不純物が注入されたＰＳＧ（Phospho Silicate Glass）、ＢＳＧ（Boro Silicate Glass）、ＢＰＳＧ（Boro Phospho Silecate Glass）またはＢＰＴＥＯＳ（Boro Phospho TEOS）で形成されていてもよい。
【００３０】
シリコン窒化膜１４は５０〜１００ｎｍ程度の膜厚を有し、０．１μｍ〜０．５μｍ径のコンタクトホール１３が形成されている部分を除いて全面に形成されている。そして、このシリコン窒化膜１４が形成されたことによって、分離絶縁膜４の下の半導体層３に欠陥が形成される。
図３はこの発明の実施の形態１に係る半導体装置の断面図であり、図１に示した破線Ｂで取り囲んだ部分の拡大図である。この図に示したように、分離絶縁膜４下に欠陥が形成される。
【００３１】
一般的にシリコン窒化膜の組成としては、１×１０11dyn／cm2程度のストレスを有するＳｉ3Ｎ4が知られているが、ＳｉxＮyのＳｉに対するＮの比率によって膜ストレスを制御することができる。さらに、Ｏを添加して、ＯとＮの組成比を変化させることによっても膜ストレスを制御することができるため、シリコン窒化膜の代わりにシリコン酸窒化膜（ＳｉＯＮ）を形成してもよい。
【００３２】
次に動作について説明する。図１を参照して、例えばｎＭＯＳトランジスタの場合、各電極に印加する電圧は、ＶG＝１．８Ｖ、ＶD＝１．８Ｖ、ＶS＝０Ｖ、ＶB＝０Ｖ程度であり、ゲート電極５下の半導体層３表面にチャネルが形成され、ソース・ドレイン領域７および７１、またはソース・ドレイン領域８および８１の一方がソース領域、他方がドレイン領域となり、回路として動作する。分離絶縁膜４下の半導体層３は、ゲート電極６下の半導体層３と同様にｐ型の不純物を含んでいるため、ゲート電極６下の半導体層３には、不純物領域１２を介して配線１１０から電圧が印加される。
これらの電圧は一例であり、ゲート絶縁膜厚やゲート長によって変動するものである。
【００３３】
この実施の形態１においては、ｎＭＯＳトランジスタが形成されている場合について説明を行ったが、ｐＭＯＳトランジスタが形成される場合は、半導体層３に含まれる不純物はリンやヒ素などのｎ型の不純物、ソース・ドレイン領域７、８、７１および８１に含まれる不純物はボロンなどのｐ型の不純物、ポケット注入領域７２および８２に含まれる不純物はＡｓ、ＰまたはＳｂなどのｎ型の不純物、ゲート電極６に含まれる不純物は、ボロンなどのｐ型の不純物とする。そしてｐ型不純物領域１２に替えてｎ型不純物領域を形成する。この場合の印加電圧はそれぞれ、ＶG＝０Ｖ、ＶD＝０Ｖ、ＶS＝１．８Ｖ、ＶB＝１．８Ｖ程度である。
【００３４】
さらに、この実施の形態においては、配線１０および１１０の配置についての一例を示しているが、回路の構成によって、配線とトランジスタとの間に形成される層間絶縁膜の層数、配置などは異なるものであり、また、一つの活性領域に一つのトランジスタが形成された半導体装置を用いて説明を行っているが、特にこれに限られるものではない。
【００３５】
また、この実施の形態１においては、シリコン窒化膜１４が全面に形成された図によって説明を行ったが、ＰＴＩとＦＴＩが併用されている半導体装置においては（図示せず）、素子分離としてＰＴＩが用いられている領域にシリコン窒化膜１４が形成されていれば、分離特性を向上させることができる。
【００３６】
図４はこの発明の実施の形態１に係る別の半導体装置を示す断面図であり、図において１４１はシリコン窒化膜である。この図に示したように、サイドウォール絶縁膜９をＳｉ3Ｎ4膜またはＳｉ3Ｎ4／ＳｉＯ2の積層膜などのような窒素を含んだ膜で形成するとともに、ゲート電極６の表面上にシリコン窒化膜１４１が形成されていると、ゲート電極６と配線１０が接続するおそれがよりいっそうなくなる。
【００３７】
図５はこの発明の実施の形態１に係るさらに別の半導体装置を示す断面図であり、図６は、この発明の実施の形態１にかかるさらに別の半導体装置を示す上面図である。図５に示した半導体装置の断面図は、図６中のＣ−Ｃ断面における断面図である。これらの図を参照して、ゲート電極６とソース・ドレイン領域７の両方に接続する配線１０を備えており、この部分のコンタクトホール径は他の部分のコンタクトホール径の約２倍程度である。このような構造の半導体装置は、一般的にシェアードコンタクト構造と呼ばれ、ゲート電極６とソース・ドレイン領域７が常に同電位で動作するＳＲＡＭメモリセルなどに用いられる。この配線構造以外は、図１に示した半導体装置と同様の構造である。
【００３８】
図７は、この発明の実施の形態１に係るさらに別の半導体装置を示す断面図であり、１１３は層間絶縁膜、１３１はコンタクトホール、２１０は配線である。この図を参照して、層間絶縁膜１１３に形成されたコンタクトホール１３１を通って、ゲート電極６に配線２１０が接続されるが、このコンタクトホール１３１が形成される領域は、分離絶縁膜４が埋込酸化膜２まで到達するＦＴＩとなっている以外は、図１および図２に示した半導体装置と同様の構造である。
図８は、図７に示した半導体装置の上面図であり、図７に示した断面図は、図８に示したＤ−Ｄ断面における断面図である。図８を参照して、破線Ｅで取り囲まれた部分がＦＴＩとなっている。図８においては、簡単のため、層間絶縁膜は図示していない。
このようにＦＴＩとＰＴＩを併用すると、コンタクトホール１３１形成の際にマスクずれが発生しても、分離絶縁膜４がエッチングされて半導体層３に到達するというおそれがなく、信頼性が向上する。
【００３９】
この実施の形態１に示した半導体装置によれば、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位を安定に固定でき、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、半導体装置の信頼性が向上する。
【００４０】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上するという効果を奏する。
【００４１】
また、シリコン窒化膜において、Ｓｉに対するＮの比率を制御したり、シリコン酸窒化膜において、ＯとＮの比率を制御することによって、シリコン窒化膜やシリコン酸窒化膜の膜ストレスを高くすることができ、ＰＴＩの分離絶縁膜下の半導体層に発生する欠陥密度を高めることができるため、ライフタイムキラーの役割が高められる。
【００４２】
次にこの発明の実施の形態１に係る半導体装置の製造方法について説明する。
図９〜図１３は、実施の形態１を示す半導体装置の製造方法の一工程を示す断面図であり、図９において、３１はシリコン酸化膜、３２はシリコン窒化膜、４１は溝である。図９を参照して、半導体基板１の表面上に埋込酸化膜２および半導体層３を備えたＳＯＩ基板の、半導体層３表面上に、５〜４０ｎｍ程度の膜厚を有するシリコン酸化膜３１を形成する。このシリコン酸化膜３１の形成方法としては、熱酸化法や、ＴＥＯＳ酸化膜をＣＶＤ法によって形成する方法などがある。
【００４３】
そして、ＬＰＣＶＤ法やプラズマ窒化膜ＣＶＤ法によって、５０〜３００ｎｍ程度の膜厚を有するシリコン窒化膜３２を形成し、フォトレジストマスク（図示せず）を用いて分離領域上のシリコン窒化膜３２およびシリコン酸化膜３１をＲＩＥ（Reactibe Ion Etching）または、ＥＣＲ（Electron Cyclotron Resonance）装置を用いた異方性エッチングにより選択的に除去する。そして、フォトレジストマスクを除去した後にシリコン窒化膜３２をマスクとしてＲＩＥまたはＥＣＲ装置を用いて半導体基板１を異方性エッチングし、半導体基板１の表面に、深さ２０〜３００ｎｍ程度の溝４１を形成する。この溝４１の幅は１００〜５００ｎｍ程度であり、溝４１の下に半導体層３が１０〜１００ｎｍ程度残るように調節する。図９はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００４４】
図１０において、４２は溝、３０１はフォトレジストマスクである。ＰＴＩとＦＴＩを併用する場合は、図９に示した工程の後に、ＦＴＩとする部分を開口するフォトレジストマスク３０１を形成して、溝４１の底部をエッチングし、埋込酸化膜２まで到達する溝４２を形成する。図１０はこの工程が終わった段階での半導体装置の素子を示す断面図である。フォトレジストマスク３０１は、溝４１の内部まで形成してもよいし、シリコン窒化膜３２表面上に形成してもよい。
【００４５】
次にプラズマＴＥＯＳまたはＨＤＰ（High Density Plasma）装置により全面にシリコン酸化膜を１００ｎｍ〜５００ｎｍ程度の膜厚で形成し（図示せず）、１０００〜１１００℃程度の熱処理を行って膜質を向上させる。そして、シリコン窒化膜３２をストッパーとしたＣＭＰ（Chemical Mechanical Polishing）法によって、シリコン窒化膜３２表面上のシリコン酸化膜を除去し、溝４１、シリコン酸化膜３１およびシリコン窒化膜３２からなる開口の内部のみにシリコン酸化膜を残す。その後、この開口内部のシリコン酸化膜表面と、半導体層３表面との段差をなくするためにシリコン酸化膜をエッチングしてから、熱リン酸によるウェットエッチングでシリコン窒化膜３２を除去し、シリコン酸化膜３１を除去して、分離絶縁膜４が形成される。図１１はこの工程が終わった段階での断面図である。
【００４６】
溝４１内に、シリコン酸化膜を堆積させる前に９００〜１０００℃程度の高温熱酸化を行うと、溝４１底面と側面とによって形成されるシリコンの角部や、溝４１側面と半導体層３表面によって形成されるシリコンの角部を丸めることができ、この部分でのストレスが緩和される。
【００４７】
そして、熱酸化によるシリコン酸化膜を全面に形成してから（図示せず）、チャネル形成領域の電位を固定するための配線を形成する部分に開口を有するフォトレジストマスク（図示せず）を形成し、ｎＭＯＳの場合は、Ｂ、ＢＦ2、Ｉｎなどのｐ型の不純物をイオン注入して、１×１０17〜１×１０18／ｃｍ3程度の不純物濃度を有するｐ型不純物領域１２を形成する。ｐＭＯＳの場合は、Ｐ、Ａｓ、Ｓｂなどのｎ型の不純物によってｎ型不純物領域を形成する。
さらに、必要に応じて、ｎＭＯＳの場合はボロンや弗化ボロン、ｐＭＯＳの場合リンやヒ素などの不純物を１０〜２０ＫｅＶ、１×１０12〜５×１０12／ｃｍ2程度で全面にイオン注入して、チャネル形成領域にしきい値を調整する不純物を導入する（図示せず）。このシリコン酸化膜はイオン注入の際のダメージから半導体基板表面を保護するものであり、これらのイオン注入後に除去する。
【００４８】
次に、図１２を参照して、ゲート絶縁膜５として、例えば、シリコン酸化膜を７〜１０ｎｍ程度の膜厚で半導体基板１表面全体に熱酸化によって形成してから、ゲート電極６となるポリシリコン層を、ＬＰＣＶＤ法によって１００〜４００ｎｍ程度全面に堆積させた後、フォトレジストマスク（図示せず）を用いて、ＲＩＥまたはＥＣＲなどの異方性エッチング装置によってパターニングすることで、ゲート電極となるポリシリコン層６を形成する。この時、ポリシリコン層の表面上にシリコン酸化膜や、シリコン窒化膜とシリコン酸化膜の積層膜を形成してから、フォトレジストマスクを用いて、これらの膜を一旦パターニングし、その後で、このパターニングされた膜を用いてポリシリコン層を加工してもよい。また、ポリシリコン層の表面上にＷＳｉなどの金属シリサイド層を堆積させてからパターニングしてもよい（図示せず）。
【００４９】
その後、ｎＭＯＳの場合にはボロンやフッ化ボロンなど、ｐＭＯＳの場合にはリンやヒ素などを１×１０12〜１×１０14／ｃｍ2程度でそれぞれイオン注入して、ポケット注入領域７２および８２を形成する。
そして、ｎＭＯＳの場合にはリンやヒ素、ｐＭＯＳの場合にはボロンやフッ化ボロンなどを２０〜４０ｋｅＶ、１〜３×１０13／ｃｍ2程度でそれぞれイオン注入して、ソース・ドレイン領域７１および８１を形成する。
次に、プラズマＣＶＤ法により全面にシリコン酸化膜を３０〜１００ｎｍ程度の膜厚で堆積し、エッチバックすることによって、サイドウォール絶縁膜９を形成した後、ｎＭＯＳの場合はヒ素など、ｐＭＯＳの場合はボロンや弗化ボロンなどを１０ＫｅＶ、１×１０14〜１×１０16／ｃｍ2程度でイオン注入してソース・ドレイン領域７および８を形成する。図１２はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００５０】
サイドウォール絶縁膜９は、ＴＥＯＳ膜などでもよく、ＬＰＣＶＤ法やプラズマＣＶＤ法でＳｉ3Ｎ4や、Ｓｉ3Ｎ4／ＳｉＯ2の積層膜を形成してもよい。積層膜とする場合は、例えば、シリコン酸化膜をＲＴＯ（Rapid Thermal Oxidation）で形成してからシリコン窒化膜をＣＶＤ法で堆積し、エッチバックして形成する。
ポケット注入領域７２および８２が形成されない場合もあり、ソース・ドレイン領域も必要に応じてＬＤＤ構造とするため、場合によって、ソース・ドレイン領域７および８を形成しない場合もある。注入された不純物は８００〜１１５０℃程度で１０〜３０分程度アニールすることで活性化される。
【００５１】
ゲート電極６やソース・ドレイン領域７および８表面にＣｏＳｉ2などの金属シリサイド層を形成する場合は、この段階で、全面にコバルトを堆積してＲＴＡ（Rapid Thermal Anneal）処理すると、シリコンが露出したゲート電極６表面やソース・ドレイン領域７および８表面で反応し、この部分に金属シリサイド層が形成される。その後、未反応のまま残ったコバルトを除去する（図示せず）。ＣｏＳｉ2以外に、ＴｉＳｉ2、ＮｉＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、Ｐｄ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属シリサイドでもよい。
【００５２】
図１３において、３０２はフォトレジストマスクである。
図１３を参照して、層間絶縁膜１１となるシリコン酸化膜をプラズマＣＶＤ法、ＬＰＣＶＤ法、または常圧ＣＶＤ法などで１０〜３００ｎｍ程度堆積する。層間絶縁膜１１は、シリコン酸化膜の代わりに、ＴＥＯＳ膜、ＳＯＧ膜や、不純物が注入されたＰＳＧ、ＢＳＧ、ＢＰＳＧまたはＢＰＴＥＯＳで形成されていてもよい。
【００５３】
その後、ＬＰＣＶＤ（６００〜８００℃）、プラズマＣＶＤ（３００〜５００℃）または常圧ＣＶＤ（３００〜５００℃）などで５０〜１００ｎｍ程度の膜厚を有するシリコン窒化膜１４を形成する。シリコン窒化膜Ｓｉ3Ｎ4の代わりにＳｉＯxＮyを用いてもよく、ＳｉとＮの組成をＳｉ3Ｎ4と異ならせてもよい。ＬＰＣＶＤ法で形成した膜は膜厚均一性がよく、緻密性や化学的安定性が高いという利点を有し、プラズマＣＶＤ法や、常圧ＣＶＤ法で形成した膜は低温で形成可能であるため、不純物のＴＥＤ（Transient Enhanced Diffusion）を抑制することが可能となって、トランジスタの電流駆動能力を向上することができるという利点を有する。また、プラズマＣＶＤ法は、シリコン窒化膜のＳｉとＮの組成比の制御が容易であるため、ストレスの制御も可能となる。
【００５４】
そして、層間絶縁膜１１と同様にして１００〜２０００ｎｍ程度の膜厚を有する層間絶縁膜１１１を形成した後、ＣＭＰで平坦化してから、ＣＭＰによる表面荒れをなくすために、層間絶縁膜１１と同様にして再度シリコン酸化膜を５０〜２００ｎｍ程度の膜厚で堆積する（図示せず）。
その後、層間絶縁膜１１１表面上に、ソース・ドレイン領域７、８およびｐ型不純物領域１２に接続するコンタクトホール１３が形成される領域に開口を有するフォトレジストマスク３０２を形成してから、ＲＩＥ、マグネトロンＲＩＥまたはＥＣＲ装置などで、シリコン窒化膜１４との選択比が高いＣxＦy（例として、ｘ＝４、ｙ＝８）などのエッチングガスによって層間絶縁膜１１１をエッチングする。このとき添加ガスとして、Ｈ2やＣＯを用いてもよい。図１３はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００５５】
次にシリコン窒化膜とシリコン酸化膜との選択比の低い条件で、残ったシリコン窒化膜１４および層間絶縁膜１１をエッチングして、コンタクトホール１３を形成する。
そして、ブランケットＣＶＤ法によってＷを堆積し、コンタクトホール１３内を埋め込んでから、エッチバックによって平坦化する。その後、全面にＡｌを堆積させてから、パターニングすることによって、ＷとＡｌからなる配線１０および１１０が形成され、図１に示した半導体装置が形成される。
この後さらに、層間絶縁膜１１１および配線１０、１１０を形成したのと同様の工程で層間絶縁膜と配線が積層される（図示せず）。
【００５６】
配線１０および１１０のＷの堆積方法としては、選択ＣＶＤ法でもよく、Ｗの代わりに、高温スパッタ法やリフロースパッタ法によってＡｌを堆積させてもよいし、ＬＰＣＶＤ法によってＴｉＮやドープトポリシリコンを堆積させてもよい。また、Ａｌの代わりに、ＡｌＣｕＳｉ、Ｃｕまたはドープトポリシリコンを用いてもよい。
また、配線材料として金属が使われる場合は、各コンタクトホールの内壁に、ＴｉＮなどのバリアメタルを形成して、半導体層３へ金属が拡散するのを防止する。
【００５７】
この実施の形態においては、ソース・ドレイン領域およびｐ型不純物領域に接続するコンタクトホールおよび配線を同一の工程で形成したが、それぞれのコンタクトホールおよび配線の形成は、回路配置に応じて別の工程で行ってもよく、その形成順序も必要に応じて変更可能である。
【００５８】
また、ソース・ドレイン領域７および８表面にサリサイド法によって金属シリサイド層が形成されていると、この金属シリサイド層が層間絶縁膜１１をエッチングする際のエッチングストップとして働くので、エッチングマージンが増える。
【００５９】
この実施の形態１に示した半導体装置の製造方法によれば、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介してシリコン窒化膜を形成しているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位が安定に固定され、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、信頼性の向上した半導体装置を製造することができる。
【００６０】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上した半導体装置の製造方法を得ることができる。
【００６１】
また、シリコン窒化膜を用いて、シリコン窒化膜上の膜厚の厚い層間絶縁膜と、シリコン窒化膜下の膜厚の薄い層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、シリコン窒化膜下の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができる。
【００６２】
実施の形態２．
図１４および図１５は、この発明の実施の形態２に係る半導体装置の断面図であり、図１４において、３３はｐウェル、３４はｎウェル、７３、７４、８３および８４はｎ型ソース・ドレイン領域、７５および８５はｐ型ポケット注入領域、７６、７７、８６および８７はｐ型ソース・ドレイン領域、７８および８８はｎ型ポケット注入領域、１２１はｐ型不純物領域、１２２はｎ型不純物領域である。
図１４を参照して、この実施の形態においては、半導体層にイオン注入して形成されたｐウェル３３にｎＭＯＳトランジスタが形成され、ｎウェル３４にｐＭＯＳトランジスタが形成されてＣＭＯＳ構造となっており、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間はＰＴＩによって分離され、また、それぞれのトランジスタのチャネル形成領域がＰＴＩ下の半導体層を通って、ｐ型不純物領域１２１またはｎ型不純物領域１２２に接続されて電位固定されている。ｐウェル３３はＢ、ＢＦ2、Ｉｎなどの不純物を１×１０15〜１×１０19／ｃｍ3程度含み、ｎウェル３４はＰ、Ａｓ、Ｓｂなどの不純物を１×１０15〜１×１０19／ｃｍ3程度含んでいる。ｎＭＯＳトランジスタのゲート電極６がポリシリコン層を備えている場合は、実施の形態１と同様に、リンなどのｎ型不純物を２〜１５×１０20／ｃｍ3程度含んでいるが、ｐＭＯＳトランジスタのゲート電極６のポリシリコンに含まれる不純物については、ボロンなどのｐ型の不純物の場合もあるし（Dual Gate構造）、ｎ型の不純物を含んでいる場合もある（Single Gate構造）。
これ以外の、それぞれの膜厚や不純物濃度については、実施の形態１に示した半導体装置と同様である。
【００６３】
この実施の形態２に示した半導体装置によれば、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位を安定に固定でき、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、半導体装置の信頼性が向上する。
【００６４】
また、ＣＭＯＳ構造で、逆導電型のトランジスタがＰＴＩを介して隣接している場合には、分離絶縁膜下の半導体層に発生した欠陥によって、隣接するｐウェル３３とｎウェル３４との間での耐圧が向上して、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００６５】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上するという効果を奏する。
【００６６】
また、図１５に示したように、ｎＭＯＳ領域とｐＭＯＳ領域の間をＦＴＩとすると、製造工程は煩雑になるが、ラッチアップ耐性が向上する。
【００６７】
次にこの発明の実施の形態２に係る半導体装置の製造方法について説明する。
図１６は、実施の形態２を示す半導体装置の製造方法の一工程を示す断面図であり、図１６において、３０３はフォトレジストマスクである。
まず、実施の形態１と同様にして、半導体基板１の表面に埋込絶縁膜を介して半導体層３が配設されたＳＯＩ基板の表面に分離絶縁膜４を形成する。
そして、ｎＭＯＳ領域を開口するフォトレジストマスク３０３を形成して、全面にＢ、ＢＦ2、Ｉｎなどのｐ型の不純物をイオン注入して、１×１０15〜１×１０19／ｃｍ3程度の不純物濃度を有するｐウェル３３を形成する。図１６はこの工程が終わった段階での半導体装置の素子を示す断面図である。この後、フォトレジストマスク３０３を除去する。
【００６８】
そして、ｐウェル３３を形成したのと同様にして、ｐＭＯＳ領域を開口するフォトレジストマスクを形成して、全面にＰ、Ａｓ、Ｓｂなどのｎ型の不純物をイオン注入して、１×１０15〜１×１０19／ｃｍ3程度の不純物濃度を有するｎウェル３４を形成する（図示せず）。その後、フォトレジストマスクを除去する。
【００６９】
そして、実施の形態１に示した方法と同様にして、ｐ型不純物領域１２１およびｎ型不純物領域１２２を形成する。
これ以外の不純物注入で、ｎＭＯＳ領域と、ｐＭＯＳ領域とが異なる導電型となる部分については、それぞれの領域を開口するフォトレジストマスクを使って打ち分けを行い、実施の形態１に示した方法と同様に不純物を導入する。
【００７０】
この実施の形態２に示した半導体装置の製造方法によれば、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介してシリコン窒化膜を形成しているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位が安定に固定され、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、信頼性の向上した半導体装置を製造することができる。
【００７１】
また、ＣＭＯＳ構造で、逆導電型のトランジスタがＰＴＩを介して隣接している場合には、シリコン窒化膜を形成しているので、分離絶縁膜下の半導体層に欠陥が発生し、隣接するｐウェル３３とｎウェル３４との間での耐圧が向上してラッチアップ耐性が向上し、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００７２】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上した半導体装置の製造方法を得ることができる。
【００７３】
また、シリコン窒化膜を用いて、シリコン窒化膜上の膜厚の厚い層間絶縁膜と、シリコン窒化膜下の膜厚の薄い層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、シリコン窒化膜下の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができる。
【００７４】
実施の形態３．
図１７はこの発明の実施の形態３に係る半導体装置の断面図であり、図において、１３２はコンタクトホール、３１０は配線である。
この実施の形態においては、層間絶縁膜１１、１１１およびシリコン窒化膜１４に形成されたコンタクトホール１３２が、ソース・ドレイン領域７および８と分離絶縁膜４の表面上にまたがって形成されており、このコンタクトホール１３２を通って、ソース・ドレイン領域７および８に接続する配線３１０が、分離絶縁膜４表面上にも形成されている点以外は、実施の形態１と同様の構造である。
また、図１８はこの発明の実施の形態３にかかる半導体装置の上面図であり、図１７は、図１８に示したＦ−Ｆ断面における断面図である。この図においては、層間絶縁膜１１および１１１、シリコン窒化膜１４、配線１１０および３１０、サイドウォール絶縁膜９、ソース・ドレイン領域７１および８１、ポケット注入領域７２および８２は、簡単のため省略している。
【００７５】
この実施の形態３に示した半導体装置によれば、ソース・ドレイン領域に接続する配線を、隣接する分離絶縁膜にまたがって形成するボーダーレスコンタクト構造の半導体装置において、シリコン窒化膜を備えているので、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、素子密度の向上が図られるとともに、信頼性の向上した半導体装置を得ることができる。
【００７６】
また、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位を安定に固定でき、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、半導体装置の信頼性が向上する。
【００７７】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上するという効果を奏する。
【００７８】
図１９は、この発明の実施の形態３に係る別の半導体装置を示す断面図であり、１２３はｎ型不純物領域である。図を参照して、ｎ型不純物領域１２３は、Ｐ、Ａｓ、Ｓｂなどの不純物を１×１０15〜１×１０19／ｃｍ3程度含んでおり、ソース・ドレイン領域７に接続して、分離絶縁膜４上にコンタクトホール１３２が形成される領域よりも分離絶縁膜４中央部へと広がって形成されている。このｎ型不純物領域１２３は、コンタクトホール１３２を形成後、斜めイオン注入を行うなどの方法によって形成することができる。それ以外は、図１７に示した半導体装置と同様の構造である。
【００７９】
ボーダーレスコンタクト構造の半導体装置においては、シリコン窒化膜１４が形成されているにも関わらず、コンタクトホール１３２形成の際に露出する分離絶縁膜４がエッチングされることが起こりうるが、ｎ型不純物領域１２３を形成することによって、配線３１０と半導体層３との距離を十分に保つことができ、この部分での接合リーク電流を発生するおそれがなくなる。
【００８０】
図２０はこの発明の実施の形態３に係るさらに別の半導体装置を示す上面図であり、破線Ｇで取り囲まれた部分では、分離絶縁膜４が埋込酸化膜２まで到達するＦＴＩとなっている以外は、図１７に示した半導体装置と同様の構造である。この図２０に示した半導体装置によれば、図１７に示した半導体装置に比べて、ライフタイムキラーの役割は劣るが、コンタクトホール１３形成の際に分離絶縁膜４がエッチングされても半導体層３と接続するおそれがなく、信頼性が向上する。
【００８１】
また、この実施の形態３においては、シリコン窒化膜１４が全面に形成された図によって説明を行ったが、ＰＴＩとＦＴＩが併用されている半導体装置においては、素子分離としてＰＴＩが用いられている領域にシリコン窒化膜１４が形成されていれば、分離特性を向上させることができる。
また、ソース・ドレイン領域７および８と分離絶縁膜４表面上にまたがって配線３１０が形成される部分の表面上にシリコン窒化膜１４が形成されていれば、分離絶縁膜４の形状を保つことができる。
また、このボーダーレスコンタクト構造は、実施の形態１および２に示した半導体装置にも適用でき、同様の効果を奏する。
【００８２】
次にこの発明の実施の形態３に係る半導体装置の製造方法について説明する。
図２１は、実施の形態３を示す半導体装置の製造方法の一工程を示す断面図であり、図２１において、３０４はフォトレジストマスクである。
まず、実施の形態１と同様にして、半導体基板１の表面に埋込絶縁膜を介して半導体層３が配設されたＳＯＩ基板の表面に分離絶縁膜４、ｐ型不純物領域（ｐＭＯＳの場合は、ｎ型不純物領域）、ゲート絶縁膜５、ゲート電極６、ポケット注入領域７２および８２、ソース・ドレイン領域７１および８１、サイドウォール絶縁膜９、ソース・ドレイン領域７および８を形成する。
【００８３】
そして、実施の形態１と同様にして、層間絶縁膜１１、シリコン窒化膜１４、層間絶縁膜１１１を形成した後、ＣＭＰで平坦化してから、ＣＭＰによる表面荒れをなくすために、層間絶縁膜１１と同様にして再度シリコン酸化膜を５０〜２００ｎｍ程度の膜厚で堆積する（図示せず）。
その後、層間絶縁膜１１１表面上に、ソース・ドレイン領域７、８およびｐ型不純物領域１２に接続するコンタクトホール１３および１３２が形成される領域に開口を有するフォトレジストマスク３０４を形成してから、実施の形態１と同様にして、層間絶縁膜１１１をエッチングする。この時、コンタクトホール１３２は、ソース・ドレイン領域７および８だけでなく、分離絶縁膜４表面上にも形成されるようにフォトレジストマスク３０４がパターニングされている。図２１はこの工程が終わった段階での半導体装置の素子を示す断面図である。
【００８４】
次にシリコン窒化膜とシリコン酸化膜との選択比の低い条件で、残ったシリコン窒化膜１４および層間絶縁膜１１をエッチングして、コンタクトホール１３２および１３を形成する。
そして、実施の形態１と同様にして、配線１１０および３１０が形成され、図１７に示した半導体装置が形成される。
この後さらに、実施の形態１と同様にして、多層配線構造が形成される（図示せず）。
【００８５】
この実施の形態３に示した半導体装置の製造方法によれば、ソース・ドレイン領域に接続する配線を、隣接する分離絶縁膜にまたがって形成するボーダーレスコンタクト構造の半導体装置において、シリコン窒化膜を用いて、シリコン窒化膜上の膜厚の厚い層間絶縁膜と、シリコン窒化膜下の膜厚の薄い層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、シリコン窒化膜下の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができるとともに、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、半導体装置の素子密度の向上と信頼性の向上を図ることができる。
【００８６】
また、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介してシリコン窒化膜を形成しているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位が安定に固定され、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、信頼性の向上した半導体装置を製造することができる。
【００８７】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上した半導体装置の製造方法を得ることができる。
【００８８】
【発明の効果】
本発明は、以上説明したように構成されているので、以下のような効果を奏する。
本発明は、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介して形成されたシリコン窒化膜を備えているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位を安定に固定でき、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、半導体装置の信頼性が向上する。
【００８９】
また、ＣＭＯＳ構造で、逆導電型のトランジスタがＰＴＩを介して隣接している場合には、分離絶縁膜下の半導体層に発生した欠陥によって、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間での耐圧が向上して、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００９０】
また、ＣＭＯＳ構造で、逆導電型のトランジスタが隣接している部分にはＦＴＩを形成しているので、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタの間での耐圧が向上し、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００９１】
また、ソース・ドレイン領域に接続する配線を、隣接する分離絶縁膜にまたがって形成するボーダーレスコンタクト構造の半導体装置において、層間絶縁膜間にシリコン窒化膜を備えているので、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、素子密度の向上が図られるとともに、信頼性の向上した半導体装置を得ることができる。
【００９２】
さらに、ボーダーレスコンタクト構造のコンタクトホール形成の際に露出する分離絶縁膜がエッチングされることが起こりうるが、それぞれのソース・ドレイン領域に隣接して、ソース・ドレイン領域と同一導電型の不純物領域を形成しているので、配線と分離絶縁膜下の半導体層との距離を十分に保つことができ、この部分での接合リーク電流を発生するおそれがなくなる。
【００９３】
また、ゲート絶縁膜に水素が進入して、半導体層とゲート絶縁膜の界面で水素終端すると、ホットキャリア耐性が劣化することが知られているが、シリコン窒化膜が形成されているため、ゲート絶縁膜および埋込酸化膜への水素の侵入が防止され、ホットキャリア耐性が向上するという効果を奏する。
【００９４】
また、ソース領域およびドレイン領域表面に金属シリサイド層が形成されていると、この金属シリサイド層が第１の層間絶縁膜をエッチングする際のエッチングストップとして働くので、エッチングマージンが増え、制御性よく配線を形成できるため、信頼性の向上した半導体装置を得ることができる。
【００９５】
また、半導体基板と、この半導体基板の表面上全体に配設された埋込絶縁膜と、さらにその表面上に配設された半導体層とからなるＳＯＩ基板主表面に素子が形成された半導体装置において、素子表面上に層間絶縁膜を介してシリコン窒化膜を形成しているため、このシリコン窒化膜のストレスによって、分離絶縁膜下の半導体層にライフタイムキラーとなる欠陥が発生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短くすることができる。このため、分離絶縁膜下の半導体層が薄くなっても、ゲート電極下のチャネル形成領域の電位が安定に固定され、遅延時間の周波数依存性が抑えられるなど、基板浮遊効果が抑制されるため、信頼性の向上した半導体装置を製造することができる。
【００９６】
また、ＣＭＯＳ構造で、逆導電型のトランジスタがＰＴＩを介して隣接している場合に、層間絶縁膜間にシリコン窒化膜を形成しているので、分離絶縁膜下の半導体層に欠陥が発生し、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジスタとの間での耐圧が向上してラッチアップ耐性が向上し、半導体装置の信頼性向上を図ることができるという効果を奏する。
【００９７】
第１の層間絶縁膜と第２の層間絶縁膜を別の工程でエッチングしてコンタクトホールを形成しているため、第１の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができる。
【００９８】
また、ソース領域およびドレイン領域に接続する配線を、隣接する分離絶縁膜にまたがって形成するボーダーレスコンタクト構造の半導体装置において、シリコン窒化膜を用いて、第１の層間絶縁膜と第２の層間絶縁膜のエッチングを分けて行ってコンタクトホールを形成しているため、第１の層間絶縁膜のエッチング条件の制御によって、半導体層のオーバーエッチングを抑制することができ、接合リーク電流を発生するおそれがない半導体装置を得ることができるとともに、ソース・ドレイン領域に到達するコンタクトホールを形成する際に分離絶縁膜のエッチングされるのが抑制されて、半導体層とソース・ドレイン領域からなるｐｎ接合と、配線との距離を十分に保つことができ、半導体装置の素子密度の向上と信頼性の向上を図ることができる。
【００９９】
さらに、第１の層間絶縁膜と第２の層間絶縁膜との間に形成されたシリコン窒化膜との選択比を利用して、第１の層間絶縁膜と第２の層間絶縁膜のエッチングを行っているため、制御性よくコンタクトホールを形成することができ、信頼性の向上した半導体装置を製造することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置を示す上面図である。
【図３】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置を示す上面図である。
【図７】 本発明の実施の形態１に係る半導体装置を示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置を示す上面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】 本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置を示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置を示す上面図である。
【図１９】 本発明の実施の形態３に係る半導体装置を示す断面図である。
【図２０】 本発明の実施の形態３に係る半導体装置を示す上面図である。
【図２１】 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２２】従来の半導体装置を示す断面図である。
【図２３】 従来の半導体装置を示す断面図である。
【図２４】 従来の半導体装置を示す断面図である。
【符号の説明】
２ 埋込酸化膜、 ３ 半導体層、 ４ 分離絶縁膜、 １３ コンタクトホール、 １４ シリコン窒化膜、 １１、１１１ 層間絶縁膜
Claims (12)
- 半導体基板と、この半導体基板の主表面上全体に配設された埋込絶縁膜と、この埋込絶縁膜の表面上に配設された第１導電型の半導体層からなるＳＯＩ基板を備え、
前記半導体層の主表面に配設された第１の活性領域と第２の活性領域との間に配設され、前記埋込絶縁膜との間に前記半導体層を残して前記半導体層主表面に形成された分離絶縁膜と、
前記第１の活性領域の半導体層主表面に所定の距離を隔てて形成された第２導電型の第１のソース領域およびドレイン領域と、
前記第１のソース領域およびドレイン領域に挟まれる領域と対向するように前記半導体層の主表面上に第１のゲート絶縁膜を介在して形成された第１のゲート電極と、
前記第２の活性領域の半導体層主表面に形成され、前記分離絶縁膜下の前記半導体層を介して、前記第１のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第１導電型の第１の不純物領域と、
前記第１および第２の活性領域の半導体層および前記分離絶縁膜表面上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成されたシリコン窒化膜と、
前記シリコン窒化膜表面上に形成された第２の層間絶縁膜と、
前記第１および第２の層間絶縁膜および前記シリコン窒化膜に形成されたコンタクトホールを通って前記第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ接続する配線とを備えた半導体装置。 - 半導体層の主表面に配設された第３の活性領域と、
前記第３の活性領域および第１の活性領域との間に分離絶縁膜を介して、前記半導体層主表面に配設された第４の活性領域と、
前記第４の活性領域の半導体層主表面に形成された第２導電型の第２の不純物領域と、
前記第２の不純物領域主表面に所定の距離を隔てて形成された第１導電型の第２のソース領域およびドレイン領域と、
前記第２のソース領域およびドレイン領域に挟まれる領域と対向するように前記半導体層の主表面上に第２のゲート絶縁膜を介在して形成された第２のゲート電極と、
前記第３の活性領域の半導体層主表面に形成され、前記分離絶縁膜下の前記半導体層を介して、前記第２のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第２導電型の第３の不純物領域とを備え、
前記分離絶縁膜は、埋込絶縁膜との間に前記半導体層を残して前記半導体層主表面に形成され、
第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、前記第３および第４の活性領域の半導体層表面上にまで延びて形成されており、
前記第１および第２の層間絶縁膜および前記シリコン窒化膜に形成されたコンタクトホールを通って前記第２のソース領域およびドレイン領域および前記第３の不純物領域にそれぞれ接続する配線をさらに備えたことを特徴とする請求項１記載の半導体装置。 - 半導体層の主表面に配設された第３の活性領域と、
前記第３の活性領域および第１の活性領域との間に分離絶縁膜を介して、前記半導体層主表面に配設された第４の活性領域と、
前記第４の活性領域の半導体層主表面に形成された第２導電型の第２の不純物領域と、
前記第２の不純物領域主表面に所定の距離を隔てて形成された第１導電型の第２のソース領域およびドレイン領域と、
前記第２のソース領域およびドレイン領域に挟まれる領域と対向するように前記半導体層の主表面上に第２のゲート絶縁膜を介在して形成された第２のゲート電極と、
前記第３の活性領域の半導体層主表面に形成され、前記分離絶縁膜下の前記半導体層を介して、前記第２のソース領域およびドレイン領域に挟まれる領域に電気的に接続する第２導電型の第３の不純物領域とをさらに備え、
第１の活性領域と第４の活性領域との間に配設された分離絶縁膜は、埋込絶縁膜まで到達し、
第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、前記第３および第４の活性領域の半導体層表面上にまで延びて形成されており、
前記第１および第２の層間絶縁膜および前記シリコン窒化膜に形成されたコンタクトホールを通って前記第２のソース領域およびドレイン領域および前記第３の不純物領域にそれぞれ接続する配線を備えていることを特徴とする請求項１記載の半導体装置。 - ソース領域およびドレイン領域に接続する配線が、前記ソース領域およびドレイン領域にそれぞれ隣接する分離絶縁膜表面に延在することを特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体装置。
- 分離絶縁膜表面に延在する配線に接続するソース領域およびドレイン領域に隣接して前記分離絶縁膜下の半導体層に形成され、隣接する前記ソース領域およびドレイン領域とそれぞれ同一導電型の不純物を有する不純物領域を備えたことを特徴とする請求項４記載の半導体装置。
- シリコン窒化膜が全面に形成されていることを特徴とする請求項１ないし請求項５のいずれか一項に記載の半導体装置。
- ソース領域およびドレイン領域の表面に形成された金属シリサイド層をさらに備えたことを特徴とする請求項１ないし請求項６のいずれか一項に記載の半導体装置。
- 半導体基板表面上に埋込酸化膜を介して形成された第１導電型の半導体層を有するＳＯＩ基板の、前記半導体層主表面に配設された第１および第２の活性領域を取り囲み、その下に前記半導体層の一部が残る分離絶縁膜を形成する工程と、
前記第２の活性領域の半導体層主表面に第１導電型の第１の不純物領域を形成する工程と、
前記第１の活性領域の半導体層主表面上に、ゲート絶縁膜を介して第１のゲート電極を形成する工程と、
前記第１の活性領域の半導体層の前記第１のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第２導電型の第１のソース領域およびドレイン領域を形成する工程と、
前記第１および第２の活性領域の半導体層および前記分離絶縁膜表面上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜表面上に第２の層間絶縁膜を形成する工程と、
前記第１および第２の層間絶縁膜および前記シリコン窒化膜に、前記第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ到達するコンタクトホールを形成する工程と、
前記コンタクトホールを通って前記第１のソース領域およびドレイン領域および第１の不純物領域にそれぞれ接続する配線を形成する工程とをこの順に行う半導体装置の製造方法。 - 分離絶縁膜はさらに、半導体層の主表面に第１の活性領域に隣接して配設された第３の活性領域およびこの第３の活性領域に隣接して配設された第４の活性領域を取り囲んで形成され、
前記分離絶縁膜を形成する工程の後で、第１の不純物領域を形成する前に、前記第３の活性領域に第２導電型の第２の不純物領域を形成する工程と、
前記第４の活性領域の半導体層主表面に第２導電型の第３の不純物領域を形成する工程と、
前記第２不純物領域主表面上に、ゲート絶縁膜を介して第２のゲート電極を形成する工程と、
前記第２の不純物領域の前記第２のゲート電極と対向する領域を挟んだ主表面に所定の距離を隔てた第１導電型の第２のソース領域およびドレイン領域を形成する工程と、
第１の層間絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、前記第３および第４の活性領域の半導体層表面上にまで延びて形成され、
前記第１および第２の層間絶縁膜および前記シリコン窒化膜に、前記第２のソース領域およびドレイン領域および前記第３の不純物領域にそれぞれ到達するコンタクトホールを形成する工程と、
前記コンタクトホールを通って前記第２のソース領域およびドレイン領域および前記第３の不純物領域にそれぞれ接続する配線を形成する工程とをこの順に行う請求項８記載の半導体装置の製造方法。 - コンタクトホールを形成する工程は、第２の層間絶縁膜をエッチングする工程と、第１の層間絶縁膜をエッチングする工程とをこの順に行う請求項８または請求項９のいずれか一項に記載の半導体装置の製造方法。
- ソース領域およびドレイン領域に到達するコンタクトホールは、前記ソース領域およびドレイン領域にそれぞれ隣接する分離絶縁膜表面上に延びて形成されていることを特徴とする請求項８ないし請求項１０のいずれか一項に記載の半導体装置。
- 第２の層間絶縁膜は、シリコン窒化膜との選択比が高い物質によってエッチングされ、第１の層間絶縁膜は、シリコン窒化膜との選択比が低い物質によってエッチングされることを特徴とする請求項１０または請求項１１のいずれか一項に記載の半導体装置の製造方法。
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