CN1252830C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目的在于得到一种在具备PTI结构的隔离绝缘膜的半导体装置中抑制衬底浮游效应、隔离特性和耐压提高了的半导体装置及其制造方法。其解决方法是在覆盖形成于半导体层的表面上的元件的上表面的层间绝缘膜之间形成氮化硅膜。

Description

半导体装置及其制造方法
本发明涉及SOI(绝缘体上的硅)结构的半导体装置及其制造方法，特别是涉及具有不到达埋入氧化膜的隔离绝缘膜(以下称为PTI(部分槽隔离))的半导体装置及其制造方法。
在具有由半导体衬底、埋入氧化膜和半导体层构成的SOI(绝缘体上的硅)结构的半导体装置中，由于利用埋入氧化膜和到达该埋入氧化膜的元件隔离(以下称为FTI(完全槽隔离))来包围有源区，即使形成CMOS晶体管，也不担心引起锁定(latchup)，此外，由于被形成在薄的半导体层中，故与直接在半导体衬底的表面中形成了晶体管的半导体装置相比，结电容小、可进行高速工作，同时功耗低。因此，特别是最近，预期可将其应用于携带装置用LSI等。
但是，与在半导体衬底本身中形成的晶体管不同，由于在现有的SOI结构的半导体装置中利用埋入氧化膜将半导体层与半导体衬底在电气方面进行了隔离，故在有源区中因碰撞电离现象发生的载流子(在nMOS中是空穴，在pMOS中是电子)滞留于沟道形成区的下方的半导体层内，由此，或是发生扭曲(kink)、或是工作耐压恶化，此外，存在由于衬底浮游效应而产生的各种问题，该衬底浮游效应是因沟道区的电位不稳定故产生延迟时间的频率依存性等而引起的。为了解决该问题，固定沟道形成区的电位的方法是有效的。在特开昭58-124,243号公报中公开了以这种方式固定了沟道形成区的电位的半导体装置。
近年来，在IEEE International SOI Conference，Oct.1999p.131-132等中进而公开了下述的结构：即，不是在每个晶体管中固定沟道形成区的电位，而是为了一并固定同一导电型的多个晶体管的沟道形成区的电位，利用PTI进行隔离来谋求微细化。
图22是示出现有的半导体装置的剖面图，在图中，101是半导体衬底，102是埋入氧化膜，103是p型半导体层，104是隔离氧化膜，105是栅绝缘膜，106是栅电极，107和108是n型源、漏区，109是侧壁绝缘膜，1010是布线，1011是层间绝缘膜，1012是p型杂质区，1013是接触孔。如图中所示，在PTI的情况下，邻接的二个晶体管间的隔离氧化膜104没有到达埋入氧化膜102，二个晶体管的沟道区呈连接的状态，对于同一导电型的多个晶体管，固定沟道形成区的电位用的布线1110被形成为与p型杂质区1012连接，该p型杂质区1012包含比p型半导体层103高的浓度的杂质，故其电阻较低。
此外，伴随微细化，将布线1010形成为延伸到隔离氧化膜104的表面上，(以下，称为无边界(borderless)接触结构)，谋求元件密度的提高。
图23是示出现有的半导体装置的剖面图。参照该图，与源、漏区107和108连接的布线1010分别以延伸到隔离氧化膜104的表面上的形状而被形成。
但是，即使在将隔离绝缘膜作成PTI结构、固定了沟道形成区的电位的半导体装置中，由于PTI下的半导体层薄(～50nm)，也存在产生衬底浮游效应的问题。这是因为，如果PTI下的半导体层薄，则随着离开固定了沟道形成区的电位的布线，该布线与晶体管之间的电阻变高，对晶体管特性产生影响。此外，根据离对沟道形成区的电位进行固定的布线的距离，在各晶体管的的沟道形成区的电阻中产生离散性，存在在元件特性中也产生离散性的问题。
此外，如果打算使用无边界接触结构使元件密度提高，则由于隔离氧化膜104与由TEOS氧化膜(四乙氧基硅烷)等构成的层间绝缘膜1011是同质膜，故在层间绝缘膜1011中形成接触孔1013时，存在隔离氧化膜104也被刻蚀的问题。
图24是示出现有的半导体装置的剖面图。如该图中所示，如果隔离氧化膜104被刻蚀，则由隔离氧化膜104下的p型半导体层103与源、漏区107或108形成的pn结与布线1010的距离变短，引起结漏泄电流的增加。
本发明是为了解决上述的课题而进行的，其目的在于得到一种在具备能一并地固定多个晶体管的沟道形成区的电压的PTI结构的隔离绝缘膜的半导体装置中抑制衬底浮游效应、隔离特性和耐压提高了的半导体装置及其制造方法。
此外，其目的在于得到一种即使在无边界结构的半导体装置中也能抑制结漏泄电流、实现了微细化和低功耗化的半导体装置及其制造方法。
本发明的半导体装置具备由至少表面为绝缘性的衬底和被配置在上述衬底的表面上的半导体层构成的SOI衬底，上述半导体层具有被配置在其主表面上的第1导电型的第1有源区和第1导电型的第2有源区，还具备：隔离绝缘膜，被配置在上述第1、第2有源区间，在与上述衬底的上述表面之间留下作为上述半导体层的一部分的第1半导体区且被形成在上述半导体层的主表面上；第1层间绝缘膜，被形成在上述第1和第2有源区以及上述隔离绝缘膜的表面上；氮化硅膜，被形成在上述第1层间绝缘膜上；以及第2层间绝缘膜，被形成在上述氮化硅膜的表面上，上述衬底包含半导体衬底和被配置在上述半导体衬底的整个主表面上的埋入绝缘膜，上述半导体装置还具备：第2导电型的第1源区和漏区，隔开规定的距离被形成在上述第1有源区的半导体层的主表面上；第1栅电极，介入第1栅绝缘膜被形成在上述半导体层的主表面上，以便与被上述第1源区和漏区夹住的区域对置；第1导电型的第1杂质区，被形成在上述第2有源区中，经上述隔离绝缘膜下的上述第1半导体区与被上述第1源区和漏区夹住的区域导电性地连接；以及第1、第2和第3布线，通过贯通上述第1、第2层间绝缘膜和上述氮化硅膜被形成的接触孔分别与上述第1源区、漏区和上述第1杂质区连接由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力在隔离绝缘膜下的半导体层中产生作为寿命抑制剂(lifetime killer)的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。
此外，其特征在于：上述半导体层还具有被配置在其主表面上的第2导电型的第3有源区和第2导电型的第4有源区，上述隔离绝缘膜还被配置在上述第3有源区和上述第1有源区与上述第4有源区之间，被配置在上述第3、第4有源区间的上述隔离绝缘膜在与上述埋入绝缘膜之间留下作为上述半导体层的一部分的第2半导体区且被形成在上述半导体层的主表面上，被配置在上述第1、第4有源区间的上述隔离绝缘膜在与上述埋入绝缘膜之间留下作为上述半导体层的一部分的第3半导体区且被形成在上述半导体层的主表面上，上述半导体装置具备：第1导电型的第2源区和漏区，隔开规定的距离被形成在上述第4有源区的半导体层的主表面上；第2栅电极，介入第2栅绝缘膜被形成在上述半导体层的主表面上，以便与被上述第2源区和漏区夹住的区域对置；以及第2导电型的第3杂质区，被形成在上述第3有源区的主表面中，经上述隔离绝缘膜下的上述第2半导体区与被上述第2源区和漏区夹住的区域导电性地连接，上述第1层间绝缘膜、上述氮化硅膜和上述第2层间绝缘膜分别延伸到上述第3和第4有源区的半导体层的表面上而被形成，上述半导体装置还具备第4、第5和第6布线，通过在上述第1、第2层间绝缘膜和上述氮化硅膜中被形成的接触孔分别与上述第2源区、漏区和上述第3杂质区连接，利用在隔离绝缘膜下的半导体层中产生的缺陷，提高了邻接的pMOS晶体管与nMOS晶体管之间的耐压。
此外，其特征在于：上述半导体层还具有被配置在其主表面上的第2导电型的第3有源区和第2导电型的第4有源区，上述隔离绝缘膜还被配置在上述第3有源区和上述第1有源区与上述第4有源区之间，被配置在上述第3、第4有源区间的上述隔离绝缘膜在与上述埋入绝缘膜之间留下作为上述半导体层的一部分的第2半导体区且被形成在上述半导体层的主表面上，被配置在上述第1、第4有源区间的上述隔离绝缘膜到达上述埋入绝缘膜而被形成，上述半导体装置具备：第1导电型的第2源区和漏区，隔开规定的距离被形成在上述第4有源区的半导体层的主表面上；第2栅电极，介入第2栅绝缘膜被形成在上述半导体层的主表面上，以便与被上述第2源区和漏区夹住的区域对置；以及第2导电型的第3杂质区，被形成在上述第3有源区的主表面中，经上述隔离绝缘膜下的上述第2半导体区与被上述第2源区和漏区夹住的区域导电性地连接，上述第1层间绝缘膜、上述氮化硅膜和上述第2层间绝缘膜分别延伸到上述第3和第4有源区的半导体层的表面上而被形成，上述半导体装置还具备通过在上述第1、第2层间绝缘膜和上述氮化硅膜中被形成的接触孔分别与上述第2源区、漏区和上述第3杂质区连接的布线，提高了邻接的pMOS晶体管与nMOS晶体管之间的耐压。
此外，其特征在于：与上述第1源区和漏区连接的上述第1和第2布线包含延伸到分别与上述第1源区和漏区邻接的上述隔离绝缘膜的表面上的布线，利用氮化硅膜来抑制在形成到达源区和漏区的接触孔时隔离绝缘膜的被刻蚀，可充分地保持由半导体层和源、漏区构成的pn结与布线的距离。
此外，其特征在于：上述隔离绝缘膜下的上述第1半导体区在分别与上述第1源区和漏区邻接的区域中具有同一导电型的部分杂质区，即使在接触孔形成时露出的隔离绝缘膜被刻蚀，由于与各自的源、漏区邻接、形成了与源、漏区相同的导电型的杂质区，故可充分地保持布线与隔离绝缘膜下的半导体层的距离，没有在该部分中发生结漏泄电流的担心。
此外，其特征在于：上述氮化硅膜包含在整个面上被形成的氮化硅膜，利用氮化硅膜可防止氢侵入到栅绝缘膜和埋入氧化膜中。
此外，其特征在于：还具备在上述第1源区和漏区的表面上被形成的金属硅化物层，由于该金属硅化物层起到刻蚀第1层间绝缘膜时的刻蚀中止层的作用，故增加了刻蚀容限。
此外，本发明的半导体装置的制造方法具备：(a)得到具有经至少表面为绝缘性的衬底被形成的半导体层的SOI衬底的步骤，上述半导体层在其表面上具有第1导电型的第1和第2有源区，上述衬底包含半导体衬底和被形成在上述半导体衬底上的埋入氧化膜；(b)形成绝缘膜、使其包围上述第1和第2有源区且在下层的部分中留下作为上述半导体层的一部分的第1半导体区的步骤；(c)在上述第2有源区的上述半导体层的主表面上形成第1导电型的第1杂质区的步骤；(d)在上述第1有源区的上述半导体层的主表面上经第1栅绝缘膜形成第1栅电极的步骤；(e)在夹住与上述第1有源区的半导体层的上述第1栅电极对置的主表面上隔开规定的距离形成第2导电型的第1源区和漏区的步骤；(f)在上述第1和第2有源区的半导体层和上述隔离绝缘膜的表面上形成第1层间绝缘膜的步骤；(g)在上述第1层间绝缘膜上形成氮化硅膜的步骤；(h)在上述氮化硅膜的表面上形成第2层间绝缘膜的步骤；(i)在上述第1和第2层间绝缘膜和上述氮化硅膜中形成分别到达上述第1源区和漏区和第1杂质区的接触孔的步骤；以及(j)形成通过上述接触孔分别与上述第1源区和漏区和第1杂质区连接的第1、第2和第3布线的步骤，利用在隔离绝缘膜下的半导体层中产生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。
另外，其特征在于：上述半导体层在其主表面上还具有第2导电型的第3有源区和第2导电型的第4有源区，上述第4有源区与上述第1有源区邻接而被配置，上述第3有源区与上述第4有源区邻接而被配置，上述步骤(a)包含：(a-1)在上述半导体层的主表面上有选择地导入第1导电型的杂质来得到上述第1和第2有源区的步骤；以及(a-2)在上述半导体层的主表面上有选择地导入第2导电型的杂质来得到上述第3和第4有源区的步骤；上述步骤(b)包含形成上述隔离绝缘膜使其包围上述第3和第4有源区且在下层的部分中留下作为上述半导体层的一部分的第2半导体区的步骤；上述步骤(c)包含在上述第3有源区中形成第2导电型的第3杂质区的步骤，上述步骤(d)包含在上述第4有源区的主表面上经第2栅绝缘膜形成第2栅电极的步骤，上述步骤(e)包含在夹住与上述第4有源区的半导体层的上述第2栅电极对置的区域的主表面上隔开规定的距离形成第1导电型的第2源区和漏区的步骤，在上述步骤(f)～(h)中被形成的上述第1层间绝缘膜、上述氮化硅膜和上述第2层间绝缘膜延伸到上述第3和第4有源区的半导体层的表面上而被形成，上述步骤(i)包含在上述第1和第2层间绝缘膜和上述氮化硅膜中形成分别到达上述第2源区和漏区和上述第3杂质区的接触孔的步骤，上述步骤(j)包含形成通过上述接触孔分别与上述第2源区和漏区和上述第3杂质区连接的第4、第5和第6布线的步骤，在隔离绝缘膜下的半导体层中产生缺陷，可得到提高了邻接的pMOS晶体管与nMOS晶体管之间的耐压且提高了耐锁定性能的半导体装置。
此外，其特征在于：上述步骤(i)包含：(i-1)刻蚀上述第2层间绝缘膜的步骤；以及(i-2)与上述(i-1)独立地刻蚀上述第1层间绝缘膜的步骤，通过第1层间绝缘膜的刻蚀条件的控制，可抑制半导体层的过刻蚀。
再者，其特征在于：由上述步骤(j)得到的接触孔包含延伸到分别与上述源区和漏区邻接的上述隔离绝缘膜的表面上而被形成的接触孔，由于使用氮化硅膜，分开进行第1层间绝缘膜和第2层间绝缘膜的刻蚀来形成接触孔，故利用第1层间绝缘膜的刻蚀条件的控制，可抑制半导体层的过刻蚀，可得到没有发生结漏泄电流的担心的半导体装置，同时，可抑制在形成到达源、漏区的接触孔时隔离绝缘膜的被刻蚀的情况，可充分地保持由半导体层和源、漏区构成的pn结与布线的距离，可谋求半导体装置的元件密度的提高和可靠性的提高。
再者，其特征在于：上述步骤(i-1)包含利用与上述氮化硅膜的选择比为规定的比率的第1物质刻蚀上述第2层间绝缘膜的步骤，上述步骤(i-2)包含利用与上述氮化硅膜的选择比比上述第1物质低的第2物质刻蚀上述第1层间绝缘膜的步骤，由于利用与氮化硅膜的选择比来进行第1层间绝缘膜和第2层间绝缘膜的刻蚀，故可形成控制性良好的接触孔。
图1是示出本发明的实施例1的半导体装置的剖面图。
图2是示出本发明的实施例1的半导体装置的俯视图。
图3是示出本发明的实施例1的半导体装置的剖面图。
图4是示出本发明的实施例1的半导体装置的剖面图。
图5是示出本发明的实施例1的半导体装置的剖面图。
图6是示出本发明的实施例1的半导体装置的俯视图。
图7是示出本发明的实施例1的半导体装置的剖面图。
图8是示出本发明的实施例1的半导体装置的俯视图。
图9是示出本发明的实施例1的半导体装置的制造方法的一工序的剖面图。
图10是示出本发明的实施例1的半导体装置的制造方法的一工序的剖面图。
图11是示出本发明的实施例1的半导体装置的制造方法的一工序的剖面图。
图12是示出本发明的实施例1的半导体装置的制造方法的一工序的剖面图。
图13是示出本发明的实施例1的半导体装置的制造方法的一工序的剖面图。
图14是示出本发明的实施例2的半导体装置的剖面图。
图15是示出本发明的实施例2的半导体装置的剖面图。
图16是示出本发明的实施例2的半导体装置的制造方法的一工序的剖面图。
图17是示出本发明的实施例3的半导体装置的剖面图。
图18是示出本发明的实施例3的半导体装置的俯视图。
图19是示出本发明的实施例3的半导体装置的剖面图。
图20是示出本发明的实施例3的半导体装置的俯视图。
图21是示出本发明的实施例2的半导体装置的制造方法的一工序的剖面图。
图22是示出现有的半导体装置的剖面图。
图23是示出现有的半导体装置的剖面图。
图24是示出现有的半导体装置的剖面图。
实施例1
图1是示出本发明的实施例1的半导体装置的剖面图，在图1中，1是半导体衬底，2是埋入氧化膜，3是半导体层，4是隔离氧化膜，5是栅绝缘膜，6是栅电极，7、71、8和81是源、漏区，72和82是包注入区，9是侧壁绝缘膜，10和110是布线，11是层间绝缘膜，12是p型杂质区，13是接触孔，14是氮化硅膜。
此外，图2是示出本发明的实施例1的半导体装置的俯视图，图1是图2中示出的A-A剖面中的剖面图。在该图中，为了简单起见，省略了层间绝缘膜11和111，氮化硅膜14，布线10，侧壁绝缘膜9，源、漏区71和81，包注入区72和82。
参照图1，将在半导体衬底1的表面上经埋入氧化膜2形成了半导体层3的衬底称为SOI衬底，其形成方法有贴合法或SIMOX法等各种方法，但利用哪一种方法来形成都没有关系。而且，埋入氧化膜2的膜厚约为100nm～500nm，半导体层3的膜厚约为30nm～400nm，包含了1×1015～1×1018/cm3的硼等p型杂质。
而且，利用由在半导体层3中形成的p型杂质区12和氧化硅膜等的隔离绝缘膜4(PTI)构成的部分隔离区包围并互相隔离了形成晶体管的有源区，最小隔离宽度为200nm。此外，将隔离绝缘膜4的膜厚设定为约半导体层3的膜厚的约2分之1至3分之1，隔离绝缘膜4下的半导体层3的膜厚约为10nm～200nm。
而且，虽然隔离绝缘膜4的上表面与半导体层3的上表面为同一表面这一点对于微细加工是较为理想的，但在半导体层3薄的情况下，如果打算充分地留下隔离绝缘膜4下的半导体层3的膜厚，则由于难以得到在元件隔离方面必要的膜厚，故将隔离绝缘膜4的上表面形成得比半导体层3的表面高这一点，可提高元件隔离性能。此外，在半导体层3与隔离绝缘膜4之间，根据需要形成了约5～30nm的氧化硅膜(未图示)。在此，作为隔离绝缘膜4，使用了氧化硅膜，但也可使用氮化硅膜、硅氧化氮化膜、含有氟的氧化硅膜或孔状的氧化硅膜等其它的绝缘膜。
在p型半导体层3中注入杂质，形成了源、漏区7、8、71、81、包注入区72、82和p型杂质区12，p型杂质区12包含了约1×1017～1×1018/cm3的硼等。此外，包注入区72、82包含了约1×1017～1×1019/cm3的B、BF2或In。该包注入区72、82是为了抑制短沟道效应而设置的，如果调节栅绝缘膜或源、漏区的结深等以到达最佳化，则也有不需要形成该包注入区的情况。
此外，作成下述结构：源、漏区7和8包含约1×1019～1×1021/cm3的砷等的n型杂质，被形成为到达埋入氧化膜2，源、漏区71和81包含约1×1018～1×1020/cm3的磷等的n型杂质，与源、漏区7和8一起成为LDD(轻掺杂漏)结构。但是，根据需要来形成LDD结构。此外，也有源、漏区7和8不到达埋入氧化膜2的情况。
作为栅绝缘膜5，有SiO2、SiON、SiO2/Si3N4/SiO2(ONO)的层叠膜、Ta2O5、Al2O3、BST膜(BaxSr1-xTiO3：氧化钡锶钛)等。
栅电极6包含约2～15×1020/cm3的磷等的n型杂质，用膜厚约为100～400nm的多晶硅形成，但除此以外，可以是包含杂质的多晶硅与TiSi2、CoSi2、NiSi2、WSi2、TaSi2、MoSi2、HfSi2、Pd2Si、PtSi2、ZrSi2等的金属硅化物层或W、Mo、Cu、Al等的金属的层叠结构，也可以用W、Mo、Cu、Al等的金属来形成。此外，在源、漏区7、8和p型杂质区12的表面上也可形成TiSi2、CoSi2、NiSi2、WSi2、TaSi2、MoSi2、HfSi2、Pd2Si、PtSi2、ZrSi2等的金属硅化物。
侧壁绝缘膜9用氧化硅膜、TEOS膜、Si3N4膜或Si3N4/SiO2的层叠膜来形成，但象Si3N4膜或Si3N4/SiO2的层叠膜等那样包含氮的膜，即使由于接触孔13的形成的掩模偏移也没有被刻蚀的担心。此外，由于与氮化硅膜14的相乘效应，可在作为源区工作的源、漏区7和71、或8和81附近的成为沟道形成区的半导体层3中提高因应力发生的缺陷密度。沟道形成区的载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)被源区吸收，可进一步抑制衬底浮游效应。
层间绝缘膜11和111由用等离子CVD法、LPCVD法(低压化学汽相淀积)法或常压CVD法等形成的氧化硅膜构成，层间绝缘膜11具有约10～300nmn的膜厚，层间绝缘膜111具有约100～2000nmn的膜厚。此外，也可用TEOS膜、SOG(Spin On Glass)膜、或注入了杂质的PSG(磷硅玻璃)、BSG(硼硅玻璃)、BPSG(硼磷硅玻璃)、或BPTEOS(硼磷TEOS)来形成。
氮化硅膜14具有约50～100nmn的膜厚，除了形成了0.1μm～0.5μm直径的接触孔13的部分外，在整个面上形成。而且，通过形成该氮化硅膜14，在隔离绝缘膜4下的半导体层3中形成缺陷。
图3是本发明的实施例1的半导体装置的剖面图，是用图1中示出的虚线B包围的部分的放大图。如该图中所示，在隔离绝缘膜4下形成缺陷。
一般来说，作为氮化硅膜的组成，已知具有1×1011dyn/cm3的应力的Si3N4，但可根据SixNy的N对于Si的比率来控制膜应力。再者，由于可通过添加O，使O与N的组成比变化来控制膜应力，故也可形成硅氧化氮化膜(SiON)来代替氮化硅膜。
其次，说明其工作。参照图1，例如在nMOS晶体管的情况下，对各电极施加的电压约为：VG＝1.8V，VD＝1.8V，VS＝OV，VB＝OV，在栅电极5下的半导体层3的表面上形成沟道，源、漏区7和71、或源、漏区8和81的一方成为源区，另一方成为漏区，作为电路来工作。由于隔离绝缘膜4下的半导体层3与栅电极6下的半导体层3同样地包含了p型的杂质，经杂质区12从布线110对栅电极6下的半导体层3施加电压。
这些电压是一例，可根据栅绝缘膜厚或栅长来变动。
在本实施例1中，关于形成了nMOS晶体管的情况进行了说明，但在形成pMOS晶体管的情况下，在半导体层3中包含的杂质为磷或砷等的n型的杂质，在源、漏区7、8、71和81中包含的杂质为硼等的p型的杂质，在包注入区72和82中包含的杂质为As、P或Sb等的n型的杂质，在栅电极6中包含的杂质为硼等的p型的杂质。而且，形成n型杂质区来代替p型杂质区12。此时的施加电压分别约为：VG＝V，VD＝V，VS＝1.8V，VB＝1.8V。
再者，在本实施例中，示出了布线10和110的配置的一例，但根据电路的结构，在布线与晶体管之间形成的层间绝缘膜的层数、配置等不同，此外，虽然使用在一个有源区中形成一个晶体管的半导体装置进行了说明，但不特别限定于此。
此外，在在本实施例1中，根据在整个面上形成了氮化硅膜14的图进行了说明，但在合并使用PTI和FTI的半导体装置中(未图示)，如果在使用了PTI作为元件隔离的区域中形成了氮化硅膜14，则可使隔离特性提高。
图4是示出本发明的实施例的另一半导体装置，在图中，141是氮化硅膜。如该图中所示，用Si3N4膜或Si3N4/SiO2的层叠膜等的包含氮的膜来形成侧壁绝缘膜9，同时，如果在栅电极6的表面上形成氮化硅膜141，则可更加消除栅电极6与布线10连接的担心。
图5是示出本发明的实施例1的又一半导体装置的剖面图，图6是示出本发明的实施例1的又一半导体装置的俯视图。图5中示出的半导体装置的剖面图是图6中的C-C剖面中的剖面图。参照这些图，具备与栅电极和源、漏区7这两者连接的布线10，该部分的接触孔直径约为其它部分的接触孔直径的2倍。一般来说将这样的结构的半导体装置称为共享(shared)接触结构，被用于栅电极与源、漏区7始终以相同的电位工作的SRAM存储单元中。除该布线结构外，是与图1中示出的半导体装置相同的结构。
图7是示出本发明的实施例1的又一半导体装置的剖面图，113是层间绝缘膜，131是接触孔，210是布线。参照该图，通过在层间绝缘膜113中被形成的接触孔131，将布线210连接到栅电极6上，但形成该接触孔131的区域，除成为隔离绝缘膜4到达埋入氧化膜2的FTI外，是与图1和图2中示出的半导体装置相同的结构。
图8是图7中示出的半导体装置的俯视图，图7中示出的剖面图是图8中的D-D剖面中的剖面图。参照图8，用虚线E包围的部分成为FTI。在图8中，为了简单起见，没有图示层间绝缘膜。
如果以这种方式合并使用FTI和PTI，即使在接触孔131形成时发生掩模偏移，也没有隔离绝缘膜4被刻蚀、到达半导体层3这样的担心，可靠性提高了。
按照在本实施例1中示出的半导体装置，在由半导体衬底、在该半导体衬底的整个表面上配置的埋入绝缘膜、再在其表面上配置的半导体层构成的SOI衬底的主表面上形成了元件的半导体装置中，由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力，在隔离绝缘膜下的半导体层中发生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。因此，即使隔离绝缘膜下的半导体层变薄，也可稳定地固定栅电极下的沟道形成区的电位，可抑制延迟时间的频率依存性等，因此，可抑制衬底浮游效应，可提高半导体装置的可靠性。
此外，如果氢进入栅绝缘膜中，氢以半导体层与栅绝缘膜的界面为终端，则已知抗热电子的性能下降，但由于形成了氮化硅膜，故可防止氢侵入到栅绝缘膜和埋入氧化膜中，可得到提高抗热电子的性能的效果。
此外，在氮化硅膜中，通过控制N对于Si的比率，或在硅氧化氮化膜中控制O与N的比率，可提高氮化硅膜或硅氧化氮化膜的膜应力，可提高在PTI的隔离绝缘膜下的半导体层中发生的缺陷密度，因此，可提高寿命抑制剂的作用。
其次，说明本发明的实施例1的半导体装置的制造方法。
图9～图13是示出表示实施例1的半导体装置的制造方法的一工序的剖面图，在图9中，31是氧化硅膜，32是氮化硅膜，41是槽。参照图9，在半导体衬底1的表面上具备埋入氧化膜2和半导体层3的SOI衬底的半导体层3的表面上形成具有约5～40nm的膜厚的氧化硅膜31。作为该氧化硅膜31的形成方法，有热氧化法、利用CVD法形成TEOS氧化膜的方法等。
然后，利用LPCVD法或等离子氮化膜CVD法，形成具有约50～300nm的膜厚的氮化硅膜32，使用光致抗蚀剂掩模(未图示)，利用采用了RIE(反应离子刻蚀)或ECR(电子回旋共振)的各向异性刻蚀装置有选择地除去隔离区上的氮化硅膜32和氧化硅膜31。然后，在除去了光致抗蚀剂掩模后，以氮化硅膜32为掩模，使用RIE或ECR装置对半导体衬底1进行各向异性刻蚀，在半导体衬底1的表面上形成深度约为20～300nm的槽41。该槽41的厚度约为100～500nm，在槽41下调节成留下约10～100nm的半导体层3。图9是示出该工序结束的阶段中的半导体装置的元件的剖面图。
在图10中，42是槽，301是光致抗蚀剂掩模。在合并使用FTI和PTI的情况下，在图9中示出的工序后，形成对成为FTI的部分进行开口的光致抗蚀剂掩模301，刻蚀槽41的底部，形成到达埋入氧化膜2的槽42。图10是示出该工序结束的阶段中的半导体装置的元件的剖面图。光致抗蚀剂掩模301可形成到槽41的内部，也可在氮化硅膜32的表面上形成。
其次，利用等离子TEOS或HDP(高密度等离子体)装置在整个面上以约100～500nm的膜厚形成氧化硅膜(未图示)，进行约1000～1100℃的热处理，使膜质提高。然后，利用以氮化硅膜32为中止层的CMP(化学机械抛光)法，除去氮化硅膜32的表面上的氧化硅膜，只在由槽41、氧化硅膜31和氮化硅膜32构成的开口的内部留下氧化硅膜。其后，为了消除该开口内部的氧化硅膜表面与半导体层3表面的台阶差，在刻蚀了氧化硅膜之后，利用热磷酸的湿法刻蚀除去氮化硅膜32，再除去氧化硅膜31，形成隔离绝缘膜4。图11是示出该工序结束的阶段中的剖面图。
如果在槽41内在淀积氧化硅膜之前进行900～1000℃的高温热氧化，则可使由槽底面和侧面形成的硅的角部或由槽41的侧面和半导体层3的表面形成的硅的角部变圆，可缓和该部分中的应力。
然后，在整个面上形成热氧化的氧化硅膜之后(未图示)，形成在形成固定沟道形成区的电位用的布线的部分中具有开口的光致抗蚀剂掩模，在nMOS的情况下，注入B、BF2、In等的p型的杂质离子，形成具有约1×1017～1×1018/cm3的杂质的p型杂质区12。在pMOS的情况下，利用P、As、Sb等的n型的杂质形成n型杂质区。
再者，根据需要，在整个面上以约10～20KeV、1×1012～5×1012/cm2的剂量，在nMOS的情况下，注入硼或氟化硼等的离子，在pMOS的情况下，注入磷或砷的杂质离子，在沟道形成区中导入调整阈值的杂质(未图示)。该氧化硅膜是保护半导体衬底的表面使之不受离子注入时的损伤的影响，在这些离子注入后将其除去。
其次，参照图12，例如以约7～10nm的膜厚在半导体衬底1的整个面上形成氧化硅膜作为栅绝缘膜5之后，利用LPCVD法以约100～400nm在整个面上淀积了成为栅电极6的多晶硅层后，使用光致抗蚀剂掩模(未图示)，利用采用了RIE(反应离子刻蚀)或ECR(电子回旋共振)的各向异性刻蚀装置可进行构图，形成成为栅电极的多晶硅层6。此时，也可在多晶硅层的表面上形成氧化硅膜或氮化硅膜和氧化硅膜的层叠膜之后，使用光致抗蚀剂掩模一度对这些膜进行构图，其后，使用该被构图了的膜加工多晶硅层。此外，也可在多晶硅层的表面上淀积WSi等的金属硅化物之后进行构图(未图示)。
其后，以约1×1012～1×1014/cm2的剂量，在nMOS的情况下，注入硼或氟化硼等的离子，在pMOS的情况下，注入磷或砷的杂质离子，形成包注入区72和82。
然后，以约20～40KeV、1×1014～1×1015/cm2的剂量，在nMOS的情况下，注入磷或砷的杂质离子，在pMOS的情况下，注入硼或氟化硼等的离子，形成源、漏区71和81。
其次，利用等离子CVD法在整个面上以约30～100nm的膜厚淀积氧化硅膜，在通过回刻(etchback)形成了侧壁绝缘膜9后，以约10KeV、1×1014～1×1016/cm2的剂量，在nMOS的情况下，注入砷等的杂质离子，在pMOS的情况下，注入硼或氟化硼等的离子，形成源、漏区7和8。图12是示出该工序结束的阶段中的半导体装置的元件的剖面图。
侧壁绝缘膜9可以是TEOS膜等，也可以利用LPCVD法或等离子CVD法形成Si3N4、Si3N4/SiO2的层叠膜。在作成层叠膜的情况下，例如在用RTO(快速热氧化)形成氧化硅膜之后，用CVD法淀积氮化硅膜，进行回刻来形成。
也有不形成包注入区72和82的情况，由于根据需要将源、漏区作成LDD结构，故根据情况，也有不形成源、漏区7和8的情况。在约800～1150℃下通过进行约10～30分的退火，对已被注入的杂质进行激活。
在栅电极6、源、漏区7和8的表面上形成CoSi2等的金属硅化物层的情况下，如果在该阶段中在整个面上淀积钴进行RTA(快速热处理)，则在硅已露出的栅电极6的表面上，在源、漏区7和8的表面上发生反应，在该部分上形成金属硅化物层。其后，除去未反应的按原样留下的钴(未图示)。除了CoSi2外，也可以是TiSi2、NiSi2、WSi2、TaSi2、MoSi2、HfSi2、Pd2Si、PtSi2、ZrSi2等的金属硅化物。
在图13中，302是光致抗蚀剂掩模。
参照图13，利用等离子CVD法、LPCVD法或常压CVD法等，淀积约10～300nm的成为层间绝缘膜11的氧化硅膜。层间绝缘膜11可用TEOS膜、SOG膜、或注入了杂质的PSG、BSG、BPSG、或BPTEOS来形成，以代替氧化硅膜。根据需要，可省略上述的氧化膜淀积工序。
其后，利用LPCVD(600～800℃)、等离子CVD(300～500℃)、或常压CVD(300～500℃)等形成具有约50～100nm的膜厚的氮化硅膜14。可使用SiOxNy，也可使Si和N的组成与Si3N4不同，来代替氮化硅膜Si3N4。利用LPCVD法形成的膜具有膜厚均匀性好、致密性及化学稳定性高的优点，由于利用等离子CVD法或常压CVD法形成的膜可在低温下形成，故可抑制杂质的TED(瞬间增强扩散)，具有可提高晶体管的电流驱动能力的优点。此外，由于等离子CVD法容易进行氮化硅膜的Si与N的组成比的控制，故也可进行应力控制。
然后，在与层间绝缘膜11同样地形成了具有约100～2000nm的膜厚的层间绝缘膜111后，在用CMP进行了平坦化之后，为了消除因CMP引起的表面粗糙，与层间绝缘膜11同样地再次以50～200nm的膜厚淀积氧化硅膜(未图示)。
其后，在层间绝缘膜111的表面上形成在与源、漏区7、8和p型杂质区12连接的接触孔13的区域中具有开口的光致抗蚀剂掩模302之后，利用RIE、磁控RIE或ECR装置等，利用与氮化硅膜14的选择比高的CxFy(作为例子，x＝4，y＝8)等的刻蚀气体，刻蚀层间绝缘膜111。此时，作为添加气体，可使用H2或CO。图13是示出该工序结束的阶段中的半导体装置的元件的剖面图。
其次，在氮化硅膜与氧化硅膜的选择比低的条件下，刻蚀留下的氮化硅膜14和层间绝缘膜11，形成接触孔13。
然后，利用包封(blanket)CVD法淀积W以填埋接触孔内之后，利用回刻进行平坦化。其后，在整个面上淀积了Al后，通过构图形成由W和Al构成的布线10和110，形成图1中示出的半导体装置。
其后，再利用与形成层间绝缘膜111和布线10、110同样的工序，层叠层间绝缘膜与布线(未图示)。
作为布线10和110的W的淀积方法，可使用选择CVD法，也可利用高温溅射法或回流溅射法淀积Al来代替W，也可利用LPCVD法淀积TiN或掺杂多晶硅。此外，也可使用AlCuSi、Cu或掺杂多晶硅来代替Al。
此外，在使用金属作为布线材料的情况下，在各接触孔的内壁上形成TiN等的阻挡金属，防止金属扩散到半导体层3中。
在本实施例中，利用同一工序形成了与源、漏区和p型杂质区连接的接触孔和布线，但也可根据电路配置利用另外的工序进行各自的接触孔和布线的形成，也可根据需要改变该形成顺序。
此外，如果利用自对准硅化物(SELISIDE)法在源、漏区7和8的表面上形成了金属硅化物层，则由于该金属硅化物层作为刻蚀层间绝缘膜11时的刻蚀中止层起作用，故可增加刻蚀容限。
按照本实施例1中示出的半导体装置的制造方法，在在由半导体衬底、在该半导体衬底的整个表面上配置的埋入绝缘膜、再在其表面上配置的半导体层构成的SOI衬底的主表面上形成了元件的半导体装置中，由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力，在隔离绝缘膜下的半导体层中发生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。因此，即使隔离绝缘膜下的半导体层变薄，也可稳定地固定栅电极下的沟道形成区的电位，可抑制延迟时间的频率依存性等，因此，由于可抑制衬底浮游效应，故可制造提高了可靠性的半导体装置。
此外，如果氢进入栅绝缘膜中，氢以半导体层与栅绝缘膜的界面为终端，则已知抗热电子的性能下降，但由于形成了氮化硅膜，故可防止氢侵入到栅绝缘膜和埋入氧化膜中，可得到抗热电子的性能提高了的半导体装置的制造方法。特别是，与体衬底相比，在SOI衬底上被形成的器件中，由于对器件特性产生影响的氧化膜有2个(栅绝缘膜、埋入氧化膜)，故上述效果较显著。
此外，由于利用氮化硅膜分开地进行氮化硅膜上的膜厚厚的层间绝缘膜和氮化硅膜下的膜厚薄的层间绝缘膜的刻蚀来形成接触孔，故利用氮化硅膜下的层间绝缘膜的刻蚀条件的控制，可抑制半导体层的过刻蚀，可得到没有发生结漏泄电流的担心的半导体装置。
实施例2
图14和图15是本发明的实施例2的半导体装置的剖面图，在图14中，33是p阱，34是n阱，73、74、83和84是n型源、漏区，75和85是p型包注入区，76、77、86和87是p型源、漏区，78和88是n型包注入区，121是p型杂质区，122是n型杂质区。
参照图14，在本实施例中，在半导体层中注入离子被形成的p阱33中形成nMOS晶体管、在n阱34中形成pMOS晶体管，成为CMOS结构，nMOS晶体管与pMOS晶体管之间被PTI分离，此外，通过PTI下的半导体层将各自的晶体管的沟道形成区与p型杂质区121或n型杂质区122连接，进行了电位固定。p阱33包含约1×1015～1×1019/cm3的B、BF2、In等的杂质，n阱34包含约1×1015～1×1019/cm3的P、As、Sb等的杂质。在nMOS晶体管的栅电极6具备多晶硅层的情况下，与实施例1相同，包含2～15×1020/cm3的磷等的杂质，但关于pMOS晶体管的栅电极6的多晶硅中包含的杂质，有硼等的p型杂质的情况(双栅结构)，也有包含n型杂质的情况(单栅结构)。
关于除此以外的各自的膜厚或杂质浓度，与实施例1中示出的半导体装置相同。
按照在本实施例2中示出的半导体装置，在由半导体衬底、在该半导体衬底的整个表面上配置的埋入绝缘膜、再在其表面上配置的半导体层构成的SOI衬底的主表面上形成了元件的半导体装置中，由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力，在隔离绝缘膜下的半导体层中发生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。因此，即使隔离绝缘膜下的半导体层变薄，也可稳定地固定栅电极下的沟道形成区的电位，可抑制延迟时间的频率依存性等，可抑制衬底浮游效应，故可提高半导体装置的可靠性。
此外，在CMOS结构中，在导电型相反的晶体管经PTI邻接的情况下，利用隔离绝缘膜下的半导体层中发生的缺陷，起到可谋求提高邻接的p阱33与n阱34之间的耐压，提高半导体装置的可靠性的效果。
此外，如果氢进入栅绝缘膜中，氢以半导体层与栅绝缘膜的界面为终端，则已知抗热电子的性能下降，但由于形成了氮化硅膜，故可防止氢侵入到栅绝缘膜和埋入氧化膜中，可得到提高抗热电子的性能的效果。
此外，如图15中所示，如果将nMOS区与pMOS区之间形成FTI，则虽然制造工序变得繁琐，但可提高抗热电子的性能。
其次，说明本发明的实施例2的半导体装置的制造方法。
图16是示出表示实施例2的半导体装置的制造方法的一工序的剖面图，在图16中，303是光致抗蚀剂掩模。
首先，与实施例1相同，在半导体衬底1的表面上经埋入绝缘膜配置了半导体层3的SOI衬底的表面上形成隔离绝缘膜4。
然后，形成对nMOS区进行开口的光致抗蚀剂掩模303，在整个面上注入B、BF2、In等的p型杂质，形成具有约1×1015～1×1019/cm3的p阱33。图16是示出该工序结束的阶段中的半导体装置的元件的剖面图。其后，除去光致抗蚀剂掩模303。
然后，与形成p阱33的情况相同，形成对pMOS区进行开口的光致抗蚀剂掩模，在整个面上注入P、As、Sb等的n型杂质，形成具有约1×1015～1×1019/cm3的n阱34(未图示)。其后，除去光致抗蚀剂掩模。
然后，与实施例1中示出的方法同样，形成p型杂质区121和n型杂质区122。
利用除此以外的杂质注入，对于成为与nMOS区、pMOS区不同的导电型的部分，使用对各自的区域进行开口的光致抗蚀剂掩模，进行分开的注入，与实施例1中示出的方法同样地导入杂质。
按照在本实施例2中示出的半导体装置，在由半导体衬底、在该半导体衬底的整个表面上配置的埋入绝缘膜、再在其表面上配置的半导体层构成的SOI衬底的主表面上形成了元件的半导体装置中，由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力，在隔离绝缘膜下的半导体层中发生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。因此，即使隔离绝缘膜下的半导体层变薄，也可稳定地固定栅电极下的沟道形成区的电位，可抑制延迟时间的频率依存性等，可抑制衬底浮游效应，故可制造可靠性提高了半导体装置。
此外，在CMOS结构中，在导电型相反的晶体管经PTI邻接的情况下，由于形成了氮化硅膜，故隔离绝缘膜下的半导体层中发生缺陷，起到可谋求提高邻接的p阱33与n阱34之间的耐压，提高半导体装置的可靠性的效果。
此外，如果氢进入栅绝缘膜中，氢以半导体层与栅绝缘膜的界面为终端，则已知抗热电子的性能下降，但由于形成了氮化硅膜，故可防止氢侵入到栅绝缘膜和埋入氧化膜中，可得到提高了抗热电子的性能的半导体装置的制造方法。
此外，由于利用氮化硅膜分开地进行氮化硅膜上的膜厚厚的层间绝缘膜和氮化硅膜下的膜厚薄的层间绝缘膜的刻蚀来形成接触孔，故利用氮化硅膜下的层间绝缘膜的刻蚀条件的控制，可抑制半导体层的过刻蚀，可得到没有发生结漏泄电流的担心的半导体装置。
实施例3
图17是本发明的实施例3的半导体装置的剖面图，在图中，132是接触孔，310是布线。
在本实施例中，在层间绝缘膜11、111和氮化硅膜14中形成的接触孔132横跨源、漏区7和8及隔离绝缘膜4的表面上被形成，除了与源、漏区7和8连接的布线310通过该接触孔132也在隔离绝缘膜4的表面上形成这一点外，与实施例1的结构相同。
图18是示出本发明的实施例3的半导体装置的俯视图，图17是图18中示出的F-F剖面图。在该图中，为了简单起见，省略了层间绝缘膜11和111、氮化硅膜14、布线110和310、侧壁绝缘膜9、源、漏区71和81、包注入区72和82。
按照本实施例3中示出的半导体装置，在使与源、漏区连接的布线横跨邻接的隔离绝缘膜形成的无边界接触结构的半导体装置中，由于具备了氮化硅膜，故可抑制在形成到达源、漏区的接触孔时的隔离绝缘膜的被刻蚀，可充分地保持由半导体层和源、漏区构成的pn结与布线的距离，可得到既谋求元件密度的提高又提高了可靠性的半导体装置。
在由半导体衬底、在该半导体衬底的整个表面上配置的埋入绝缘膜、再在其表面上配置的半导体层构成的SOI衬底的主表面上形成了元件的半导体装置中，由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力，在隔离绝缘膜下的半导体层中发生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。因此，即使隔离绝缘膜下的半导体层变薄，也可稳定地固定栅电极下的沟道形成区的电位，可抑制延迟时间的频率依存性等，可抑制衬底浮游效应，故可提高半导体装置的可靠性。
此外，如果氢进入栅绝缘膜中，氢以半导体层与栅绝缘膜的界面为终端，则已知抗热电子的性能下降，但由于形成了氮化硅膜，故可防止氢侵入到栅绝缘膜和埋入氧化膜中，可得到提高抗热电子的性能的效果。
图19是示出本发明的实施例3的半导体装置的剖面图，123是n型杂质区。参照图，n型杂质区123包含了约1×1015～1×1019/cm3的P、As、Sb等的n型杂质，被形成为与源、漏区7连接、与在隔离绝缘膜4上形成接触孔132的区域相比，朝向隔离绝缘膜4的中央部扩展。该n型杂质区123可在形成接触孔132后通过进行倾斜离子注入等方法来形成。除此以外，与图17中示出的半导体装置的结构相同。
在无边界接触结构的半导体装置中，尽管形成了氮化硅膜14，但仍可引起在接触孔132形成时露出的隔离绝缘膜4被刻蚀的情况，但通过形成n型杂质区123，可充分地保持布线310与半导体层3的距离，消除了发生该部分的结漏泄电流的担心。
图20是示出本发明的实施例3的另一半导体装置的俯视图，在被虚线G包围的部分中，成为隔离绝缘膜4到达埋入氧化膜2的FTI，除此以外，与图17中示出的半导体装置的结构相同。按照该图20中示出的半导体装置，与图17中示出的半导体装置相比，寿命抑制剂的作用较差，但即使在接触孔13的形成时隔离绝缘膜4被刻蚀，也没有与半导体层3连接的担心，可提高可靠性。
此外，在本实施例3中，根据在整个面上形成了氮化硅膜14的图进行了说明，但在合并使用PTI和FTI的半导体装置中，如果在使用了PTI作为元件隔离的区域中形成了氮化硅膜14，则可使隔离特性提高。
此外，如果在横跨源、漏区7和8及隔离绝缘膜4的表面上形成了布线310的表面上形成了氮化硅膜14，则可保持隔离绝缘膜4的形状。
此外，该无边界接触结构也可应用于实施例1和2中示出的半导体装置，可起到同样的效果。
其次，说明本发明的实施例3的半导体装置的制造方法。
图21是示出表示实施例3的半导体装置的制造方法的一工序的剖面图，在图21中，304是光致抗蚀剂掩模。
首先，与实施例1相同，在半导体衬底1的表面上经埋入绝缘膜配置了半导体层3的SOI衬底的表面上形成隔离绝缘膜4、p型杂质区(在pMOS的情况下，是n型杂质区)、栅绝缘膜5、栅电极6、包注入区72和82、源、漏区71和81、侧壁绝缘膜9、源、漏区7和8。
然后，与实施例1相同，在形成了层间绝缘膜11、氮化硅膜14、层间绝缘膜111后，在用CMP进行了平坦化后，为了消除因CMP引起的表面粗糙，与层间绝缘膜11同样地再次以50～200nm的膜厚淀积氧化硅膜(未图示)。
其后，在层间绝缘膜111的表面上形成在与源、漏区7、8和p型杂质区12连接的接触孔13和132的区域中具有开口的光致抗蚀剂掩模304之后，与实施例1相同，刻蚀层间绝缘膜111。此时，对光致抗蚀剂掩模304进行构图，以便不仅在源、漏区7和8的表面上、而且在隔离绝缘膜4的表面上也形成接触孔132。图21是示出该工序结束的阶段中的半导体装置的元件的剖面图。
其次，在氮化硅膜与氧化硅膜的选择比低的条件下，刻蚀留下的氮化硅膜14和层间绝缘膜11，形成接触孔132和13。
然后，与实施例1相同，形成布线110和310，形成图17中示出的半导体装置。
其后，还与实施例1相同，形成多层布线结构(未图示)。
按照本实施例3中示出的半导体装置的制造方法，在使与源、漏区连接的布线横跨邻接的隔离绝缘膜形成的无边界接触结构的半导体装置中，由于利用氮化硅膜分开地进行氮化硅膜上的膜厚厚的层间绝缘膜和氮化硅膜下的膜厚薄的层间绝缘膜的刻蚀来形成接触孔，故利用氮化硅膜下的层间绝缘膜的刻蚀条件的控制，可抑制半导体层的过刻蚀，可得到没有发生结漏泄电流的担心的半导体装置，同时，可抑制在形成到达源、漏区的接触孔时隔离绝缘膜的被刻蚀的情况，可充分地保持由半导体层和源、漏区构成的pn结与布线的距离，可谋求半导体装置的元件密度的提高和可靠性的提高。
此外，在由半导体衬底、在该半导体衬底的整个表面上配置的埋入绝缘膜、再在其表面上配置的半导体层构成的SOI衬底的主表面上形成了元件的半导体装置中，由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力，在隔离绝缘膜下的半导体层中发生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。因此，即使隔离绝缘膜下的半导体层变薄，也可稳定地固定栅电极下的沟道形成区的电位，可抑制延迟时间的频率依存性等，可抑制衬底浮游效应，故可制造提高了可靠性的半导体装置。
此外，如果氢进入栅绝缘膜中，氢以半导体层与栅绝缘膜的界面为终端，则已知抗热电子的性能下降，但由于形成了氮化硅膜，故可防止氢侵入到栅绝缘膜和埋入氧化膜中，可得到抗热电子的性能提高了的半导体装置的制造方法。
由于本发明如以上那样来构成，故可起到以下的效果。
本发明是由半导体衬底、在该半导体衬底的整个表面上配置的埋入绝缘膜、再在其表面上配置的半导体层构成的SOI衬底的主表面上形成了元件的半导体装置，其中，由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力，在隔离绝缘膜下的半导体层中发生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。因此，即使隔离绝缘膜下的半导体层变薄，也可稳定地固定栅电极下的沟道形成区的电位，可抑制延迟时间的频率依存性等，可抑制衬底浮游效应，故可提高半导体装置的可靠性。
此外，在CMOS结构中，在导电型相反的晶体管经PTI邻接的情况下，利用在隔离绝缘膜下的半导体层中发生的缺陷，起到可谋求提高邻接的nMOS晶体管与pMOS晶体管之间的耐压，提高半导体装置的可靠性的效果。
此外，在CMOS结构中，，由于导电型相反的晶体管邻接的部分中形成了FTI，故起到可谋求提高邻接的nMOS晶体管与pMOS晶体管之间的耐压，提高半导体装置的可靠性的效果。
此外，在使与源、漏区连接的布线横跨邻接的隔离绝缘膜形成的无边界接触结构的半导体装置中，由于在层间绝缘膜间具备了氮化硅膜，故可抑制在形成到达源、漏区的接触孔时的隔离绝缘膜的被刻蚀，可充分地保持由半导体层和源、漏区构成的pn结与布线的距离，可得到既谋求元件密度的提高又提高了可靠性的半导体装置。
再者，可引起在无边界接触结构的接触孔形成时露出的隔离绝缘膜4被刻蚀的情况，但由于与各自的源、漏区邻接地除了与源、漏区导电型相同的杂质区，故可充分地保持布线与隔离绝缘膜下的半导体层的距离，消除了发生该部分的结漏泄电流的担心。
此外，如果氢进入栅绝缘膜中，氢以半导体层与栅绝缘膜的界面为终端，则已知抗热电子的性能下降，但由于形成了氮化硅膜，故可防止氢侵入到栅绝缘膜和埋入氧化膜中，可得到提高抗热电子的性能的效果。
此外，如果在源区和漏区的表面上形成了金属硅化物层，则由于该金属硅化物层起到刻蚀第1层间绝缘膜时的刻蚀中止层的作用，增加了刻蚀容限，能以良好的可控性形成布线，故可得到可靠性提高了的半导体装置。
此外，在由半导体衬底、在该半导体衬底的整个表面上配置的埋入绝缘膜、再在其表面上配置的半导体层构成的SOI衬底的主表面上形成了元件的半导体装置中，由于在元件表面上具备经层间绝缘膜形成的氮化硅膜，故利用该氮化硅膜的应力，在隔离绝缘膜下的半导体层中发生成为寿命抑制剂的缺陷，可缩短载流子(如果是nMOS，则是空穴，如果是pMOS，则是电子)的寿命。因此，即使隔离绝缘膜下的半导体层变薄，也可稳定地固定栅电极下的沟道形成区的电位，可抑制延迟时间的频率依存性等，可抑制衬底浮游效应，故可制造提高了可靠性的半导体装置。
此外，在CMOS结构中，在导电型相反的晶体管经PTI邻接的情况下，由于在层间绝缘膜中形成了氮化硅膜，故在隔离绝缘膜下的半导体层中发生缺陷，起到可谋求提高邻接的nMOS晶体管与pMOS晶体管之间的耐压、提高抗锁定的性能、提高半导体装置的可靠性的效果。
由于利用不同的工序刻蚀第1层间绝缘膜和第2层间绝缘膜来形成接触孔，故利用第1层间绝缘膜的刻蚀条件的控制，可抑制半导体层的过刻蚀，可得到没有发生结漏泄电流的担心的半导体装置。
此外，在使与源、漏区连接的布线横跨邻接的隔离绝缘膜形成的无边界接触结构的半导体装置中，由于利用氮化硅膜分开地进行第1层间绝缘膜和第2层间绝缘膜的刻蚀来形成接触孔，故利用第1层间绝缘膜的刻蚀条件的控制，可抑制半导体层的过刻蚀，可得到没有发生结漏泄电流的担心的半导体装置，同时，可抑制在形成到达源、漏区的接触孔时隔离绝缘膜的被刻蚀的情况，可充分地保持由半导体层和源、漏区构成的pn结与布线的距离，可谋求半导体装置的元件密度的提高和可靠性的提高。
再者，由于利用与在第1层间绝缘膜和第2层间绝缘膜之间形成的氮化硅膜的选择比来进行第1层间绝缘膜和第2层间绝缘膜的刻蚀，故可形成控制性良好的接触孔，可制造可靠性提高了的半导体装置。

Claims (9)

1.一种半导体装置，其特征在于：
具备由半导体衬底、上述半导体衬底的整个主表面上配置的埋入绝缘膜、以及上述埋入绝缘膜上配置的半导体层构成的SOI衬底，上述半导体层具有在其主表面上配置的第1导电型的第1有源区和第1导电型的第2有源区，
还具备：
隔离绝缘膜，配置在上述第1、第2有源区间，在与上述衬底的上述表面之间留下作为上述半导体层的一部分的第1半导体区，并且形成在上述半导体层的主表面上；
第1层间绝缘膜，形成在上述第1和第2有源区上；
氮化硅膜，形成在上述第1层间绝缘膜以及上述隔离绝缘膜上；
第2层间绝缘膜，形成在上述氮化硅膜的表面上；
第2导电型的第1源区和漏区，以隔开预定的距离形成在上述第1有源区的半导体层的主表面上；
第1栅电极，以与上述第1源区和漏区夹住的区域对置的方式，经第1栅绝缘膜形成在上述半导体层的主表面上；
第1导电型的第1杂质区，形成在上述第2有源区中，经上述隔离绝缘膜下的上述第1半导体区，与上述第1源区和漏区夹住的区域导电性地连接；以及
第1、第2和第3布线，通过将上述第1、第2层间绝缘膜和上述氮化硅膜贯通而形成的接触孔，分别与上述第1源区、漏区和上述第1杂质区连接，
与上述第1源区和漏区连接的上述第1和第2布线包含：分别与上述第1源区和漏区邻接的上述隔离绝缘膜的表面接触并延伸的布线。
2.如权利要求1所述的半导体装置，其特征在于：
上述半导体层还具有：配置在其主表面上的第2导电型的第3有源区和第2导电型的第4有源区，
上述隔离绝缘膜还被配置在上述第3有源区和上述第1有源区与上述第4有源区之间，在上述第3、第4有源区间配置的上述隔离绝缘膜在与上述埋入绝缘膜之间留下作为上述半导体层的一部分的第2半导体区，并且形成在上述半导体层的主表面上，在上述第1、第4有源区间配置的上述隔离绝缘膜在与上述埋入绝缘膜之间留下作为上述半导体层的一部分的第3半导体区，并且形成在上述半导体层的主表面上，
上述半导体装置具备：
第1导电型的第2源区和漏区，以隔开预定的距离形成在上述第4有源区的半导体层的主表面上；
第2栅电极，以与上述第2源区和漏区夹住的区域对置的方式，经第2栅绝缘膜形成在上述半导体层的主表面上；以及
第2导电型的第2杂质区，形成在上述第3有源区的半导体层主表面上，经上述隔离绝缘膜下的上述第2半导体区，与上述第2源区和漏区夹住的区域导电性地连接，
上述第1层间绝缘膜、上述氮化硅膜和上述第2层间绝缘膜分别延伸到上述第3和第4有源区的半导体层的表面上而形成，
上述半导体装置还具备：
第4、第5和第6布线，通过在上述第1、第2层间绝缘膜和上述氮化硅膜中形成的接触孔，分别与上述第2源区、漏区和上述第2杂质区连接。
3.如权利要求1所述的半导体装置，其特征在于：
上述半导体层还具有：配置在其主表面上的第2导电型的第3有源区和第2导电型的第4有源区，
上述隔离绝缘膜还被配置在上述第3有源区和上述第1有源区与上述第4有源区之间，在上述第3、第4有源区间配置的上述隔离绝缘膜在与上述埋入绝缘膜之间留下作为上述半导体层的一部分的第2半导体区，并且形成在上述半导体层的主表面上，在上述第1、第4有源区间配置的上述隔离绝缘膜到达上述埋入绝缘膜而形成，
上述半导体装置具备：
第1导电型的第2源区和漏区，以隔开预定的距离形成在上述第4有源区的上述半导体层的主表面上；
第2栅电极，以与上述第2源区和漏区夹住的区域对置的方式，经第2栅绝缘膜形成在上述半导体层的主表面上；以及
第2导电型的第2杂质区，形成在上述第3有源区的半导体层主表面上，经上述隔离绝缘膜下的上述第2半导体区，与上述第2源区和漏区夹住的区域导电性地连接，
上述第1层间绝缘膜、上述氮化硅膜和上述第2层间绝缘膜分别延伸到上述第3和第4有源区的半导体层的表面上而形成，
上述半导体装置还具备：
通过在上述第1、第2层间绝缘膜和上述氮化硅膜中形成的接触孔，分别与上述第2源区、漏区和上述第2杂质区连接的布线。
4.如权利要求1所述的半导体装置，其特征在于：
上述隔离绝缘膜下的上述第1半导体区在分别与上述第1源区和漏区邻接的区域中具有同一导电型的部分杂质区。
5.如权利要求1至4的任一项中所述的半导体装置，其特征在于：
上述氮化硅膜包含在整个面上形成的氮化硅膜。
6.如权利要求1至4的任一项中所述的半导体装置，其特征在于：
还具备：
在上述第1源区和漏区的表面上形成的金属硅化物层。
7.一种半导体装置的制造方法，其特征在于，具备：
(a)取得具有经埋入氧化膜在上述半导体衬底表面上形成的半导体层的SOI衬底的步骤，上述半导体层在其表面上具有第1导电型的第1和第2有源区；
(b)将配置在上述第1和第2有源区且在下层部中作为上述半导体层的一部分的第1半导体区在与上述埋入氧化膜之间留下来形成隔离绝缘膜的步骤；
(c)在上述第2有源区的上述半导体层的主表面上形成第1导电型的第1杂质区的步骤；
(d)在上述第1有源区的上述半导体层的主表面上经第1栅绝缘膜形成第1栅电极的步骤；
(e)在上述第1有源区的半导体层的主表面上隔开预定的距离形成第2导电型的第1源区和漏区的步骤，上述第1栅电极位于上述第1源区和漏区间的上述第1有源区的半导体层的主表面上的上方；
(f)在上述第1和第2有源区的半导体层和上述隔离绝缘膜的表面上形成第1层间绝缘膜的步骤；
(g)在上述第1层间绝缘膜上形成氮化硅膜的步骤；
(h)在上述氮化硅膜的表面上形成第2层间绝缘膜的步骤；
(i)在上述第1和第2层间绝缘膜以及上述氮化硅膜中形成分别到达上述第1源区和漏区以及第1杂质区的接触孔的步骤；以及
(j)形成通过上述接触孔分别与上述第1源区和漏区以及第1杂质区连接的第1、第2和第3布线的步骤，
上述步骤(i)包含：
(i-1)刻蚀上述第2层间绝缘膜的步骤；以及
(i-2)独立于上述(i-1)，刻蚀上述第1层间绝缘膜的步骤。
由上述步骤(i)得到的接触孔包含：
延伸到与上述源区和漏区分别邻接的上述隔离绝缘膜的表面上而形成的接触孔。
8.如权利要求7中所述的半导体装置的制造方法，其特征在于：
上述半导体层在其主表面上还具有第2导电型的第3有源区和第2导电型的第4有源区，上述第4有源区与上述第1有源区邻接而配置，上述第3有源区与上述第4有源区邻接而配置，
上述步骤(a)包含：
(a-1)在上述半导体层的主表面上有选择地导入第1导电型的杂质来得到上述第1和第2有源区的步骤；以及
(a-2)在上述半导体层的主表面上有选择地导入第2导电型的杂质来得到上述第3和第4有源区的步骤；
上述步骤(b)包含：以包围上述第3和第4有源区且在下层部中留下作为上述半导体层的一部分的第2半导体区的方式，形成上述隔离绝缘膜的步骤；
上述步骤(c)包含：在上述第3有源区中形成第2导电型的第2杂质区的步骤，
上述步骤(d)包含：在上述第4有源区的主表面上经第2栅绝缘膜形成第2栅电极的步骤，
上述步骤(e)包含：在夹住与上述第4有源区的上述半导体层的上述第2栅电极对置的区域的主表面上隔开预定的距离形成第1导电型的第2源区和漏区的步骤，
在上述步骤(f)～(h)中形成的上述第1层间绝缘膜、上述氮化硅膜和上述第2层间绝缘膜延伸到上述第3和第4有源区的半导体层的表面上而形成，
上述步骤(i)包含：在上述第1和第2层间绝缘膜以及上述氮化硅膜中形成分别到达上述第2源区和漏区以及上述第2杂质区的接触孔的步骤，
上述步骤(j)包含：形成通过上述接触孔分别与上述第2源区和漏区以及上述第2杂质区连接的第4、第5和第6布线的步骤。
9.如权利要求7中所述的半导体装置的制造方法，其特征在于：
上述步骤(i-1)包含：利用与上述氮化硅膜的选择比为预定的比率的第1物质刻蚀上述第2层间绝缘膜的步骤，
上述步骤(i-2)包含：利用与上述氮化硅膜的选择比比上述第1物质低的第2物质刻蚀上述第1层间绝缘膜的步骤，
第1以及第2层间绝缘膜由同一物质形成。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3575408B2 (ja) 2000-08-15 2004-10-13 セイコーエプソン株式会社 トレンチ素子分離領域を有する半導体装置の製造方法
US6787422B2 (en) * 2001-01-08 2004-09-07 Chartered Semiconductor Manufacturing Ltd. Method of body contact for SOI mosfet
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
JP2004260073A (ja) * 2003-02-27 2004-09-16 Seiko Epson Corp 半導体装置およびその製造方法
JP2004281631A (ja) * 2003-03-14 2004-10-07 Renesas Technology Corp 半導体装置の設計方法
JP2004348044A (ja) * 2003-05-26 2004-12-09 Seiko Epson Corp 表示装置、表示方法及び表示装置の製造方法
US6905941B2 (en) * 2003-06-02 2005-06-14 International Business Machines Corporation Structure and method to fabricate ultra-thin Si channel devices
US7271454B2 (en) * 2003-08-28 2007-09-18 Renesas Technology Corp. Semiconductor memory device and method of manufacturing the same
US7135373B2 (en) * 2003-09-23 2006-11-14 Texas Instruments Incorporated Reduction of channel hot carrier effects in transistor devices
JP4610982B2 (ja) * 2003-11-11 2011-01-12 シャープ株式会社 半導体装置の製造方法
JP2005183686A (ja) 2003-12-19 2005-07-07 Renesas Technology Corp 半導体装置およびその製造方法
JP4065855B2 (ja) * 2004-01-21 2008-03-26 株式会社日立製作所 生体および化学試料検査装置
US7442598B2 (en) * 2005-06-09 2008-10-28 Freescale Semiconductor, Inc. Method of forming an interlayer dielectric
US7651935B2 (en) * 2005-09-27 2010-01-26 Freescale Semiconductor, Inc. Process of forming an electronic device including active regions and gate electrodes of different compositions overlying the active regions
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7884030B1 (en) 2006-04-21 2011-02-08 Advanced Micro Devices, Inc. and Spansion LLC Gap-filling with uniform properties
US20080054361A1 (en) * 2006-08-30 2008-03-06 Infineon Technologies Ag Method and apparatus for reducing flicker noise in a semiconductor device
DE102006040762B4 (de) * 2006-08-31 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale N-Kanalfeldeffekttransistor mit einer Kontaktätzstoppschicht in Verbindung mit einer Zwischenschichtdielektrikumsteilschicht mit der gleichen Art an innerer Verspannung
US8569858B2 (en) 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
JP5117740B2 (ja) * 2007-03-01 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102007057682A1 (de) * 2007-11-30 2009-06-04 Advanced Micro Devices, Inc., Sunnyvale Hybridkontaktstruktur mit Kontakt mit kleinem Aspektverhältnis in einem Halbleiterbauelement
US7932152B2 (en) * 2008-02-05 2011-04-26 Chartered Semiconductor Manufacturing, Ltd. Method of forming a gate stack structure
US7668010B2 (en) * 2008-02-27 2010-02-23 Macronix International Co., Ltd. Flash memory having insulating liners between source/drain lines and channels
JP5465907B2 (ja) * 2009-03-27 2014-04-09 ラピスセミコンダクタ株式会社 半導体装置
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
CN102110644A (zh) * 2009-12-23 2011-06-29 中芯国际集成电路制造(上海)有限公司 Pmos器件自对准硅化物阻挡膜制程方法
KR101734936B1 (ko) * 2010-08-27 2017-05-15 삼성전자주식회사 소자분리 막 아래에 저 저항 영역을 갖는 반도체 소자
US8652929B2 (en) * 2011-12-23 2014-02-18 Peking University CMOS device for reducing charge sharing effect and fabrication method thereof
CN104285301B (zh) * 2012-05-15 2017-03-08 三菱电机株式会社 半导体装置及其制造方法
EP2743965B1 (en) * 2012-12-13 2015-07-08 Imec Method for manufacturing semiconductor devices
US9472507B2 (en) 2013-06-17 2016-10-18 Samsung Display Co., Ltd. Array substrate and organic light-emitting display including the same
KR20160034492A (ko) * 2014-09-19 2016-03-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자
FR3048126B1 (fr) * 2016-02-18 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Structure du type photodiode, composant et procede de fabrication d'une structure
US10707330B2 (en) 2018-02-15 2020-07-07 Globalfoundries Inc. Semiconductor device with interconnect to source/drain
CN109545802B (zh) * 2018-12-14 2021-01-12 上海微阱电子科技有限公司 一种绝缘体上半导体器件结构和形成方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56150853A (en) 1980-04-25 1981-11-21 Hitachi Ltd Manufacture of semiconductor device
JPS5856450A (ja) 1981-09-30 1983-04-04 Nec Corp 相補型ｍｏｓ半導体装置
JPS58124243A (ja) 1982-01-21 1983-07-23 Toshiba Corp 半導体装置の製造方法
JP3061907B2 (ja) 1991-10-01 2000-07-10 日本電気株式会社 半導体装置及びその製造方法
JPH0621373A (ja) 1992-07-03 1994-01-28 Nec Corp 半導体装置の製造方法
JPH06347830A (ja) * 1993-06-07 1994-12-22 Canon Inc 光透過型半導体装置及びその製造方法
JPH06244180A (ja) 1993-02-19 1994-09-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0997833A (ja) * 1995-07-22 1997-04-08 Ricoh Co Ltd 半導体装置とその製造方法
TW323388B (zh) 1995-08-21 1997-12-21 Hyundai Electronics Ind
JPH0969610A (ja) 1995-08-31 1997-03-11 Hitachi Ltd 集積半導体装置およびその製造方法
US6127261A (en) 1995-11-16 2000-10-03 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit including a tri-layer pre-metal interlayer dielectric compatible with advanced CMOS technologies
JPH09172072A (ja) * 1995-12-18 1997-06-30 Nec Corp 半導体装置及びその製造方法
US5767549A (en) 1996-07-03 1998-06-16 International Business Machines Corporation SOI CMOS structure
JPH1032266A (ja) 1996-07-17 1998-02-03 Sony Corp 半導体装置の製造方法
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
JPH1154758A (ja) * 1997-08-01 1999-02-26 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6080655A (en) * 1997-08-21 2000-06-27 Micron Technology, Inc. Method for fabricating conductive components in microelectronic devices and substrate structures thereof
JPH1187723A (ja) 1997-09-10 1999-03-30 Hitachi Ltd 半導体集積回路装置の製造方法
JPH11109406A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 表示装置とその製造方法
JP4810712B2 (ja) * 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
WO1999033115A1 (en) 1997-12-19 1999-07-01 Advanced Micro Devices, Inc. Silicon-on-insulator configuration which is compatible with bulk cmos architecture
US6153043A (en) * 1998-02-06 2000-11-28 International Business Machines Corporation Elimination of photo-induced electrochemical dissolution in chemical mechanical polishing
JP3382844B2 (ja) * 1998-04-07 2003-03-04 日本電気株式会社 半導体装置の製造方法
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
JP2000133811A (ja) * 1998-10-28 2000-05-12 Sony Corp 薄膜トランジスタの製造方法
JP3506025B2 (ja) * 1998-11-30 2004-03-15 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
TW424314B (en) * 1999-07-09 2001-03-01 Taiwan Semiconductor Mfg Interconnection lines for improving thermal conductivity in integrated circuits and method for fabricating the same
US6083822A (en) * 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures
US6127228A (en) * 1999-11-06 2000-10-03 United Silicon Incorporated Method of forming buried bit line
US6372569B1 (en) * 2000-01-18 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance
US6362508B1 (en) * 2000-04-03 2002-03-26 Tower Semiconductor Ltd. Triple layer pre-metal dielectric structure for CMOS memory devices

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