CN1769517A - 等离子体化学气相沉积设备及用它制造半导体器件的方法 - Google Patents
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Abstract
一种用以在等离子体化学气相沉积(CVD)方法中使用的设备与一种用以使用此种设备制造半导体器件之方法被揭露。等离子体CVD设备包含：室；晶片，其底表面通过室内之静电卡盘而固定，且绝缘层通过等离子体CVD制程而沉积在其上；冷却气体入口，其通过静电卡盘，用以当等离子体CVD制程被实施时，供应冷却气体至晶片底表面；以及夹持单元，用以当冷却气体被供应时，将晶片夹持至静电卡盘。
Description
技术领域
本发明关于一种用以制造半导体器件之方法；且更具体而言，关于一种用以在等离子体化学气相沉积方法中使用的设备与一种用以通过使用此种设备制造半导体器件之方法。
背景技术
在高度集成的半导体器件中，由于最小线宽已被减小，精细图案间之间隔距离已被迅速缩减。因此，填充在这些精细图案间所形成之间隙且其后平面化该间隙填充的精细图案是高度必需的。而且，此平坦化之后的制程需要在低温下被执行以得到形成于基板上之精细金属氧化半导体场效应晶体管(MOSFET)之所需功能且避免MOSFET之降级(degradation)。
被用于填充精细图案间之间隙的绝缘层是基于诸如硼磷硅酸盐玻璃(BPSG)、O3-原硅酸四乙酯未掺杂硅酸盐玻璃(O3-tetraethylorthosilicateundoped silicate glass，TEOS USG)等的材料。然而，BPSG需要在超过800℃的高温执行的回流(reflow)制程且不适于填充小间隙，这是由于在湿蚀刻制程中对BPSG之高蚀刻量而造成的。而且，尽管有低的热预算，因为O3-TEOS USG具有不佳的间隙填充特性，O3-TEOS USG不能被应用于制造高度缩小之半导体器件。
为解决此问题，伴随着高密度等离子体化学气相沉积(HDP CVD)方法的使用，二氧化硅(SiO2)层目前被用作为间隙填充绝缘层。这种二氧化硅层可在范围从500℃至近似700℃的低温被沉积且具有良好的间隙填充与材料特性。基于这些原因，经由HDP CVD方法所得到之二氧化硅层被广泛地使用为高度缩小之半导体器件的间隙填充绝缘层。
第1图为配置图，示出一种用于HDP CVD方法之常规设备。
如图示，HDP CVD设备包含：室100；晶片101，二氧化硅层150经由HDP CVD方法形成在其上；静电卡盘102，其设置于晶片101之下，用以固定(anchor)晶片；一对源气体入口103，其设置于室100之底侧；第一射频(RF)功率供应器104，用以供应RF功率以在室100内产生高密度等离子体；感应线圈105，其设置于室100之外；真空泵106，其设置于室100之底侧，用以将副产物泵出；第二RF功率供应器107，用以供应RF功率至静电卡盘102以将高密度等离子体之离子与基团(radical)吸引向晶片101；以及振荡天线108，用以激发(ignite)通过室100之中心的高密度等离子体。
然而，包含在用以沉积二氧化硅层150的HDP CVD方法中产生且入射于晶片101的带电粒子如离子或电子的高密度等离子体可经由连接至基板或器件之传导线透入硅基板或形成于该硅基板上的器件，如栅绝缘层和MOSFET。带电粒子之透入造成该器件之驱动功率与可靠性被降级且导致由于错误操作造成之缺陷。这些不利效应被称为由HDP CVD方法所造成之等离子体引入损坏(plasma induced damage，PID)之现象。
具体而言，PID现象引发其它问题，如MOSFET中栅氧化物层泄漏电流的增加、疲劳、结二极管之泄漏电流的增加、热载流子损坏的放大、短沟道效应等。
而且，由于以下原因，PID现象在最小线宽低于100nm的高度集成半导体器件中变得更严重。
首先，由于半导体器件已被高度集成，MOSFET之沟道长度变短，且因此，施加至该沟道之电场被增加。此增加的电场造成沟道电流以较大的程度被泄漏。第二，因为栅氧化物层变得较薄，栅氧化物层之击穿电压由于泄漏电流增加而降低。第三，结二极管之电场因为硅基板中的井的掺杂浓度增加而变得较强。作为此较强电场的结果，由于当电子由热性加热与高电场被放电时产生热场发射(TFE)现象，结泄漏电流之增加较有可能发生。而且，热电子数目增加，从而导致当被使用延长的时间时MOSFET之驱动功率降低。
参考附图，这些提及之问题将说明如下。
第2图为一曲线图，示出当常规HDP CVD方法被用于传导线间之间隙填充时，晶片内的N-型MOS电容器之电介质击穿电场(EBD)分布。特别地，第2图所示之电介质击穿电场(EBD)分布由从形成于硅基板上的N-型MOS电容器中之栅绝缘层所产生的泄漏电流来确定。
在通过互连(interconnection)方法与常规HDP CVD制程所制造之N-型MOS电容器中，电介质击穿电场在晶片之局部部分变低，且此降低的电介质击穿电场表明N-型MOS电容器之不需要的泄漏电流增加。
第3图为一曲线图，示出当常规HDP CVD方法被用于传导线间之间隙填充时，晶片内P-型MOS电容器之电介质击穿电场(EBD)分布。如第2图所示之N-型MOS电容器，经由常规HDP CVD方法制造之P-型MOS电容器具有在晶片之局部部分被降低的电介质击穿电场。此降低的电介质击穿电场亦表明P-型MOS电容器之不需要的泄漏电流增加。
第4图为一曲线图，示出通过互连方法与常规HDP CVD制程形成于硅基板上的各种MOS电容器之一中之栅绝缘层电介质击穿电场之通过率(pass-rate)。如图示，电介质击穿电场之通过率在一些类型的MOS电容器测试图案(pattern)中被降低。
第5图为一曲线图，示出当一预定电压被施加至P-型MOSFET之栅电极时，栅绝缘层之泄漏电流分布。于此，P-型MOSFET，包括栅绝缘层，是通过互连方法连同施加常规HDP CVD方法而形成于硅基板上的。特别地，所示之泄漏电流分布基于天线比率(antenna ratio)，其被定义为栅电极和与栅电极连接之传导互连线之总面积对栅绝缘层，更具体而言，对栅氧化物层面积之比率。较高之天线比率意味着在HDP CVD方法应用期间较大量等离子体向着栅氧化物层的集合。
第6图为一曲线图，示出当某个水平的电荷被施加至通过互连方法与常规HDP CVD制程形成于硅基板上之N-型MOS电容器中的栅绝缘层时，晶片内电介质击穿电荷量(QBD)之分布。特别地，电介质击穿电荷量经由恒定电流应力测试(CCST)来测量。
第7图为一曲线图，示出单元区域(cell region)中由注入到常规制造之MOSFET中之热电子所造成之饱和阈电压偏移(shift)(ΔVtsat)之分布。特别地，所示之饱和阈电压偏移分布示出由热电子注入所造成之MOSFET之降级程度。
假如半导体器件由上述之PID现象而降级，则半导体器件之产出可被减低。而且，可能难以实现更加超精细之半导体器件，且可能有半导体器件之可靠性的降低以及由误操作所造成之缺陷的增加。
同时，当通过覆盖传导线图案之绝缘层或于HDP CVD制程中被形成之二氧化硅膜时，高密度等离子体亦可透入传导线图案。
因此，为实现高度集成半导体器件之高驱动功率和良好可靠性之目的，在HDP CVD制程中需要在提供间隙填充特性的同时时避免PID现象。
发明内容
因此，本发明之目的为提供一种使用于等离子体化学气相沉积(CVD)方法之设备，其能够在等离子体CVD方法应用中防止等离子体引入损坏的发生，同时维持间隙填充特性。
本发明之另一目的为提供一种使用在等离子体CVD方法中使用的设备的等离子体CVD方法。
依据本发明之一方面，提供一种等离子体化学气相沉积(CVD)设备，包含：室；晶片，其底表面通过室内之静电卡盘而固定且绝缘层通过等离子体CVD制程而沉积在其上；冷却气体入口，其通过静电卡盘，用以当等离子体CVD制程被实施时，供应冷却气体至晶片底表面；以及夹持(clamping)装置，用以当冷却气体被供应时，将晶片夹持至静电卡盘。
依据本发明之另一方面，提供一种制造半导体器件的方法，包含步骤：形成多个传导线于被提供有包括晶体管的各种器件之晶片上；固定该晶片至用于在等离子体化学气相沉积(CVD)方法中使用的设备之静电卡盘；以及在通过将冷却气体喷在晶片底表面之上而冷却该晶片时沉积绝缘层，其填充每个都产生于传导线之间的间隙。
附图说明
参考结合附图给出的以下优选实施例描述，本发明之以上与其它目的与特征将变得容易了解，其中：
第1图为一配置图，示出用于在高密度等离子体化学气相沉积(HDPCVD)方法中使用之常规设备。；
第2图为一曲线图，示出晶片内之N-型金属氧化半导体(MOS)电容器之电介质击穿电场分布，其中所述N-型MOS电容器通过互连方法与常规HDP CVD制程来制造；
第3图为一曲线图，示出晶片内之P-型金属氧化半导体(MOS)电容器之电介质击穿电场分布，其中所述P-型MOS电容器通过互连方法与常规HDP CVD制程来制造；
第4图为一曲线图，示出通过互连方法与常规HDP CVD制程来制造之MOS电容器中的栅绝缘层的电介质击穿电场通过率；
第5图为一曲线图，示出当预定电压被施加至通过互连方法与常规HDP CVD制程来制造之P-型金属氧化半导体场效应晶体管(MOSFET)之栅电极时，栅绝缘层之泄漏电流分布；
第6图为一曲线图，示出当某个水平的电荷被施加至通过互连方法与常规HDP CVD制程来制造之N-型MOS电容器之栅绝缘层时，晶片内的电介质击穿电荷量分布。；
第7图为一曲线图，示出单元区域中由注入到MOSFET中之热电子所造成之饱和阈电压偏移之分布，其中MOSFET通过互连方法与常规HDP CVD制程来制造；
第8A与8B图为例示依据本发明优选实施例的用于制造半导体器件之方法的剖面图；
第9图为示出依据本发明优选实施例的用于在等离子体CVD方法中使用之设备的配置图；
第10图为依据本发明优选实施例之曲线图，示出晶片内N-型MOS电容器之电介质击穿电场分布；
第11图为依据本发明优选实施例之曲线图，示出晶片内P-型MOS电容器之电介质击穿电场分布；
第12图为一曲线图，示出依据本发明优选实施例所制造之MOS电容器之栅绝缘层的电介质击穿电场之通过率；
第13图为一曲线图，示出依据本发明优选实施例所制造之P-型MOSFET之栅绝缘层之泄漏电流分布；
第14图为一曲线图，示出当某个水平的电荷被施加至依据本发明优选实施例所制造之N-型MOS电容器之栅绝缘层时，晶片内的电介质击穿电荷量分布；并且
第15图为依据本发明优选实施例之曲线图，示出单元区域中由注入到MOSFET中之热电子所造成之饱和阈电压偏移之分布。
具体实施方式
依据本发明之优选实施例，一种用于高密度等离子体化学气相沉积之设备与一种用以通过使用该设备制造半导体器件之方法将参考附图被详细描述。
第8A与8B图为依据本发明优选实施例之剖面图，例示一种制造半导体器件的方法。
参考第8A图，器件隔离区域22经由浅沟隔离(STI)制程形成于基板21中，且栅绝缘层23接着被形成于基板21上。在此，基板21是基于硅的。每个都包含栅电极24且硬掩模25的多个栅结构被形成于栅绝缘层23上。此时，栅电极24基于多晶硅之单层或多晶硅与钨之堆叠层。亦有可能使用钨硅化物(tungsten silicide)而不是钨。硬掩模25通过使用硅氮化物而形成。
接下来，氧化物层26与氮化物层27被依次形成于栅结构上以形成间隔物S。接着，通过使用间隔物S与栅结构，离子植入制程被实施以在设置于栅结构之间之基板21之表面下形成多个源/漏结28。
之后，层间绝缘层29被形成于以上所得到之基板结构之上，且接着，虽然未例示，层间绝缘层29被蚀刻以形成多个接触孔，其曝露设置于栅结构之间的对应源/漏结28。当被填入接触孔时，多个第一传导线30被形成。
从上述依次制程所得到之晶片被夹持且安放在用于在等离子体化学气相沉积(CVD)方法中使用的设备之静电卡盘上。参考第9图，等离子体CVD设备之特定配置将在先前说明中被提供。而且，应指出虽然等离子体之各种可能类型可被用于等离子体CVD设备与方法，高密度等离子体(HDP)之使用于先前说明中被作为例子。
参考第8B图，当诸如惰性气体的冷却气体被喷在基板21之底表面之上时，二氧化硅(SiO2)层31经由执行HDP CVD方法而形成于以上所得到之基板结构的整个表面之上，由此填充产生于第一传导线30之间之间隙。接着，二氧化硅层31经由化学气相抛光(CMP)制程，通过抛光二氧化硅层31的一部分而平面化。在平面化制程之后，用以在平面化二氧化硅层31上形成多个第二传导线32的制程被执行。
如上所述，在经由HDP CVD方法形成二氧化硅层31期间，冷却气体被喷在基板结构，即晶片之底表面之上以用于冷却该晶片之目的。因此，有可能避免高密度等离子体之带电粒子透入上述器件。当带电粒子之透入被阻挡时，进一步有可能避免等离子体引入损坏(PID)之发生。
第9图为依据本发明优选实施例之配置图，示出一种用于在等离子体CVD方法中使用之设备。
如图示，HDP CVD设备包含：室200；晶片201，二氧化硅层31经由HDP CVD方法而沉积在其上；静电卡盘202，其设置于晶片201之下，用以固定晶片201；冷却气体入口203，用以在应用HDP CVD方法期间经由静电卡盘202来供应冷却气体至整个晶片201；静电发生器204，其与静电卡盘202外部地连接，用以当冷却气体被供应时，产生静电性以夹持晶片201；一对源气体入口205，其设置于室200之底侧；第一射频(RF)功率供应器206，用以供应RF功率以在室200内产生高密度等离子体(HDP)；感应线圈207，其设置于室200外；真空泵208，其设置于室200之底侧，用以抽出副产物；第二RF功率供应器209，用以供应RF功率至静电卡盘202以将高密度等离子体之离子与基团吸引向晶片201；以及振荡天线210，用以激发通过室200中心的高密度等离子体。
具体而言，冷却气体入口203具有许多管以均匀供应冷却气体至晶片201底侧，且这些管穿过静电卡盘202，达到晶片201底侧。而且，虽然静电发生器204被用作用以夹持晶片201之装置，仍有可能使用另一种夹持装置，如施压器，其在机械上压住晶片201之两端，或者是泵，其通过施加真空抽运至晶片201的后表面，使晶片201之后表面被附着至静电卡盘202上。当冷却气体被喷在晶片201之底表面之上时，这些夹持装置可防止晶片201被摇动，且亦避免喷在晶片201之底表面之上的冷却气体漏出至整个晶片201与室200内。
以下，一种用以通过采用HDP CVD方法连同使用HDP CVD设备来沉积二氧化硅层31之方法将被详细描述。
首先，通过使用静电性将晶片201固定于静电卡盘202。接着，源气体经由源气体入口205被供入室200中，且RF功率被供应至感应线圈207以在室200内产生高密度等离子体。
接下来，静电卡盘202经由第二RF功率供应器209被供以通常称为偏置功率的RF功率，使得高密度等离子体被吸引向晶片201。结果，二氧化硅层31被沉积。
在二氧化硅层31沉积期间，用作冷却气体之惰性气体经由冷却气体入口203被喷在晶片201之底表面之上。此时，惰性气体从由氦(He)、氢(H2)、氮(N2)、氩(Ar)与氖(Ne)所组成之组中被选择且以近似10sccm至近似200sccm的量流动。而且，在晶片201之底表面的压力被设置成处于从近似0.1托至近似50托的范围。在此特定条件下，晶片201之温度被设置为从近似100℃至近似450℃的范围。
当喷在晶片201之底表面之惰性气体量增加时，在晶片201之底表面之压力增加且晶片201之温度减低，由此改善冷却效率。然而，假如惰性气体量太高，将难以夹持晶片201且惰性气体泄漏在室200内，从而影响施加于整个晶片201之HDP CVD制程。而且，在沉积二氧化硅层31之整个或部分时段之前或在硅层31被沉积之后，惰性气体可被供应一预定时段。
第10图为依据本发明优选实施例之曲线图，示出晶片内N-型金属氧化半导体(MOS)电容器之电介质击穿电场分布。特别地，电介质击穿电场(EBD)依赖于从形成于硅基板上之N-型MOS电容器之栅绝缘层所产生之泄漏电流。
在第2图所示之常规N-型MOS电容器中，电介质击穿电场在晶片之局部部分变低，表明不需要的N-型MOS电容器泄漏电流增加。相反，如第10图所示，当二氧化硅层经由使用发明的HDP CVD方法被沉积时，电介质击穿电场较不频繁地减小。就是说，电介质击穿电场在晶片内均匀分布，从而维持高值。
第11图为依据本发明优选实施例之曲线图，示出晶片内P-型MOS电容器之电介质击穿电场分布。特别地，电介质击穿电场(EBD)由从形成于硅基板上之P-型MOS电容器之栅绝缘层所产生之泄漏电流而导致。
与第3图所示之常规P-型MOS电容器相比，当经由使用发明的HDPCVD方法来沉积二氧化硅层时，在第11图中电介质击穿电场较不频繁地减小。
第12图为一曲线图，示出依据本发明优选实施例所制造之各种MOS电容器之一的栅绝缘层的电介质击穿电场通过率。
与第4图相比，经由发明的HDP CVD方法，二氧化硅层之沉积导致MOS电容器之平均通过率的增加。
第13图为一曲线图，示出依据本发明优选实施例所制造之P-型金属氧化半导体场效应晶体管(MOSFET)之栅绝缘层之泄漏电流分布。特别地，所示的栅绝缘层之泄漏电流分布是基于天线比率，且当一预定电压被施加至形成于硅基板上之P-型MOSFET之栅电极时测量泄漏电流。与第5图相比，P-型MOSFET之泄漏电流不与第3图中所示增加得一样多且与天线比率无关。
第14图为一曲线图，示出当某个水平的电荷被施加至依据本发明优选实施例所制造之N-型MOS电容器之栅绝缘层时，晶片内电介质击穿电荷量(QBD)之分布。特别地，电介质击穿电荷量经由恒定电流应力测试(CCST)来测量。
与第6图所示之常规N-型MOS电容器之电介质击穿电荷量分布相比，N-型MOS电容器之可靠性被改善，表明使用绝缘层之MOS电容器或MOSFET之寿命可被增加。
第15图为依据本发明优选实施例之曲线图，示出单元区域中由注入到MOSFET中之热电子所造成之饱和阈电压偏移(ΔVtsat)之分布。
如图示，与第7图所示的常规MOSFET之饱和阈电压偏移分布相比，验证了饱和阈电压偏移被减低。此减低表明MOSFET更耐由热电子所造成之MOSFET之驱动功率的降级。对热电子之免疫性的这种增加水平进一步表明MOSFET之可靠性与寿命可被改善，即使当MOSFET被使用一延长的时间时。
依据本发明之优选实施例，通过防止栅绝缘层之泄漏电流增加而提供了有关改善电介质击穿电场的效果。而且，栅绝缘层对电荷应力具有改善的抵抗特性。此改善的抵抗导致电介质击穿电荷量之增加，这提供了有关MOS器件之延长寿命与改善可靠性的进一步效果。此外，有可能防止由热电子所造成之短沟道N-型MOSFET之降级与疲劳之发生。因此，晶体管工作中之缺陷被减少，导致改善半导体器件之寿命与可靠性。
因此，基于上述效果，有可能改进形成于基板上之器件的驱动功率且增加半导体器件之产出与寿命，这是因为通过防止泄漏电流增加，器件可靠性被改善。而且，因为缩小化之器件可容易形成于基板上，有可能制造高度集成之半导体器件。
本发明包含关于在2004年10月28日申请于韩国专利局的韩国专利申请号KR 2004-0086878，，其全部内容在此引入作为参考。
尽管已参照某些优选实施例描述了本发明，对本领域的技术人员将显而易见的是，可在以下权利要求所限定之发明精神与范围内做出各种改变与修改。
【主要符号说明】
21 基板
22 器件隔离区域
23 栅绝缘层
24 栅电极
25 硬掩模
26 氧化物层
27 氮化物层
28 源/漏结
29 层间绝缘层
30 第一传导线
31 二氧化硅层
32 第二传导线
100，200 室
101，201 晶片
102，202 静电卡盘
103，205 源气体入口
104，206 第一射频功率供应器
105，207 感应线圈
106，208 真空泵
107，209 第二RF功率供应器
108，210 振荡天线
150 二氧化硅层
203 冷却气体入口
204 静电发生器。
Claims (19)
1.一种等离子体化学气相沉积(CVD)设备，包括：
室；
晶片，其底表面通过所述室内之静电卡盘而固定，且绝缘层通过等离子体CVD制程而沉积在其上；
冷却气体入口，其通过静电卡盘，用以当等离子体CVD制程被实施时供应冷却气体至晶片底表面；以及
夹持装置，用以当冷却气体被供应时，夹持晶片至静电卡盘。
2.如权利要求第1项之等离子体CVD设备，进一步包含：
多个源气体入口，其设置于所述室之底侧；
感应线圈，其设置于所述室之外，用以在该室之内产生高密度等离子体；
第一射频(RF)功率供应器，用以供应RF功率至感应线圈；
真空泵，其设置于所述室之底侧，用以将副产物抽出；
第二RF功率供应器，用以供应RF功率至静电卡盘以将高密度等离子体之离子与基团吸引向晶片；以及
振荡天线，用以振荡通过所述室之上中心部分之高密度等离子体。
3.如权利要求第1项之等离子体CVD设备，其中夹持装置为选自于如下之一种：在机械上压住晶片之边缘侧的施压器，通过使用静电性将晶片附着至静电卡盘上的静电发生器，以及通过将真空抽运施加至晶片的后表面将晶片附着至该卡盘上的泵。
4.如权利要求第1项之等离子体CVD设备，其中冷却气体入口包括许多管以给予至晶片之底表面的冷却气体之均匀供应。
5.如权利要求第4项之等离子体CVD设备，其中经由冷却气体入口所供应之冷却气体为惰性气体。
6.如权利要求第5项之等离子体CVD设备，其中惰性气体从由氦(He)、氢(H2)、氮(N2)、氩(Ar)与氖(Ne)所组成之一组中被选择。
7.如权利要求第5项之等离子体CVD设备，其中惰性气体以范围从近似
10sccm至近似200sccm的量被供应，从而使在晶片底表面之压力处于从近似0.1托至近似50托的范围。
8.如权利要求第1项之等离子体CVD设备，其中在施加等离子体CVD制程之整个时段与施加等离子体CVD制程之部分时段之一前，冷却气体被供应一预定时段。
9.如权利要求第1项之等离子体CVD设备，其中在等离子体CVD制程执行后，冷却气体被供应一预定时段。
10.一种用以制造半导体器件之方法，包括步骤：
形成多个传导线于被提供有包括晶体管之各种器件的晶片上；
固定该晶片至使用于等离子体化学气相沉积(CVD)方法中的设备之静电卡盘；以及
在通过将冷却气体喷在晶片的底表面之上而冷却该晶片时沉积绝缘层，其填充每个都产生于传导线之间的间隙。
11.如权利要求第10项之方法，其中冷却气体使用惰性气体。
12.如权利要求第11项之方法，其中惰性气体从由氦(He)、氢(H2)、氮(N2)、氩(Ar)与氖(Ne)所组成之一组中被选择。
13.如权利要求第11项之方法，其中惰性气体以范围从近似10sccm至近似200sccm的量被供应，从而使在晶片底表面之压力处于从近似0.1托至近似50托的范围。
14.如权利要求第10项之方法，其中在施加等离子体CVD制程之整个时段与施加等离子体CVD制程之部分时段之一前，冷却气体被供应一预定时段。
15.如权利要求第10项之方法，其中在等离子体CVD制程执行后，冷却气体被供应一预定时段。
16.如权利要求第10项之方法，其中晶片被夹持以防止在冷却气体供应期间晶片被摇动。
17.如权利要求第16项之方法，其中晶片之夹持通过在机械上压住该晶片的边缘侧来实施。
18.如权利要求第16项之方法，其中晶片之夹持通过使用使该晶片附着至静电卡盘上的静电性来实施。
19.如权利要求第16项之方法，其中晶片之夹持通过施加真空抽运至该晶片的后表面以使晶片附着至静电卡盘上来实施。
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2008
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Cited By (2)
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