KR20060037822A - 고밀도플라즈마 화학기상증착 장치 및 그를 이용한반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 HDP CVD 형성 공정시에 갭필능력을 유지하면서도 PID 현상을 억제할 수 있는 고밀도플라즈마 화학기상 증착 장치 및 그를 이용한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 고밀도플라즈마 화학기상 증착 장치는 챔버, 상기 챔버 내부에서 저면이 정전척에 의해 고정되며 HDP CVD 공정에 의해 절연막이 증착되는 웨이퍼, 상기 정전척에 관통하여 상기 HDP CVD 공정시 상기 웨이퍼 저면에 냉각가스를 공급하는 냉각가스 주입구, 및 상기 냉각가스 공급시 상기 웨이퍼를 상기 정전척에 클램핑하는 클램핑수단을 포함하여, HDP CVD SiO2(31) 증착 공정시에 웨이퍼의 저면에 냉각가스를 흘려주어 웨이퍼를 강제로 냉각시키므로써 플라즈마 내 대전입자가 하부의 소자로 침투하는 것을 억제하여 PID 현상을 방지한다.
고밀도플라즈마화학기상증착, HDP CVD, 클램핑, 냉각가스

Description

고밀도플라즈마 화학기상증착 장치 및 그를 이용한 반도체소자의 제조 방법{APPARATUS FOR HIGH DENSITY PLASMA CHEMICAL VAPOR DEPOSITION AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING THE SAME}
도 1은 종래기술에 따른 HDP CVD 증착 장치의 구성도,
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3은 본 발명의 실시예에 따른 HDP CVD 증착 장치의 구성도,
도 4는 종래기술과 본 발명의 실시예에 따른 n형 MOS 캐패시터의 절연파괴전기장의 웨이퍼내 분포를 비교한 도면,
도 5는 종래기술과 본 발명의 실시예에 따른 p형 MOS 캐패시터의 절연파괴전기장의 웨이퍼내 분포를 비교한 도면,
도 6은 종래기술과 본 발명의 실시예에 따른 MOS 캐패시터의 절연파괴전기장의 평균합격수율을 비교한 도면,
도 7a는 종래기술에 따른 p형 MOSFET에서 누설전류의 안테나비율에 따른 웨이퍼내 분포를 나타낸 도면,
도 7b는 본 발명의 실시예에 따른 p형 MOSFET에서 누설전류의 안테나비율에 따른 웨이퍼내 분포를 나타낸 도면,
도 8은 종래기술과 본 발명의 실시예에 따른 n형 MOS 캐패시터의 절연파괴전하량의 웨이퍼내 분포를 비교한 도면,
도 9는 종래기술과 본 발명의 실시예에 따른 셀지역의 MOSFET들에 주입된 핫전자에 의한 포화임계전압의 변화량의 웨이퍼내 분포를 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
200 : 챔버 201 : 웨이퍼
202 : 정전척 203 : 냉각가스주입구
204 : 정전기발생기 205 : 소스가스주입구
206 : 제1RF파워발생기 207 : 유도코일
208 : 진공펌프 209 : 제2RF파워발생기
210 : 발진안테나
본 발명은 반도체 제조 기술에 관한 것으로, 특히 고밀도플라즈마 화학기상증착 장치 및 그를 이용한 반도체소자의 제조 방법에 관한 것이다.
초고집적 반도체 소자에 있어서, 최소 선폭이 감소됨에 따라 미세 도선 패턴 들 사이의 간격이 급격히 좁아지게 되었다. 그리하여 미세 도선 패턴의 간극을 갭필하고 평탄화시키는 것이 큰 문제로 대두되고 있다. 또한, 기판에 형성되는 미세한 MOSFET 소자의 원하는 성능을 획득하고 열화현상을 억제하기 위해서는 후속 공정의 온도가 낮아야만 한다.
위와 같이, 미세 도선 패턴의 간극을 갭필하는 갭필절연막으로는 BPSG(Boron Phosphorus Silicate Glass), O3-TEOS USG(Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 등이 있다. 그러나, BPSG는 800℃ 이상의 고온 리플로우(reflow) 공정이 필요하며 습식 식각시 식각량이 많아서 작은 갭을 갭필하기에는 부적합하다. 그리고, O3-TEOS USG은 BPSG보다 적은 열부담(thermal budget)을 갖지만 갭필 특성이 불량하여 초고집적 반도체 소자에는 적용할 수 없다.
이러한 문제점을 해결하기 위해 최근에는 갭필절연막으로 고밀도플라즈마화학기상증착(High Density Plasma Chemical Vapor Deposition; HDP CVD) 장치를 이용한 실리콘산화막(SiO2), 즉 HDP CVD SiO2을 사용하고 있다. 상기한 HDP CVD SiO 2는 낮은 공정온도(500℃∼700℃)에서도 증착이 가능하며, 우수한 갭필 특성과 막질을 나타내기 때문에 초고집적 반도체소자의 갭필절연막으로 널리 사용하고 있다.
도 1은 종래기술에 따른 HDP CVD 증착 장치의 구성도이다.
도 1을 참조하면, 종래기술에 따른 HDP CVD 증착 장치는 챔버(100), HDP 공정에 의해 HDP CVD SiO2(150)가 증착되는 웨이퍼(101), 웨이퍼(101) 아래에 위치하여 웨이퍼(101)를 고정시키는 정전척(102), 챔버(100)의 바다측에 구비된 소스가스 주입구(103), 챔버(100) 내부에 HDP 형성을 위해 제1RF파워공급기(104)로부터 RF 파워가 공급되며 챔버(100) 외부에 설치된 유도코일(105), 챔버(100)의 바닥쪽에 위치하여 부산물을 외부로 배출하기 위한 진공펌프(106), HDP내 이온 및 라디칼들을 웨이퍼(101)쪽으로 끌어당기기 위해 정전척(102)에 RF 파워를 공급하는 제2RF파워공급기(107), 챔버(100)의 중앙을 관통하는 플라즈마 발진을 위한 발진안테나(108)로 구성된다.
그러나, HDP CVD SiO2(150)를 증착하기 위한 HDP CVD 공정시에 발생되어 웨이퍼(101)로 입사되는 HDP(이온, 전자 등의 대전입자)가 가까이에 위치한 전도성 Q배선 등을 통해서 실리콘기판이나 기판에 형성된 소자(게이트절연막, MOSFET) 등으로 침투할 수 있다.
대전입자가 실리콘기판이나 기판에 형성된 소자에 침투하게 되면 기판 소자의 구동능력을 저하시키고, 오동작에 의한 불량을 초래할 뿐만 아니라 소자의 신뢰성도 열화시킬 수 있다.
이와 같은 현상을 HDP CVD 공정에 의한 PID(Plasma Induced Damage) 현상이라 한다. 즉, PID 현상은 플라즈마에 의해 유발되는 손상을 의미한다.
구체적으로 이 PID 현상은 MOSFET의 게이트산화막의 누설전류 증가 및 피로 현상, 접합다이오드의 누설전류 증가 현상, 핫캐리어 손상(Hot carrier damage)의 증폭 현상, 그리고 단채널 효과(Short channel effect)의 증가 현상 등을 유발시키기가 용이한 것으로 알려져 있다.
또한, PID 현상은 최소 선폭이 100nm 이하인 초미세, 초고집적 반도체 소자에서는 더욱 심화되는데, 그 이유는 다음과 같다.
첫째, 소자가 미세화될수록 MOSFET의 채널길이가 감소되기 때문에 채널에 인가되는 전기장이 증가되어 채널 누설전류의 증대가 용이해지며, 둘째, 게이트산화막의 두께가 얇아지게 되기 때문에 산화막의 절연파괴전압이 낮아지고 산화막 누설전류가 증대되기 용이해지며, 셋째, 기판의 웰 농도가 증가되기 때문에 접합다이오드의 전기장의 세기가 커지고 이로인해 TFE(Thermal Field Emission)(TFE는 열 및 전기장에 의한 전자 방출) 현상에 의한 접합누설전류의 증대가 용이하며, 핫전자(Hot electron) 수의 증가로 장기간 사용시 MOSFET의 구동능력이 현저히 저하되는 현상이 발생하기 쉽기 때문이다.
이와 같이 PID 현상에 의한 기판 소자의 열화현상이 유발되면 반도체칩의 수율이 저하되고, 보다 극미세한 반도체소자의 구현이 난해하게 될뿐만 아니라 소자의 누적 신뢰도가 현저히 저하되고 오동작에 의한 불량이 증가될 수 있다.
한편, 이와 같은 고밀도플라즈마는 전도성 배선 패턴을 피복하고 있는 절연막이나 증착되는 HDP CVD막을 투과하여 전도성 배선패턴으로 침투할 수 있다.
그러므로, 최근에 층간절연막 평탄화 구현을 위해 사용되는 HDP CVD 형성 공정시에 갭필능력을 유지하면서도 초래될 수 있는 PID 현상을 억제시키는 것은 초고집적 반도체소자의 구동능력 및 신뢰성 획득에 있어서 중요한 과제로 부각되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, HDP CVD 형성 공정시에 갭필능력을 유지하면서도 PID 현상을 억제할 수 있는 고밀도플라즈마 화학기상 증착 장치 및 그를 이용한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 고밀도플라즈마 화학기상 증착 장치는 챔버, 상기 챔버 내부에서 저면이 정전척에 의해 고정되며 HDP CVD 공정에 의해 절연막이 증착되는 웨이퍼, 상기 정전척에 관통하여 상기 HDP CVD 공정시 상기 웨이퍼 저면에 냉각가스를 공급하는 냉각가스 주입구, 및 상기 냉각가스 공급시 상기 웨이퍼를 상기 정전척에 클램핑하는 클램핑수단을 포함하는 것을 특징으로 하고, 상기 챔버의 바다측에 구비된 소스가스주입구, 상기 챔버 내부에 고밀도플라즈마 형성을 위해 상기 챔버 외부에 설치된 유도코일, 상기 유도코일에 RF 파워를 공급하는 제1RF파워공급기, 상기 챔버의 바닥쪽에 위치하여 부산물을 외부로 배출하기 위한 진공펌프, 상기 고밀도플라즈마 내 이온 및 라디칼들을 상기 웨이퍼쪽으로 끌어당기기 위해 상기 정전척에 RF 파워를 공급하는 제2RF파워공급기, 상기 챔버의 상부 중앙을 관통하는 플라즈마 발진을 위한 발진안테나를 더 포함하는 것을 특징으로 하며, 상기 클램핑 수단은 상기 웨이퍼의 양끝단 지역을 기계적으로 눌러주는 압착기, 정전기를 이용하여 상기 웨이퍼를 정전척에 흡착시키는 정전기발생기 또는 상기 웨이퍼의 후면을 진공펌핑하여 상기 정전척에 흡착시키는 펌프 중에서 선택되는 것을 특징으로 하고, 상기 냉각가스 주입구에 의해 공급되는 냉각가스는 불활성 가스인 것을 특징으로 하며, 상기 불활성 가스는 10sccm∼200sccm 범위의 유량으로 공급되어 상기 웨이퍼의 저면 압력을 10mtorr∼50torr 범위가 되도록 하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 트랜지스터를 포함하는 소자가 형성된 웨이퍼 상부에 복수의 전도성 배선을 형성하는 단계, 상기 전도성 배선이 형성된 웨이퍼를 고밀도플라즈마 화학기상증착 장치의 정전척에 고정시키는 단계, 및 상기 전도성 배선 사이를 갭필하는 절연막을 증착하되, 상기 웨이퍼의 저면에 냉각가스를 분사시켜 상기 웨이퍼를 강제로 냉각시키면서 증착하는 단계를 포함하는 것을 특징으로 하며, 상기 냉각가스는 불활성가스를 이용하는 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명은 HDP CVD 공정을 이용하는 초고집적 반도체소자의 제조시에, HDP CVD막의 갭필능력을 유지하면서도 HDP CVD 공정시 유발되어 반도체소자를 열화시킬 수 있는 PID 현상을 억제하므로써, 게이트산화막의 누설전류나 절연파괴 현상을 억제하고 MOSFET의 신뢰성을 향상시키고자 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(21)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한 후, 실리콘기판(21) 상에 게이트절연막(23)을 형성한다. 그리고 나서, 게이트절연막(23) 상에 게이트전극(24)과 하드마스크(25)의 순서로 적층된 게이트패턴을 형성한다. 여기서, 게이트전극(24)은 폴리실리콘막 또는 폴리실리콘막과 텅스텐막의 순서로 적층된 것이며, 하드마스크(25)는 실리콘질화막으로 형성한다.
다음으로, 게이트패턴 상부에 게이트스페이서를 형성하는데, 게이트스페이서는 산화막스페이서(26)와 질화막스페이서(27)의 순서로 적층하여 형성한다.
다음으로, 게이트스페이서 및 게이트패턴을 마스크로 이용한 이온주입을 진행하여 게이트패턴 사이의 실리콘기판(21) 내에 소스/드레인 접합(28)을 형성한다.
이어서, 게이트스페이서를 포함한 전면에 하부 층간절연막(29)을 형성한 후, 하부 층간절연막(29)을 식각하여 게이트 패턴 사이의 소스/드레인 접합(28)을 노출시키는 콘택홀을 형성한다. 그리고 나서, 콘택홀에 매립되는 제1전도성배선(30)을 형성한다.
위와 같이, 제1전도성배선(30)까지 형성한 실리콘기판(21), 바람직하게는 웨이퍼를 클램핑(clamping)하여 도 3에 도시된 증착장치의 정전척에 고정시킨다. 증착장치의 구성에 대한 자세한 설명은 후에 설명하기로 한다.
도 2b에 도시된 바와 같이, 실리콘기판(21)의 저면에 냉각가스(예, 불활성 가스)를 분사시키면서 실리콘기판(21)의 전면에 HDP CVD SiO2(31)을 증착하여 제1전 도성배선(30) 사이의 갭필을 진행한 후, 평탄화 공정을 진행한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방법을 이용하여 HDP CVD SiO2(31)의 일부를 연마제거하므로써 가능하다.
후속 공정으로, 평탄화된 HDP CVD SiO2(31) 상에 제2전도성배선(32) 공정을 진행하여 반도체 소자의 제조 공정을 완료한다.
전술한 바와 같이, 본 발명은 HDP CVD SiO2(31) 증착 공정시에 웨이퍼의 저면에 냉각가스를 흘려주어 웨이퍼를 강제로 냉각시킨다. 이로써 플라즈마 내 대전입자가 하부의 소자로 침투하는 것을 억제하여 PID 현상을 방지한다.
도 3은 본 발명의 실시예에 따른 HDP CVD 증착 장치의 구성도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 고밀도플라즈마(HDP) 증착 장치는 챔버(200), HDP CVD 공정에 의해 HDP CVD SiO2(31)가 증착되는 웨이퍼(201), 웨이퍼(201) 아래에 위치하여 웨이퍼(201)를 고정시키는 정전척(202), 정전척(202)을 관통하여 HDP CVD 공정시 웨이퍼 저면에 냉각가스를 공급하는 냉각가스 주입구(203), 외부로부터 정전척(202)에 연결되어 냉각가스 공급시 웨이퍼(201)를 클램핑하도록 정전기를 발생시키는 정전기발생기(204), 챔버(200)의 바다측에 구비된 소스가스주입구(205), 챔버(200) 내부에 고밀도플라즈마(HDP) 형성을 위해 제1RF파워공급기(206)로부터 RF 파워가 공급되며 챔버(200) 외부에 설치된 유도코일(207), 챔버(200)의 바닥쪽에 위치하여 부산물을 외부로 배출하기 위한 진공펌프(208), 고밀도플라즈마(HDP)내 이온 및 라디칼들을 웨이퍼(201)쪽으로 끌어당기기 위해 정전 척(202)에 RF 파워를 공급하는 제2RF파워공급기(209), 챔버(200)의 중앙을 관통하는 플라즈마 발진을 위한 발진안테나(210)로 구성된다.
도 3에서, 냉각가스주입구(203)는 웨이퍼(201)의 저면에 골고루 냉각가스가 공급되도록 여러 개의 관(tube)을 구비하고, 이 관들이 정전척(202)을 관통하여 웨이퍼(201)의 저면에 이르는 것이다.
그리고, 웨이퍼(201)를 클램핑하는 장치로 정전기발생기(204)를 이용하였으나, 다른 클램핑장치로는 웨이퍼(201)의 양끝단을 기계적으로 눌러주는 압착기 또는 웨이퍼(201)의 후면을 진공펌핑하여 정전척(202)에 흡착시키는 펌프 중에서 선택될 수 있다.
상기한 클램핑장치들은 웨이퍼(201)의 저면에 냉각가스 분사시에 웨이퍼(201)의 흔들림을 방지하고, 또한 웨이퍼(201)의 저면에 분사된 냉각가스가 웨이퍼(201)의 전면 등 챔버(200) 내부로 누출되는 것을 방지하기 위함이다.
도 3과 같은 장치를 이용하여 HDP CVD SiO2(31)를 증착하는 방법은, 먼저 웨이퍼(201)를 정전기를 이용하여 정전척(202)에 고정시키고, 챔버(200) 내부에 소스가스주입구(205)를 통해 소스가스를 공급한 후 유도코일(207)에 RF 파워를 인가하여 챔버(200) 내부에 플라즈마(HDP)를 발생시킨다.
다음으로, 제2RF파워발생기(209)를 통해 정전척(202)에 RF 파워(통상적으로, 바이어스 파워라고 일컬음)를 공급하여 플라즈마를 웨이퍼(201)쪽으로 끌어당겨 HDP CVD SiO2(31)를 증착한다.
이러한 HDP CVD SiO2(31) 증착시에 냉각가스주입구(203)를 통해서 웨이퍼(201)의 저면에 냉각가스인 불활성 가스를 분사시킨다. 이때, 분사되는 불활성가스는 He, H2, N2, Ar 또는 Ne을 사용하고, 유량은 10sccm∼200sccm 정도로 하여 웨이퍼(201)의 저면 압력이 100mtorr∼50torr 범위가 되도록 하므로써 웨이퍼(201)의 온도가 100℃∼450℃ 범위의 저온이 되도록 한다.
웨이퍼(201)의 저면에 분사되는 불활성 가스의 유량이 증가될수록 웨이퍼(201)의 저면 압력은 증가되고 웨이퍼(201)의 온도는 감소되어 냉각 효율이 향상된다. 그러나, 불활성가스의 유량이 너무 과하면 웨이퍼(201)를 클램핑하기가 어려워지고 웨이퍼(201)의 저면에 분사되는 불활성가스가 챔버(200) 내부로 누출되어 웨이퍼(201) 전면에 이루어지고 있는 증착 공정에 영향을 줄 수 있으므로 주의해야 한다. 그리고, HDP CVD SiO2(31)의 증착 시간의 전부 또는 일부를 포함하여 증착전에 미리 일정시간동안 공급하거나, 또는 증착후까지 일정시간 공급할 수 있다.
도 4는 종래기술과 본 발명의 실시예에 따른 n형 MOS 캐패시터의 절연파괴전기장의 웨이퍼내 분포를 비교한 도면이다. 도 4는 실리콘 기판에 형성되어 있고, 게이트절연막을 포함하는 n형 MOS 캐패시터에서 게이트절연막에 발생되는 누설전류에 의한 절연파괴전기장(Dielectric breakdown electric field; EBD)의 웨이퍼내 분포이다.
종래기술에서는 절연파괴전기장이 웨이퍼내 일부 부위에서 낮아진 양상이 보이며, 이는 MOS 캐패시터의 원치않는 누설전류가 증가되었음을 의미한다.
이에 반해, 본 발명을 이용하여 HDP CVD SiO2를 증착한 경우에는 절연파괴전기장의 감소현상이 종래기술보다 억제되고 있음을 알 수 있다. 즉, 웨이퍼내에서 일정하게 절연파괴전기장이 측정되고 있음을 알 수 있다.
도 5는 실리콘기판에 형성되어 있고, 게이트절연막을 포함하는 p형 MOS 캐패시터에서 게이트절연막에 발생되는 누설전류에 의한 절연파괴전기장의 웨이퍼내 분포이다.
종래기술에서는 절연파괴전기장이 웨이퍼 일부 부위에서 낮아진 양상이 보이며 이는 MOS 캐패시터의 원치않는 누설전류가 증가되었음을 의미한다. 이에 반해, 본 발명을 이용하여 HDP CVD SiO2을 증착한 경우에는 절연파괴전기장의 감소현상이 종래기술보다 억제되고 있음을 알 수 있다.
도 6은 실리콘기판에 형성되어 있고, 게이트절연막을 포함하는 MOS 캐패시터에서 게이트절연막의 절연파괴전기장의 합격수율(BV Pass rate, %)을 나타낸 도면이다.
도 6을 참조하면, 본 발명을 이용하여 HDP CVD SiO2을 증착한 경우에는 MOS 캐패시터의 평균합격수율이 종래기술보다 증가되었음을 보이고 있다.
도 7a는 종래기술에 따른 실리콘기판에 형성되어 있고, 게이트절연막을 포함하는 p형 MOSFET에서 특정전압을 게이트전극에 인가하였을 경우에 발생되는 게이트절연막의 누설전류의 웨이퍼내 분포이며, 도 7b는 본 발명의 실시예에 따른 게이트절연막의 누설전류의 웨이퍼내 분포로서, 안테나 비율(antenna ratio)에 따라서 도 시한 것이다.
여기서, 안테나비율은 게이트전극 및 이와 연결된 전도성 배선 패턴의 면적 대 게이트산화막 면적을 나타낸 것으로, 안테나 비율이 증가될수록 HDP CVD막 증착시에 플라즈마에 노출될 확률은 증가된다.
도 7b에 도시된 바와 같이, 본 발명을 이용하는 경우 MOSFET의 누설전류 증가 현상이 도 7a에 도시된 종래기술보다 현저히 감소하였음을 알 수 있다.
도 8은 실리콘기판에 형성되어 있고, 게이트절연막을 포함하는 N형 MOS 캐패시터에서 일정한 전하를 게이트절연막에 주입시켰을때, 절연파괴전하량(Dielectric breakdown charge, QBD)의 웨이퍼내 분포이다. 도 8은 CCST(Constant Charge Stress Test)에 의해 측정된 것이다.
본 발명을 이용한 경우 MOS 캐패시터의 신뢰성이 종래기술보다 증대되었음을 알 수 있다. 이는 게이트절연막을 사용하는 MOS 캐패시터 또는 MOSFET 소자의 수명이 증가될 수 있음을 의미한다.
도 9는 셀지역의 MOSFET들에 주입된 핫전자(Hot electron)에 의한 포화임계전압(Saturation threshold voltage shift, ΔVtsat)의 변화량의 웨이퍼내 분포도로서, 본 발명의 경우가 종래기술에 비해 감소되고 있음을 알 수 있다. 이것은 본 발명의 사용으로 핫전자에 의한 MOSFET 구동능력 열화에 대한 저항성이 향상되었음을 나타내다.
그리하여 MOSFET의 장기간 사용시의 신뢰성 향상 및 수명 증가가 용이하게 구현될 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트절연막의 누설전류의 증가가 억제되어 절연파괴전기장이 향상되는 효과가 있다.
그리고, 본 발명은 게이트절연막의 전류스트레스의 저항성이 향상되어 절연파괴전하량이 증가되어 MOS 소자의 수명이 증가되는 등 신뢰성이 향상되는 효과가 있다.
또한, 본 발명은 단채널 n형 MOSFET에서 핫전자에 의한 열화 및 피로현상이 억제될 수 있기 때문에 트랜지스터 동작 불량 현상 감소로 인한 반도체 소자의 수명 증가 등 신뢰성이 향상되는 효과가 있다.
결과적으로, 본 발명에 의해 종래기술보다 기판소자의 구동능력을 향상시킬 수 있고, 각종 누설전류의 억제로 소자의 신뢰성을 증대시킬 수 있기 때문에 반도체 칩의 제조수율 및 소자의 수명이 향상되는 효과를 얻을 수 있다. 또한 더욱 미세한 기판소자의 구현이 용이해지기 때문에 보다 초고집적화된 반도체 소자의 제조를 가능케하는 효과를 얻을 수 있다.

Claims (15)

  1. 챔버;
    상기 챔버 내부에서 저면이 정전척에 의해 고정되며 HDP CVD 공정에 의해 절연막이 증착되는 웨이퍼;
    상기 정전척에 관통하여 상기 HDP CVD 공정시 상기 웨이퍼 저면에 냉각가스를 공급하는 냉각가스 주입구; 및
    상기 냉각가스 공급시 상기 웨이퍼를 상기 정전척에 클램핑하는 클램핑수단
    을 포함하는 고밀도플라즈마 증착 장치.
  2. 제1항에 있어서,
    상기 챔버의 바다측에 구비된 소스가스주입구;
    상기 챔버 내부에 고밀도플라즈마 형성을 위해 상기 챔버 외부에 설치된 유도코일;
    상기 유도코일에 RF 파워를 공급하는 제1RF파워공급기;
    상기 챔버의 바닥쪽에 위치하여 부산물을 외부로 배출하기 위한 진공펌프;
    상기 고밀도플라즈마 내 이온 및 라디칼들을 상기 웨이퍼쪽으로 끌어당기기 위해 상기 정전척에 RF 파워를 공급하는 제2RF파워공급기;
    상기 챔버의 상부 중앙을 관통하는 플라즈마 발진을 위한 발진안테나
    를 더 포함하는 고밀도플라즈마 화학기상증착 장치.
  3. 제1항에 있어서,
    상기 클램핑 수단은,
    상기 웨이퍼의 양끝단 지역을 기계적으로 눌러주는 압착기, 정전기를 이용하여 상기 웨이퍼를 정전척에 흡착시키는 정전기발생기 또는 상기 웨이퍼의 후면을 진공펌핑하여 상기 정전척에 흡착시키는 펌프 중에서 선택되는 것을 특징으로 하는 고밀도플라즈마 화학기상증착 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 냉각가스 주입구는,
    상기 웨이퍼의 저면에 골고루 냉각가스가 공급되도록 여러개의 관을 구비하는 것을 특징으로 하는 고밀도플라즈마 화학기상증착 장치.
  5. 제4항에 있어서,
    상기 냉각가스 주입구에 의해 공급되는 냉각가스는,
    불활성 가스인 것을 특징으로 하는 고밀도플라즈마 화학기상증착 장치.
  6. 제5항에 있어서,
    상기 불활성 가스는,
    He, H2, N2, Ar 또는 Ne을 사용하는 것을 특징으로 하는 고밀도플라즈마 화학기상증착 장치.
  7. 제5항에 있어서,
    상기 불활성 가스는, 10sccm∼200sccm 범위의 유량으로 공급되어 상기 웨이퍼의 저면 압력을 10mtorr∼50torr 범위가 되도록 하는 것을 특징으로 하는 고밀도플라즈마 화학기상증착 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 냉각가스는,
    상기 HDP CVD 공정 시간의 전부 또는 일부를 포함하여 증착전에 미리 일정시간동안 공급하거나, 또는 증착후까지 일정시간 공급하는 것을 특징으로 하는 고밀도플라즈마 화학기상증착 장치.
  9. 트랜지스터를 포함하는 소자가 형성된 웨이퍼 상부에 복수의 전도성 배선을 형성하는 단계;
    상기 전도성 배선이 형성된 웨이퍼를 고밀도플라즈마 화학기상증착 장치의 정전척에 고정시키는 단계; 및
    상기 전도성 배선 사이를 갭필하는 절연막을 증착하되, 상기 웨이퍼의 저면에 냉각가스를 분사시켜 상기 웨이퍼를 강제로 냉각시키면서 증착하는 단계
    를 포함하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 냉각가스는,
    불활성가스를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 불활성가스는, He, H2, N2, Ar 또는 Ne을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제10항에 있어서,
    상기 불활성 가스를 10sccm∼200sccm 범위의 유량으로 공급하여 상기 웨이퍼의 저면 압력을 10mtorr∼50torr 범위가 되도록 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제9항에 있어서,
    상기 냉각가스는,
    상기 절연막 증착 시간의 전부 또는 일부를 포함하여 증착전에 미리 일정시간동안 공급하거나, 또는 증착후까지 일정시간 공급하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제9항에 있어서,
    상기 냉각가스 공급시,
    상기 웨이퍼가 흔들리는 것을 방지하도록 상기 웨이퍼를 클램핑하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제14항에 있어서,
    상기 웨이퍼의 클램핑은,
    상기 웨이퍼의 양끝단 지역을 기계적으로 눌러주거나, 정전기를 이용하여 상기 웨이퍼를 정전척에 흡착시키거나 또는 상기 웨이퍼의 저면을 진공펌핑하여 상기 정전척에 흡착시켜 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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