KR20090026047A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

동일 칩 내에 쇼트키베리어다이오드를 갖추는 반도체장치 및 그 제조기술에 있어서, 신뢰성을 향상시킨다.
[해결 수단]
p형 반도체기판(1)의 주면(S1)상에 형성된, n형의 n웰영역(w1n)과 그 중의 일부에 형성된, n웰영역(w1n)보다도 불순물농도가 높은 n형 캐소드영역(nCa1)과, 그것을 환형으로 둘러싸도록 하여 형성된 p형 가드링영역(pg)과, n형 캐소드영역(nCa1)과 p형 가드링영역(pg)을 일체(一體)적으로 덮고, 그리고, 각각에 전기적으로 접속되도록 하여 형성된 애노드도체막(EA)과, p형 가드링영역(pg)의 외측에 분리부(2)를 사이에 두고 형성된 n형 캐소드도통영역(nCb)과, 이것을 덮고, 그리고, 전기적으로 접속되도록 하여 형성된 캐소드도체막(EC)을 가지고, 애노드도체막(EA)과 n형 캐소드영역(nCal)과는 쇼트키접속되어 있는 것을 특징으로 한다.
반도체장치, 쇼트키베리어다이오드, 캐소드(cathode), 애노드(anode)

Description

반도체장치 및 그 제조방법{A semiconductor device and a method of manufacturing the same}
본 발명은, 반도체장치 및 그 제조방법에 관하여, 특히, 쇼트키베리어다이오드를 갖추는 반도체장치에 적용하는 유효한 기술에 관한 것이다.
표시용 장치로서 널리 실용화되고 있는 액정디스플레이(LCD：Liquid Crystal Display) 등은, 한층 더 고정밀화, 장기 수명화 등을 향해 개발이 진행되고 있다. LCD의 동작 제어에는, LCD 구동용 집적회로(드라이버 IC：Integrated Circuit, 또는, 단순히 드라이버) 로 칭해지는 반도체장치가 사용된다.
LCD드라이버 뿐만 아니라, 전원에 가까운 개소에서 사용하는 구동용 집적회로에 있어서는, 예를 들어 전원 인가시의 전압역전에 의해 주요 장치 내에 도입되는 역방향 전류가, 특히 기생소자 등에 있어서 이상(異常)한 발열을 일으키는, 소위 래치업(latch up) 현상의 원인이 될 수 있다. 이러한 래치업 현상을 방지하기 위한 디바이스로서, 각종 드라이버에는, 그 주요부로의 역방향 전류를 정류(整流)하는 다이오드가 내장되어 있다. 특히, 본 발명자들이 검토한 LCD드라이버에서는, 쇼트키베리어다이오드(SBD：Schottky Barrier Diode, 또는, 단순히 쇼트키다이오 드)가 적용되고 있다. 이하에서는, 그 이유를 나타내기 위하여 필요한, 쇼트키베리어다이오드의 동작 기본원리 및 전기적 특성을 간단히 설명한다.
쇼트키베리어다이오드는, 금속재료와 반도체재료와의 접합에 의해 구성된다. 특히, 금속재료에 있어서의 일함수(仕事函數, work function)와 반도체재료에 있어서의 전자친화력(電子親和力)과의 사이에 차이가 있는 경우의 접합을 고려하면, 열평형(熱平衡)상태에서는, 접합 면에 있어서는 상기의 에너지 차이를 유지하고, 그리고, 재료 내부에 있어서는 양자의 페르미준위(fermi level)를 동일하게 하도록 접합된다. 따라서, 접합 면에 있어서는, 상기의 일함수와 전자친화력과의 본래의 차분(差分)에 상당하는 포텐셜(potential)장벽(베리어)이 발생하게 되는 것이다. 특히, 장벽의 높이가 열에너지보다도 충분히 큰 경우, 금속/반도체 재료 간을 왕래하는 것 같은 캐리어의 수송은 방해될 수 있고, 이러한 장벽을, 특히 쇼트키장벽이라 칭한다. 이하에서는, 쇼트키장벽을 일으킬 수 있는 물성을 갖는 금속재료와 반도체재료와의 접합을, 쇼트키접합이라 기록한다.
여기에서, 쇼트키접합에 전계(電界)를 가했을 때, 반도체측에서는 포텐셜 분포가 변화한다. 즉, 접합 계면에서의 포텐셜 불연속량인 쇼트키장벽의 높이 자체는 변하지 않았지만, 반도체측의 다수캐리어(Majority Carrier)로부터 본 쇼트키장벽의 높이는 변화하게 되는 것이다. 따라서, 전계 조건에 따라서는, 열에너지만으로 쇼트키장벽을 넘어 금속측에 수송되는 다수캐리어가 나타나게 되고, 이것에 상당하는 전류가 흐른다(순방향 특성). 한편, 전계를 가해도 포텐셜 분포에 큰 변화가 생기지 않는 금속측에 있어서는, 캐리어로부터 본 쇼트키장벽의 높이는 변화하지 않 는다. 즉, 금속측의 캐리어 대부분은, 여전히 쇼트키장벽을 넘을 수 있는 상태는 되지 않는다. 따라서, 전계를 인가해도, 금속측으로부터 반도체측으로의 캐리어 수송에 의한 전류는 단락(短絡)상태와 변함없이, 매우 낮은 값으로 거의 일정하다(역방향 특성). 이와 같이, 쇼트키베리어를 갖는 쇼트키접합은, 통상, 반도체측으로부터 금속측으로의 캐리어 수송만을 허가하는 정류성을 가지며, 이 정류 작용을 이용한 것이 쇼트키베리어다이오드이다.
상기로부터, 쇼트키베리어다이오드의 순방향 특성은 반도체측의 다수캐리어의 거동에 의해서 정해지는 것을 안다. 따라서, 소수 캐리어의 주입을 이용하는 통상의 pn접합 다이오드에 비해, 순방향의 전압강하가 작고, 고주파에 대한 스위칭이 빠르다고 하는 특징을 가진다. 또, 통상의 쇼트키접합에 있어서의 쇼트키장벽의 높이는, pn접합의 확산 전위보다 낮다. 따라서, 쇼트키베리어다이오드의 순방향 특성에 있어서의 전류의 기동시의 전압은, pn접합 다이오드에 비해 낮다는 특징을 가진다. 이러한 특성으로부터, 쇼트키베리어다이오드는, 표준 로직 IC, 오디오 기기의 전원 회로, 스위칭 전원 등을 시작으로 상기 LCD드라이버와 같이, 고주파·저전압에서의 고속 스위칭 동작이 요망되는 것 같은 드라이버에 적용되고 있다.
종래, 디스크리트(discrete)제품으로서 제조된 쇼트키베리어다이오드에서 래치업 방지용의 회로를 구성하여, 외부부착의 형태로 LCD드라이버에 탑재되어 있었다. 이에 대해, 본 발명자들의 검토에 의하면, 최근 몇 년 LCD의 수요 동향으로서, 이동 통신 단말 등으로의 탑재가 급속히 증가하고 있는 것 등에서, LCD드라이버 자체의 소형 칩화, 저소비 전력화의 요구 등이 이루어지고 있어, 쇼트키베리어다이오 드를 LCD드라이버에 내장시키는 기술이 고안되고 있다. 특히, LCD드라이버를 형성하는 칩 내에 쇼트키베리어다이오드를 만들어 넣는 것으로, 공간절약과 저소비전력인 LCD드라이버를, 저비용으로 실현하는 것이 요망되어지고 있다.
예를들면, 특개 2006－310791호 공보(특허문헌 1), 특개평 10－117002호 공보(특허문헌 2), 또는, 특개평 8－64845호 공보(특허문헌 3) 등에 있어서, 반도체기판상에 형성하는 쇼트키베리어다이오드의 구조나 제법(製法) 등이 개시되어 있다.
[특허문헌 1]
특개 2006－310791호 공보
[특허 문헌 2]
특개평 10－117002호 공보
[특허 문헌 3]
특개평 8－64845호 공보
그렇지만, 본 발명자들이, LCD드라이버와 동일한 반도체칩에 쇼트키베리어다이오드를 형성하는 기술을 검토했지만, 상기 래치업의 방지에 있어서의 신뢰성을 해치는 듯한 과제를 발견했다. 이하에서 그 상세를 나타낸다.
상기에서 설명한 것처럼, 쇼트키베리어다이오드는, 역방향 전류의 LCD드라이버 주요부로의 도입을 방지하는 것을 목적으로, LCD드라이버 자체에 내장시키고 있다. 따라서, 저전압에서의 고속 스위칭 성능을 발휘할 수 있는, 저기동 전압·저저항 특성을 나타내는 순방향 특성에 더해서, 본래의 다이오드로서의 기능인 역방향 전류의 정류성을 나타내는 역방향 특성의 성능이 중요해진다.
쇼트키베리어다이오드에 역방향 전압을 걸었을 경우에도, 정상적으로 금속 측으로부터 반도체측에 수송되는 얼마 안되는 캐리어에 의해, 일정한 미소전류(포화전류)가 흐른다. 그리고, 보다 높은 역방향 전압을 걸면, 소위 제너효과(zener effect) 및 애벌란시효과(avalanche effect)에 의해서, 큰 역방향 전류(새는 전류)가 흐르기 시작한다. 이때의 역방향 전압을 항복(브레이크다운)전압이라고 말한다. 즉, 항복전압이 높은 쇼트키베리어다이오드만큼, 보다 높은 역방향 전압까지 역방향 전류를 정류하는 기능을 발휘할 수 있는, 역방향 내압이 높은 소자라고 말할 수 있다.
이 점에 있어서, 본 발명자들이 검토한 쇼트키베리어다이오드에서는, 그 항복전압이 약 15［V］였다. 이것은, 본 발명자들이 도입을 검토하고 있는 LCD드라이 버의 실사용 전압이 13［V］정도인 것을 고려하면, 2［V］정도 밖에 여유가 없는 것을 의미한다.
일반적으로, 제조공정 중에 있는 반도체장치에 있어서, 완성에 가까운 단계에서 행해지는 시험공정에서는, 통상적인 사용보다도 과혹한 조건으로 전기적인 도통을 시도한다. 이것에 의해서, 불량 반도체장치를 선별(스크리닝)하는 것으로, 최종적으로, 신뢰성이 높은 반도체장치가 남게 된다. 본 발명자들이 검토하고 있는 LCD드라이버의 제조공정에 있어서는, 반도체 웨이퍼 상에 일괄하여 형성한 LCD드라이버에 대해서 실사용 전압보다도 높은 전압을 인가하는 시험을 행하는 것으로, 출하 전의 제품에 스크리닝을 행한다.
그러나, 상기와 같이, 본 발명자들이 검토한 쇼트키베리어다이오드에서는, 실사용 전압과 비교해서 역방향 항복전압까지의 마진이 작다. 이에 따라, 스크리닝 시에, 실사용 전압에 대해서 큰 시험 전압을 걸 수 없다. 이것은 결과적으로, 효과가 낮은 스크리닝을 행하는데 그쳐서, 반도체장치의 신뢰성을 저하시키는 원인이 되고 있다는 과제가, 본 발명자들의 검토에 의해서 발견되었다.
따라서, 본 발명의 목적은, 동일 칩 내에 쇼트키베리어다이오드를 갖추는 반도체장치 및 그 제조기술에 있어서, 신뢰성을 향상시키는 기술을 제공하는 것에 있다.
본 발명의 상기 및 기타목적과 신규특징은, 본 명세서의 기술(記述) 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서, 복수의 발명이 개시되지만, 그 중 하나의 실시예를 예로서, 개요를 간단히 설명하면 하기 대로이다.
즉, 제1 도전형의 반도체기판의 주면(主面)상에 형성된, 제1 도전형과는 반대의 제2 도전형의 제1 웰영역과, 그 중의 일부에 형성된, 제1 웰영역보다도 불순물농도가 높은 제2 도전형의 제1 반도체영역과, 그것을 환형(環狀)으로 둘러싸도록 하여 형성된 제1 도전형의 제2 반도체영역과, 제1 반도체영역과 제2 반도체영역을 일체적으로 덮고, 그리고, 각각에 전기적으로 접속되도록 하여 형성된 제1 도체막과, 제2 반도체영역의 외측에 분리부를 사이에 두고 형성된 제3 반도체영역과, 제3 반도체영역을 덮고, 그리고, 전기적으로 접속되도록 하여 형성된 제2 도체막을 가지며, 제1 도체막과 제1 반도체영역은 쇼트키접속되어 있는 것을 특징으로 한다.
본원에 있어서 개시되는 복수의 발명 중 상기 하나의 실시예에 의해 얻을 수 있는 효과를 대표해서 간단히 설명하면 하기 대로이다.
즉, 동일 칩 내에 쇼트키베리어다이오드를 갖추는 반도체장치 및 그 제조기술에 있어서, 쇼트키베리어다이오드의 역방향 내압을 상승시킬 수 있으므로, 신뢰성을 향상시킬 수 있다.
이하의 실시의 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시의 형태에 분할해서 설명하겠지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니며, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상 세, 보충설명 등의 관계에 있다. 또, 이하의 실시의 형태에 있어서, 요소의 수 등(갯수, 수치, 량, 범위 등을 포함)에 언급하는 경우, 특별히 명시했을 경우 및 원리적으로 명백히 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수에 한정되는 것이 아니며, 특정의 수 이상이라도 이하라도 괜찮다. 더욱이, 이하의 실시의 형태에 있어서, 그 구성요소(요소 스텝 등도 포함)는, 특별히 명시했을 경우 및 원리적으로 명백히 필수이다고 생각할 수 있는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 말할 필요도 없다. 같은 모양으로 이하의 실시 형태에 있어서, 구성요소 등의 형상, 위치관계 등에 언급할 때는, 특별히 명시했을 경우 및 원리적으로 명백히 그렇지 않다고 생각할 수 있는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 같은 꼴이다. 또, 본 실시의 형태를 설명하기 위한 모든 도면에 있어서 동일기능을 갖는 것은 동일한 부호를 붙이도록 하여, 그 반복의 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시의 형태를 도면에 근거해 상세하게 설명한다.
（실시의 형태 1）
우선, 본 발명자들이 검토한 쇼트키베리어다이오드의 구성 및 그 전기특성으로 보여지는 과제에 관해서 설명한다.
통상, 반도체장치의 제조공정 중에는, 예를들어, 실리콘(Si) 등을 모재(母材)로 한 고순도, 그리고, 단결정인 반도체 재료를 웨이퍼라고 칭해지는 평면원형박판(平面略圓形薄板)과 유사한 상태로 다룬다. 그리고, 그 주면을 반도체칩으로 이루어지는 영역으로 나누어, 다수의 칩 영역에, 같은 꼴의 소자군(素子群)을 일괄해서 형성하는 것으로, 소망하는 회로기능을 가지는 반도체 집적회로를 갖춘 반도체칩을 형성한다. 본 발명자들이 검토한 쇼트키베리어다이오드는, LCD드라이버를 형성하는 반도체칩과 동일한 칩 내에 형성된다. 도 1은, 그 반도체칩 내에 형성된 쇼트키베리어다이오드(SBDa)의 평면도를 나타낸 것이다. 또, 도 2는 도 1의 A1－A1선의 단면도를 나타낸 것이다. 또한, 도 1의 평면도의 해칭(hatching)은 편의상 그린 것으로, 구성상 특정한 의미를 갖는 것은 아니다. 또, 같은 도 1의 평면도에는 반도체영역만을 나타내고 있고, 금속 도체막, 절연 분리부, 및 금속 전극은 생략하고 있다. 이것들 생략한 개소의 구성은, 도 2의 단면도에 의해서 상세히 설명한다.
p형(제1 도전형)의 반도체기판(1)의 주면(S1)에는 분리부(2)가 형성되어 있고, 이 분리부에 의해 규정된 활성영역에, 쇼트키베리어다이오드(SBDa)를 시작으로 하는 각종 반도체소자(미도시)가 형성되어 있다. 여기에서, p형이란, 모재가 IV족원소의 실리콘인 반도체재료 또는 반도체영역에 있어서, 예를들어 붕소(B) 등과 같은, 억셉터(acceptor)가 될 수 있는 III족 불순물을 함유하고, 다수캐리어가 정공(홀)인 것을 나타낸다. 이하, 단절이 없는 한 같은 모양으로 한다. 분리부(2)는, 예를들어 반도체기판(1)의 주면(S1)에 형성된 얕은 홈 내에 산화실리콘 등으로부터 이루어진 절연막을 매립한 것으로 형성된, 소위 STI(Shallow Trench Isolation)라고 칭해지는 구형분리부(溝型分離部)로 한다.
반도체기판(1)의 주면(S1)에는, p형 반도체영역인 p웰영역(w1x)이 형성되어 있고, 이 안에, 1소자 분(分)의 쇼트키베리어다이오드(SBDa)가 형성되어 있다.
p웰영역(w1x)내에는, 다수캐리어가 전자(電子)인 n형(제2 도전형)의 반도체영역인, n형 캐소드영역(nCax)이 형성되어 있다. 여기에서, n형이란, 모재가 IV족원소의 실리콘인 반도체재료 또는 반도체영역에 있어서, 예를들어 인(P)이나 비소(As) 등과 같은, 도너(donor)가 될 수 있는 V족 불순물을 함유하고, 다수캐리어가 전자인 것을 나타낸다. 이하, 단절이 없는 한 같은 것으로 한다.
n형 캐소드영역(nCax)은, 쇼트키베리어다이오드(SBDa)에 있어서의 쇼트키접합의 반도체측, 즉, 전류가 흘러드는 캐소드측을 구성하고 있다. 그리고, n형 캐소드영역(nCax)에 있어서의 반도체기판(1)의 주면(S1)의 일부에는, 애노드도체막(EAx)이 형성되어 있다. 애노드도체막(EAx)은, 예를들어 실리콘과 코발트(Co)와의 화합물인 코발트실리사이드(CoSix)를 주체로 하는 도체막 등이라 한다. 이 애노드도체막(EAx)은, 쇼트키베리어다이오드(SBDa)에 있어서의 쇼트키접합의 금속측, 즉, 전류가 흘러나가는 애노드측을 구성하고 있다. n형 캐소드영역(nCax)과 애노드도체막(EAx)과는, 쇼트키접합에 의해 전기적으로 접속되고 있는 것으로 한다. 이하, 쇼트키접합에 의한 전기적인 접속을, 단순히 쇼트키접속이라고 기술한다.
애노드도체막(EAx)의 단부아래쪽에 위치하는 n형 캐소드영역(nCax)에는, p형 반도체영역인 p형 가드링영역(제2 반도체영역)(pg)이 형성되어 있다. p형 가드링영역(pg)은, 쇼트키베리어다이오드(SBDa)에 전압을 인가했을 때에, 쇼트키접합 면의 단부에서 일어나는 전계 집중에 의한, 내압 감소의 효과를 완화하는 것을 목적으로 형성되어 있다. 이 효과에 관해서는, 후의 전기특성을 평가하는 곳에서 자세하게 설명한다.
이상과 같이 구성하는 것으로, n형 캐소드영역(nCax)과 p형 가드링영역(pg)을 일체적으로 덮도록, 그리고, 양자의 각각에 전기적으로 접속되도록, 특히, n형 캐소드영역(nCax)과는 쇼트키접속이 되도록 하여, 반도체기판(1)의 주면(S1)에 애노드도체막(EAx)이 형성되고 있는 것이 된다.
또, n형 캐소드영역(nCax)에 전기적인 접속을 가하기 위하여, 이하와 같은 구성이 되고 있다. 즉, n형 캐소드영역(nCax)의 일부에, 이것보다도 불순물농도가 높은(즉, 저항이 낮은) n형의 반도체영역인, n형 캐소드도통영역(제3 반도체영역)(nCb)이 형성되어 있다. 이 n형 캐소드도통영역(nCb)은, 쇼트키접합의 단부인 p형 가드링영역(pg)의 외측에, 분리부(2)를 사이에 두고 형성되어 있다. 또, n형 캐소드도통영역(nCb)에 전기적인 접속을 가하기 위하여, 반도체기판(1)의 주면(S1)인, n형 캐소드도통영역(nCb)의 표면을 덮도록 하여, 캐소드도체막(제2 도체막)(EC)이 형성되어 있다. 여기에서는, n형 캐소드도통영역(nCb)과 캐소드도체막(EC)과의 사이에 오믹(ohmic)접속을 실현하기 위해, 보다 불순물농도가 높은 n형 반도체영역(nCc)을 형성해도 좋다. 캐소드도체막(EC)은, n형 캐소드도통영역(nCb) 또는 n형 반도체영역(nCc)과의 오믹접속을 실현하는 재료인 것이 필요하고, 예를들어, 애노드도체막(EAx)과 같게 하여 형성되는 코발트실리사이드막이나 텅스텐(W), 니켈(Ni) 등이라고 하는 다른 원소와의 실리사이드 화합물 또는 알루미늄(Al), 동(Cu)등의 단체(單體) 금속원소로 이루어지는 도체막이어도 좋다.
상기의 구성을 갖는 반도체기판(1)의 주면(S1)에는, 복수의 도전부 및 배선 을 형성하여, 이것들을 절연하기 위한 층간절연막(IP1)이 형성되어 있다. 층간절연막(IP1)을 관통하도록, 그리고, 애노드도체막(EAx)에 전기적으로 접속되도록 하여, 애노드콘택트플러그(제1 도전부)(CPA)가 형성되어 있다. 이것에 의해, 쇼트키베리어다이오드(SBDa)의 금속측, 즉 애노드측에 전기적으로 도통할 수 있다. 같은 모양으로, 층간절연막(IP1)을 관통하도록, 그리고, 캐소드도체막(EC)에 전기적으로 접속되도록 하여, 캐소드콘택트플러그(제2 도전부)(CPC)가 형성되어 있다. 이것에 의해, 쇼트키베리어다이오드(SBDa)의 반도체측, 즉 캐소드측에 전기적으로 도통할 수 있다.
이상의 구성에 의해, 쇼트키베리어다이오드(SBDa)의 기본적인 구성요소가 설명된 것이 된다. 이에 추가로, 본 발명자들이 검토한 반도체장치에서는, 이하의 구성을 가진다. 즉, 쇼트키베리어다이오드(SBDa)가 형성되어 있는 p웰영역(w1x)에 전압을 인가하기 위한, 소위 웰 급전(給電)부 이다. p웰영역(w1x)에 전기적인 도통을 취하기 위한, p웰영역(w1x)내의 반도체기판(1)의 주면(S1)에 있어서, n형 캐소드영역(nCax)을 환형으로 둘러싸도록 하여, p형 반도체영역인 p형 웰급전영역(제4 반도체영역)(psw)이 형성되어 있다.
p형 웰급전영역(psw)에 전기적인 접속을 가하기 위해, 반도체기판(1)의 주면(S1)인, p형 웰급전영역(psw)의 표면을 덮도록 하여, 웰급전용도체막(제3 도체막)(Ew)이 형성되어 있다. 여기에서는, p형 웰급전영역(psw)과 웰급전용도체막(Ew)과의 사이에 오믹접속을 실현하기 위해서, 보다 불순물농도가 높은 p형 반도체영역(pc)을 형성해도 좋다. 웰급전용도체막(Ew)을 형성하는 재료는, 예를들면, 상기 의 캐소드도체막(EC)과 같은 꼴이다. 그리고, 층간절연막(IP1)을 관통하도록, 그리고, 웰급전용도체막(Ew)에 전기적으로 접속되도록 하여, 웰급전콘택트플러그(제3 도전부)(CPw)가 형성되어 있다.
상기 구성의 쇼트키베리어다이오드(SBDa)가 형성된 반도체칩 내에 있어서의 반도체기판(1)상에는, 소망한 기능을 발휘하기 위한 집적회로를 구성하는 복수의 전계효과트랜지스터(FET：Field Effect Transistor) 등이 형성되어 있다. 따라서, 이것들을 결선(結線)하기 위해서, 쇼트키베리어다이오드(SBDa)의 주요 구성부에 전기적으로 도통하고 있는 각 콘택트플러그(CPA), (CPC), (CPw)에 전기적으로 접속되도록 하여, 제1 배선층(M1)이 형성되어 있다. 제1 배선층(M1)은, 예를들면, Al이나 Cu 등으로 이루어지는 것으로 한다.
본 발명자들이 검토한, 이상 구성의 쇼트키베리어다이오드(SBDa)에 관해서, 각 반도체영역의 평면치수 및 깊이치수의 일례를 정리한 것을 도 3에 나타낸다. 반도체기판(1)의 평면방향의 치수 중 대표적인 개소의 일례는, 캐소드영역 폭 WCa=1.5[μm], 캐소드 전극 폭 WCb=0.86[μm], 가드링 폭 Wga=0.32[μm], 가드링 간 거리 Lgg=5［μm], 가드링 /캐소드간 거리 Lgc=2.68［μm], 캐소드/급전부 간 거리 Lcs=2.2［μm], 웰/급전 간 거리 Lws=2.31［μm]로 한다. 또, 반도체기판(1)의 깊이방향의 치수 중 대표적인 개소의 일례는, 웰 깊이 Dw=5［μm], 급전부 깊이 Ds=1.1［μm], 캐소드 깊이 DC a=0.8［μm], 분리부 깊이 Dst=0.35［μm], 가드링 깊이 Dga=0.25［μm]로 한다.
상기 구성의 쇼트키베리어다이오드(SBDa)의 전기적인 특성에 있어서, 본 발 명자들의 평가에 의해서 과제가 발견되고 있고, 이것에 관하여 이하에서 자세하게 설명한다.
본 발명자들이 검토한 쇼트키베리어다이오드(SBDa)의 전기특성으로서, 애노드콘택트플러그(CPA)와 캐소드콘택트플러그(CPC)와의 사이에 인가한 전압(Va)과, 그때에 애노드도체막(EAx)과 n형 캐소드영역(nCax)과의 사이에 흐르는 전류(Ia)를 측정한 결과를, 도 4 및 도 5에 나타낸다. 도 4에는, n형 캐소드영역(nCax)에 대해서, 애노드도체막(EAx)이 정(正)이 되도록 전압(Va)을 인가한 경우의 전류(Ia)-전압(Va) 특성을 나타내고 있고, 도 5에는, 그 역방향으로 전압(Va)을 인가했을 경우의 전류(Ia)-전압(Va) 특성을 나타내고 있다. 이하, 특히 단절이 없는 한, 모든 실시의 형태를 통해서, 전자(前者)와 같은 전압을 인가했을 때의 전기특성을 순방향 특성, 후자(後者)와 같은 전압을 인가했을 때의 전기특성을 역방향 특성이라 기록한다.
본 발명자들은, 동일한 반도체칩, 또는, 동일한 반도체웨이퍼 상에, 같은 프로세스에 의해서 복수의 쇼트키베리어다이오드(SBDa)를 형성하고 있고, 도 4, 도 5에는, 이러한 쇼트키베리어다이오드(SBDa)로부터 얻은 복수의 전기특성을, 정리해 나타내고 있다. 또, 순방향 특성을 측정할 때의 전압(Va)의 값 및 이때에 흐르는 전류(Ia)의 방향을 제각각 정(正)의 값으로 하고, 역방향 특성의 그래프 도 5에서는, 전압(Va), 전류(Ia) 모두, 부(負)의 절대치로서 나타내고 있다. 이후, 단절이 없는 한, 본 실시의 형태와 관련한 쇼트키베리어다이오드의 전기특성은 같은 모양으로 나타내는 것으로 한다. 또한 이때, 웰급전콘택트플러그(CPw)를 통해 p웰영 역(w1x)에 인가되는 전압은, 접지 전위에 대하여 -13［V］인 것으로 한다.
일반적인 쇼트키베리어다이오드(SBDa)의 특성과 같은 꼴의 순방향 특성에 있어서는, 기동이 빠른 특성으로 되어 있다. 보다 정량(定量)적으로는, 예를들면, 전압(Va)=0.3［V］에 있어서, 전류(Ia)=1.0×10- 5［A］정도의 값이 얻어지고 있다. 본 발명자들의 검토에 의하면, LCD드라이버 중에서 목적의 기능을 발휘할 수 있는 쇼트키베리어다이오드의 순방향 특성으로서, 이 특성은 요구를 충족시키고 있다.
그러나, 역방향 특성에 있어서는, 역방향의 전압(Va)=15［V］를 넘는 부근부터 급격히 역방향 전류가 흐르기 시작해, 다이오드의 정류성을 잃고 있다. 즉, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa)의 항복(降伏)전압은 약 15［V］라고 말할 수 있다. 이것은, 실사용전압이 13［V］정도인 것을 고려하면, 2［V］정도 밖에 마진이 없는 것을 의미한다. 그리고, 이처럼 실사용전압으로부터의 마진이 낮으면, 스크리닝(screening)시의 전압을 크게 인가시키지 못하여, 불량 칩의 검출 정도가 내려가, 반도체장치의 신뢰성을 저하시키는 원인이 되고 있다.
그 점에서, 더욱이 본 발명자들은, 이하와 같은 구조의 쇼트키베리어다이오드(SBDb)를 검토했다. 도 6에는, 본 발명자들이 검토한 다른 구조의 쇼트키베리어다이오드(SBDb)의 주요부단면도이고, 도 2와 같은 꼴의 개소에 해당한다. 도 2를 이용하여 설명한 앞의 쇼트키베리어다이오드(SBDa)와 다른 것은, n형 캐소드영역(nCay)의 불순물농도를 상기의 n형 캐소드영역(nCax)보다도 낮은 값으로 하고 있는 점이다.
또, 도 2를 이용해 설명한 것에서는, 쇼트키베리어다이오드(SBDa)의 기본 구성이 형성되어 있는 n형 캐소드영역(nCax)은, p웰영역(w1x) 내에 형성되고 있다. 이것에 대해, 도 6을 이용해 설명한다. 본 발명자들이 검토한 다른 쇼트키베리어다이오드(SBDb)에서는, n형 캐소드영역(nCay)은 p형인 반도체기판(1)과 직접 접합하도록 하여 형성되고, 또한, 그 접합경계는, 상기의 p웰영역(w1x)과 동일한 정도까지 깊어지도록 형성되어 있다. 이것은, n형 캐소드영역(nCay)을 저농도화 한 것으로, 역방향 전압 인가시의 공핍층(空乏層, Depletion layer)의 범위정도가 본래성질의 p형 영역(이 경우, p형 반도체기판(1))까지 도달하게 되는 것에 유래하는, 소위 펀치스루(Punch-through)에 의한 리크(leak)전류의 발생을 막기 위함이다.
또, 상기와 같이, p형 반도체기판(1)에 직접 n형 캐소드영역(nCay)을 형성하는 구성으로 한 것으로, 도 2에 있어서 설명한 웰 급전부는, 도 6에 있어서는 기판 급전부로 바뀌고 있다. 즉, 본 발명자들이 검토한, 다른 쇼트키베리어다이오드(SBDb)가 형성된 n형 캐소드영역(nCay)의 본래성질의 p형 영역인, 반도체기판(1)에 급전할 수 있도록, p형 반도체영역인, 2층의 p형 기판급전영역(제4 반도체영역) (psa, psb)을 마련하고 있다. 여기에서, 2층 구조로 하고 있는 것은, 분리를 목적으로 한 저불순물 농도의 p형 기판급전영역(psa)과, 급전부에 전기적으로 접속하기 위한 비교적 저저항인, 고불순물 농도의 p형 기판급전영역(psb)과의 역할을 분담시키기 위함이다. 더욱이, p형 기판급전영역(psa, psb)에 전기적으로 접속하기 위한 기판 급전용 도체막(제3 도체막)(Es)이 형성되어, 이것에 전기적으로 접속하도록, 기판 급전 콘택트플러그(제3 도전부)(CPs)가 형성되어 있다.
본 발명자들이 검토한, 다른 쇼트키베리어다이오드(SBDb)의 구성에 있어서, 상기에 특필한 개소 이외는, 먼저 설명한, 본 발명자들이 먼저 검토한 쇼트키베리어다이오드(SBDa)와 같은 꼴이므로, 여기서의 자세한 설명은 생략한다.
역방향 내압의 향상을 목적으로, 본 발명자들이, 불순물농도가 낮은 n형 캐소드영역(nCay)을 갖는 쇼트키베리어다이오드(SBDb)의 구조를 검토한 것은, 이하와 같은 고찰에 의한 것이다.
일반적으로, 다이오드에 역방향 전압을 인가했을 때에, 항복전압 이후에 급격한 리크전류가 흐르기 시작하는 것은 에벌런쉐(avalanche)효과 및 제너(zener) 효과가 원인인 것이 알려져 있다. 전자는, 높은 역방향 전압에 의한 공핍층 중의 전계(電界) 변화가 급준(急峻)하게 되었을 때에, 장벽을 넘어 간신히 주입된 캐리어가 가속되어, 격자로 충돌해서 이것을 이온화 시켜(임팩트이온화, impact ionization), 발생한 캐리어가 다시금 같은 꼴의 임팩트 이온화를 일으키는 것으로, 한꺼번에 증폭적으로 도전 캐리어를 늘리는 효과에 의해, 큰 역방향 전류를 일으키게 하는 것이다. 후자는, 같은 모양으로, 높은 역방향 전압에 의한 공핍층 중의 전계 변화가 급준하게 되었을 때에, 캐리어의 드리프트(drift)방향으로 본 금지띠폭(禁制帶幅)이 보다 얇아져, 캐리어의 존재확률이 파동함수(波動關數)의 배어 나옴에 의해 금지띠(禁制帶)를 넘어 반도체측에서도 0은 아니게 되는 것(터널 효과)에 의해, 역방향 전류를 발생시키는 것이다.
본 발명자들의 검토에 의하면, 상기의 효과는, 전계가 집중하는 쇼트키접합 면의 단부에서 특별히 일어나기 쉬운 것을 알고 있었다. 그것에서, 전술의 도 1, 도 2를 이용해 설명한, 본 발명자들이 먼저 검토한 쇼트키베리어다이오드(SBDa)에서는, 상기의 쇼트키접합 면의 단부에서는, 쇼트키접합이 아닌, pn접합이라고 하는 것으로 전계 집중에 의한 역방향 내압 감소의 효과를 완화할 수 있도록, p형 가드링영역(pg)를 마련하고 있었다. 일반적으로, 접합 재료의 양자가 반도체재료인 pn접합 쪽이, 한쪽이 금속재료인 쇼트키접합보다도 역방향 내압이 높기 때문이다.
그러나, 상기와 같이, p형 가드링영역(pg)를 마련한 쇼트키베리어다이오드(SBDa)에 있어서도, 그 역방향 내압은 충분한 것은 아니었다. 그것에서, 이 p형 가드링영역(pg)의 기능을 보다 효과적으로 발휘시키기 위해서, 접합에 기여하는 반도체영역의 불순물농도를 저하시키면 좋다고, 본 발명자들은 생각했다.
왜냐하면, 반도체영역의 불순물농도가 낮은 경우, 같은 양의 축적 캐리어를 얻기 위해서는, 보다 넓은 영역까지 불순물원자를 이온화시킬 필요가 있어, 공핍층은 접합 면의 보다 깊은 영역까지 넓어진다. 따라서, 상기와 같이, 역방향 내압을 저하시키는 애벌란시(avalanche)효과 및 제너효과의 요인은, 역방향 전압에 의한 공핍층 중의 급준한 전계 변화이기 때문에, 공핍층을 보다 길게 넓히는 것은, 전계를 저하시키는 유효한 수단이라고, 본 발명자들은 생각했던 것이다.
실제로, 본 발명자들은, 불순물농도가 낮은 n형 캐소드영역(nCay)을 갖는 쇼트키베리어다이오드(SBDb)의 전기특성을 측정했다. 도 7에 순방향 특성을, 도 8에 역방향 특성을 나타낸다.
여기에서는, 역방향 특성에 있어서의 항복전압의 상승을 검토 과제로 하고 있었으므로, 역방향 특성에 관해서 먼저 언급한다. 도 8에 나타내듯이, 역방향 특 성에 있어서 급격하게 전류가 흐르기 시작하는 브레이크다운(breakdown)이 일어나는 것은, 역방향의 전압(Va)=22~23［V］부근이고, 도 5에서 나타낸 항복전압 약 15［V］의 쇼트키베리어다이오드(SBDa)와 비교하여, 향상됨이 보여진다. 본 발명자들이 검토하고 있는 실사용 전압 13［V］과 비교해도, 10［V］정도의 여유가 있다.
한편, 순방향 특성을 보면(도 7), 순방향의 전압(Va)=0.3［V］부근일 때, 전류(Ia)=1.0×10- 9［A］정도의 값이고, 도 4로 나타낸 같은 1.0×10－5［A］의 쇼트키베리어다이오드(SBDa)와 비교하여, 4자릿수 낮은 값이 되고 있다. 전술과 같이, 순방향 특성에 있어서 기동이 빠른 것과 더불어, 저전압으로 대전류를 취할 수 있는(즉, 저저항) 것 이야말로, pn접합 다이오드가 아닌, 쇼트키베리어다이오드를 사용하는 것의 주요한 이점의 하나이다. 따라서, 여기에서 본 발명자들이 검토한, 다른 쇼트키베리어다이오드(SBDb)에 있어서는, 역방향 특성에 있어서 항복전압의 향상을 이룰 수는 있었지만, 순방향 특성에 있어서의 이점인 저전압 동작을 실현할 수 없게 된다고 하는, 새로운 과제가 발견된 것이 된다.
이상과 같이, 본 발명자들의 검토로서 역방향 전압에 대한 내압을 향상시키기 위해서, 반도체 내에 있어서 공핍층을 보다 넓힐 수 있는, 불순물농도가 낮은 n형 반도체영역을 캐소드로 했다. 그러나, 캐소드의 불순물농도의 저하는, 동시에 다수캐리어의 절대수의 저하를 의미해, 다수캐리어의 거동에 의해서 특성이 정해지는 쇼트키베리어다이오드에 있어서는, 그 전류치의 저하를 일으키는 주된 요인이 되는 것이다.
즉, 이상과 같은 본 발명자들의 일련의 검토에 의해서, 반도체기판상에 형성된 쇼트키베리어다이오드에 있어서, 순방향의 저기동전압 및 저저항 특성의 유지와, 역방향의 내압 향상과는 트레이드 오프(trade-off)의 관계에 있는 까닭에, 과제를 해결하는 것이 곤란하다는 것을 알게 되었다.
다음으로, 본 실시의 형태 1의 반도체장치에 관하여 설명한다.
본 발명의 실시의 형태 1의 반도체장치는, 소망의 기능을 발현할 수 있는 LCD드라이버로서, 동일한 반도체칩에, 복수의 전계효과트랜지스터 등에 의한 집적회로와, 쇼트키베리어다이오드가 형성되어 있는 것이다.
도 9는, 그 반도체칩 내에 형성된 쇼트키베리어다이오드(SBD1)의 평면도를 나타낸 것이다. 또한, 도 10은 도 9의 A2-A2선의 단면도를 나타낸 것이다. 이하에, 본 실시의 형태 1에서 예시하는 쇼트키베리어다이오드(SBD1)의 구성을 도 9, 도 10을 이용해서 상세히 설명하겠지만, 하기에서 특필하는 구성요소 이외에는, 먼저 본 발명자들이 검토한, 상기 도 1, 도 2 또는 도 6을 이용해서 설명한 쇼트키베리어다이오드(SBDa, SBDb) 와 같은 모양으로 하고, 중복된 설명은 생략한다.
다수캐리어가 정공(홀)인 p형의 단결정 실리콘으로 이루어지는 반도체기판(1)의 주면(S1)에는, 분리부(2)가 형성되어 있고, 이 분리부(2)에 의해 규정된 활성영역에 쇼트키베리어다이오드(SBD1)를 시작으로 하는 각종 반도체소자(미도시)가 형성되어 있다.
반도체기판(1)의 주면(S1)에는, n형의 반도체영역인 n웰영역(제1 웰영역)(w1n)이 형성되어 있고, 이 중에, 1소자 분의 쇼트키베리어다이오드(SBD1)가 형 성되어 있다.
n웰영역(w1n) 내에 있어서, 반도체기판(1)의 주면(S1)의 일부에, n형의 반도체영역인 n형 캐소드영역(제1 반도체영역)(nCa1)이 형성되어 있다. 후에 상세히 설명하는 것처럼, 이 n형 캐소드영역(nCa1)은, 쇼트키접합의 반도체측, 즉, 전류가 흘러들어오는 캐소드측을 구성하고 있다. 여기에서, n형 캐소드영역(nCa1)은, 도 1, 도 2를 이용하여 설명한, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa)에 있어서의 n형 캐소드영역(nCax)과 같은 정도의 불순물농도를 가진다. 또한, n웰영역(w1n)은, 도 6을 이용해서 설명한, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDb)에 있어서의 n형 캐소드영역(nCay)과 같은 정도의 불순물농도를 가진다. 즉, n형 캐소드영역(nCa1)의 불순물농도는, n웰영역(w1n)의 불순물농도보다도 높은 것으로 한다.
더욱이, n웰영역(w1n) 내에 있어서, 상기의 n형 캐소드영역(nCa1)을 환형으로 둘러싸도록 하고, 반도체기판(1)의 주면(S1)에 형성된, p형 반도체영역인 p형 가드링영역(제2 반도체영역)(pg)이 형성되어 있다. 이때, n형 캐소드영역(nCa1)과 p형 가드링영역(pg)과는, 서로 접촉하지 않도록 거리를 두어 형성되어 있는 것으로 한다.
여기에서, 반도체기판(1)의 주면(S1) 중, 환형으로 형성된 p형 가드링영역(pg)자체를 포함한, 그 환형 내의 표면에, 애노드도체막(제1 도체막)(EA)이 형성되어 있다. 이러한 구성으로 하는 것으로, n웰영역(w1n)내에 있어서, p형 가드링영역(pg)과 그 환형 내에 형성되어 있는 n형 캐소드영역(nCa1)과를 일체적으로 덮도 록 하고, 애노드도체막(EA)이 형성되어 있게 된다. 애노드도체막(EA)은, 예를들면 코발트실리사이드를 주체로 하는 도체막 등이라고 하고, n형 캐소드영역(nCa1) 및 p형 가드링영역(pg)의 각각에 전기적으로 접속되도록 하여 형성되어 있다.
특히, n형 캐소드영역(nCa1)과 애노드도체막(EA)과의 전기적인 접속은 쇼트키접속이다. 따라서, 애노드도체막(EA)은, n형 캐소드영역(nCa1)상에 있어서, 쇼트키접합의 금속측, 즉, 전류가 흘러나가는 애노드측을 구성하고 있게 된다. 그리고, 애노드도체막(EA)의 단부아래쪽에, p형 가드링영역(pg)이 형성되게 되고, 이것은, 쇼트키접합 면의 단부에서 일어나는 전계 집중이 일으키는 역방향 내압 감소의 효과를 완화하는 것을 목적으로 형성되어 있다.
더욱이, n형 캐소드영역(nCa1)에 전기적인 접속을 가하기 위해, p형 가드링영역(pg)의 외측에, 분리부(2)를 두고, n형 캐소드도통영역(제3 반도체영역)(nCb), n형 반도체영역(nCc) 및 캐소드도체막(제2 도체막)(EC)이 형성되어 있다. 이것들은, 도 2 또는 도 6을 이용하여 설명한, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa, SBDb)에 있어서의 같은 부호의 구성과 같은 꼴의 특징을 갖는 것이라 하여, 여기에서의 상세한 설명은 생략한다.
또, 상기의 애노드도체막(EA) 및 캐소드도체막(EC)에 전기적으로 도통을 취하기 위해서, 층간절연막(IP1)에 절연된 애노드콘택트플러그(제1 도전부)(CPA) 및 캐소드 콘텍트플러그(제2 도전부)(CPC)가 형성되어 있다. 이것들의 구성도, 상기와 같은 모양으로, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa, SBDb)에 있어서의 같은 부호의 구성과 같은 꼴의 특징을 가진다.
더욱이, 본 실시의 형태 1에 있어서, 소자분리 및 기판급전을 목적으로 한 이하의 구성이 형성되어 있다. 즉, 쇼트키베리어다이오드(SBD1)의 주요부를 형성한, n웰영역(w1n)의 외측을 환형으로 둘러싸도록 하고, 불순물농도의 다른 2층의 p형 기판급전영역(제4 반도체영역)(psa, psb), p형 반도체영역(pc), 기판급전용 도체막(제3 도체막)(Es) 및 기판급전 콘택트플러그(제3 도전부)(CPs)가 형성되어 있다. 또한, 상기의 각 콘택트플러그(CPA, CPC, CPs)에 전기적으로 접속하도록 하여, 제1 배선층(M1)이 형성되어 있다. 이것들의 구성도, 상기와 같이 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa, SBDb)에 있어서의 같은 부호의 구성과 같은 꼴의 특징을 가진다.
또, 본 실시의 형태 1에 있어서 예시하는, 이상의 구성의 쇼트키베리어다이오드(SBD1)에 관해서, 각 반도체영역의 평면치수 및 깊이치수의 일례를 정리한 것을, 도 11에 나타낸다. 반도체기판(1)의 평면방향의 치수 중 대표적인 개소의 일례는, 애노드 영역 폭 WA=2.6[μm], 캐소드영역 폭 WCa=1.5[μm], 캐소드 전극 폭 WCb=0.86[μm], 가드링 폭 Wga=0.32[μm], 가드링 간 거리 Lgg=5[μm], 가드링/캐소드 간 거리 Lgc=2.68[μm], 캐소드/급전부 간 거리 Lcs=2.2[μm], 웰/급전 간 거리 Lws=2.31[μm]로 한다. 또한, 반도체기판(1)의 깊이방향의 치수 중 대표적인 개소의 일례는, 웰 깊이 Dw=5 [μm], 애노드 깊이 DA=1.3[μm], 급전부 깊이 Ds=1.1[μm], 캐소드 깊이 DCa=0.8[μm], 분리부 깊이 Dst=0.35[μm], 가드링 깊이 Dga=0.25[μm]로 한다.
이상과 같이, 본 실시의 형태 1에 있어서의 쇼트키베리어다이오드(SBD1)는, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa, SBDb)와 비교해, 이하의 점에 있어서 다른 구성요소를 가진다. 즉, 본 발명자들의 검토에 의해, 충분히 큰 순방향 전류를 얻을 수 있었던 것과, 같은 정도의 불순물농도인 n형 캐소드영역(nCa1)을 애노드도체막(EA)하의 일부에, p형 가드링영역(pg)과 접촉하지 않도록 해서 형성했다. 더욱이, n형 캐소드영역(nCa1)과 p형 가드링영역(pg)과의 사이는, 불순물농도가 낮은 n웰영역(w1n)에서 떨어지고 있는 것이 된다.
이것에 의해 이하의 효과를 기대할 수 있다. n형 캐소드영역(nCa1)을 고불순물농도로 하는 것으로, 순방향전류의 확보, 즉, 순방향특성의 저저항성을 유지하는 것이 가능하다. 또, 전계집중에 의해 낮은 역방향전압에서의 항복을 초래하고 있던 p형 가드링영역(pg)과 접합하는 n형 반도체재료에 있어서, 고불순물농도의 n형 캐소드영역(nCa1)을 떼어, 불순물농도가 낮은 n웰영역(w1n)과 접합시키는 것으로, 보다 넓게 공핍층을 넓힐 수 있다. 따라서, 역방향전압에 대한 공핍층 중의 전계변화가 완만해지고, 항복전압을 향상시킬 수 있다.
실제로, 본 실시의 형태 1에서 예시한 쇼트키베리어다이오드(SBD1)의 전기특성을, 본 발명자들은 평가하고 있다. 도 12에 순방향특성을, 도 13에 역방향특성을 나타낸다. 도(圖) 중에 옅은회색으로 나타낸 곡선군은, 도 4, 도 5, 도 7 및 도 8로 나타낸, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa, SBDb)의 같은 특성을 나타낸 것이고, 비교를 위해 동시에 기록했다. 특히, 본 발명자들이 검토한 것중에, 부호 ref1을 부친 것은, 도 4, 도 5를 이용해서 설명한 쇼트키베리어다이오드(SBDa)의 특성을, 부호 ref2을 부친 것은, 도 7, 도 8을 이용해서 설명한 쇼트키 베리어다이오드(SBDb)의 특성을 나타낸 것이다. 본 실시의 형태 1에서 예시한 구성의 쇼트키베리어다이오드(SBD1)의 특성에는, 부호 ex1을 부치고 있고, 흑실선으로 나타내고 있다.
도 12와 같이, 순방향특성에 있어서, 예를들어 전압(Va)=0.3[V]에 있어서, 전류(Ia)=1.0×10-5[A] 정도의 값이 얻어지고 있다. 이처럼, 기동의 특성은, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa)의 특성 ref1 과 같은 꼴의 특성이 되고 있어, 저저항 특성으로서 양호하다. 또한, 본 발명자들이 검토한 다른 쇼트키베리어다이오드(SBDb)와 같은, 고기동 전압, 고저항 특성은 볼 수 없다. 이것은, 전기특성에 있어 특별히 전류 값에 기여하는, n형 캐소드영역(nCa1)의 불순물농도를 높은 것으로 한 것에 의한 효과이다.
또, 도 13과 같이, 역방향 특성에 있어서, 전압(Va)=17.5［V］부근으로부터 브레이크다운 현상이 현저해지고 있다. 이것은, 본 발명자들이 검토한 2종의 쇼트키베리어다이오드(SBDa, SBDb)간의 특성을 나타내는 것이다. 결국, 캐소드영역 모두를 저농도화한 쇼트키베리어다이오드(SBDb)정도의 고내압 특성은 얻을 수 없지만, 먼저 예시한 구조의 쇼트키베리어다이오드(SBDa)에 비해, 2~2.5［V］정도의 항복전압의 향상을 실현했다.
즉, 본 실시의 형태 1에서 예시한 구성의 쇼트키베리어다이오드(SBD1)에 있어서, 순방향 전류를 큰 값으로 유지한 채로, 항복전압을 2~2.5［V］정도 향상시키는, 상기와 같이 기대되는 효과를 얻을 수 있다. 따라서, 실사용 내압 13［V］에 대해서 4~4.5［V］의 마진을 갖는 쇼트키베리어다이오드(SBD1)를 형성할 수 있고, 스크리닝시의 인가 전압을 높게 할 수 있다. 결과적으로, 본 실시의 형태 1에서 예시한 구성의 쇼트키베리어다이오드(SBD1)를 사용하는 것으로, 반도체장치의 신뢰성을 향상시킬 수 있다.
여기에서, 본 실시의 형태 1에서 예시한 쇼트키베리어다이오드(SBD1)는, LCD드라이버에 있어, 다른 소자와 동일한 반도체칩에 탑재되고, 즉, 다른 소자와 동시에 형성된다. 이하에서는, 그 제조공정을 예시한다. 특히, 본 실시의 형태 1에서 예시하는 반도체장치에 있어서는, 내압이 다른 3종류의 MIS(Metal Insulator Semiconductor)형의 전계효과트랜지스터(이후, 단순히 트랜지스터)로 이루어지는 LCD드라이버용의 집적회로가 형성되는 반도체칩에, 쇼트키베리어다이오드(SBD1)도 겸비하여 형성된다. 이하에 상세를 나타내지만, 그 제조공정은, 쇼트키베리어다이오드(SBD1) 전용의 공정을 갖지않는다. 즉, 쇼트키베리어다이오드(SBD1)를 형성하는 모든 공정은, 상기 3종류 트랜지스터 형성공정의 어느 한쪽과 동일한 공정에 귀속된다.
본 실시의 형태 1에서 예시하는 반도체장치의 제조방법은, 도 14~도 29를 이용해서, 순서대로 설명한다. 도 14~도 29에서는, 반도체기판(1)에 있어서, 복수의 소자를 형성하는 주면(S1)측의 요부단면도를 나타내고 있다.
처음으로, 반도체기판(1)의 주면(S1)상에, 소자를 형성하기 위한 영역을 형성한다. 도 14에 나타내듯이, 반도체기판(1)의 주면(S1)상에, 절연막(3)을 형성한 다. 절연막(3)은, 예를들면, 산화실리콘(SiOX)을 주체로 하는 막과 질화실리콘(SiNX)을 주체로 하는 막의 적층 막 등이다. 이 경우의 절연막(3)은, 하층이 산화실리콘을 주체로 하는 막이고, 예를들면, 열산화법 등에 의해 형성한다. 상층이 질화실리콘을 주체로 하는 막으로, 예를들면, 화학 기상 성장(CVD:Chemical Vapor Deposition)법 등에 의해 형성한다. 이하에 상세 기록하는 것처럼, 도 14에 나타나는 공정단계에서는, 상층의 질화실리콘을 주체로 하는 막은 제거되어 있으므로, 여기에서는 도시하지 않는다.
그 후, 포토레지스트막(미도시) 도포, 패턴마스크를 통한 노광 및 현상이라고 하는, 일련의 포토리소그래피(photolithography) 공정을 행하는 것에 의해, 포토레지스트막에 소망의 패턴을 형성한다. 이때, 보다 정밀한 패턴을 정확하게 가공하고 싶을 경우 등은, 포토레지스트막 아래에, 소위 바크(BARC:BottomAnti-Reflection Coating) 등이라 칭해지는 반사 방지제를 도포해도 좋다. 이것에 의해, 예를들면, 단차부(段差部) 등에 있어서의 노광광의 산란(halation)을 막고, 보다 정확한 패턴의 현상을 행할 수 있게 된다. 이후, 포토리소그래피 공정에 관해서는 같은 모양으로 한다. 이상까지의 공정에 의해, 반도체기판(1)의 주면(S1)에는 소망의 패턴으로 가공된 포토레지스트막이 형성되어, 그 개구(開口)부에는, 주면(S1)에 형성된 절연막(3)이 노출하고 있는 형상이 된다. 그리고, 상기 바크를 사용하고 있을 경우에는, 개구부에는 바크가 노출하고 있게 되지만, 이하, 특필하지 않는 한 이 기술은 생략한다.
다음으로, 패터닝된 포토레지스트막을 에칭마스크로서, 개구부에 노출한 절연막(3) 및 그 아래의 반도체기판(1)에 이방성 에칭을 행한다. 이것에 의해, 반도체기판(1)의 주면(S1)에는, 천구부(ST)가 형성된다. 그 후, 예를들면, 플라즈마 애싱(plasma ashing)법 등에 의해, 포토레지스트막을 회화(灰化)제거하고, 도 14에 나타나는 구조가 된다.
계속해서, 도 15에 나타내는 것 같이, 천구부(ST)를 메워넣도록 하고, 반도체기판(1)의 주면(S1)에 산화실리콘을 주체로 하는 절연막(2L)을 형성한다. 절연막(2L)은, 예를들면, 드라이열산화법 등에 의해, 천구부(ST)의 표면에 본래의 성질이 되는 엷은 산화실리콘 막을 퇴적한 후, TEOS(Tetra Ethyl Ortho Silicate) 및 오존(03)을 원재료로 한 CVD법 등에 의해 형성되는 것이라 한다.
그 후, 절연막(2L)에, 예를들면 화학적 기계적 연마(CMP:Chemical Mechanical Polishing)법 등에 의해, 반도체기판(1)의 주면(S1)측에서 표면연마를 행하는 것으로, 질화실리콘 등으로 이루어지는 절연막(3)의 레벨까지 후퇴시킨다. 이것에 의해, 천구부(ST)를 산화실리콘 등으로 이루어지는 절연막(2L)으로 메워넣은, STI형의 분리부(2)가 형성된다.
이상의 공정으로, 반도체기판(1)의 주면(S1)에는, 상기의 분리부(2)에 의해 절연 분리된, 복수의 소자영역(act)이 규정된다. 그리고, 이 복수의 소자영역(act)에 각종의 반도체소자가 형성된다. 본 실시의 형태 1에서 예시하는 반도체장치에 있어서는, 이것들 복수의 소자영역(act)에, 복수의 트랜지스터나 쇼트키베리어다이 오드 등을 형성한다. 이하에서는, 복수의 소자영역(act) 중의, 저내압 트랜지스터 영역(제1 영역)(RLF)에는 저내압 트랜지스터(제1 전계효과트랜지스터) (도 23∼도 29에 있어서의 부호(QL))를 형성하고, 중내압 트랜지스터 영역(제2 영역)(RMF)에는 중내압 트랜지스터(제2 전계효과트랜지스터) (도 23∼도 29에 있어서의 부호(QM))를 형성하고, 고내압 트랜지스터 영역(제3 영역)(RHF)에는 고내압 트랜지스터(제3 전계효과트랜지스터) (도 23∼도 29에 있어서의 부호(QH))를 형성하고, 다이오드 영역(제4영역)(RSBD)에는 쇼트키베리어다이오드(도 24∼도 29에 있어서의 부호(SBD1))를 형성하는 공정을 나타낸다.
본 실시의 형태 1에 있어서 예시하는 반도체장치의 제조공정에서는, 다이오드 영역(RSBD)에, 각 트랜지스터영역(RLF, RMF, RHF)에 행하는 트랜지스터 형성 공정의 어느 한쪽을 같은 모양으로 적용해서, 도 10에서 예시한 구조의 쇼트키베리어다이오드(SBD1)를 형성하는 공정을 나타내는 것이다. 따라서, 이하에서는, 다이오드 영역(RSBD)에 형성되는 구성요소의 제조공정을, 도 10으로 예시한 쇼트키베리어다이오드(SBD1)의 구성요소와 대비시키도록 하여 설명한다. 또한, 형성하는 쇼트키베리어다이오드(SBD1)의 구조는, 상기에서 도 10을 이용해서 설명한 구조와 같은 꼴이기 때문에, 제조공정 중에 형성되는 구조의 자세한 설명은, 여기에서는 생략한다.
도 16에 나타내는 것 같이, 고내압 트랜지스터 영역(RHF)에 있어서의 복수의 소자영역(act) 중의 일부에, p형 반도체영역인 고내압용 p웰(트랜지스터 형성용 제5 웰영역)(pw1)을 형성한다. 여기에서는, 우선, 포토리소그래피법 등에 의해, 고내 압용 p웰 (pw1)을 형성하고 싶은 영역이 개구(開口) 되어 있는 것 같은 포토레지스트막 등을, 반도체기판(1)의 주면(S1)상에 형성한다(미도시). 그 후, 이온 주입법 등을 이용해서, 예를들면 붕소이온 등의 III족원소로 이루어지는 불순물 이온을, 소망의 에너지, 도즈(dose)량으로 반도체기판(1)의 주면(S1)측에서 주입한다. 이때의 도즈량은, 해당 반도체영역 중의 캐리어농도를 정하는 불순물농도에 관계한다. 계속해서, 포토레지스트막을 제거하고, 불활성가스 분위기 중에, 소망의 온도로 가열하고, 소위 어닐(anneal)처리라고 칭해지는 열처리를, 소망의 시간 행한다. 이것에 의해, 소망의 깊이까지 고내압용 p웰(pw1)이 확산되게 된다. 이때 동시에, 주입된 불순물이 결정 사이트에 들어가는 것으로 억셉터이온이 되고, 캐리어가 되는 정공을 발생시킬 수 있는 상태가 된다(활성화된다). 예를들면, 활성화율이 1인 경우, 불순물농도와 캐리어농도가 거의 동등해진다. 이후, p형 반도체영역을 형성하는 공정은, 특히 단절이 없는 한 같은 꼴의 것으로 한다.
본 실시의 형태 1에 있어서, 고내압용 p웰(pw1)의 불순물농도는, p형인 반도체기판(1) 보다도 높은 것으로 한다.
본 실시의 형태 1에 있어서는, 고내압 트랜지스터 영역(RHF)에 고내압용 p웰 (pw1)을 형성하는 공정에 의해서, 동시에, 다이오드 영역(RSBD)에 p형 기판급전영역(제4 반도체영역)(psa)을 형성하는 것으로 한다.
그 후, 반도체기판(1)의 주면(S1)상에 형성된 복수의 소자영역(act)에 있어서, 저내압 트랜지스터 영역(RLF) 및 중내압 트랜지스터 영역(RMF)의 전체에, n형의 반도체영역인 소자용 n웰(소자형성용 웰영역)(dnw)을 형성한다. 또, 같은 모양 으로, 고내압 트랜지스터 영역(RHF)에 있어서의, 상기의 고내압용 p웰(pw1)이외 영역의 일부에, n형의 반도체영역인 고내압용 n웰(트랜지스터 형성용 제6 웰영역)(nw1)을 형성한다. 상기의 소자용 n웰(dnw)과 고내압용 n웰(nw1)과는, 별도 공정으로 형성해도, 같은 공정으로 형성해도 좋다. 여기에서, n형 반도체영역의 형성은, 상기에서 설명한 고내압용 p웰(pw1)에 대표되는 p형 반도체영역의 형성방법과 같은 꼴이다. 즉, 포토리소그래피법 등에 의해 반도체기판(1)의 주면(S1)상에 형성한, 소망의 개구 패턴을 갖는 포토레지스트막을, 이온 주입 마스크로서, 이온 주입법 등에 의해, 예를들면 린 이온이나 비소 이온 등의 V족원소로 이루어지는 불순물 이온을 주입하고, 어닐 처리를 행하는 것으로 확산 및 활성화시켜서, 소망의 확산 깊이, 캐리어 농도의 n형 반도체영역을 형성한다. 이후, n형의 반도체영역을 형성하는 공정은, 특히 단절이 없는 한 같은 꼴의 것으로 한다.
여기에서, 상기에서는, 고내압용 p웰(pw1)은, 소자용 n웰(dnw) 및 고내압용 n웰(nw1)보다도 먼저 형성하도록 기술했지만, 이것에 한정되는 것은 아니고, 후자를 앞 공정에서 형성해도 좋다. 또한, 양자에 바라는 확산깊이, 캐리어농도 등의 조건에 따라서는, 어닐처리 공정을 동시에 행해도 좋다.
본 실시의 형태 1에 있어서, 소자용 n웰(dnw) 및 고내압용 n웰(nw1)의 불순물농도는, 상기 고내압용 p웰(pw1)의 불순물농도와 같은 정도이고, 반도체기판(1) 보다도 높은 것으로 한다.
본 실시의 형태 1에 있어서는, 저내압 트랜지스터 영역(RLF) 및 중내압 트랜지스터 영역(RMF)에 소자용 n웰(dnw)을 형성하는 공정, 또는, 고내압 트랜지스터 영역(RHF)에 고내압용 n웰(nw1)을 형성하는 공정의 어느쪽 한쪽, 또는, 그들 양쪽에 의해, 동시에, 다이오드 영역(RSBD)에 n웰영역(제1 웰영역) (w1n)을 형성하는 것으로 한다.
다음으로, 도 17에 나타내는 것 같이, 중내압 트랜지스터 영역(RMF)에 있어서의, 소자용 n웰(dnw)에 포함되는 복수의 소자영역(act) 중의 일부에, n형의 반도체영역인 중내압용 n웰(트랜지스터 형성용 제4 웰영역)(nw2)을 형성한다. 또한, 같은 모양으로, 고내압 트랜지스터 영역(RHF)에 있어서의, 고내압용 p웰(pw1)의 일부에, n형의 반도체영역인 고내압용 n형 소스/드레인(제5 소스/드레인 영역)(nSDH)을 형성한다. 상기의 중내압용 n웰(nw2)과 고내압용 n형 소스/드레인(nSDH)과는, 별도 공정으로 형성해도, 같은 공정으로 형성해도 좋다. 여기에서, 고내압용 n형 소스/드레인(nSDH)은, 후에 형성되는 트랜지스터에 있어서, 채널에 캐리어를 방출하거나, 또는, 채널로부터 캐리어를 흡수하는 역할을 담당한다, 소위 소스/드레인 영역이 된다.
본 실시의 형태 1에 있어서, 중내압용 n웰(nw2) 및 고내압용 n형 소스/드레인(nSDH)의 불순물농도는, 소자용 n웰(dnw), 고내압용 n웰(nw1) 및 n웰영역(w1n) 의 불순물농도보다도 높은 것으로 한다.
본 실시의 형태 1에 있어서는, 중내압용 n웰(nw2)을 형성하는 공정, 또는, 고내압용 n형 소스/드레인(nSDH)을 형성하는 공정의 어느 한쪽, 또는, 그들 양쪽에 의해, 동시에, 다이오드 영역(RSBD)에 n형 캐소드영역(제1 반도체영역)(nCa1)을 형성하는 것으로 한다.
그 후, 고내압 트랜지스터 영역(RHF)에 있어서의, 고내압용 n웰(nw1)의 일부에, p형 반도체영역인 고내압용 p형 소스/드레인(제6 소스/드레인 영역)(pSDH)을 형성한다. 여기에서, 고내압용 p형 소스/드레인(pSDH)은, 후에 형성되는 트랜지스터에 있어서, 채널에 캐리어를 방출하거나, 또는, 채널로부터 캐리어를 흡수하는 역할을 담당하는, 소위 소스/드레인 영역이 된다.
본 실시의 형태 1에 있어서, 고내압용 p형 소스/드레인(pSDH)의 불순물농도는, 고내압용 p웰(pw1) 및 p형 기판급전영역(psa)의 불순물농도보다도 높은 것으로 한다.
또, 본 실시의 형태 1에 있어서는, 예를들면, 상기 도 10을 이용해서 설명한 것 같이, 쇼트키베리어다이오드(SBD1)의 기판으로의 급전부를, 불순물농도의 다른 2층의 p형 반도체영역으로 하는 경우가 있다. 여기에서, 2층째의 p형 기판급전 영역(제4 반도체영역)(psb)는, 도 16에서 설명한 본 실시의 형태 1의 제조공정에 있어서, 이미 형성하고 있는 1층째의 p형 기판급전영역(psa)보다도, 높은 불순물농도의 것이다. 그 점에서, 본 실시의 형태 1에 있어서는, 고내압용 p형 소스/드레인(pSDH)을 형성하는 공정에 의해, 동시에, 다이오드 영역(RSBD)에 p형 기판급전영역(psb)을 형성하는 것으로 한다.
다음으로, 도 18에 나타내는 것 같이, 고내압 트랜지스터 영역(RHF)에 있어서의, 고내압용 p웰(pw1)의 일부에, n형 고내압용 게이트절연막(제5 게이트절연막)(GIHn)을 형성한다. 또, 고내압 트랜지스터 영역(RHF)에 있어서의, 고내압용 n웰(nw1)의 일부에, p형 고내압용 게이트절연막(제6 게이트절연막)(GIHp)을 형성한 다.
여기에서, n형 고내압용 게이트절연막(GIHn) 및 p형 고내압용 게이트절연막(GIHp)은, 예를들면, 열산화법과 TEOS-CVD법을 순서대로 적용하여 형성한, 산화실리콘을 주체로 하는 절연막이다. 또, 그 패터닝 가공에는, 통상의 포토리소그래피법 등을 사용하는 것으로 한다. 또한, 고내압 트랜지스터 영역(RHF)에 형성되는 상기 2종의 게이트절연막(GIHn, GIHp)은, 요구되는 막질이나 막두께가 같으면, 동시에 막을 형성하고, 동시에 패터닝 해도 좋다.
그 후, 중내압 트랜지스터 영역(RMF)에 있어서의 소자용 n웰(dnw)의, 상기의 중내압용 n웰(nw2) 이외의 영역의 일부에, p형 반도체영역인 중내압용 p웰(트랜지스터 형성용 제3 웰영역)(pw2)을 형성한다.
본 실시의 형태 1에 있어서, 중내압용 p웰(pw2)의 불순물농도는, 중내압용 n웰(nw2)과 같은 정도이고, 소자용 n웰(dnw), 고내압용 n웰(nw1) 및 n웰영역(w1n)의 불순물농도보다도 높은 것으로 한다.
다음으로, 도 19에 나타내는 것 같이, 저내압 트랜지스터 영역(RLF)에 있어서의, 소자용 n웰(dnw)에 포함되는 복수의 소자영역(act) 중의 일부에, n형의 반도체영역인 저내압용 n웰(트랜지스터 형성용 제2 웰영역)(nw3)을 형성한다. 본 실시의 형태 1에 있어서, 저내압용 n웰(nw3)의 불순물농도는, 중내압용 n웰(nw2)의 불순물농도보다도 높은 것으로 한다.
본 실시의 형태 1에 있어서는, 저내압용 n웰(nw3)을 형성하는 공정에 의해, 동시에, 다이오드 영역(RSBD)에 n형 캐소드도통영역(제3 반도체영역)(nCb)을 형성 하는 것으로 한다.
또, 저내압 트랜지스터 영역(RLF)에 있어서의 소자용 n웰(dnw)에 포함되는 복수의 소자영역(act) 중, 상기의 저내압용 n웰(nw3)이 형성되지 않고 있는 영역의 일부에, p형의 반도체영역인 저내압용 p웰(트랜지스터 형성용 제1 웰영역)(pw3)을 형성한다. 본 실시의 형태 1에 있어서, 저내압용 p웰(pw3)의 불순물농도는, 중내압용 p웰(pw2)의 불순물농도와 같은 정도나, 그것보다도 높은 것으로 한다.
여기에서, 저내압 트랜지스터 영역(RLF)에 있어서의 상기 저내압용 n웰(nw3) 및 다이오드 영역(RSBD)에 있어서의 상기 n형 캐소드도통영역(nCb)과, 저내압 트랜지스터 영역(RLF)에 있어서의 상기 저내압용 p웰(pw3)과는, 어느 쪽을 먼저 형성해도 좋다. 또, 양자에 바라는 확산깊이, 캐리어농도 등의 조건에 따라서는, 어닐처리 공정을 동시에 행해도 좋다.
다음으로, 도 20에 나타내는 것 같이, 중내압 트랜지스터 영역(RMF)에 있어서의, 중내압용 p웰(pw2)의 일부에, n형 중내압용 게이트절연막(제3 게이트절연막)(GIMn)을 형성한다. 또, 중내압 트랜지스터 영역(RMF)에 있어서의, 중내압용 n웰(nw2)의 일부에, p형 중내압용 게이트절연막(제4 게이트절연막)(GIMp)을 형성한다. 또, 저내압 트랜지스터 영역(RLF)에 있어서의, 저내압용 p웰(pw3)의 일부에, n형 저내압용 게이트절연막(제1 게이트절연막)(GILn)을 형성한다. 또, 저내압 트랜지스터 영역(RLF)에 있어서의, 저내압용 n웰(nw3)의 일부에, p형 저내압용 게이트절연막(제2 게이트절연막)(GILp)을 형성한다.
여기에서, 상기의 게이트절연막(GIMn, GIMp, GILn, GILp)은, 예를들면, 열산 화법과 TEOS-CVD법을 순서대로 적용하여 형성한, 산화실리콘을 주체로 하는 절연막이라고 한다. 이것들은, 상기와 같이 별도 공정에 의해 형성해도 좋고, 조건에 의해, 동일공정으로 형성해도 좋다.
그 후, 반도체기판(1)의 주면(S1)의 전면에, 도체막(E1)을 형성한다. 여기에서는, 예를들면, CVD법 등에 의해, 다결정(Poly)실리콘을 주체로 하는 막을 형성한다. 그 후, 예를들면 포토리소그래피법 등에 의해 패터닝된 포토레지스트막으로 도체막(E1)을 덮고, 이온주입법 등에 의해, 소망의 영역에 소망의 도핑을 행한다. 이것에 의해, 형성된 도체막(E1)에 있어서, 예를들면 저내압 트랜지스터 영역(RLF)상과, 중내압 트랜지스터 영역(RMF)상과의 사이에서, 예를들면 저항률 등의 특성에 차이를 갖게 할 수 있다.
다음으로, 도 21에 나타내는 것 같이, 예를들면 포토리소그래피법 및 이방성 에칭법 등에 의해, 도체막(E1)을 패터닝한다. 이때, 각 트랜지스터 영역(RLF, RMF, RHF)에 있어서, 소망의 게이트전극형상이 되도록 가공한다. 또, 다이오드 영역(RSBD)에 있어서는, 포토리소그래피 시(時)에 포토레지스트막을 남기지 않고, 전면(前面)을 에칭하는 것으로, 해당 다이오드 영역(RSBD)에는 도체막(E1)을 남기지 않는 것으로 한다.
이상과 같이하여, 고내압 트랜지스터 영역(RHF)에 있어서의 고내압용 p웰(pw1)의 상부에는 n형 고내압용 게이트전극(제5 게이트전극)(GEHn)을, 같은 고내압용 n웰(nw1)의 상부에는 p형 고내압용 게이트전극(제6 게이트전극)(GEHp)을 형성한다. 또, 중내압 트랜지스터 영역(RMF)에 있어서의 중내압용 p웰(pw2)의 상부에는 n형 중내압용 게이트전극(제3 게이트전극)(GEMn)을, 같은 중내압용 n웰(nw2)의 상부에는 p형 중내압용 게이트전극(제4게이트전극)(GEMp)을 형성한다. 또, 저내압 트랜지스터 영역(RLF)에 있어서의 저내압용 p웰(pw3)의 상부에는 n형 저내압용 게이트전극(제1 게이트전극)(GELn)을, 같은 저내압용 n웰(nw3)의 상부에는 p형 저내압용 게이트전극(제2 게이트전극)(GELp)을 형성한다. 이것들은, 통상, 포토리소그래피법 및 이방성에칭법 등에 의해, 일괄해서 가공 형성된다.
그 후, 저내압 트랜지스터 영역(RLF) 및 중내압 트랜지스터 영역(RMF)에 있어서, 상기에서 형성한 각 게이트전극(GELp, GELn, GEMp, GEMn)의 측면 하부에 위치하는 각 웰(nw3, pw3, nw2, pw2)(각각 순대응)에, 예를들면 이온주입법 등에 의해, 소망의 극성, 소망의 불순물농도의 반도체영역을 형성한다. 구체적으로는, 저내압용 n웰(nw3)에는 저내압용 p형 익스텐션영역(pxL)을 형성하고, 저내압용 p웰(pw3)에는 저내압용 n형 익스텐션영역(nxL)을 형성하고, 중내압 n웰(nw2)에는 중내압용 p형 익스텐션영역(pxM)을 형성하고, 중내압 p웰(pw2)에는 중내압용 n형 익스텐션영역(nxM)을 형성한다.
상기의 각 익스텐션영역(pxL, nxL, pxM, nxM)은, 각각이 귀속하는 각 트랜지스터에 있어서, 채널에 캐리어를 주입하는 소위 익스텐션영역이고, 트랜지스터의 특성을 결정하는 한 요인이 된다. 따라서, 귀속하는 트랜지스터에 요구되는 특성에 따라서, 웰 과의 접합의 깊이, 불순물농도 등이 결정된다. 정성(定性)적으로는, 후에 상세를 설명하는 소스/드레인 영역(도 23∼도 29에 있어서의 부호(pSDL, nSDL, pSDM, nSDM))보다도, 낮은 불순물농도이다.
다음으로, 도 22에 나타내는 것 같이, 반도체기판(1)의 주면(S1)을 덮도록 하고, 절연막(4)을 형성한다. 여기서 절연막(4)은, 예를들면, TEOS-CVD법 등에 의해서 형성된 산화실리콘을 주체로 한 절연막 등으로 한다.
그 후, 도 23에 나타내는 것 같이, 절연막(4)에 대하여 반도체기판(1)의 주면(S1)측에서, 그 전면(全面)에 에칭을 행한다(etch back). 이것에 의해, 반도체기판(1)의 주면(S1)에 돌출하고 있던 각 게이트전극(GELp, GELn, GEMp, GEMn, GEHp, GEHn)의 측벽에는, 절연막(4)으로 이루어지는 사이드월 스페이서(SP)가 형성되는 것이 된다.
다음으로, 상기의 각 게이트전극(GELp, GELn, GEMp, GEMn)에 형성된 사이드 월 스페이서(SP)의, 측면하부에 위치하는 각 웰(nw3, pw3, nw2, pw2)(각각, 순대응)에, 예를들면 이온주입법 등에 의해, 소망의 극성, 소망의 불순물농도의 반도체영역을 형성한다. 구체적으로는, 저내압용 n웰(nw3)에는 저내압용 p형 소스/드레인(제2 소스/드레인 영역)(pSDL)을 형성하고, 저내압용 p웰(pw3)에는 저내압용 n형 소스/드레인(제1 소스/드레인 영역)(nSDL)을 형성하고, 중내압용 n웰(nw2)에는 중내압용 p형 소스/드레인(제4 소스/드레인 영역) pSDM을 형성하고, 중내압용 p웰(pw2)에는 중내압용 n형 소스/드레인(제3 소스/드레인 영역)(nSDM)을 형성한다. 이것들은, 후에 형성되는 트랜지스터에 있어서, 상기의 각 익스텐션영역(pxL, nxL, pxM, nxM)을 통해서, 채널에 캐리어를 방출하거나, 또는, 채널로부터 캐리어를 흡수하는 역할을 담당한다. 소위 소스/드레인 영역이 된다.
여기에서, 같은 극성의 소스/드레인 영역은, 동일한 공정으로 형성해도 좋 다. 예를들면, 저내압용 p형 소스/드레인(pSDL)과 중내압용 p형 소스/드레인(pSDM)과의 조합, 또는, 저내압용 n형 소스/드레인(nSDL)과 중내압용 n형 소스/드레인 (nSDM)과의 조합은, 각각 동일공정으로 형성해도 좋다.
또, 고내압 트랜지스터 영역(RHF)에 있어서의, 각게이트전극(GEHp, GEHn)의 측면 하부에 위치한다, 각 소스/드레인 영역(pSDH, nSDH)에, 전기적 접속을 형성하기 위한, 불순물농도가 비교적 높은 반도체영역을 형성할 때는, 상기의 공정에 의해서 동시에 형성해도 좋다. 구체적으로는, 저내압용 p형 소스/드레인(pSDL) 또는 중내압용 p형 소스/드레인(pSDM)의 어느 한쪽, 또는, 그들 양쪽을 형성하는 공정에 의해서, 고내압용 p형 소스/드레인(pSDH)에 p형 반도체영역(pH)을 형성해도 좋다. 또, 저내압용 n형 소스/드레인(nSDL) 또는 중내압용 n형 소스/드레인(nSDM)의 어느 한쪽, 또는, 그들 양쪽을 형성하는 공정에 의해, 고내압용 n형 소스/드레인(nSDH)에 n형 반도체영역(nH)을 형성해도 좋다.
또, 본 실시의 형태 1에 있어서는, 저내압용 p형 소스/드레인(pSDL) 및 중내압용 p형 소스/드레인 영역(pSDM)의 불순물농도는, 저내압용 p형 익스텐션영역(pxL) 및 중내압용 p형 익스텐션영역(pxM)의 불순물농도보다도 높은 것으로 한다. 또, 저내압용 n형 소스/드레인(nSDL) 및 중내압용 n형 소스/드레인 영역(nSDM)의 불순물농도는, 저내압용 n형 익스텐션영역(nxL) 및 중내압용 n형 익스텐션영역(nxM)의 불순물농도보다도 높은 것으로 한다.
본 실시의 형태 1에 있어서는, 저내압용 p형 소스/드레인(pSDL)을 형성하는 공정, 또는, 중내압용 p형 소스/드레인(pSDM)을 형성하는 공정의 어느 한쪽, 또는, 그들 양쪽에 의해, 동시에, 다이오드 영역(RSBD)에 p형 가드링영역(제2 반도체영역)(pg)을 형성하는 것으로 한다. 또, 같은 모양으로, 다이오드 영역(RSBD)에 p형 반도체영역(pc)을 형성해도 좋다.
또, 본 실시의 형태 1에 있어서는, 저내압용 n형 소스/드레인(nSDL)을 형성하는 공정, 또는, 중내압용 n형 소스/드레인(nSDM)을 형성하는 공정의 어느 한쪽, 또는, 그들 양쪽에 의해, 동시에, 다이오드 영역(RSBD)에 n형반도체영역(nCc)을 형성해도 좋다.
이상의 공정에 의해, 각 트랜지스터 영역(RLF, RMF, RHF)에, 내압이 다른 트랜지스터의 기본구성이 형성되게 된다. 즉, 저내압 트랜지스터 영역(RLF)에는 2종의 저내압 트랜지스터(제1 전계효과트랜지스터)(QL), 중내압 트랜지스터 영역(RMF)에는 2종의 중내압 트랜지스터(제2 전계효과트랜지스터)(QM), 고내압 트랜지스터 영역(RHF)에는 2종의 고내압 트랜지스터(제3 전계효과트랜지스터)(QH)가 형성되어 있다.
특히, 2종의 저내압 트랜지스터(QL)는, 저내압용 p웰(pw3)에 형성된 n채널형 저내압 트랜지스터(이하, 단순히 n형 저내압 트랜지스터)(QLn) 및 저내압용 n웰(nw3)에 형성된 p채널형 저내압 트랜지스터(이하, 단순히 p형 저내압 트랜지스터)(QLp)이고, 각각, 동작 내압은 1.5 [V]이다. 또한, 2종 중내압 트랜지스터(QM)는, 중내압용 p웰(pw2)에 형성된 n채널형 중내압 트랜지스터 (이하, 단순히 n형중 내압 트랜지스터)(QMn) 및 중내압용 n웰(nw2)에 형성된 p채널형 중내압 트랜지스터 (이하, 단순히 p형중 내압 트랜지스터)(QMp)이고, 각각, 동작 내압은 6.0 [V]이다. 또한, 2종의 고내압 트랜지스터(QH)는, 고내압용 p웰(pw1)에 형성된 n채널형 고내압 트랜지스터(이하, 단순히 n형 고내압 트랜지스터)(QHn) 및 고내압용 n웰(nw1)에 형성된 p채널형 고내압 트랜지스터 (이하, 단순히 p형 고내압 트랜지스터)(QHp)이고, 각각, 동작 내압은 25.0 [V]이다.
다음으로, 도 24에 나타내는 것 같이, 각 트랜지스터(QL, QM, QH)의 각 소스/드레인(nSDL, pSDL, nSDM, pSDM, nSDH, pSDH)(이하, 일괄해서 부호(SD)라고 나타낸다) 및 각게이트전극(GELn, GELp, GEMn, GEMp, GEHn, GEHp)(이하, 일괄해서 부호(GE)라고 나타낸다)의 표면에 전기적인 접속을 가하기 위한 콘택트 플러그를 형성할 때에, 오믹접속이 실현되는 것 같이, 저항치가 낮은 실리사이드층 (전기접속용 도체막)(cs)을 형성한다. 구체적으로는 이하에 나타나는 방법에 따른다.
도 23을 이용해서 설명한 공정후, 반도체기판(1)의 주면(S1)에 대하여 세정을 시행하고, 이것에 의하여 형성된 엷은 산화막 등을, 약액(藥液)처리 등에 의해 제거한다. 이 시점에서, 반도체기판(1)의 주면(S1)에 있어서, 소스/드레인(SD), 게이트전극(GE) 및 다이오드 영역(RSBD)에 있어서의 분리부(2) 이외의 표면에 있어서, 실리콘이 노출하게 되는 것이다. 그 후, 스패터링(spattering)법 등에 의해, 예를들어 코발트막 등을 반도체기판(1)의 주면(S1)에 퇴적한다(미도시). 계속해서, 상기의 상태의 반도체기판(1)에 어닐처리를 실시한다. 여기에서, 상기의 소스/드레인(SD), 게이트전극(GE) 및 다이오드 영역(RSBD)에 있어서의 분리부(2) 이외의 표면에서는, 실리콘과 코발트가 접촉하고 있어, 상기의 어닐처리에 의해, 실리콘과 코발트의 화합물인 코발트실리사이드층이 형성된다.
이렇게 하여 형성된 코발트실리사이드층은, 금속급의 저저항치를 가지고 있고, 한편, 코발트실리사이드층이 형성된 본래의 실리콘층과 전기적으로 접속되는 것이기 때문에, 예를들면 트랜지스터 등에 있어서의 소스, 게이트, 드레인 등의 구성요소로의 전기적 접속에 적합하다. 상기와 같이 하여, 도 24에 나타내는 것처럼, 각 트랜지스터(QL, QM, QH)의, 소스/드레인(SD) 및 게이트전극(GE)에, 실리사이드층(cs)이 형성되었다.
또, 본 실시의 형태 1에 있어서는, 상기와 같이, 각 트랜지스터 영역(RLF, RMF, RHF)에 실리사이드층(cs)을 형성하는 공정에 의해, 동시에, 다이오드 영역(RSBD)의 반도체기판(1)의 주면(S1)에 있어서, 분리부(2)가 형성되고 있지 않는 영역에, 같은 꼴의 실리사이드층(cs)이 형성되는 것으로 한다. 즉, 이 공정에 의해서, 애노드도체막(제1 도체막)(EA), 캐소드도체막(제2 도체막)(EC) 및 기판 급전용 도체막(제3 도체막)(Es)이 형성되었다. 특히, 애노드도체막(EA)과 n형 캐소드영역(nCal)과의 전기적인 접속은, 쇼트키접속이 된다. 여기에서, 상기에 나타낸 모든 영역에 동일한 실리사이드층(cs)을 형성하는 것에 한정되지 않는다. 이 경우, 상기의, 스패터링법 등에 의한 코발트막의 퇴적시에, 실리사이드층(cs)을 형성하고 싶지 않은 영역은 예를들어 포토레지스트막 등으로 덮어 두고, 실리사이드화(化)를 막는 것으로, 선택적으로 실리사이드층(cs)을 형성하지 않는 영역을 형성할 수 있다.
이상의 공정에 의해, 다이오드 영역(RSBD)에 있어서, 쇼트키접합을 갖는 쇼트키베리어다이오드(SBD1)의 기본적인 구성이 형성되게 된다. 이후는, 각각의 소자 를 전기적으로 접속하고, 소망의 기능을 갖는 집적회로를 구성하기 위한, 배선 형성 공정이 된다.
도 25에 나타내는 것 같이, 반도체기판(1)의 주면(S1)에, 예를들어 질화실리콘 등으로 이루어지는 절연막(5)을, 예를들면 CVD법 등에 의해 형성한다. 그 후, 절연막(5)을 덮도록 하여, 예를들면 산화실리콘 등으로 이루어지는 층간절연막(IP1)을, 예를들면 TEOS-CVD법 등에 의해, 본래 성질의 절연막(5)보다도 충분히 두껍게 형성한다.
그 후, 소망의 실리사이드층(cs)까지 관통하는 것 같은 콘택트 홀(CH)을 형성한다. 구체적으로는, 콘택트 홀(CH)을 형성하는 영역을 개구(開口)하도록 패터닝된 포토레지스트막 등을, 포토리소그래피법 등에 의해 형성한다. 그리고, 반도체기판(1)의 주면(S1)측으로부터 이방성 에칭을 행하는 것으로, 콘택트 홀(CH)을 형성한다.
이 때, 산화실리콘으로 이루어지는 층간절연막(IP1)은, 질화실리콘으로 이루어지는 절연막(5)에 대하여, 에칭 속도가 다르다. 특히, 층간절연막(IP1)보다도, 본래 성질의 절연막(5)쪽이, 에칭 속도가 충분히 늦어질 것 같은 조건으로, 상기의 이방성 에칭을 실시하는 것으로 한다. 이것에 의해, 콘택트 홀(CH)을 형성하기 위한 에칭을 시행할 때, 에칭이 본래 성질의 절연막(5)에 도달한 시점에서, 외관상 에칭의 진행이 정지한다. 그 후, 질화실리콘을 에칭하는 조건으로 바꾸어 처리를 실시하는 것으로, 절연막(5)을 계속해서 에칭한다. 따라서, 비교적 두꺼운 층간절연막(IP1)에 에칭을 행할 경우에도, 오버에칭에 의해 실리사이드층(cs)을 뚫고 나 가, 결과로서 소스/드레인(SD)에 데미지를 입히는 일이 없고, 자기정합(Self Align)적으로 콘택트 홀(CH)을 형성할 수 있다.
다음으로, 도 26에 나타내는 것 같이, 상기의 콘택트 홀(CH)안을, 예를들어 질화티탄(TiN) 등으로 이루어지는 베리어금속(6a)에 의해 덮는다. 여기에서는, 예를들면, 스패터링법 이나 CVD 등의 조합에 의해, 베리어금속(6a)을 형성하는 것으로 한다. 다음으로, 콘택트 홀(CH)을 매립하도록 해서, 예를들어 텅스텐 등으로 이루어지는 도체막(7a)을 형성한다. 여기에서는, 예를들면, CVD법 등에 의해, 도체막(7a)을 형성하는 것으로 한다. 그 후, 층간절연막(IP1)의 표면에서 CMP법 등에 의한 연마를 행하는 것으로, 콘택트 홀(CH) 안에만 베리어금속(6a) 및 도체막(7a)을 남기고, 이외 제거한다.
이상의 공정에 의해, 각 트랜지스터(QL, QM, QH)의 소스/드레인(SD) 및 게이트전극(GE)의 표면에, 베리어금속(6a) 및 도체막(7a)을 갖는 트랜지스터용 콘택트 플러그(배선용 도전부)(CPt)를 형성할 수 있다. 본 실시의 형태 1에 있어서, 트랜지스터용 콘택트 플러그(CPt)를 형성하는 공정에 의해서, 동시에, 다이오드 영역(RSBD)에 있어서, 각각 베리어금속(6a) 및 도체막(7a)을 가지는, 애노드콘텍트플러그(제1 도전부)(CPA), 캐소드 콘텍트플러그(제2 도전부)(CPC) 및 기판 급전 콘택트플러그(제3 도전부)(CPs)를 형성하는 것으로 한다.
여기에서, 질화티탄을 주체로 하는 베리어금속(6a)은, 텅스텐을 주체로 하는 도체막(7a)과 실리콘과의 화학반응이나, 도체막(7a)의 일렉트로마이그레이션(electromigration) 등을 막고, 또, 텅스텐을 주체로 하는 도체막(7a) 이나 산화 실리콘을 주체로 하는 층간절연막(IP1) 등과의 접착성에 뛰어난 것이다. 상기의 이유로, 질화티탄을 주체로 하는 베리어금속(6a)은, 각 콘택트플러그(CPt, CPA, CPC, CPs)를 소망의 형상대로 형성하기 위해 사용된다.
다음으로, 소망의 배선을 형성하기 위해서, 층간절연막(IP1)상에, 순서대로, 베리어금속(6b), 도체막(8a), 베리어금속(6b)을, 예를들면 스패터링법 등에 의해 형성한다. 여기에서, 2층의 베리어금속(6b)은 같은 꼴이고, 예를들어, 상기의 콘택트플러그(CPt, CPA, CPC, CPs)등이 갖는 베리어금속(6a)과 같은 꼴의 목적, 재료에 의해서 형성되는 것으로 한다. 또, 도체막(8a)은, 예를들면, 알루미늄과 구리의 합금 등을 주체로 하는 것으로 한다.
그 후, 포토리소그래피법 및 이방성에칭법 등에 의해, 소망의 배선 패턴이 되도록 가공하는 것으로, 2층의 베리어금속(6b) 및 도체막(8a)을 갖는 제1 배선층(M1)을 형성한다.
다음으로, 도 27에 나타내는 것 같이, 제1 배선층(M1)을, 예를들면, TEOS-CVD법 등으로 형성한 산화실리콘 등으로 이루어지는 층간절연막(IP2)으로 덮는다. 그 후, 제1 배선층(M1)에 전기적으로 접속하듯이, 베리어금속(6c) 및 도체막(7b)을 갖는 제1 비어 플러그(VP1)를 형성한다. 베리어금속(6c) 및 도체막(7b)을 구성하는 재료나, 제1 비어 플러그(VP1)의 형성방법 등은, 예를들면, 상기에서 도 26을 이용해서 설명한 콘택트플러그(CPt, CPA, CPC, CPs)와 같은 모양으로 한다.
그 후, 제1 배선층(M1),층간절연막(IP2) 및 제1 비어플러그(VP1)를 형성한 공정과 같은 꼴의 공정에 의해서, 더욱 상층의 제2 배선층(M2) ,층간절연막(IP3), 제2 비어플러그(VP2) 및 제3 배선층(M3) 등을 형성한다. 이렇게 하여, 소망의 배선 구조를 형성하고, 요구되는 특성의 반도체장치를 형성해 간다.
다음으로, 도 28에 나타내는 것 같이, 본 실시의 형태 1에 있어서 최상의 층간절연막(IP4)에, 금속전극(ME)을 형성한다. 이 금속전극(ME)에 있어서도, 각 배선층(M1∼M3) 등으로 같은 재료에 의해 구성된다. 즉, 금속전극(ME)은, 예를들면 알루미늄과 구리와의 합금 등으로 이루어지는 도체막(8b)을, 예를들면 질화티탄을 주체로 하는 베리어금속(6d) 등에 의해 끼운 구조가 되어 있다.
여기에서, 금속전극(ME)은 최종적으로 외부에 노출한다. 따라서, 주배선 재료인 도체막(8b)을 구성하는, 연산화성(軟酸化性)의 알루미늄이, 후의 공정 등에 의해 노출하는 것을 막기 위해서, 상층의 베리어금속(6d)을 비교적 두껍게 형성한다. 예를들면, 제1 배선층(M1)에 있어서의 상층의 베리어금속(6b)이 약 20[nm]인 것에 대해, 금속전극(ME)에 있어서의 상층의 베리어금속(6d)은 약 75[nm] 으로 한다.
다음으로, 도 29에 나타내는 것 같이, 금속전극(ME)을 덮도록 하고, 예를들면 산화실리콘이나 질화실리콘 등으로 이루어지는 보호 절연막(IPt)을 형성한다. 여기에서는, 예를들면 CVD법이나, TEOS-CVD법 등에 의해, 보호 절연막(IPt)을 형성하는 것으로 한다.
그 후, 포토리소그래피법 및 이방성에칭법 등에 의해, 금속전극(ME)이 노출하는 것 같은 개구부(EH)를 형성한다. 이렇게 하여 노출한 금속전극(ME)에는, 예를들면, 소위 와이어본딩(wire bonding), 또는, 범프전극 등이 형성된다. 이것에 의 해 외부회로나 배선 기판, 또는, 다른 기능의 집적회로를 탑재하는 것 외의 반도체칩과 전기적으로 접속된다.
이상과 같이, 본 실시의 형태 1에 있어서, 도 10을 이용해서 설명한 구성의 쇼트키베리어다이오드(SBD1)는, 도 14∼도 29을 이용해서 설명한 것 같이, LCD드라이버를 구성하는 다종의 전계효과트랜지스터(QL, QM, QH)를 형성하는 공정을 적용하는 것으로 형성할 수 있다. 즉, 본 실시의 형태 1에 있어서, 그 효과를 설명한 쇼트키베리어다이오드(SBD1)는, 그 기본구성 및 배선 구조를 포함하는 모든 구성을 반도체칩 상에 형성할 경우에, 이 쇼트키베리어다이오드(SBD1)에 특화한, 새로운 공정을 도입할 필요가 없다. 따라서, 지금까지의 반도체장치의 제조공정으로 동일한 공정에 의해, LCD드라이버로 동일한 반도체칩 상에, 새로운 효과를 갖는 쇼트키베리어다이오드를 형성할 수 있다. 반도체장치의 제조공정에 있어서의 새로운 공정의 도입은, 제품 비율의 저하나, 제조 가격의 상승, 새로운 검사 공정의 도입도 필요하게 되고, 반도체장치의 신뢰성을 잃는 원인이 된다. 따라서, 본 실시의 형태 1에 있어서 예시한 반도체장치의 제조방법을 적용하는 것으로, 결과로서, 반도체장치의 신뢰성을 더욱 향상시킬 수 있다.
(실시의 형태 2)
상기 실시의 형태 1에서는, 반도체칩 상에 형성하는 쇼트키베리어다이오드에 있어서, 농도가 높은 n형 캐소드영역을, 쇼트키접합 단부의 p형 가드링으로부터, 물리적으로 거리를 두고 형성하는 것으로, 역방향 전압에 대한 내압을 향상시키는 예를 게시했다. 본 실시의 형태 2에서는, p형 가드링의 주위를 농도가 낮은 p형 반 도체영역으로 덮는 것에 의해, 농도가 높은 n형 캐소드영역을 격리하는 구조의 쇼트키베리어다이오드를 예시한다.
본 발명의 실시의 형태 2의 반도체장치는, 소망의 기능을 발현할 수 있는 LCD드라이버로서, 동일한 반도체칩에, 복수의 전계효과트랜지스터 등에 의한 집적회로와, 쇼트키베리어다이오드가 형성되어 있는 것이다.
도 30은, 그 반도체칩 내에 형성된 쇼트키베리어다이오드(SBD2)의 평면도를 나타낸 것이다. 또, 도 31은 도 30의 A3-A3선의 단면도를 나타낸 것이다. 이하에, 본 실시의 형태 2로 예시하는 쇼트키베리어다이오드(SBD2)의 구성을 도 30, 도 31을 이용해서 상세히 설명한다. 여기에서는, 상기 실시의 형태 1에 있어서 도 9, 도 10을 이용해서 설명한 구조의 쇼트키베리어다이오드(SBD1)와 비교하면서 설명한다.
본 실시의 형태 2에 있어서 예시하는 쇼트키베리어다이오드(SBD2)에서는, 상기 실시의 형태 1의 쇼트키베리어다이오드(SBD1)와 비교해서, n웰영역(w1n)안에 다른 구성을 가지고 있어, 그 이외는 같은 꼴이다.
쇼트키베리어다이오드(SBD2)의 n웰영역(w1n)내에 있어서, n형 캐소드도통영역(nCb) 및 p형 가드링영역(pg)을 일체적으로 포함하도록 하고, n형의 반도체영역인 n형 캐소드영역(제1 반도체영역)(nCa2)이 형성되어 있다. 여기에서는, n형 캐소드영역(nCa2)과 애노드도체막(EA)과는 쇼트키접속하고 있는 것이고, 쇼트키베리어다이오드(SBD2)에 있어서의 캐리어는 이 n형 캐소드영역(nCa2)을 드리프트(drift)한다. 그 불순물농도는, 상기 실시의 형태 1로 예시한 쇼트키베리어다이오드(SBD1)에 있어서의 n형 캐소드영역(nCa1)과 같은 정도로 한다.
더욱이, 쇼트키베리어다이오드(SBD2)의 n웰영역(w1n)내에 있어서, p형 가드링영역(pg)의 주위를 포함하도록 하고, p형 반도체영역인 저농도 p웰영역(제2 웰영역)(w2p)이 형성되어 있다. 저농도 p웰영역(w2p)의 불순물농도는, p형 가드링영역(pg)의 불순물농도보다도 낮은 것으로 한다. 즉, 저농도 p웰영역(w2p)은, 애노드도체막(EA)의 단부에 형성된 p형 가드링영역(pg)과, 불순물농도가 높은 n형 캐소드영역(nCa2)을 격리하고 있다.
이상의 구성이, 본 실시의 형태 2에서 예시하는 쇼트키베리어다이오드(SBD2)에 있어서, 상기 실시의 형태 1에서 예시한 쇼트키베리어다이오드(SBD1)와 다른 점이다. 그 밖의 구성은, 도 9, 도 10 을 이용해서 설명한 상기 실시의 형태 1에 있어서의 쇼트키베리어다이오드(SBD1)와 같으므로, 여기에서의 설명은 생략한다.
또, 본 실시의 형태 2에 있어서 예시한, 이상의 구성의 쇼트키베리어다이오드(SBD2)에 관해서, 각 반도체영역의 평면치수 및 깊이치수의 일례를 정리한 것을, 도 32에 나타낸다. 반도체기판(1)의 평면방향의 치수 중 대표적인 개소의 일례는, 캐소드영역 폭 WCa=1.5[μm], 캐소드 전극 폭 WCb=0.86[μm], 가드링 폭 Wga=0.32[μm], 저농도 가드링 폭 Wgb=0.4[μm], 가드링 간 거리 Lgg=5[μm], 가드링/캐소드간 거리 Lgc=2.68[μm], 캐소드/급전부간 거리 Lcs=2.2[μm], 웰/급전간 거리 Lws=2.31[μm]로 한다. 또한, 반도체기판(1)의 깊이 방향의 치수 중 대표적인 개소의 일례는, 웰 깊이 Dw=5[μm], 급전부 깊이 Ds=1.1[μm], 캐소드 깊이 DCa=0.8[μm], 분리부 깊이 Dst=0.35[μm], 가드링 깊이 Dga=0.25[μm], 저농도 가드링 깊이 Dgb=0.8[μm]로 한다.
본 실시의 형태 2에 있어서, 상기와 같은 구성의 쇼트키베리어다이오드(SBD2)라 하는 것으로, 이하의 효과를 기대할 수 있다. 쇼트키베리어다이오드(SBD2)에 있어서 캐리어가 드리프트하는 n형 캐소드영역(nCa2)을, 고불순물 농도라 하는 것으로, 순방향전류의 확보, 즉, 순방향특성을 유지할 수 있다. 또, p형 가드링의 주위에 저불순물농도의 저농도 p웰영역(w2p)을 형성하는 것으로, 역방향전압에 의해 전계가 집중해도, n형 캐소드영역(nCa2)과의 pn접합에 있어서의 공핍층은, 저농도 p웰영역(w2p)가운데에서 보다 완만하게 넓어지게 된다. 따라서, 역방향전압에 대한 공핍층 중의 전계변화가 완만해져, 항복전압을 향상시킬 수 있다.
실제로, 본 실시의 형태 2로 예시한 쇼트키베리어다이오드(SBD2)의 전기특성을, 본 발명자들은 평가하고 있다. 도 33에 순방향특성을, 도 34에 역방향특성을 나타낸다. 도(圖) 중에 옅은회색으로 나타낸 곡선군은, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa, SBDb)의 같은 특성을 나타낸 것이고, 비교를 위해 동시에 적었다. 표기 방법은, 상기 실시의 형태 1에 있어서의 도 12, 도 13과 같다. 단, 본 실시의 형태 2로 예시한 구조의 쇼트키베리어다이오드(SBD2)의 특성에는, 부호(ex2)를 부치고 있어, 흑실선으로 나타내고 있다.
도 33과 같이, 순방향특성에 있어서, 예를들면 전압(Va)=0.3[V]에 있어서, 전류(Ia)=1.0×10-5[A] 정도의 값을 얻을 수 있다. 이렇게, 기동의 특성은, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa)의 특성(ref1)과 같은 특성이 되고 있어, 저저항 특성으로서 양호하다. 그리고, 본 발명자들이 검토한 것 외의 쇼트키베 리어다이오드(SBDb)와 같은 고기동 전압, 고저항 특성은 보여지지 않는다. 이것은, 전기특성에 있어서 특히 전류값에 기여하는, n형 캐소드영역(nCa2)의 불순물농도를 높은 것으로 한 것에 의한 효과이다.
또, 도 34과 같이, 역방향특성에 있어서, 전압(Va)=17.5[V]부근에서 브레이크다운 현상이 현저해져 있다. 이것은, 본 발명자들이 검토한 2종의 쇼트키베리어다이오드(SBDa, SBDb)의 사이의 특성을 나타나는 것이다. 즉, 캐소드영역 모두를 저농도화한 쇼트키베리어다이오드(SBDb)정도의 고내압특성은 얻을 수 없지만, 앞서 예시한 구조의 쇼트키베리어다이오드(SBDa)에 비교해, 2∼2.5[V]정도의 항복전압의 향상을 실현했다.
즉, 본 실시의 형태 2로 예시한 구성의 쇼트키베리어다이오드(SBD2)에 있어서, 순방향전류를 큰 값에 유지한 채, 항복전압을 2∼2.5[V]정도 향상시킨다고 하는, 상기와 같이 기대한 효과를 얻을 수 있다. 따라서, 실사용(實使用)내압 13[V]에 대하여 4∼4.5[V]의 마진을 갖는 쇼트키베리어다이오드(SBD2)를 형성할 수 있고, 스크리닝 시의 인가 전압을 높게 할 수 있다. 결과로서, 본 실시의 형태 2로 예시한 구성의 쇼트키베리어다이오드(SBD2)를 사용하는 것으로, 반도체장치의 신뢰성을 향상시킬 수 있다.
다음으로, 본 실시의 형태 2로 예시한 쇼트키베리어다이오드(SBD2)의, 반도체기판(1)상으로의 형성방법을 예시한다. 상기 실시의 형태 1과 같이 본 실시의 형태 2로 예시하는 쇼트키베리어다이오드(SBD2)에 있어서도, LCD드라이버를 형성하는 다종의 소자로 동일한 반도체칩 상에 형성된다. 특히, 내압의 다른 복수종류의 트 랜지스터를 형성하는 공정으로 동일한 공정에 의해, 동시에 쇼트키베리어다이오드(SBD2)도 형성된다. 즉, 쇼트키베리어다이오드(SBD2)를 형성하는 모든 공정은, 상기 트랜지스터의 형성 공정의 어느 한쪽과 동일한 공정에 귀속된다.
본 실시의 형태 2로 예시하는 반도체장치의 제조방법은, 도 35∼도 37을 이용하고, 순서대로 설명한다. 여기에서, 많은 공정은, 상기 실시 형태1에 있어서, 도 14∼도 29을 이용해서 설명한 반도체장치의 제조방법과 같다. 따라서, 본 실시의 형태 2에 있어서는, 쇼트키베리어다이오드(SBD2) 특유의 구성요소를 형성하는 공정을 특필하고, 상기 실시의 형태 1와 같은 다른 공정에 관해서는, 특필하지 않는 한 자세한 설명을 생략한다.
처음으로, 상기 실시의 형태 1에 있어서, 도 14∼도 16을 이용해서 설명한 공정과 같은 공정에 의해, 도 16에 나타내는 구조를 형성한다. 즉, 반도체기판(1)의 주면에 분리부(2)를 형성하고, 각 트랜지스터 영역(RLF, RMF, RHF)에 소자용 n웰(dnw), 고내압용 n웰(nw1), 고내압용 p웰(pw1)을 형성하고, 다이오드 영역(RSBD)에 n웰영역(w1n), p형 기판급전 영역(psa)를 형성한다.
다음으로, 도 35에 나타내는 것 같이, 도 17을 이용해서 설명한 공정과 같은 공정에 의해, 중내압용 n웰(nw2), 고내압용 n형 소스/드레인(nSDH), 고내압용 p형 소스/드레인(pSDH)을 형성한다. 또한, 고내압용 p형 소스/드레인(pSDH)을 형성하는 공정에 의해, 동시에, 다이오드 영역(RSBD)에 p형 기판급전 영역(psb)을 형성하는 것으로 한다.
이때, 본 실시의 형태 2에 있어서는, 중내압용 n웰(nw2)을 형성하는 공정, 또는, 고내압용 n형 소스/드레인(nSDH)을 형성하는 공정의 어느 한쪽, 또는, 그들 양쪽에 의해, 동시에, 다이오드 영역(RSBD)에 n형 캐소드영역(제1반도체영역)(nCa2)을 형성하는 것으로 한다.
여기에서, n형 캐소드영역(nCa2)의 불순물농도는, n웰영역(w1n)의 불순물농도보다도 높은 것이 된다. 왜냐하면, n형 캐소드영역(nCa2)과 동시에 형성하고 있는 중내압용 n웰(nw2) 또는 고내압용 n형 소스/드레인(nSDH)은, n웰영역(w1n)과 동시에 형성하고 있는 소자용 n웰(dnw)보다도, 고불순물농도이기 때문이다. 즉, 별도 공정에 따르지 않고, 기존 트랜지스터를 형성하는 공정과 동일공정에 의해 쇼트키베리어다이오드(SBD2)를 형성할 경우, n형 캐소드영역(nCa2)쪽이, n웰영역(w1n)보다도 고불순물농도가 된다.
다음으로, 도 36에 나타내는 것 같이, 도 18을 이용해서 설명한 공정과 같은 공정에 의해, n형 고내압용 게이트절연막(GIHn), p형 고내압용 게이트절연막(GIHp), 중내압용 p웰(pw2)을 형성한다.
이때, 본 실시의 형태 2에 있어서는, 중내압용 p웰(pw2)을 형성하는 공정에 의해, 동시에, 다이오드 영역(RSBD)에 저농도 p웰영역(제2웰영역)(w2p)을 형성하는 것으로 한다.
여기에서, 본 실시의 형태 2에 있어서는, 저농도 p웰영역(w2p)을 소망의 치수로 형성한다고 하는 관점에서, 해당 저농도 p웰영역(w2p)의 불순물농도는, n형 캐소드영역(nCa2)의 불순물농도와 같은 정도인 것이 바람직하다. 왜냐하면, 제조공정에 있어서 빈번히 행하여지는 어닐처리 시에, 저농도 p웰영역(w2p)과 n형 캐소드 영역(nCa2)과의 불순물농도가 가까우면, pn접합의 경계위치가 움직이기 어렵다. 따라서, 불순물농도가 가까운 확산층끼리라면, 치수정밀도가 향상한다.
이러한 관점에서도, n형 캐소드영역(nCa2)과 동시에 형성하는 중내압용 n웰(nw2) 또는 고내압용 n형 소스/드레인(nSDH)과, 저농도 p웰영역(w2p)과 동시에 형성하고 있는 중내압용 p웰(pw2)과는, 본래부터 같은 정도의 불순물농도이고, 요구를 충족시키고 있다. 여기에서, 중내압용 p웰(pw2)은, 소자분리를 목적으로서 소자용 n웰(dnw)안에 형성되어 있기 때문에, 반드시 전자(前者)쪽이 고농도가 된다. 따라서, 본 실시의 형태 2에 있어서는, 중내압용 p웰(pw2)과 동시에 형성하는 저농도 p웰영역(w2p)과, 같은 정도의 불순물농도인 n형 캐소드영역(nCa2)은, 소자용 n웰(dnw)과 동시에 형성하고 있는 n웰영역(w1n)보다도 고불순물농도가 된다.
계속되는 공정에서는, 상기 실시의 형태 1에 있어서, 도 19∼도 29을 이용해서 설명한 방법으로 같은 공정을 설비하는 것으로, 본 실시의 형태 2에 있어서의, 도 37에 나타나는 구조의 반도체장치를 형성한다. 구체적으로는, 반도체기판(1)의 주면(S1)상에, 저내압 트랜지스터(QL), 중내압 트랜지스터(QM) 및 고내압 트랜지스터(QH)를 형성한다. 그리고, 동일한 반도체기판(1)의 주면(S1)상에, 본 실시의 형태 2에 있어서, 도 31을 이용해서 설명한 구조의 쇼트키베리어다이오드(SBD2)를 형성한다. 더욱이, 예를 들어 제1 배선층(M1), 제1 비어플러그(VP1) 및 층간절연막(IP2) 등으로 이루어지는 다층의 배선층을 형성한다.
이상과 같이, 본 실시의 형태 2에 있어서, 도 31을 이용해서 설명한 구성의 쇼트키베리어다이오드(SBD2)에 관해서도, 다른 전계효과트랜지스터(QL, QM, QH) 등 으로 동일한 공정에 의해, 반도체기판(1)상에 형성할 수 있다. 그때, 본 실시의 형태 2로 예시한 쇼트키베리어다이오드(SBD2)에 있어서, 상기 실시의 형태 1로 예시한 쇼트키베리어다이오드(SBD1)와 비교해서 상위하고 있는 구성인, n형 캐소드영역(nCa2) 및 저농도 p웰영역(w2p)에 관해서도, 새로운 공정을 도입하는 일 없이, 형성할 수 있었다. 따라서, 본 실시의 형태 2로 예시한 반도체장치의 제조방법에 따르면, 제품 비율의 저하, 제조 가격의 상승, 새로운 검사 공정의 도입을 수반하지 않는다. 결과로서, 반도체장치의 신뢰성을 더욱 향상시킬 수 있다.
본 실시의 형태 2에 있어서, 상기의 도 36을 이용한 설명에 따르면, 다이오드 영역(RSBD)에 있어서의 저농도 p웰영역(w2p)은, 중내압 트랜지스터 영역(RMF)에 있어서의 중내압용 p웰(pw2)과 동일한 공정에 의해, 동시에 형성되는 것이었다. 그러나, 이것은, 하기에 나타나는 다른 공정과 동시에 형성해도 좋다.
도 35을 이용해서 설명한 구성까지는, 같은 모양으로 형성하는 것으로 한다. 계속해서, 도 36을 이용해서 설명한 공정에서는, 중내압용 p웰(pw2)과 동시에 저농도 p웰영역(w2p)을 형성했지만, 본 실시의 형태 2의 변형 예에 있어서는, 도 38에 나타내는 것 같이, 다이오드 영역(RSBD)에 있어서, 어느 한쪽의 반도체영역도 형성하지 않는다.
계속해서, 도 39에 나타내는 것 같이, 상기 실시의 형태 1에 있어서 도 19를 이용해서 설명한 공정과 같은 꼴의 공정에 의해서, 저내압 트랜지스터 영역(RLF)에 저내압용 n웰(nw3), 저내압용 p웰(pw3)을 형성한다. 이때, 본 실시의 형태 2의 변형 예에 있어서는, 저내압용 p웰(pw3)을 형성하는 공정에 의해서, 동시에, 다이오 드 영역(RSBD)에 저농도 p웰영역(제2웰영역)(w3p)을 형성하는 것으로 한다. 여기에서, 본 실시의 형태 2의 변형 예에 있어서 도 39에 나타낸 저농도 p웰영역(w3p)의 불순물농도는, 상기 실시의 형태 2에 있어서 도 36에 나타낸 저농도 p웰영역(w2p)의 불순물농도와 같은 정도이거나, 그것보다도 높다. 또, 상술 이외의 구성은 같은 모양으로 한다.
그 후의 공정에서는, 본 실시의 형태 2로 먼저 예시한 반도체장치로 같은 공정을 설비하는 것에 의해, 도 37에 나타낸 것으로 같은 구조를 형성한다.
이상과 같이, 본 실시의 형태 2로 도 31을 사용해서 설명한 구성의 쇼트키베리어다이오드(SBD2)에 있어서, 저농도 p웰영역(w2p)은, 저내압용 p웰(pw3)과 동일한 공정으로, 저농도 p웰영역(w3p)으로서 형성해도 좋다. 이것에 의해, 제조공정을 새롭게 추가할 일 없고, p형 가드링영역(pg)을 포위하는 저농도 p웰영역(w2p, w3p)의 농도를 변화시킬 수 있다.
본 발명자들은, 본 실시의 형태 2의 변형예에 의해서 형성한 쇼트키베리어다이오드(SBD2)의 전기특성을 평가하고 있다. 도 40에 순방향특성을, 도 41에 역방향특성을 나타낸다. 각 특성의 표기방법은, 상기에서 전기특성을 나타낸 도(예를 들어 도 12, 도 13 등)와 같은 꼴이다. 단, 본 실시의 형태 2의 변형 예로 나타낸 구조의 쇼트키베리어다이오드(SBD2)의 특성에는, 부호(ex2b)를 부치고 있고, 흑실선으로 가리키고 있다.
이것들의 전기특성은, 순방향과 역방향 함께, 본 실시의 형태 2에 있어서 도 33, 도 34를 이용해서 나타낸 쇼트키베리어다이오드(SBD2)의 특성과 거의 같다. 보 다 정량적으로는, 순방향특성에 있어서, 전압(Va) = 0.3 [V] 시의 전류(Ia) = 1.0×10-5 [A] 정도이고, 역방향특성에 있어서, 항복전압 약 17.5[V]로 되어 있다.
이상과 같이, 본 실시의 형태 2의 변형예로 나타낸 반도체장치의 제조방법에 의해서도, 상기 실시 형태1와 같은 효과를 얻을 수 있다. 따라서, 본 실시의 형태 2로 먼저 예시한 반도체장치의 제조방법과 같이, 반도체장치의 신뢰성을 향상시킬 수 있다.
(실시의 형태 3)
상기 실시의 형태 1, 2에서는, 반도체기판상에 형성한 쇼트키베리어다이오드에 있어서, p형의 가드링과 n형의 애노드 영역과의 사이에, 불순물농도가 낮은 영역을 형성하는 것으로, 역방향 바이어스 시의 전계 집중의 영향을 완화하고, 순방향 전류를 유지하면서, 역방향 내압을 향상시키는 기술을 예시했다. 본 실시의 형태 3에서는, 역방향 바이어스 시의 공핍층의 넓이를 이용해서, 더욱 효과적으로 역방향전류를 억지하는 구성의 쇼트키베리어다이오드를 예시한다.
본 발명의 실시의 형태 3의 반도체장치는, 소망의 기능을 발현할 수 있는 LCD드라이버로서, 동일한 반도체칩에, 복수의 전계효과트랜지스터 등에 의한 집적회로와, 쇼트키베리어다이오드가 형성되어 있는 것이다.
도 42는, 그 반도체칩 내에 형성된 쇼트키베리어다이오드(SBD3)의 평면도를 나타낸 것이다. 또, 도 43은, 도 42의 A4-A4선의 단면도를 나타낸 것이다. 이하에, 본 실시의 형태 3에서 예시하는 쇼트키베리어다이오드(SBD3)의 구성을 도 42, 도 43을 이용해서 상세히 설명한다. 여기에서는, 상기 실시의 형태 1에 있어서 도 1, 도 2를 이용해서 설명한, 본 발명자들이 검토한 구조의 쇼트키베리어다이오드(SBDa)와 비교하면서 설명한다.
본 실시의 형태 3에 있어서 예시하는 쇼트키베리어다이오드(SBD3)에서는, 상기 실시의 형태 1에 있어서 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa)와 비교해서, p웰영역(제1 웰영역)w1p안에 다른 구성을 가지고 있고, 그것 이외는 같은 꼴이다.
우선, 쇼트키베리어다이오드(SBD3)의 p웰영역(w1p) 및 그 중의 n형 캐소드영역(nCa3)은, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa)에 있어서, 도 2를 사용해서 설명한 p웰영역(w1x) 및 n형 캐소드영역(nCax)과 같은 구성이다.
본 실시의 형태 3에 있어서, 쇼트키베리어다이오드(SBD3)의 p웰영역(w1p)내의 n형 캐소드영역(nCa3)내에는, p형 가드링영역(pg)의 주위를 포함하도록 해서, p형 반도체영역인 저농도 p웰영역(제2 웰영역)(w2p)이 형성되어 있다. 저농도 p웰영역(w2p)의 불순물농도는, p형 가드링영역(pg)의 불순물농도보다도 낮은 것으로 한다. 즉, 저농도 p웰영역(w2p)은, 애노드도체막(EA)의 단부에 형성된 p형 가드링영역(pg)과, 불순물농도가 높은 n형 캐소드영역(nCa3)을 격리하고 있다.
이상의 구성이, 본 실시의 형태 3에서 예시하는 쇼트키베리어다이오드(SBD3)에 있어서, 상기 실시의 형태 1에서 본 발명자들이 검토한 예로서 나타낸 쇼트키베리어다이오드(SBDa)와 다른 점이다. 그 밖의 구성은, 도 1, 도 2를 이용해서 설명한 쇼트키베리어다이오드(SBDa)와 같으므로, 여기에서의 설명은 생략한다.
또, 본 실시의 형태 3에 있어서 예시하는, 이상의 구성의 쇼트키베리어다이오드(SBD3)에 관해서, 각 반도체영역의 평면치수 및 깊이치수의 일례를 정리한 것을, 도 44에 나타낸다. 반도체기판(1)의 평면방향의 치수 중 대표적인 개소의 일례는, 캐소드영역 폭 WCa=1.5[μm], 캐소드 전극 폭 WCb=0.86[μm], 가드링 폭 Wga=0.32[μm], 저농도 가드링 폭 Wgb=0.4[μm], 가드링 간 거리 Lgg=5[μm], 가드링/캐소드간 거리 Lgc=2.68[μm], 캐소드/급전부 간 거리 Lcs=2.2[μm], 웰/급전 간 거리 Lws=2.31[μm]으로 한다. 또한, 반도체기판(1)의 깊이 방향의 치수 중 대표적인 개소의 일례는, 웰 깊이 Dw=5[μm], 급전부 깊이 Ds=1.1[μm], 캐소드 깊이 DCa=0.8[μm], 분리부 깊이 Dst=0.35[μm], 가드링 깊이 Dga=0.25[μm], 저농도 가드링 깊이 Dgb=0.8[μm]으로 한다.
본 실시의 형태 3에 있어서, 상기와 같은 구성의 쇼트키베리어다이오드(SBD3)라고 하는 것으로, 이하의 효과를 기대할 수 있다. 우선, p형 가드링영역(pg)을 포괄하도록 해서 저농도 p웰영역(w2p)을 형성하는 것으로, 고불순물농도의 p형 가드링영역(pg)과 n형 캐소드영역(nCa3)이 격리되는 것에 의한, 특성의 향상은, 상기 실시의 형태 2에 있어서 예시한 효과와 같다. 즉, 역방향전압에 의한 전계가 집중하는 p형 가드링영역(pg)주변에 불순물농도가 낮은 저농도 p웰영역(w2p)이 존재하고, 공핍층이 보다 넓게 퍼지기 위해서, 전계 집중을 완화시킬 수 있고, 역방향 바이어스 시의 항복전압을 향상시킬 수 있다. 더욱이, 캐리어의 도통로인 n형 캐소드영역(nCa3)이 고불순물농도이기 때문에, 순방향특성을 유지할 수 있다.
이에 더하여, 본 실시의 형태 3에 있어서는, 캐리어의 도통로인 n형 캐소드영역(nCa3)이, p웰영역(w1p)에 형성되어 있다. 또한, p웰영역(w1p)에는, 급전할 수 있는, p형 웰급전영역(제4 반도체영역)(psw), p형 반도체영역(pc), 웰급전용도체막(제3 도체막)(Ew) 및 웰급전콘택트플러그(제3 도전부)(CPw)가 형성되어 있다. 여기에서, 쇼트키베리어다이오드(SBD3)가 동작 상태에 있을 때는, 그 바이어스 방향에 의존하지 않고, p웰영역(w1p)은, 애노드와 같은 전위가 되도록 급전되고 있다.
이 상태에서, 상기와 같은 역방향전압을 인가한 경우를 고려하면, p형 가드링영역을 포함하는 저농도 p웰영역(w2p)과 n형 캐소드영역(nCa3)과의 사이의 pn접합이 역 바이어스인 것에 더해, p웰영역(w1p)과 n형 캐소드영역(nCa3)과의 사이의 pn접합도 반대 바이어스이다. 따라서, 역방향전압 인가 시에는, n형 캐소드영역(nCa3)에 있어서, 저농도 p웰영역(w2p)과 p웰영역(w1p)과의 양방향으로부터 공핍층이 넓어지게 된다. 여기에서, 쇼트키베리어다이오드(SBD3)의 캐리어의 수송은, 순역(順逆)에 따르지 않고, 저농도 p웰영역(w2p)과 p웰영역(w1p)에 끼워진 영역을 통하는 것이 된다. 따라서, 역방향전압 인가 시에는, 상기와 같이, 캐리어 수송로가 공핍층에 방해되는 것이 되고, 역방향전류를 저감(低減)시킬 수 있다.
실제로, 본 실시의 형태 3에서 예시한 쇼트키베리어다이오드(SBD3)의 전기특성을, 본 발명자들은 평가하고 있다. 도 45에 순방향특성을, 도 46에 역방향특성을 나타낸다. 도 중에 옅은회색으로 나타낸 곡선군은, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa, SBDb)의 같은 특성을 나타낸 것이고, 비교를 위해 동시에 기록했다. 표기 방법은, 상기 실시의 형태 1에 있어서의 도 12, 도 13과 같다. 단, 본 실시의 형태 3에서 예시한 구조의 쇼트키베리어다이오드(SBD3)의 특성에는, 부호(ex3)를 부치고 있어, 흑실선으로 나타내고 있다.
도 45와 같이, 순방향특성에 있어서, 예를들면 전압(Va)=0.3[V]에 있어서, 전류(Ia)=1.0×10-5[A]보다 조금 밑도는 정도의 값이 얻어지고 있다. 더욱이 전압(Va)=0.5[V]부근에서는, 본 발명자들이 검토한 쇼트키베리어다이오드(SBDa)의 특성(ref1)에 대하여 0.5자릿수 정도 낮은 전류(Ia) 값이 되고 있다. 그렇지만, 본 발명자들이 검토한 다른 쇼트키베리어다이오드(SBDb)와 같은 고기동 전압, 고저항 특성은 보여지지 않고, 양호한 기동 특성을 나타내고 있다. 이것은, 전기특성에 있어서 특히 전류값에 기여하는, n형 캐소드영역(nCa3)의 불순물농도를 높은 것으로 하고 있는 것에 의한 효과이다.
또, 도 46과 같이, 역방향특성에 있어서, 전압(Va)=22.5[V] 부근에서 브레이크다운 현상이 현저해지고 있다. 이것은, 본 발명자들이 검토한, 역방향 내압의 가장 높았던 쇼트키베리어다이오드(SBDb)의 항복전압과 같은 정도의 값이다. 이것은, 앞서 예시한 구조의 쇼트키베리어다이오드(SBDa)에 비교해서, 7∼7.5[V] 정도의 항복전압의 향상을 실현한 것이 되고, 본 실시의 형태 3에 있어서 예시한 상기의 구성을 적용한 효과가 실증되고 있다.
이상과 같이, 본 실시의 형태 3에 예시한 기술에 따르면, 실사용 내압13[V]에 대하여 9∼9.5[V]의 마진을 갖는 쇼트키베리어다이오드(SBD3)를 형성할 수 있고, 스크리닝 시의 인가 전압을 보다 높게 할 수 있다. 결과로서, 반도체장치의 신 뢰성을 더욱 향상시킬 수 있다.
다음으로, 본 실시의 형태 3에서 예시한 쇼트키베리어다이오드(SBD3)의, 반도체기판(1) 상으로의 형성방법을 예시한다. 상기 실시의 형태 1, 2와 같이 본 실시의 형태 3에서 예시하는 쇼트키베리어다이오드(SBD3)에 있어서도, LCD드라이버를 형성하는 다종의 소자로 동일한 반도체칩 상에 형성된다. 특히, 내압이 다른 복수종류의 트랜지스터를 형성하는 공정과 동일한 공정에 의해서, 동시에 쇼트키베리어다이오드(SBD3)도 형성된다. 즉, 쇼트키베리어다이오드(SBD3)를 형성하는 모든 공정은, 상기 트랜지스터의 형성 공정의 어느 한쪽과 동일한 공정에 귀속된다.
본 실시의 형태 3에서 예시하는 반도체장치의 제조방법은, 도 47∼도 50을 이용하여, 순서대로 설명한다. 여기에서, 많은 공정은, 상기 실시의 형태 1에 있어서, 도 14∼도 29를 이용해서 설명한 반도체장치의 제조방법과 같다. 따라서, 본 실시의 형태 3에 있어서는, 쇼트키베리어다이오드(SBD3) 특유의 구성요소를 형성하는 공정을 특필하고, 상기 실시의 형태 1와 같은 꼴의 다른 공정에 관해서는, 특필하지 않는 한 자세한 설명을 생략한다.
처음에, 상기 실시의 형태 1에 있어서, 도 14, 도 15을 이용해서 설명한 공정과 같은 꼴의 공정에 따라, 도 15에 나타내는 구조를 형성한다. 즉, 반도체기판(1)의 주면에 천구형의 분리부(2)를 형성한다.
다음으로, 도 47에 나타내는 것 같이, 도 16을 이용해서 설명한 공정과 같은 꼴의 공정에 의해, 소자용 n웰(dnw), 고내압용 n웰(nw1), 고내압용 p웰(pw1)을 형성한다. 이때, 본 실시의 형태 3에 있어서는, 고내압용 p웰(pw1)을 형성하는 공정 에 의해, 동시에, 다이오드 영역(RSBD)에 p웰영역(제1 웰영역)(w1p)을 형성하는 것으로 한다.
다음으로, 도 48에 나타내는 것 같이, 도 17을 이용해서 설명한 공정과 같은 공정에 의해, 중내압용 n웰(nw2), 고내압용 n형 소스/드레인(nSDH), 고내압용 p형 소스/드레인(pSDH)을 형성한다. 또, 고내압용 p형 소스/드레인(pSDH)을 형성하는 공정에 의해, 동시에, 다이오드 영역(RSBD)에 p형 웰급전영역(제4반도체영역)(psw)을 형성하는 것으로 한다. P형 웰급전영역(psw)은, 도 17에 있어서의 p형 기판 급전 영역(psb)과 같은 모양으로 하여 형성된다.
이때, 본 실시의 형태 3에 있어서는, 중내압용 n웰(nw2)을 형성하는 공정, 또는, 고내압용 n형 소스/드레인(nSDH)을 형성하는 공정의 어느 한쪽, 또는, 그들 양쪽에 의해, 동시에, 다이오드 영역(RSBD)에 n형 캐소드영역(제1 반도체영역)(nCa3)을 형성하는 것으로 한다.
다음으로, 도 49에 나타내는 것 같이, 도 18, 도 19를 이용해서 설명한 공정과 같은 공정에 의해, n형 고내압용 게이트절연막(GIHn), p형 고내압용 게이트절연막(GIHp), 중내압용 p웰(pw2), 저내압용 n웰(nw3), 저내압용 p웰(pw3)을 형성한다.
이때, 본 실시의 형태 3에 있어서는, 중내압용 p웰(pw2)을 형성하는 공정, 또는, 저내압용 p웰(pw3)을 형성하는 공정의 어느 한쪽에 의해서, 동시에, 다이오드 영역(RSBD)에 저농도 p웰영역(제2 웰영역)(w2p)을 형성하는 것으로 한다.
계속되는 공정에서는, 상기 실시의 형태 1에 있어서, 도 20∼도 29를 이용해서 설명한 방법으로 같은 공정을 행하는 것으로, 본 실시의 형태 3에 있어서의, 도 50에 나타나는 구조의 반도체장치를 형성한다. 구체적으로는, 반도체기판(1)의 주면(S1)상에, 저내압 트랜지스터(QL), 중내압 트랜지스터(QM) 및 고내압 트랜지스터(QH)를 형성한다. 그리고, 동일한 반도체기판(1)의 주면(S1)상에, 본 실시의 형태 3에 있어서, 도 43을 이용해서 설명한 구조의 쇼트키베리어다이오드(SBD3)를 형성한다. 또한, 예를들면 제1 배선층(M1), 제1 비어플러그(VP1) 및 층간절연막(IP2) 등으로 이루어지는 다층의 배선층을 형성한다.
여기에서, 본 실시의 형태 3에 있어서, 웰급전용도체막(제3 도체막)(Ew) 및 웰급전콘택트플러그(제3 도전부)(CPw)를 다이오드 영역(RSBD)에 형성하는 공정은, 상기 실시의 형태 1에 있어서, 각각, 도 24를 이용해서 설명한 기판 급전용 도체막(Es) 및 도 25, 도 26을 이용해서 설명한 기판 급전 콘택트플러그(CPs)와 같은 모양으로 해서 형성된다.
이상과 같이, 본 실시의 형태 3에 있어서, 도 43을 이용해서 설명한 구성의 쇼트키베리어다이오드(SBD3)에 관해서도, 다른 전계효과트랜지스터(QL, QM, QH) 등으로 동일한 공정에 의해, 반도체기판(1)상에 형성할 수 있다. 그때, 본 실시의 형태 3에서 예시한 쇼트키베리어다이오드(SBD3)에 있어서, 상기 실시의 형태 1로 본 발명자들이 검토한 예로서 나타낸 쇼트키베리어다이오드(SBDa)와 비교해서 상위(相違)하고 있는 구성인, 저농도 p웰영역(w2p)에 관해서도, 새로운 공정을 도입하는 일 없이, 형성할 수 있었다. 따라서, 본 실시의 형태 3에서 예시한 반도체장치의 제조방법에 의하면, 제품 비율의 저하, 제조 가격의 상승, 새로운 검사 공정의 도입을 수반하지 않는다. 결과로서, 반도체장치의 신뢰성을 더욱 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시의 형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시의 형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
[산업상의 이용 가능성]
본 발명은, 예를들면 액정디스플레이 구동용 집적회로를 구성하는데 필요한 반도체 산업에 적용할 수 있다.
도 1은, 본 발명자들이 검토한 반도체장치의 요부(要部)평면도이다.
도 2는, 도 1에 나타낸 반도체장치의 A1－A1선에 있어서의 요부단면도이다.
도 3은, 도 1에 나타낸 반도체장치에 있어서의 각 반도체영역의 치수를 나타내는 설명도이다.
도 4는, 본 발명자들이 검토한 반도체장치의 전기특성에 있어서의 순방향 전압과 전류와의 관계를 나타내는 그래프도이다.
도 5는, 본 발명자들이 검토한 반도체장치의 전기특성에 있어서의 역방향 전압과 전류와의 관계를 나타내는 그래프도이다.
도 6은, 본 발명자들이 검토한 타 반도체장치의 요부단면도이다.
도 7은, 본 발명자들이 검토한 타 반도체장치의 전기특성에 있어서의 순방향 전압과 전류와의 관계를 나타내는 그래프도이다.
도 8은, 본 발명자들이 검토한 타 반도체장치의 전기특성에 있어서의 역방향 전압과 전류와의 관계를 나타내는 그래프도이다.
도 9는, 본 발명의 실시의 형태 1인 반도체장치의 요부평면도이다.
도 10은, 도 9에 나타낸 반도체장치의 A2－A2선에 있어서의 요부단면도이다.
도 11은, 도 9에 나타낸 반도체장치에 있어서의 각 반도체영역의 치수를 나타내는 설명도이다.
도 12는, 본 발명의 실시의 형태 1인 반도체장치의 전기특성에 있어서의 순방향전압과 전류와의 관계를 나타내는 그래프도이다.
도 13은, 본 발명의 실시의 형태 1인 반도체장치의 전기특성에 있어서의 역방향전압과 전류와의 관계를 나타내는 그래프도이다.
도 14는, 본 발명의 실시의 형태 1인 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 15는, 도 14에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 16은, 도 15에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 17은, 도 16에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 18은, 도 17에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 19는, 도 18에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 20은, 도 19에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 21은, 도 20에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 22는, 도 21에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 23은, 도 22에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 24는, 도 23에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 25는, 도 24에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 26은, 도 25에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 27은, 도 26에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 28은, 도 27에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 29는, 도 28에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 30은, 본 발명의 다른 실시의 형태인 반도체장치의 요부평면도이다.
도 31은, 도 30에 나타낸 반도체장치의 A3-A3선에 있어서의 요부단면도이다.
도 32는, 도 30에 나타낸 반도체장치에 있어서의 각 반도체영역의 치수를 나타내는 설명도이다.
도 33은, 본 발명의 실시의 형태 2인 반도체장치의 전기특성에 있어서의 순방향 전압과 전류와의 관계를 나타내는 그래프도이다.
도 34는, 본 발명의 실시의 형태 2인 반도체장치의 전기특성에 있어서의 역방향 전압과 전류와의 관계를 나타내는 그래프도이다.
도 35는, 본 발명의 실시의 형태 2인 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 36은, 도 35에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 37은, 도 36에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 38은, 본 발명의 실시의 형태 2의 변형예인 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 39는, 도 38에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 40은, 본 발명의 실시의 형태 2의 변형예인 반도체장치의 전기특성에 있어서의 순방향 전압과 전류와의 관계를 나타내는 그래프도이다.
도 41은, 본 발명의 실시의 형태 2의 변형예인 반도체장치의 전기특성에 있어서의 역방향 전압과 전류와의 관계를 제시하는 그래프도이다.
도 42는, 본 발명의 실시의 형태 3인 반도체장치의 요부평면도이다.
도 43은, 도 42에 나타낸 반도체장치의 A4-A4선에 있어서의 요부단면도이다.
도 44는, 도 42에 나타낸 반도체장치에 있어서의 각 반도체영역의 치수를 나타내는 설명도이다.
도 45는, 본 발명의 실시의 형태 3인 반도체장치의 전기특성에 있어서의 순방향 전압과 전류와의 관계를 나타내는 그래프도이다.
도 46은, 본 발명의 실시의 형태 3인 반도체장치의 전기특성에 있어서의 역방향 전압과 전류와의 관계를 제시하는 그래프도이다.
도 47은, 본 발명의 실시의 형태 3인 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 48은, 도 47에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 49는, 도 48에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
도 50은, 도 49에 이어지는 반도체장치의 제조공정 중에 있어서의 요부단면도이다.
[부호의 설명]
1 반도체기판
2 분리부
2L, 3~5 절연막
6a~6d 베리어금속
7a, 7b, 8a, 8b 도체막
SBDa, SBDb, SBD1~SBD3 쇼트키베리어다이오드
S1 주면
w1n n웰영역(제1 웰영역)
w2p 저농도 p웰영역(제2 웰영역)
w3p 저농도 p웰영역(제2 웰영역)
w1p p웰영역(제1 웰영역)
IP1~IP4 층간절연막
IPt 보호절연막
dnw 소자용 n웰（소자형성용 웰영역）
nCa1～nCa3 n형 캐소드영역(제1 반도체영역)
nCb n형 캐소드도통영역(제3 반도체영역)
nCc n형 반도체영역
nw1 고내압용 n웰 (트랜지스터 형성용 제6 웰영역)
nw2 중내압용 n웰 (트랜지스터 형성용 제4 웰영역)
nw3 저내압용 n웰 (트랜지스터 형성용 제2 웰영역)
nxL 저내압용 n형 익스텐션(extension)영역
nxM 중내압용 n형 익스텐션(extension)영역
nSDH 고내압용 n형 소스/드레인 (제5 소스/드레인 영역)
nSDL 저내압용 n형 소스/드레인 (제1 소스/드레인 영역)
nSDM 중내압용 n형 소스/드레인（제3 소스/드레인 영역）
pg p형 가드링영역(제2 반도체영역)
psa, psb p형 기판급전영역 (제4 반도체영역)
psw p형 웰급전영역 (제4 반도체영역)
pc p형 반도체영역
pw1 고내압용 p웰 (트랜지스터 형성용 제5 웰영역)
pw2 중내압용 p웰 (트랜지스터 형성용 제3 웰영역)
pw3 저내압용 p웰 (트랜지스터 형성용 제1 웰영역)
pxL 저내압용 p형 익스텐션(extension)영역
pxM 중내압용 p형 익스텐션(extension)영역
pSDH 고내압용 p형 소스/드레인 (제6 소스/드레인 영역)
pSDL 저내압용 p형 소스/드레인 (제2 소스/드레인 영역)
pSDM 중내압용 p형 소스/드레인 (제4 소스/드레인 영역)
GIHn n형 고내압용 게이트절연막(제5 게이트절연막)
GIHp p형 고내압용 게이트절연막(제6 게이트절연막)
GIMn n형 중내압용 게이트절연막(제3 게이트절연막)
GIMp p형 중내압용 게이트절연막(제4 게이트절연막)
GILn n형 저내압용 게이트절연막(제1 게이트절연막)
GILp p형 저내압용 게이트절연막(제2 게이트절연막)
GEHn n형 고내압용 게이트전극(제5 게이트전극)
GEHp p형 고내압용 게이트전극(제6 게이트전극)
GEMn n형 중내압용 게이트전극(제3 게이트전극)
GEMp p형 중내압용 게이트전극(제4 게이트전극)
GELn n형 저내압용 게이트전극(제1 게이트전극）
GELp p형 저내압용 게이트전극(제2 게이트전극）
EA 애노드도체막 (제1 도체막)
EC 캐소드도체막 (제2 도체막)
Es 기판급전용도체막 (제3 도체막)
Ew 웰급전용도체막 (제3 도체막)
E1 도체막
CPA 애노드콘택트플러그 (제1 도전부)
CPC 캐소드콘택트플러그 (제2 도전부)
CPs 기판급전콘택트플러그 (제3 도전부)
CPw 웰급전콘택트플러그 (제3 도전부)
CPt 트랜지스터용콘택트플러그（배선용도전부）
M1 제1 배선층
M2 제2 배선층
M3 제3 배선층
ME 금속전극
VP1 제1 비아플러그
VP2 제2 비아플러그
VP3 제3 비아플러그
Ia 전류
Va 전압
ST 천구부(淺溝部)
act 복수의 소자영역
RLF 저내압 트랜지스터영역 (제1 영역)
RMF 중내압 트랜지스터영역 (제2 영역)
RHF 고내압 트랜지스터영역 (제3 영역)
RSBD 다이오드영역（제4 영역）
QL 저내압 트랜지스터 (제1 전계효과트랜지스터)
QLn n형 저내압 트랜지스터
QLp p형 저내압 트랜지스터
QM 중내압 트랜지스터 (제2 전계효과트랜지스터)
QMn n형 중내압 트랜지스터
QMp p형 중내압 트랜지스터
QH 고내압 트랜지스터 (제3 전계효과트랜지스터)
QHn n형 고내압 트랜지스터
QHp p형 고내압 트랜지스터
SP 사이드 웰 스페이스
cs 실리사이드층 (전기접속용 도체막)
CH 콘택트 홀
EH 개구부(開口部)

Claims (16)

  1. (a) 제1 도전형인 반도체기판과,
    (b) 상기 반도체기판의 주면에 형성된, 상기 제1 도전형과는 역도전형의 제2 도전형인 제1 웰영역과,
    (c) 상기 제1 웰영역 내에 있어서, 상기 반도체기판의 주면의 일부에 형성된, 제2 도전형인 제1 반도체영역과,
    (d) 상기 제1 웰영역 내에 있어서, 상기 제1 반도체영역을 환형으로 둘러싸도록 하여, 상기 반도체기판의 주면에 형성된, 제1 도전형인 제2 반도체영역과,
    (e) 상기 제1 반도체영역과 상기 제2 반도체영역을 일체적으로 덮도록, 그리고, 상기 제1 반도체영역 및 상기 제2 반도체영역의 각각에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 형성된 제1 도체막과,
    (f) 상기 제1 도체막에 전기적으로 접속된 제1 도전부와,
    (g) 상기 제1 웰영역 내에 있어서, 상기 제2 반도체영역의 외측에, 분리부를 사이에 두고 형성된, 제2 도전형인 제3 반도체영역과,
    (h) 상기 제3 반도체영역을 덮도록, 그리고, 상기 제3 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 형성된 제2 도체막과,
    (i) 상기 제2 도체막에 전기적으로 접속된 제2 도전부를 가지고, 상기 제1 반도체영역과 상기 제1 도체막과의 전기적인 접속은 쇼트키접속이고, 상기 제1 웰영역에 있어서, 상기 제1 반도체영역과 상기 제2 반도체영역과는, 서로 접촉하지 않도록 거리를 두어 형성되고, 상기 제2 반도체영역은, 상기 제1 웰영역 중, 상기 제1 도체막의 단부에 형성되고, 상기 제1 반도체영역의 불순물농도는, 상기 제1 웰영역의 불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 반도체기판의 주면에 있어서, 상기 제1 웰영역의 외측에 형성된, 제1 도전형인 제4 반도체영역과, 상기 제4 반도체영역을 덮도록, 그리고, 상기 제4 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 형성된 제3 도체막과, 상기 제3 도체막에 전기적으로 접속된 제3 도전부를 가지고, 상기 제4 반도체영역의 불순물농도는, 상기 반도체기판의 불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 제4 반도체영역은, 상기 제1 웰영역의 외측을 환형으로 둘러싸도록 하여, 상기 반도체기판의 주면에 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 반도체기판은 실리콘을 주체로 하는 반도체 재료로 이루어지고, 상기 제1 도체막은, 상기 실리콘과 금속원소와의 화합물로 이루어지는 재료인 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 제3 반도체영역의 불순물농도는, 상기 제1 반도체영역의 불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 반도체기판에는, 복수의 전계효과트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. (a) 제1 도전형인 반도체기판과,
    (b) 상기 반도체기판의 주면에 형성된, 상기 제1 도전형과는 역도전형의 제2 도전형인 제1 웰영역과,
    (c) 상기 제1 웰영역 내에 있어서, 상기 반도체기판의 주면에 형성된, 제2 도전형인 제1 반도체영역과,
    (d) 상기 제1 반도체영역 내에 있어서, 상기 반도체기판의 주면에 환형으로 형성된, 제1 도전형인 제2 웰영역과,
    (e) 상기 제2 웰영역 내에 있어서, 상기 반도체기판의 주면에 환형으로 형성된, 제1 도전형인 제2 반도체영역과,
    (f) 상기 제2 반도체영역 및 상기 제2 웰영역과, 그 내측의 상기 제1 반도체영역을 일체적으로 덮도록, 그리고, 상기 제1 반도체영역 및 상기 제2 반도체영역 의 각각에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 형성된 제1 도체막과,
    (g) 상기 제1 도체막에 전기적으로 접속된 제1 도전부와,
    (h) 상기 제1 반도체영역 내에 있어서, 환형의 상기 제2 반도체영역의 외측에, 분리부를 사이에 두고 형성된, 제2 도전형인 제3 반도체영역과,
    (i) 상기 제3 반도체영역을 덮도록, 그리고, 상기 제3 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 형성된 제2 도체막과,
    (j) 상기 제2 도체막에 전기적으로 접속된 제2 도전부를 가지고, 상기 제1 반도체영역과 상기 제1 도체막과의 전기적인 접속은 쇼트키접속이고, 상기 제2 웰영역은 상기 제1 반도체영역 가운데 상기 제1 도체막의 단부에 형성되고, 상기 제2 반도체영역의 불순물농도는 상기 제2 웰영역의 불순물농도보다도 높고, 상기 제1 반도체영역의 불순물농도는 상기 제1 웰영역의 불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  8. (a) 제1 도전형인 반도체기판과,
    (b) 상기 반도체기판의 주면에 형성된, 제1 도전형인 제1 웰영역과,
    (c) 상기 제1 웰영역 내에 있어서, 상기 반도체기판의 주면에 형성된, 상기 제1 도전형과는 역도전형의 제2 도전형인 제1 반도체영역과,
    (d) 상기 제1 반도체영역 내에 있어서, 상기 반도체기판의 주면에 환형으로 형성된, 제1 도전형인 제2 웰영역과,
    (e) 상기 제2 웰영역 내에 있어서, 상기 반도체기판의 주면에 환형으로 형성된, 제1 도전형인 제2 반도체영역과,
    (f) 상기 제2 반도체영역 및 상기 제2 웰영역과, 그 내측의 제1 반도체영역을 일체적으로 덮도록, 그리고, 상기 제1 반도체영역 및 상기 제2 반도체영역의 각각에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 형성된 제1 도체막과,
    (g) 상기 제1 도체막에 전기적으로 접속된 제1 도전부와,
    (h) 상기 제1 반도체영역 내에 있어서, 환형의 상기 제2 반도체영역의 외측에, 분리부를 사이에 두고 형성된, 제2 도전형인 제3 반도체영역과,
    (i) 상기 제3 반도체영역을 덮도록, 그리고, 상기 제3 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 형성된 제2 도체막과,
    (j) 상기 제2 도체막에 전기적으로 접속된 제2 도전부와,
    (k) 상기 제1 웰영역 내에 있어서, 상기 제1 반도체영역을 환형으로 둘러싸도록 하여, 상기 반도체기판의 주면에 형성된 제1 도전형인 제4 반도체영역과,
    (l) 상기 제4 반도체영역을 덮도록, 그리고, 상기 제4 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 형성된 제3 도체막과,
    (m) 상기 제3 도체막에 전기적으로 접속된 제3 도전부를 가지고, 상기 제1 반도체영역과 상기 제1 도체막과의 전기적인 접속은 쇼트키접속이고, 상기 제2 웰영역은 상기 제1 반도체영역 중, 상기 제1 도체막의 단부에 형성되고, 상기 제2 반도체영역의 불순물농도는 상기 제2 웰영역의 불순물농도보다도 높고, 상기 제1 웰 영역의 불순물농도는 상기 제4 반도체영역의 불순물농도보다도 낮고, 그리고, 상기 반도체기판의 불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  9. (a) 제1 도전형인 반도체기판의 주면상에, 분리부에 의해 절연 분리된 복수의 소자영역을 형성하는 공정과,
    (b) 상기 복수의 소자영역 중 제1 영역에, 제1 전계효과트랜지스터를 형성하는 공정과,
    (c) 상기 복수의 소자영역 중, 상기 제1 영역과는 다른 제2 영역에, 상기 제1 전계효과트랜지스터보다도 내압이 높은 제2 전계효과트랜지스터를 형성하는 공정과,
    (d) 상기 복수의 소자영역 중, 상기 제1 영역 및 상기 제2 영역과는 다른 제3 영역에, 상기 제2 전계효과트랜지스터보다도 내압이 높은 제3 전계효과트랜지스터를 형성하는 공정과,
    (e) 상기 제1 ~ 제3 전계효과트랜지스터의, 소스/드레인 영역 및 게이트전극의 표면에, 전기 접속용 도체막을 형성하는 공정과,
    (f) 상기 전기접속용 도체막에 전기적으로 접속되도록 하여 배선용 도전부를 형성하는 공정과,
    (g) 상기 복수의 소자영역 중, 상기 제1 ~ 제3 영역과는 다른 제4 영역에, 쇼트키베리어다이오드를 형성하는 공정을 가지고,
    상기 (b)공정은,
    (b1) 상기 반도체기판의 주면의 일부에 상기 제1 도전형과는 역도전형의 제2 도전형인 소자형성용 웰영역을 형성하는 공정과,
    (b2) 상기 제1 영역에 있어서의 상기 소자형성용 웰영역에 포함되는 상기 복수의 소자영역에 제1 도전형인 트랜지스터 형성용 제1 웰영역 및 제2 도전형인 트랜지스터 형성용 제2 웰영역을 형성하는 공정과,
    (b3) 상기 트랜지스터 형성용 제1 웰영역에, 제1 게이트절연막 및 제1 게이트전극과, 제2 도전형인 제1 소스/드레인 영역을 순서대로 형성하는 것으로, 제2 도전형의 상기 제1 전계효과트랜지스터를 형성하는 공정과,
    (b4) 상기 트랜지스터 형성용 제2 웰영역에, 제2 게이트절연막 및 제2 게이트전극과, 제1 도전형인 제2 소스/드레인 영역을 순서대로 형성하는 것으로, 제1 도전형의 상기 제1 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (c)공정은,
    (c1) 반도체기판의 주면의 일부에, 상기 (b1)공정과 동시에, 상기 제2 도전형인 소자형성용 웰영역을 형성하는 공정과,
    (c2) 상기 제2 영역에 있어서의 상기 소자형성용 웰영역에 포함되는 상기 복수의 소자영역에, 제1 도전형인 트랜지스터 형성용 제3 웰영역 및 제2 도전형인 트랜지스터 형성용 제4 웰영역을 형성하는 공정과,
    (c3) 상기 트랜지스터 형성용 제3 웰영역에, 제3 게이트절연막 및 제3 게이트전극과, 제2 도전형인 제3 소스/드레인 영역을 순서대로 형성하는 것으로, 제2 도전형의 상기 제2 전계효과트랜지스터를 형성하는 공정과,
    (c4) 상기 트랜지스터 형성용 제4 웰영역에, 제4 게이트절연막 및 제4 게이트전극과, 제1 도전형인 제4 소스/드레인 영역을 순서대로 형성하는 것으로, 제1 도전형의 상기 제2 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (d)공정은,
    (d1) 상기 제3 영역에 있어서의 상기 복수의 소자영역에, 제1 도전형인 트랜지스터 형성용 제5 웰영역 및 제2 도전형인 트랜지스터 형성용 제6 웰영역을 형성하는 공정과,
    (d2) 상기 트랜지스터 형성용 제5 웰영역에, 제5 게이트절연막 및 제5 게이트전극과, 제2 도전형인 제5 소스/드레인 영역을 형성하는 것으로, 제2 도전형의 상기 제3 전계효과트랜지스터를 형성하는 공정과,
    (d3) 상기 트랜지스터 형성용 제6 웰영역에, 제6 게이트절연막 및 제6 게이트전극과, 제1 도전형인 제6 소스/드레인 영역을 형성하는 것으로, 제1 도전형의 상기 제3 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (g)공정은,
    (g1) 상기 제4 영역에 있어서의 상기 복수의 소자영역에, 제2 도전형인 제1 웰영역을 형성하는 공정과,
    (g2) 상기 제1 웰영역 내에 있어서의 상기 반도체기판의 주면의 일부에, 제2 도전형인 제1 반도체영역을 형성하는 공정과,
    (g3) 상기 제1 웰영역 내에 있어서의 상기 반도체기판의 주면에, 상기 제1 반도체영역을 환형으로 둘러싸도록 하고, 그리고, 상기 제1 반도체영역과 접촉하지 않도록 거리를 띄워두도록 하여, 제1 도전형인 제2 반도체영역을 형성하는 공정과,
    (g4) 상기 반도체기판의 주면을 정면으로 보고 환형으로 형성된 상기 제2 반도체영역과, 그 내측의 영역에 있는 상기 제1 웰영역 및 상기 제1 반도체영역을 덮도록, 그리고, 상기 제1 반도체영역 및 상기 제2 반도체영역의 각각에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 제1 도체막을 형성하는 공정과,
    (g5) 상기 제1 도체막에 전기적으로 접속되도록 하여 제1 도전부를 형성하는 공정과,
    (g6) 상기 제1 웰영역 내에 있어서, 상기 제2 반도체영역의 외측에, 제2 도전형인 제3 반도체영역을, 상기 분리부를 사이에 두도록 하여 형성하는 공정과,
    (g7) 상기 제3 반도체영역을 덮도록, 그리고, 상기 제3 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 제2 도체막을 형성하는 공정과,
    (g8) 상기 제2 도체막에 전기적으로 접속되도록 하여 제2 도전부를 형성하는 공정을 가지고,
    상기 (g1)공정에 있어서의 상기 제1 웰영역은, 상기 (b1) 및 (c1)공정에 있어서의 상기 소자형성용 웰영역, 또는, 상기 (d1)공정에 있어서의 상기 트랜지스터 형성용 제6 웰영역의 어느 한쪽, 또는, 그들 양쪽을 동시에 형성하고,
    상기 (g2)공정에 있어서의 상기 제1 반도체영역은, 상기 (c2)공정에 있어서의 상기 트랜지스터 형성용 제4 웰영역, 또는, 상기 (d2)공정에 있어서의 상기 제5 소스/드레인 영역의 어느 한쪽, 또는, 그들 양쪽을 동시에 형성하고,
    상기 (g2)공정에 있어서의 상기 제1 반도체영역의 불순물농도는, 상기 (g1) 공정에 있어서의 상기 제1 웰영역의 불순물농도보다도 높아지도록 형성하고,
    상기 (g3)공정에 있어서의 상기 제2 반도체영역은, 상기 (b4)공정에 있어서의 상기 제2 소스/드레인 영역, 또는, 상기 (c4)공정에 있어서의 상기 제4 소스/드레인 영역의 어느 한쪽, 또는, 그들 양쪽을 동시에 형성하고,
    상기 (g4)공정에 있어서의 상기 제1 도체막, 또는, 상기 (g7)공정에 있어서의 상기 제2 도체막의 어느 한쪽, 또는, 그들 양쪽은, 상기 (e)공정에 있어서의 상기 전기접속용 도체막과 동시에 형성하고,
    상기 (g4)공정에 있어서의 상기 제1 도체막은, 상기 (g2)공정에 있어서의 상기 제1 반도체영역과의 전기적인 접속이 쇼트키접속이 되도록 형성하고,
    상기 (g5)공정에 있어서의 상기 제1 도전부, 또는, 상기 (g8)공정에 있어서의 상기 제2 도전부의 어느 한쪽, 또는, 그들 양쪽은, 상기 (f)공정에 있어서의 상기 배선용 도전부와 동시에 형성하고,
    상기 (g6)공정에 있어서의 상기 제3 반도체영역은, 상기 (b2)공정에 있어서의 상기 트랜지스터 형성용 제2 웰영역과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9항에 있어서,
    상기 (g)공정에 있어서의 상기 쇼트키베리어다이오드의 형성 공정에 있어서,
    (g9) 상기 제4 영역에 있어서의 상기 반도체기판의 주면에 있어서, 상기 제1 웰영역의 외측에, 제1 도전형인 제4 반도체영역을 형성하는 공정과,
    (g10) 상기 제4 반도체영역을 덮도록, 그리고, 상기 제4 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 제3 도체막을 형성하는 공정과,
    (g11) 상기 제3 도체막에 전기적으로 접속되도록 하여 제3 도전부를 형성하는 공정을 가지고,
    상기 (g9)공정에 있어서의 상기 제4 반도체영역은, 상기 (d1)공정에 있어서의 상기 트랜지스터 형성용 제5 웰영역, 또는, 상기 (d3)공정에 있어서의 상기 제6 소스/드레인 영역의 어느 한쪽, 또는, 그들 양쪽 모두를 동시에 형성하고,
    상기 (g9)공정에 있어서의 상기 제4 반도체영역의 불순물농도는, 상기 반도체기판의 불순물농도보다도 높게 되도록 형성하고,
    상기 (g10)공정에 있어서의 상기 제3 도체막은, 상기 (e)공정에 있어서의 상기 전기접속용 도체막과 동시에 형성하고,
    상기 (g11)공정에 있어서의 상기 제3 도전부는, 상기 (f)공정에 있어서의 상기 배선용 도전부와 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 10항에 있어서,
    상기 (g9)공정에 있어서의 상기 제4 반도체영역은, 상기 제1 웰영역의 외측을 환형으로 둘러싸도록 하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 9항에 있어서,
    상기 반도체기판은 실리콘을 주체로 하는 반도체재료를 이용하고, 상기 (g4)공정에 있어서의 상기 제1 도체막은, 상기 실리콘과 금속원소와의 화합물로 이루어지는 재료를 이용해서 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 9항에 있어서,
    상기 (g6)공정에 있어서의 상기 제3 반도체영역의 불순물농도는, 상기 (g2)공정에 있어서의 상기 제1 반도체영역의 불순물농도보다도 높게 되도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. (a）제1 도전형인 반도체기판의 주면상에, 분리부에 의해 절연 분리된 복수의 소자영역을 형성하는 공정과,
    (b) 상기 복수의 소자영역 중 제1 영역에, 제1 전계효과트랜지스터를 형성하는 공정과,
    (c) 상기 복수의 소자영역 중, 상기 제1 영역과는 다른 제2 영역에, 상기 제1 전계효과트랜지스터보다도 내압이 높은 제2 전계효과트랜지스터를 형성하는 공정과,
    (d) 상기 복수의 소자영역 중, 상기 제1 영역 및 상기 제2 영역과는 다른 제3 영역에, 상기 제2 전계효과트랜지스터보다도 내압이 높은 제3 전계효과트랜지스터를 형성하는 공정과,
    (e) 상기 제1 ~ 제3 전계효과트랜지스터의, 소스/드레인 영역 및 게이트전극의 표면에, 전기 접속용 도체막을 형성하는 공정과,
    (f) 상기 전기접속용 도체막에 전기적으로 접속되도록 하여 배선용 도전부를 형성하는 공정과,
    (g) 상기 복수의 소자영역 중, 상기 제1 ~ 제3 영역과는 다른 제4 영역에, 쇼트키베리어다이오드를 형성하는 공정을 가지고,
    상기 (b) 공정은,
    (b1）상기 반도체기판의 주면의 일부에, 상기 제1 도전형과는 역도전형의 제2 도전형인 소자형성용 웰영역을 형성하는 공정과,
    (b2) 상기 제1 영역에 있어서 상기 소자형성용 웰영역에 포함되는 상기 복수의 소자영역에, 제1 도전형인 트랜지스터 형성용 제1 웰영역 및 제2 도전형인 트랜지스터 형성용 제2 웰영역을 형성하는 공정과,
    (b3) 상기 트랜지스터 형성용 제1 웰영역에, 제1 게이트절연막 및 제1 게이트전극과, 제2 도전형인 제1 소스/드레인 영역을 순서대로 형성하는 것으로, 제2 도전형의 상기 제1 전계효과트랜지스터를 형성하는 공정과,
    (b4) 상기 트랜지스터 형성용 제2 웰영역에, 제2 게이트절연막 및 제2 게이트전극과, 제1 도전형인 제2 소스/드레인 영역을 순서대로 형성하는 것으로, 제1 도전형의 상기 제1 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (c)공정은,
    (c1) 상기 반도체기판의 주면의 일부에, 상기 (b1)공정과 동시에, 상기 제2 도전형인 소자형성용 웰영역을 형성하는 공정과,
    (c2) 상기 제2 영역에 있어서의 상기 소자형성용 웰영역에 포함되는 상기 복수의 소자영역에, 제1 도전형인 트랜지스터 형성용 제3 웰영역 및 제2 도전형인 트랜지스터 형성용 제4 웰영역을 형성하는 공정과,
    (c3) 상기 트랜지스터 형성용 제3 웰영역에, 제3 게이트절연막 및 제3 게이트전극과, 제2 도전형인 제3 소스/드레인 영역을 순서대로 형성하는 것으로, 제2 도전형의 상기 제2 전계효과트랜지스터를 형성하는 공정과,
    (c4) 상기 트랜지스터 형성용 제4 웰영역에, 제4 게이트절연막 및 제4 게이트전극과, 제1 도전형인 제4 소스/드레인 영역을 순서대로 형성하는 것으로, 제1 도전형의 상기 제2 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (d)공정은,
    (d1) 상기 제3 영역에 있어서의 상기 복수의 소자영역에, 제1 도전형인 트랜지스터 형성용 제5 웰영역 및 제2 도전형인 트랜지스터 형성용 제6 웰영역을 형성하는 공정과,
    (d2) 상기 트랜지스터 형성용 제5 웰영역에, 제5 게이트절연막 및 제5 게이트전극과, 제2 도전형인 제5 소스/드레인 영역을 형성하는 것으로, 제2 도전형의 상기 제3 전계효과트랜지스터를 형성하는 공정과,
    (d3) 상기 트랜지스터 형성용 제6 웰영역에, 제6 게이트절연막 및 제6 게이트전극과, 제1 도전형인 제6 소스/드레인 영역을 형성하는 것으로, 제1 도전형의 상기 제3 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (g)공정은,
    (g1) 상기 제4 영역에 있어서 상기 복수의 소자영역에, 제2 도전형인 제1 웰영역을 형성하는 공정과,
    (g2) 상기 제1 웰영역 내에 있어서의 상기 반도체기판의 주면에, 제2 도전형인 제1 반도체영역을 형성하는 공정과,
    (g3) 상기 제1 반도체영역 내에 있어서의 상기 반도체기판의 주면에, 제1 도전형인 제2 웰영역을 환형으로 형성하고, 상기 제2 웰영역 내에 있어서의 상기 반도체기판의 주면에, 제1 도전형인 제2 반도체영역을 환형으로 형성하는 공정과,
    (g4) 상기 반도체기판의 주면을 정면으로 보고, 환형으로 형성된 상기 제2 반도체영역과, 그 내측의 영역에 있는 상기 제2 웰영역 및 상기 제1 반도체영역을 덮도록, 그리고, 상기 제1 반도체영역 및 상기 제2 반도체영역의 각각에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 제1 도체막을 형성하는 공정과,
    (g5) 상기 제1 도체막에 전기적으로 접속되도록 하여 제1 도전부를 형성하는 공정과,
    (g6) 상기 제1 반도체영역 내에 있어서, 상기 제2 반도체영역의 외측에, 제2 도전형인 제3 반도체영역을, 상기 분리부를 사이에 두도록 하여 형성하는 공정과,
    (g7) 상기 제3 반도체영역을 덮도록, 그리고, 상기 제3 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 제2 도체막을 형성하는 공정과,
    (g8）상기 제2 도체막에 전기적으로 접속되도록 하여 제2 도전부를 형성하는 공정을 가지고,
    상기 (g1)공정에 있어서의 상기 제1 웰영역은, 상기 (b1) 및 (c1)공정에 있어서의 상기 소자형성용 웰영역, 또는, 상기 (d1)공정에 있어서의 상기 트랜지스터 형성용 제6 웰영역의 어느 한쪽, 또는, 그들 양쪽 모두를 동시에 형성하고,
    상기 (g2)공정에 있어서의 상기 제1 반도체영역은, 상기 (c2)공정에 있어서의 상기 트랜지스터 형성용 제4 웰영역, 또는, 상기 (d2)공정에 있어서의 상기 제5 소스/드레인 영역의 어느 한쪽, 또는, 그들 양쪽 모두를 동시에 형성하고,
    상기 (g2)공정에 있어서의 상기 제1 반도체영역의 불순물농도는, 상기 (g1)공정에 있어서의 상기 제1 웰영역의 불순물농도보다도 높아지도록 형성하고,
    상기 (g3)공정에 있어서의 상기 제2 웰영역은, 상기 (c2)공정에 있어서의 상기 트랜지스터 형성용 제3 웰영역과 동시에 형성하고,
    상기 (g3)공정에 있어서의 상기 제2 반도체영역은, 상기 (b4)공정에 있어서의 상기 제2 소스/드레인 영역, 또는, 상기 (c4)공정에 있어서의 상기 제4 소스/드레인 영역의 어느 한쪽, 또는, 그들 양쪽 모두를 동시에 형성하고,
    상기 (g3)공정에 있어서의 상기 제2 반도체영역의 불순물농도는, 상기 (g3)공정에 있어서의 상기 제2 웰영역의 불순물농도보다도 높아지도록 형성하고,
    상기 (g4)공정에 있어서의 상기 제1 도체막, 또는, 상기 (g7)공정에 있어서의 상기 제2 도체막의 어느 한쪽, 또는, 그들 양쪽 모두는, 상기（e)공정에 있어서의 상기 전기접속용 도체막과 동시에 형성하고,
    상기 (g4)공정에 있어서의 상기 제1 도체막은, 상기 (g2)공정에 있어서의 상기 제1 반도체영역과의 전기적인 접속이 쇼트키접속이 되도록 형성하고,
    상기 (g5)공정에 있어서의 상기 제1 도전부, 또는, 상기 (g8)공정에 있어서의 상기 제2 도전부의 어느 한쪽, 또는, 그들 양쪽 모두는, 상기 (f)공정에 있어서의 상기 배선용 도전부와 동시에 형성하고,
    상기 (g6)공정에 있어서의 상기 제3 반도체영역은, 상기 (b2)공정에 있어서의 상기 트랜지스터 형성용 제2 웰영역과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. （a）제1 도전형인 반도체기판의 주면상에, 분리부에 의해 절연 분리된 복수의 소자영역을 형성하는 공정과,
    (b) 상기 복수의 소자영역 중 제1 영역에, 제1 전계효과트랜지스터를 형성하는 공정과,
    (c) 상기 복수의 소자영역 중, 상기 제1 영역과는 다른 제2 영역에, 상기 제1 전계효과트랜지스터보다도 내압이 높은 제2 전계효과트랜지스터를 형성하는 공정과,
    (d) 상기 복수의 소자영역 중, 상기 제1 영역 및 상기 제2 영역과는 다른 제3 영역에, 상기 제2 전계효과트랜지스터보다도 내압이 높은 제3 전계효과트랜지스터를 형성하는 공정과,
    (e) 상기 제1 ~ 제3 전계효과트랜지스터의, 소스/드레인 영역 및 게이트전극의 표면에, 전기 접속용 도체막을 형성하는 공정과,
    (f) 상기 전기접속용 도체막에 전기적으로 접속되도록 하여 배선용 도전부를 형성하는 공정과,
    (g) 상기 복수의 소자영역 중, 상기 제1 ~ 제3 영역과는 다른 제4 영역에, 쇼트키베리어다이오드를 형성하는 공정을 가지고,
    상기 (b) 공정은,
    (b1）상기 반도체기판의 주면의 일부에, 상기 제1 도전형과는 역도전형의 제2 도전형인 소자형성용 웰영역을 형성하는 공정과,
    (b2) 상기 제1 영역에 있어서의 상기 소자형성용 웰영역에 포함되는 상기 복수의 소자영역에, 제1 도전형인 트랜지스터 형성용 제1 웰영역 및 제2 도전형인 트랜지스터 형성용 제2 웰영역을 형성하는 공정과,
    (b3) 상기 트랜지스터 형성용 제1 웰영역에, 제1 게이트절연막 및 제1 게이트전극과, 제2 도전형인 제1 소스/드레인 영역을 순서대로 형성하는 것으로, 제2 도전형의 상기 제1 전계효과트랜지스터를 형성하는 공정과,
    (b4) 상기 트랜지스터 형성용 제2 웰영역에, 제2 게이트절연막 및 제2 게이트전극과, 제1 도전형인 제2 소스/드레인 영역을 순서대로 형성하는 것으로, 제1 도전형의 상기 제1 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (c)공정은,
    (c1) 상기 반도체기판의 주면의 일부에, 상기 (b1)공정과 동시에, 상기 제2 도전형인 상기 소자형성용 웰영역을 형성하는 공정과,
    (c2) 상기 제2 영역에 있어서의 상기 소자형성용 웰영역에 포함되는 상기 복수의 소자영역에, 제1 도전형인 트랜지스터 형성용 제3 웰영역 및 제2 도전형인 트 랜지스터 형성용 제4 웰영역을 형성하는 공정과,
    (c3) 상기 트랜지스터 형성용 제3 웰영역에, 제3 게이트절연막 및 제3 게이트전극과, 제2 도전형인 제3 소스/드레인 영역을 순서대로 형성하는 것으로, 제2 도전형의 상기 제2 전계효과트랜지스터를 형성하는 공정과,
    (c4）상기 트랜지스터 형성용 제4 웰영역에, 제4 게이트절연막 및 제4 게이트전극과, 제1 도전형인 제4 소스/드레인 영역을 순서대로 형성하는 것으로, 제1 도전형의 상기 제2 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (d)공정은,
    (d1) 상기 제3 영역에 있어서의 상기 복수의 소자영역에, 제1 도전형인 트랜지스터 형성용 제5 웰영역 및 제2 도전형인 트랜지스터 형성용 제6 웰영역을 형성하는 공정과,
    (d2) 상기 트랜지스터 형성용 제5 웰영역에, 제5 게이트절연막 및 제5 게이트전극과, 제2 도전형인 제5 소스/드레인 영역을 형성하는 것으로, 제2 도전형의 상기 제3 전계효과트랜지스터를 형성하는 공정과,
    (d3) 상기 트랜지스터 형성용 제6 웰영역에, 제6 게이트절연막 및 제6 게이트전극과, 제1 도전형인 제6 소스/드레인 영역을 형성하는 것으로, 제1 도전형의 상기 제3 전계효과트랜지스터를 형성하는 공정을 가지고,
    상기 (g)공정은,
    (g1) 상기 제4 영역에 있어서의 상기 복수의 소자영역에, 제1 도전형인 제1 웰영역을 형성하는 공정과,
    (g2) 상기 제1 웰영역 내에 있어서의 상기 반도체기판의 주면에, 제2 도전형인 제1 반도체영역을 형성하는 공정과,
    (g3) 상기 제1 반도체영역 내에 있어서의 상기 반도체기판의 주면에, 제1 도전형인 제2 웰영역을 환형으로 형성하고, 상기 제2 웰영역 내에 있어서의 상기 반도체기판의 주면에, 제1 도전형인 제2 반도체영역을 환형으로 형성하는 공정과,
    (g4) 상기 반도체기판의 주면을 정면으로 보고, 환형으로 형성된 상기 제2 반도체영역과, 그 내측의 영역에 있는 상기 제2 웰영역 및 상기 제1 반도체영역을 덮도록, 그리고, 상기 제1 반도체영역 및 상기 제2 반도체영역의 각각에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 제1 도체막을 형성하는 공정과,
    (g5) 상기 제1 도체막에 전기적으로 접속되도록 하여 제1 도전부를 형성하는 공정과,
    (g6) 상기 제1 반도체영역 내에 있어서, 상기 제2 반도체영역의 외측에, 제2 도전형인 제3 반도체영역을, 상기 분리부를 사이에 두도록 하여 형성하는 공정과,
    (g7) 상기 제3 반도체영역을 덮도록, 그리고, 상기 제3 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 제2 도체막을 형성하는 공정과,
    (g8) 상기 제2 도체막에 전기적으로 접속되도록 하여 제2 도전부를 형성하는 공정과,
    (g9) 상기 제1 웰영역 내에 있어서의 상기 반도체기판의 주면에 있어서, 상기 제1 반도체영역을 환형으로 둘러싸도록 하여, 제1 도전형인 제4 반도체영역을 형성하는 공정과,
    (g10) 상기 제4 반도체영역을 덮도록, 그리고, 상기 제4 반도체영역에 전기적으로 접속되도록 하여, 상기 반도체기판의 주면에 제3 도체막을 형성하는 공정과,
    (g11) 상기 제3 도체막에 전기적으로 접속되도록 하여 제3 도전부를 형성하는 공정을 가지고,
    상기 (g1)공정에 있어서의 상기 제1 웰영역은, 상기 (d1)공정에 있어서의 상기 트랜지스터 형성용 제5 웰영역과 동시에 형성하고,
    상기 (g1)공정에 있어서의 상기 제1 웰영역의 불순물농도는, 상기 반도체기판의 불순물농도보다도 높아지도록 형성하고,
    상기 (g2)공정에 있어서의 상기 제1 반도체영역은, 상기 (c2)공정에 있어서의 상기 트랜지스터 형성용 제4 웰영역, 또는, 상기 (d2)공정에 있어서의 상기 제5 소스/드레인 영역의 어느 한쪽 또는, 그들 양쪽 모두를 동시에 형성하고,
    상기 (g2)공정에 있어서의 상기 제1 반도체영역의 불순물농도는, 상기 (g1)공정에 있어서의 상기 제1 웰영역의 불순물농도보다도 높아지도록 형성하고,
    상기 (g3)공정에 있어서의 상기 제2 웰영역은, 상기 (c2)공정에 있어서의 상기 트랜지스터 형성용 제3 웰영역과 동시에 형성하고,
    상기 (g3)공정에 있어서의 상기 제2 반도체영역은, 상기 (b4)공정에 있어서의 상기 제2 소스/드레인 영역, 또는, 상기 (c4)공정에 있어서의 상기 제4 소스/드레인 영역의 어느 한쪽, 또는, 그들 양쪽 모두를 동시에 형성하고,
    상기 (g3)공정에 있어서의 상기 제2 반도체영역의 불순물농도는, 상기 (g3) 공정에 있어서의 상기 제2 웰영역의 불순물농도보다도 높아지도록 형성하고,
    상기 (g4)공정에 있어서의 상기 제1 도체막, 상기 (g7)공정에 있어서의 상기 제2 도체막, 상기 (g10)공정에 있어서의 상기 제3 도체막의 어느 한쪽, 또는, 그들 모두는, 상기 (e)공정에 있어서의 상기 전기접속용 도체막과 동시에 형성하고,
    상기 (g4)공정에 있어서의 상기 제1 도체막은, 상기 (g2)공정에 있어서의 상기 제1 반도체영역과의 전기적인 접속이 쇼트키접속이 되도록 형성하고,
    상기 (g5)공정에 있어서의 상기 제1 도전부, 상기 (g8)공정에 있어서의 상기 제2 도전부, 상기 (g11)공정에 있어서의 상기 제3 도전부의 어느 한쪽, 또는, 그들 모두는, 상기(f)공정에 있어서의 상기 배선용 도전부와 동시에 형성하고,
    상기 (g6)공정에 있어서의 상기 제3 반도체영역은, 상기 (b2)공정에 있어서의 상기 트랜지스터 형성용 제2 웰영역과 동시에 형성하고,
    상기 (g9)공정에 있어서의 상기 제4 반도체영역은, 상기 (d3)공정에 있어서의 상기 제6 소스/드레인 영역과 동시에 형성하고,
    상기 (g9)공정에 있어서의 상기 제4 반도체영역의 불순물농도는, 상기 (g1)공정에 있어서의 상기 제1 웰영역의 불순물농도보다도 높아지도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 14항 또는 15항에 있어서,
    상기 (g3)공정에 있어서의 상기 제2 웰영역은, 상기 (c2)공정에 있어서의 상기 트랜지스터 형성용 제3 웰영역이 아니고, 상기 (b2)공정에 있어서의 상기 트랜 지스터 형성용 제1 웰영역과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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