JP2009064977A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 522
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 70
- 230000004888 barrier function Effects 0.000 claims abstract description 223
- 239000000758 substrate Substances 0.000 claims abstract description 158
- 239000004020 conductor Substances 0.000 claims abstract description 148
- 239000012535 impurity Substances 0.000 claims abstract description 117
- 238000000034 method Methods 0.000 claims abstract description 107
- 238000000926 separation method Methods 0.000 claims abstract description 20
- 230000015556 catabolic process Effects 0.000 claims description 254
- 230000015572 biosynthetic process Effects 0.000 claims description 60
- 230000005669 field effect Effects 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 46
- 239000002184 metal Substances 0.000 claims description 46
- 239000000463 material Substances 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 4
- 230000002441 reversible effect Effects 0.000 description 68
- 239000010410 layer Substances 0.000 description 60
- 230000008569 process Effects 0.000 description 59
- 239000000969 carrier Substances 0.000 description 25
- 230000000694 effects Effects 0.000 description 25
- 230000005684 electric field Effects 0.000 description 19
- 239000011229 interlayer Substances 0.000 description 19
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 16
- 238000005530 etching Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 229910017052 cobalt Inorganic materials 0.000 description 11
- 239000010941 cobalt Substances 0.000 description 11
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 11
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000008859 change Effects 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000012216 screening Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- -1 silicide compound Chemical class 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000003631 expected effect Effects 0.000 description 2
- 229910021480 group 4 element Inorganic materials 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000005428 wave function Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/872—Schottky diodes
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
【解決手段】p型の半導体基板1の主面S1上に形成された、n型のnウェル領域w1nと、その中の一部に形成された、nウェル領域w1nよりも不純物濃度の高いn型カソード領域nCa1と、それを環状に囲むようにして形成されたp型ガードリング領域pgと、n型カソード領域nCa1とp型ガードリング領域pgとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜EAと、p型ガードリング領域pgの外側に分離部2を隔てて形成されたn型カソード導通領域nCbと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ECとを有し、アノード導体膜EAとn型カソード領域nCa1とはショットキー接続されていることを特徴とする。
【選択図】図10
Description
まず、本発明者らが検討したショットキーバリアダイオードの構成、および、その電気特性に見られる課題について説明する。
上記実施の形態1では、半導体チップ上に形成するショットキーバリアダイオードにおいて、濃度の高いn型カソード領域を、ショットキー接合端部のp型ガードリングから、物理的に距離を隔てて形成することで、逆方向電圧に対する耐圧を向上させる例を示した。本実施の形態2では、p型ガードリングの周囲を濃度の低いp型半導体領域で覆うことにより、濃度の高いn型カソード領域を隔離する構造のショットキーバリアダイオードを例示する。
上記実施の形態1,2では、半導体基板上に形成したショットキーバリアダイオードにおいて、p型のガードリングとn型のアノード領域との間に、不純物濃度の低い領域を形成することで、逆方向バイアス時の電界集中の影響を緩和し、順方向電流を維持しつつ、逆方向耐圧を向上させる技術を例示した。本実施の形態3では、逆方向バイアス時の空乏層の広がりを利用して、更に効果的に逆方向電流を抑止する構成のショットキーバリアダイオードを例示する。
2 分離部
2L,3〜5 絶縁膜
6a〜6d バリア金属
7a,7b,8a,8b 導体膜
SBDa,SBDb,SBD1〜SBD3 ショットキーバリアダイオード
S1 主面
w1n nウェル領域(第1ウェル領域)
w2p 低濃度pウェル領域(第2ウェル領域)
w3p 低濃度pウェル領域(第2ウェル領域)
w1p pウェル領域(第1ウェル領域)
IP1〜IP4 層間絶縁膜
IPt 保護絶縁膜
dnw 素子用nウェル(素子形成用ウェル領域)
nCa1〜nCa3 n型カソード領域(第1半導体領域)
nCb n型カソード導通領域(第3半導体領域)
nCc n型半導体領域
nw1 高耐圧用nウェル(トランジスタ形成用第6ウェル領域)
nw2 中耐圧用nウェル(トランジスタ形成用第4ウェル領域)
nw3 低耐圧用nウェル(トランジスタ形成用第2ウェル領域)
nxL 低耐圧用n型エクステンション領域
nxM 中耐圧用n型エクステンション領域
nSDH 高耐圧用n型ソース/ドレイン(第5ソース/ドレイン領域)
nSDL 低耐圧用n型ソース/ドレイン(第1ソース/ドレイン領域)
nSDM 中耐圧用n型ソース/ドレイン(第3ソース/ドレイン領域)
pg p型ガードリング領域(第2半導体領域)
psa,psb p型基板給電領域(第4半導体領域)
psw p型ウェル給電領域(第4半導体領域)
pc p型半導体領域
pw1 高耐圧用pウェル(トランジスタ形成用第5ウェル領域)
pw2 中耐圧用pウェル(トランジスタ形成用第3ウェル領域)
pw3 低耐圧用pウェル(トランジスタ形成用第1ウェル領域)
pxL 低耐圧用p型エクステンション領域
pxM 中耐圧用p型エクステンション領域
pSDH 高耐圧用p型ソース/ドレイン(第6ソース/ドレイン領域)
pSDL 低耐圧用p型ソース/ドレイン(第2ソース/ドレイン領域)
pSDM 中耐圧用p型ソース/ドレイン(第4ソース/ドレイン領域)
GIHn n型高耐圧用ゲート絶縁膜(第5ゲート絶縁膜)
GIHp p型高耐圧用ゲート絶縁膜(第6ゲート絶縁膜)
GIMn n型中耐圧用ゲート絶縁膜(第3ゲート絶縁膜)
GIMp p型中耐圧用ゲート絶縁膜(第4ゲート絶縁膜)
GILn n型低耐圧用ゲート絶縁膜(第1ゲート絶縁膜)
GILp p型低耐圧用ゲート絶縁膜(第2ゲート絶縁膜)
GEHn n型高耐圧用ゲート電極(第5ゲート電極)
GEHp p型高耐圧用ゲート電極(第6ゲート電極)
GEMn n型中耐圧用ゲート電極(第3ゲート電極)
GEMp p型中耐圧用ゲート電極(第4ゲート電極)
GELn n型低耐圧用ゲート電極(第1ゲート電極)
GELp p型低耐圧用ゲート電極(第2ゲート電極)
EA アノード導体膜(第1導体膜)
EC カソード導体膜(第2導体膜)
Es 基板給電用導体膜(第3導体膜)
Ew ウェル給電用導体膜(第3導体膜)
E1 導体膜
CPA アノードコンタクトプラグ(第1導電部)
CPC カソードコンタクトプラグ(第2導電部)
CPs 基板給電コンタクトプラグ(第3導電部)
CPw ウェル給電コンタクトプラグ(第3導電部)
CPt トランジスタ用コンタクトプラグ(配線用導電部)
M1 第1配線層
M2 第2配線層
M3 第3配線層
ME 金属電極
VP1 第1ビアプラグ
VP2 第2ビアプラグ
VP3 第3ビアプラグ
Ia 電流
Va 電圧
ST 浅溝部
act 複数の素子領域
RLF 低耐圧トランジスタ領域(第1領域)
RMF 中耐圧トランジスタ領域(第2領域)
RHF 高耐圧トランジスタ領域(第3領域)
RSBD ダイオード領域(第4領域)
QL 低耐圧トランジスタ(第1電界効果トランジスタ)
QLn n型低耐圧トランジスタ
QLp p型低耐圧トランジスタ
QM 中耐圧トランジスタ(第2電界効果トランジスタ)
QMn n型中耐圧トランジスタ
QMp p型中耐圧トランジスタ
QH 高耐圧トランジスタ(第3電界効果トランジスタ)
QHn n型高耐圧トランジスタ
QHp p型高耐圧トランジスタ
SP サイドウォールスペーサ
cs シリサイド層(電気接続用導体膜)
CH コンタクトホール
EH 開口部
Claims (16)
- (a)第1導電型である半導体基板と、
(b)前記半導体基板の主面に形成された、前記第1導電型とは逆導電型の第2導電型である第1ウェル領域と、
(c)前記第1ウェル領域内において、前記半導体基板の主面の一部に形成された、第2導電型である第1半導体領域と、
(d)前記第1ウェル領域内において、前記第1半導体領域を環状に囲むようにして、前記半導体基板の主面に形成された、第1導電型である第2半導体領域と、
(e)前記第1半導体領域と前記第2半導体領域とを一体的に覆うように、かつ、前記第1半導体領域および前記第2半導体領域のそれぞれに電気的に接続されるようにして、前記半導体基板の主面に形成された第1導体膜と、
(f)前記第1導体膜に電気的に接続された第1導電部と、
(g)前記第1ウェル領域内において、前記第2半導体領域の外側に、分離部を隔てて形成された、第2導電型である第3半導体領域と、
(h)前記第3半導体領域を覆うように、かつ、前記第3半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第2導体膜と、
(i)前記第2導体膜に電気的に接続された第2導電部とを有し、
前記第1半導体領域と前記第1導体膜との電気的な接続はショットキー接続であり、
前記第1ウェル領域において、前記第1半導体領域と前記第2半導体領域とは、互いに接触しないように距離を隔てて形成され、
前記第2半導体領域は、前記第1ウェル領域のうち、前記第1導体膜の端部に形成され、
前記第1半導体領域の不純物濃度は、前記第1ウェル領域の不純物濃度よりも高いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板の主面において、前記第1ウェル領域の外側に形成された、第1導電型である第4半導体領域と、
前記第4半導体領域を覆うように、かつ、前記第4半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第3導体膜と、
前記第3導体膜に電気的に接続された第3導電部とを有し、
前記第4半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第4半導体領域は、前記第1ウェル領域の外側を環状に囲むようにして、前記半導体基板の主面に形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板はシリコンを主体とする半導体材料からなり、
前記第1導体膜は、前記シリコンと金属元素との化合物からなる材料であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第3半導体領域の不純物濃度は、前記第1半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板には、複数の電界効果トランジスタが形成されていることを特徴とする半導体装置。 - (a)第1導電型である半導体基板と、
(b)前記半導体基板の主面に形成された、前記第1導電型とは逆導電型の第2導電型である第1ウェル領域と、
(c)前記第1ウェル領域内において、前記半導体基板の主面に形成された、第2導電型である第1半導体領域と、
(d)前記第1半導体領域内において、前記半導体基板の主面に環状に形成された、第1導電型である第2ウェル領域と、
(e)前記第2ウェル領域内において、前記半導体基板の主面に環状に形成された、第1導電型である第2半導体領域と、
(f)前記第2半導体領域および前記第2ウェル領域と、その内側の前記第1半導体領域とを一体的に覆うように、かつ、前記第1半導体領域および前記第2半導体領域のそれぞれに電気的に接続されるようにして、前記半導体基板の主面に形成された第1導体膜と、
(g)前記第1導体膜に電気的に接続された第1導電部と、
(h)前記第1半導体領域内において、環状の前記第2半導体領域の外側に、分離部を隔てて形成された、第2導電型である第3半導体領域と、
(i)前記第3半導体領域を覆うように、かつ、前記第3半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第2導体膜と、
(j)前記第2導体膜に電気的に接続された第2導電部とを有し、
前記第1半導体領域と前記第1導体膜との電気的な接続はショットキー接続であり、
前記第2ウェル領域は、前記第1半導体領域のうち、前記第1導体膜の端部に形成され、
前記第2半導体領域の不純物濃度は、前記第2ウェル領域の不純物濃度よりも高く、
前記第1半導体領域の不純物濃度は、前記第1ウェル領域の不純物濃度よりも高いことを特徴とする半導体装置。 - (a)第1導電型である半導体基板と、
(b)前記半導体基板の主面に形成された、第1導電型である第1ウェル領域と、
(c)前記第1ウェル領域内において、前記半導体基板の主面に形成された、前記第1導電型とは逆導電型の第2導電型である第1半導体領域と、
(d)前記第1半導体領域内において、前記半導体基板の主面に環状に形成された、第1導電型である第2ウェル領域と、
(e)前記第2ウェル領域内において、前記半導体基板の主面に環状に形成された、第1導電型である第2半導体領域と、
(f)前記第2半導体領域および前記第2ウェル領域と、その内側の第1半導体領域とを一体的に覆うように、かつ、前記第1半導体領域および前記第2半導体領域のそれぞれに電気的に接続されるようにして、前記半導体基板の主面に形成された第1導体膜と、
(g)前記第1導体膜に電気的に接続された第1導電部と、
(h)前記第1半導体領域内において、環状の前記第2半導体領域の外側に、分離部を隔てて形成された、第2導電型である第3半導体領域と、
(i)前記第3半導体領域を覆うように、かつ、前記第3半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第2導体膜と、
(j)前記第2導体膜に電気的に接続された第2導電部と、
(k)前記第1ウェル領域内において、前記第1半導体領域を環状に囲むようにして、前記半導体基板の主面に形成された、第1導電型である第4半導体領域と、
(l)前記第4半導体領域を覆うように、かつ、前記第4半導体領域に電気的に接続されるようにして、前記半導体基板の主面に形成された第3導体膜と、
(m)前記第3導体膜に電気的に接続された第3導電部とを有し、
前記第1半導体領域と前記第1導体膜との電気的な接続はショットキー接続であり、
前記第2ウェル領域は、前記第1半導体領域のうち、前記第1導体膜の端部に形成され、
前記第2半導体領域の不純物濃度は、前記第2ウェル領域の不純物濃度よりも高く、
前記第1ウェル領域の不純物濃度は、前記第4半導体領域の不純物濃度よりも低く、かつ、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。 - (a)第1導電型である半導体基板の主面上に、分離部により絶縁分離された複数の素子領域を形成する工程と、
(b)前記複数の素子領域のうちの第1領域に、第1電界効果トランジスタを形成する工程と、
(c)前記複数の素子領域のうちの、前記第1領域とは異なる第2領域に、前記第1電界効果トランジスタよりも耐圧の高い第2電界効果トランジスタを形成する工程と、
(d)前記複数の素子領域のうちの、前記第1領域および前記第2領域とは異なる第3領域に、前記第2電界効果トランジスタよりも耐圧の高い第3電界効果トランジスタを形成する工程と、
(e)前記第1〜第3電界効果トランジスタの、ソース/ドレイン領域およびゲート電極の表面に、電気接続用導体膜を形成する工程と、
(f)前記電気接続用導体膜に電気的に接続するようにして配線用導電部を形成する工程と、
(g)前記複数の素子領域のうちの、前記第1〜第3領域とは異なる第4領域に、ショットキーバリアダイオードを形成する工程とを有し、
前記(b)工程は、
(b1)前記半導体基板の主面の一部に、前記第1導電型とは逆導電型の第2導電型である素子形成用ウェル領域を形成する工程と、
(b2)前記第1領域における前記素子形成用ウェル領域に含まれる前記複数の素子領域に、第1導電型であるトランジスタ形成用第1ウェル領域、および、第2導電型であるトランジスタ形成用第2ウェル領域を形成する工程と、
(b3)前記トランジスタ形成用第1ウェル領域に、第1ゲート絶縁膜および第1ゲート電極と、第2導電型である第1ソース/ドレイン領域とを順に形成することで、第2導電型の前記第1電界効果トランジスタを形成する工程と、
(b4)前記トランジスタ形成用第2ウェル領域に、第2ゲート絶縁膜および第2ゲート電極と、第1導電型である第2ソース/ドレイン領域とを順に形成することで、第1導電型の前記第1電界効果トランジスタを形成する工程とを有し、
前記(c)工程は、
(c1)半導体基板の主面の一部に、前記(b1)工程と同時に、前記第2導電型である素子形成用ウェル領域を形成する工程と、
(c2)前記第2領域における前記素子形成用ウェル領域に含まれる前記複数の素子領域に、第1導電型であるトランジスタ形成用第3ウェル領域、および、第2導電型であるトランジスタ形成用第4ウェル領域を形成する工程と、
(c3)前記トランジスタ形成用第3ウェル領域に、第3ゲート絶縁膜および第3ゲート電極と、第2導電型である第3ソース/ドレイン領域とを順に形成することで、第2導電型の前記第2電界効果トランジスタを形成する工程と、
(c4)前記トランジスタ形成用第4ウェル領域に、第4ゲート絶縁膜および第4ゲート電極と、第1導電型である第4ソース/ドレイン領域とを順に形成することで、第1導電型の前記第2電界効果トランジスタを形成する工程とを有し、
前記(d)工程は、
(d1)前記第3領域における前記複数の素子領域に、第1導電型であるトランジスタ形成用第5ウェル領域、および、第2導電型であるトランジスタ形成用第6ウェル領域を形成する工程と、
(d2)前記トランジスタ形成用第5ウェル領域に、第5ゲート絶縁膜および第5ゲート電極と、第2導電型である第5ソース/ドレイン領域とを形成することで、第2導電型の前記第3電界効果トランジスタを形成する工程と、
(d3)前記トランジスタ形成用第6ウェル領域に、第6ゲート絶縁膜および第6ゲート電極と、第1導電型である第6ソース/ドレイン領域とを形成することで、第1導電型の前記第3電界効果トランジスタを形成する工程とを有し、
前記(g)工程は、
(g1)前記第4領域における前記複数の素子領域に、第2導電型である第1ウェル領域を形成する工程と、
(g2)前記第1ウェル領域内における前記半導体基板の主面の一部に、第2導電型である第1半導体領域を形成する工程と、
(g3)前記第1ウェル領域内における前記半導体基板の主面に、前記第1半導体領域を環状に囲むようにして、かつ、前記第1半導体領域と接触しないように距離を隔てるようにして、第1導電型である第2半導体領域を形成する工程と、
(g4)前記半導体基板の主面を正面に見て、環状に形成された前記第2半導体領域と、その内側の領域にある前記第1ウェル領域および前記第1半導体領域とを覆うように、かつ、前記第1半導体領域および前記第2半導体領域のそれぞれと電気的に接続されるようにして、前記半導体基板の主面に第1導体膜を形成する工程と、
(g5)前記第1導体膜に電気的に接続されるようにして第1導電部を形成する工程と、
(g6)前記第1ウェル領域内において、前記第2半導体領域の外側に、第2導電型である第3半導体領域を、前記分離部を隔てるようにして形成する工程と、
(g7)前記第3半導体領域を覆うように、かつ、前記第3半導体領域に電気的に接続されるようにして、前記半導体基板の主面に第2導体膜を形成する工程と、
(g8)前記第2導体膜に電気的に接続されるようにして第2導電部を形成する工程とを有し、
前記(g1)工程における前記第1ウェル領域は、前記(b1)および(c1)工程における前記素子形成用ウェル領域、または、前記(d1)工程における前記トランジスタ形成用第6ウェル領域のいずれか一方、または、それら両方と同時に形成し、
前記(g2)工程における前記第1半導体領域は、前記(c2)工程における前記トランジスタ形成用第4ウェル領域、または、前記(d2)工程における前記第5ソース/ドレイン領域のいずれか一方、または、それら両方と同時に形成し、
前記(g2)工程における前記第1半導体領域の不純物濃度は、前記(g1)工程における前記第1ウェル領域の不純物濃度よりも高くなるように形成し、
前記(g3)工程における前記第2半導体領域は、前記(b4)工程における前記第2ソース/ドレイン領域、または、前記(c4)工程における前記第4ソース/ドレイン領域のいずれか一方、または、それら両方と同時に形成し、
前記(g4)工程における前記第1導体膜、または、前記(g7)工程における前記第2導体膜のいずれか一方、または、それら両方は、前記(e)工程における前記電気接続用導体膜と同時に形成し、
前記(g4)工程における前記第1導体膜は、前記(g2)工程における前記第1半導体領域との電気的な接続がショットキー接続となるように形成し、
前記(g5)工程における前記第1導電部、または、前記(g8)工程における前記第2導電部のいずれか一方、または、それら両方は、前記(f)工程における前記配線用導電部と同時に形成し、
前記(g6)工程における前記第3半導体領域は、前記(b2)工程における前記トランジスタ形成用第2ウェル領域と同時に形成することを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(g)工程における前記ショットキーバリアダイオードの形成工程において、
(g9)前記第4領域における前記半導体基板の主面において、前記第1ウェル領域の外側に、第1導電型である第4半導体領域を形成する工程と、
(g10)前記第4半導体領域を覆うように、かつ、前記第4半導体領域に電気的に接続されるようにして、前記半導体基板の主面に第3導体膜を形成する工程と、
(g11)前記第3導体膜に電気的に接続されるようにして第3導電部を形成する工程とを有し、
前記(g9)工程における前記第4半導体領域は、前記(d1)工程における前記トランジスタ形成用第5ウェル領域、または、前記(d3)工程における前記第6ソース/ドレイン領域のいずれか一方、または、それら両方と同時に形成し、
前記(g9)工程における前記第4半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高くなるように形成し、
前記(g10)工程における前記第3導体膜は、前記(e)工程における前記電気接続用導体膜と同時に形成し、
前記(g11)工程における前記第3導電部は、前記(f)工程における前記配線用導電部と同時に形成することを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(g9)工程における前記第4半導体領域は、前記第1ウェル領域の外側を環状に囲むようにして形成することを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記半導体基板はシリコンを主体とする半導体材料を用い、
前記(g4)工程における前記第1導体膜は、前記シリコンと金属元素との化合物からなる材料を用いて形成することを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(g6)工程における前記第3半導体領域の不純物濃度は、前記(g2)工程における前記第1半導体領域の不純物濃度よりも高くなるように形成することを特徴とする半導体装置の製造方法。 - (a)第1導電型である半導体基板の主面上に、分離部により絶縁分離された複数の素子領域を形成する工程と、
(b)前記複数の素子領域のうちの第1領域に、第1電界効果トランジスタを形成する工程と、
(c)前記複数の素子領域のうちの、前記第1領域とは異なる第2領域に、前記第1電界効果トランジスタよりも耐圧の高い第2電界効果トランジスタを形成する工程と、
(d)前記複数の素子領域のうちの、前記第1領域および前記第2領域とは異なる第3領域に、前記第2電界効果トランジスタよりも耐圧の高い第3電界効果トランジスタを形成する工程と、
(e)前記第1〜第3電界効果トランジスタの、ソース/ドレイン領域およびゲート電極の表面に、電気接続用導体膜を形成する工程と、
(f)前記電気接続用導体膜に電気的に接続するようにして配線用導電部を形成する工程と、
(g)前記複数の素子領域のうちの、前記第1〜第3領域とは異なる第4領域に、ショットキーバリアダイオードを形成する工程とを有し、
前記(b)工程は、
(b1)前記半導体基板の主面の一部に、前記第1導電型とは逆導電型の第2導電型である素子形成用ウェル領域を形成する工程と、
(b2)前記第1領域における前記素子形成用ウェル領域に含まれる前記複数の素子領域に、第1導電型であるトランジスタ形成用第1ウェル領域、および、第2導電型であるトランジスタ形成用第2ウェル領域を形成する工程と、
(b3)前記トランジスタ形成用第1ウェル領域に、第1ゲート絶縁膜および第1ゲート電極と、第2導電型である第1ソース/ドレイン領域とを順に形成することで、第2導電型の前記第1電界効果トランジスタを形成する工程と、
(b4)前記トランジスタ形成用第2ウェル領域に、第2ゲート絶縁膜および第2ゲート電極と、第1導電型である第2ソース/ドレイン領域とを順に形成することで、第1導電型の前記第1電界効果トランジスタを形成する工程とを有し、
前記(c)工程は、
(c1)前記半導体基板の主面の一部に、前記(b1)工程と同時に、前記第2導電型である素子形成用ウェル領域を形成する工程と、
(c2)前記第2領域における前記素子形成用ウェル領域に含まれる前記複数の素子領域に、第1導電型であるトランジスタ形成用第3ウェル領域、および、第2導電型であるトランジスタ形成用第4ウェル領域を形成する工程と、
(c3)前記トランジスタ形成用第3ウェル領域に、第3ゲート絶縁膜および第3ゲート電極と、第2導電型である第3ソース/ドレイン領域とを順に形成することで、第2導電型の前記第2電界効果トランジスタを形成する工程と、
(c4)前記トランジスタ形成用第4ウェル領域に、第4ゲート絶縁膜および第4ゲート電極と、第1導電型である第4ソース/ドレイン領域とを順に形成することで、第1導電型の前記第2電界効果トランジスタを形成する工程とを有し、
前記(d)工程は、
(d1)前記第3領域における前記複数の素子領域に、第1導電型であるトランジスタ形成用第5ウェル領域、および、第2導電型であるトランジスタ形成用第6ウェル領域を形成する工程と、
(d2)前記トランジスタ形成用第5ウェル領域に、第5ゲート絶縁膜および第5ゲート電極と、第2導電型である第5ソース/ドレイン領域とを形成することで、第2導電型の前記第3電界効果トランジスタを形成する工程と、
(d3)前記トランジスタ形成用第6ウェル領域に、第6ゲート絶縁膜および第6ゲート電極と、第1導電型である第6ソース/ドレイン領域とを形成することで、第1導電型の前記第3電界効果トランジスタを形成する工程とを有し、
前記(g)工程は、
(g1)前記第4領域における前記複数の素子領域に、第2導電型である第1ウェル領域を形成する工程と、
(g2)前記第1ウェル領域内における前記半導体基板の主面に、第2導電型である第1半導体領域を形成する工程と、
(g3)前記第1半導体領域内における前記半導体基板の主面に、第1導電型である第2ウェル領域を環状に形成し、前記第2ウェル領域内における前記半導体基板の主面に、第1導電型である第2半導体領域を環状に形成する工程と、
(g4)前記半導体基板の主面を正面に見て、環状に形成された前記第2半導体領域と、その内側の領域にある前記第2ウェル領域および前記第1半導体領域とを覆うように、かつ、前記第1半導体領域および前記第2半導体領域のそれぞれに電気的に接続されるようにして、前記半導体基板の主面に第1導体膜を形成する工程と、
(g5)前記第1導体膜に電気的に接続されるようにして第1導電部を形成する工程と、
(g6)前記第1半導体領域内において、前記第2半導体領域の外側に、第2導電型である第3半導体領域を、前記分離部を隔てるようにして形成する工程と、
(g7)前記第3半導体領域を覆うように、かつ、前記第3半導体領域に電気的に接続されるようにして、前記半導体基板の主面に第2導体膜を形成する工程と、
(g8)前記第2導体膜に電気的に接続されるようにして第2導電部を形成する工程とを有し、
前記(g1)工程における前記第1ウェル領域は、前記(b1)および(c1)工程における前記素子形成用ウェル領域、または、前記(d1)工程における前記トランジスタ形成用第6ウェル領域のいずれか一方、または、それら両方と同時に形成し、
前記(g2)工程における前記第1半導体領域は、前記(c2)工程における前記トランジスタ形成用第4ウェル領域、または、前記(d2)工程における前記第5ソース/ドレイン領域のいずれか一方、または、それら両方と同時に形成し、
前記(g2)工程における前記第1半導体領域の不純物濃度は、前記(g1)工程における前記第1ウェル領域の不純物濃度よりも高くなるように形成し、
前記(g3)工程における前記第2ウェル領域は、前記(c2)工程における前記トランジスタ形成用第3ウェル領域と同時に形成し、
前記(g3)工程における前記第2半導体領域は、前記(b4)工程における前記第2ソース/ドレイン領域、または、前記(c4)工程における前記第4ソース/ドレイン領域のいずれか一方、または、それら両方と同時に形成し、
前記(g3)工程における前記第2半導体領域の不純物濃度は、前記(g3)工程における前記第2ウェル領域の不純物濃度よりも高くなるように形成し、
前記(g4)工程における前記第1導体膜、または、前記(g7)工程における前記第2導体膜のいずれか一方、または、それら両方は、前記(e)工程における前記電気接続用導体膜と同時に形成し、
前記(g4)工程における前記第1導体膜は、前記(g2)工程における前記第1半導体領域との電気的な接続がショットキー接続となるように形成し、
前記(g5)工程における前記第1導電部、または、前記(g8)工程における前記第2導電部のいずれか一方、または、それら両方は、前記(f)工程における前記配線用導電部と同時に形成し、
前記(g6)工程における前記第3半導体領域は、前記(b2)工程における前記トランジスタ形成用第2ウェル領域と同時に形成することを特徴とする半導体装置の製造方法。 - (a)第1導電型である半導体基板の主面上に、分離部により絶縁分離された複数の素子領域を形成する工程と、
(b)前記複数の素子領域のうちの第1領域に、第1電界効果トランジスタを形成する工程と、
(c)前記複数の素子領域のうちの、前記第1領域とは異なる第2領域に、前記第1電界効果トランジスタよりも耐圧の高い第2電界効果トランジスタを形成する工程と、
(d)前記複数の素子領域のうちの、前記第1領域および前記第2領域とは異なる第3領域に、前記第2電界効果トランジスタよりも耐圧の高い第3電界効果トランジスタを形成する工程と、
(e)前記第1〜第3電界効果トランジスタの、ソース/ドレイン領域およびゲート電極の表面に、電気接続用導体膜を形成する工程と、
(f)前記電気接続用導体膜に電気的に接続するようにして配線用導電部を形成する工程と、
(g)前記複数の素子領域のうちの、前記第1〜第3領域とは異なる第4領域に、ショットキーバリアダイオードを形成する工程とを有し、
前記(b)工程は、
(b1)前記半導体基板の主面の一部に、前記第1導電型とは逆導電型の第2導電型である素子形成用ウェル領域を形成する工程と、
(b2)前記第1領域における前記素子形成用ウェル領域に含まれる前記複数の素子領域に、第1導電型であるトランジスタ形成用第1ウェル領域、および、第2導電型であるトランジスタ形成用第2ウェル領域を形成する工程と、
(b3)前記トランジスタ形成用第1ウェル領域に、第1ゲート絶縁膜および第1ゲート電極と、第2導電型である第1ソース/ドレイン領域とを順に形成することで、第2導電型の前記第1電界効果トランジスタを形成する工程と、
(b4)前記トランジスタ形成用第2ウェル領域に、第2ゲート絶縁膜および第2ゲート電極と、第1導電型である第2ソース/ドレイン領域とを順に形成することで、第1導電型の前記第1電界効果トランジスタを形成する工程とを有し、
前記(c)工程は、
(c1)前記半導体基板の主面の一部に、前記(b1)工程と同時に、前記第2導電型である前記素子形成用ウェル領域を形成する工程と、
(c2)前記第2領域における前記素子形成用ウェル領域に含まれる前記複数の素子領域に、第1導電型であるトランジスタ形成用第3ウェル領域、および、第2導電型であるトランジスタ形成用第4ウェル領域を形成する工程と、
(c3)前記トランジスタ形成用第3ウェル領域に、第3ゲート絶縁膜および第3ゲート電極と、第2導電型である第3ソース/ドレイン領域とを順に形成することで、第2導電型の前記第2電界効果トランジスタを形成する工程と、
(c4)前記トランジスタ形成用第4ウェル領域に、第4ゲート絶縁膜および第4ゲート電極と、第1導電型である第4ソース/ドレイン領域とを順に形成することで、第1導電型の前記第2電界効果トランジスタを形成する工程とを有し、
前記(d)工程は、
(d1)前記第3領域における前記複数の素子領域に、第1導電型であるトランジスタ形成用第5ウェル領域、および、第2導電型であるトランジスタ形成用第6ウェル領域を形成する工程と、
(d2)前記トランジスタ形成用第5ウェル領域に、第5ゲート絶縁膜および第5ゲート電極と、第2導電型である第5ソース/ドレイン領域とを形成することで、第2導電型の前記第3電界効果トランジスタを形成する工程と、
(d3)前記トランジスタ形成用第6ウェル領域に、第6ゲート絶縁膜および第6ゲート電極と、第1導電型である第6ソース/ドレイン領域とを形成することで、第1導電型の前記第3電界効果トランジスタを形成する工程とを有し、
前記(g)工程は、
(g1)前記第4領域における前記複数の素子領域に、第1導電型である第1ウェル領域を形成する工程と、
(g2)前記第1ウェル領域内における前記半導体基板の主面に、第2導電型である第1半導体領域を形成する工程と、
(g3)前記第1半導体領域内における前記半導体基板の主面に、第1導電型である第2ウェル領域を環状に形成し、前記第2ウェル領域内における前記半導体基板の主面に、第1導電型である第2半導体領域を環状に形成する工程と、
(g4)前記半導体基板の主面を正面に見て、環状に形成された前記第2半導体領域と、その内側の領域にある前記第2ウェル領域および前記第1半導体領域とを覆うように、かつ、前記第1半導体領域および前記第2半導体領域のそれぞれに電気的に接続されるようにして、前記半導体基板の主面に第1導体膜を形成する工程と、
(g5)前記第1導体膜に電気的に接続されるようにして第1導電部を形成する工程と、
(g6)前記第1半導体領域内において、前記第2半導体領域の外側に、第2導電型である第3半導体領域を、前記分離部を隔てるようにして形成する工程と、
(g7)前記第3半導体領域を覆うように、かつ、前記第3半導体領域に電気的に接続されるようにして、前記半導体基板の主面に第2導体膜を形成する工程と、
(g8)前記第2導体膜に電気的に接続されるようにして第2導電部を形成する工程と、
(g9)前記第1ウェル領域内における前記半導体基板の主面において、前記第1半導体領域を環状に囲むようにして、第1導電型である第4半導体領域を形成する工程と、
(g10)前記第4半導体領域を覆うように、かつ、前記第4半導体領域に電気的に接続されるようにして、前記半導体基板の主面に第3導体膜を形成する工程と、
(g11)前記第3導体膜に電気的に接続されるようにして第3導電部を形成する工程とを有し、
前記(g1)工程における前記第1ウェル領域は、前記(d1)工程における前記トランジスタ形成用第5ウェル領域と同時に形成し、
前記(g1)工程における前記第1ウェル領域の不純物濃度は、前記半導体基板の不純物濃度よりも高くなるように形成し、
前記(g2)工程における前記第1半導体領域は、前記(c2)工程における前記トランジスタ形成用第4ウェル領域、または、前記(d2)工程における前記第5ソース/ドレイン領域のいずれか一方、または、それら両方と同時に形成し、
前記(g2)工程における前記第1半導体領域の不純物濃度は、前記(g1)工程における前記第1ウェル領域の不純物濃度よりも高くなるように形成し、
前記(g3)工程における前記第2ウェル領域は、前記(c2)工程における前記トランジスタ形成用第3ウェル領域と同時に形成し、
前記(g3)工程における前記第2半導体領域は、前記(b4)工程における前記第2ソース/ドレイン領域、または、前記(c4)工程における前記第4ソース/ドレイン領域のいずれか一方、または、それら両方と同時に形成し、
前記(g3)工程における前記第2半導体領域の不純物濃度は、前記(g3)工程における前記第2ウェル領域の不純物濃度よりも高くなるように形成し、
前記(g4)工程における前記第1導体膜、前記(g7)工程における前記第2導体膜、前記(g10)工程における前記第3導体膜のいずれか、または、それら全ては、前記(e)工程における前記電気接続用導体膜と同時に形成し、
前記(g4)工程における前記第1導体膜は、前記(g2)工程における前記第1半導体領域との電気的な接続がショットキー接続となるように形成し、
前記(g5)工程における前記第1導電部、前記(g8)工程における前記第2導電部、前記(g11)工程における前記第3導電部のいずれか、または、それら全ては、前記(f)工程における前記配線用導電部と同時に形成し、
前記(g6)工程における前記第3半導体領域は、前記(b2)工程における前記トランジスタ形成用第2ウェル領域と同時に形成し、
前記(g9)工程における前記第4半導体領域は、前記(d3)工程における前記第6ソース/ドレイン領域と同時に形成し、
前記(g9)工程における前記第4半導体領域の不純物濃度は、前記(g1)工程における前記第1ウェル領域の不純物濃度よりも高くなるように形成することを特徴とする半導体装置の製造方法。 - 請求項14または15記載の半導体装置の製造方法において、
前記(g3)工程における前記第2ウェル領域は、前記(c2)工程における前記トランジスタ形成用第3ウェル領域ではなく、前記(b2)工程における前記トランジスタ形成用第1ウェル領域と同時に形成することを特徴とする半導体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007231849A JP5085241B2 (ja) | 2007-09-06 | 2007-09-06 | 半導体装置およびその製造方法 |
TW102148253A TWI531074B (zh) | 2007-09-06 | 2008-06-18 | Semiconductor device and manufacturing method thereof |
TW097122729A TWI431783B (zh) | 2007-09-06 | 2008-06-18 | Semiconductor device and manufacturing method thereof |
KR1020080082531A KR101465266B1 (ko) | 2007-09-06 | 2008-08-22 | 반도체장치 및 그 제조방법 |
US12/205,622 US8169047B2 (en) | 2007-09-06 | 2008-09-05 | Semiconductor device comprising a schottky barrier diode |
US13/438,190 US8604583B2 (en) | 2007-09-06 | 2012-04-03 | Semiconductor device comprising a Schottky barrier diode |
US14/073,754 US8860169B2 (en) | 2007-09-06 | 2013-11-06 | Semiconductor device comprising a Schottky barrier diode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007231849A JP5085241B2 (ja) | 2007-09-06 | 2007-09-06 | 半導体装置およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012195540A Division JP5492959B2 (ja) | 2012-09-05 | 2012-09-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009064977A true JP2009064977A (ja) | 2009-03-26 |
JP5085241B2 JP5085241B2 (ja) | 2012-11-28 |
Family
ID=40430940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007231849A Expired - Fee Related JP5085241B2 (ja) | 2007-09-06 | 2007-09-06 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US8169047B2 (ja) |
JP (1) | JP5085241B2 (ja) |
KR (1) | KR101465266B1 (ja) |
TW (2) | TWI431783B (ja) |
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US9685442B2 (en) | 2014-11-21 | 2017-06-20 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
JP2018093185A (ja) * | 2016-11-29 | 2018-06-14 | ローム株式会社 | ショットキーバリアダイオード |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8324705B2 (en) * | 2008-05-27 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Schottky diodes having low-voltage and high-concentration rings |
KR101097984B1 (ko) | 2010-03-26 | 2011-12-23 | 매그나칩 반도체 유한회사 | 샤키 다이오드 및 그 제조방법 |
JP6087520B2 (ja) * | 2011-07-13 | 2017-03-01 | キヤノン株式会社 | ダイオード素子及び検出素子 |
US9245614B2 (en) * | 2011-07-29 | 2016-01-26 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
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JP2013123000A (ja) | 2011-12-12 | 2013-06-20 | Sony Corp | 固体撮像装置およびその製造方法 |
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CN106898657B (zh) * | 2015-12-21 | 2022-02-01 | 联华电子股份有限公司 | 半导体元件 |
JP6610508B2 (ja) * | 2016-11-09 | 2019-11-27 | 株式会社デンソー | 半導体装置 |
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TWI657581B (zh) * | 2018-05-08 | 2019-04-21 | 新唐科技股份有限公司 | 半導體裝置 |
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-
2007
- 2007-09-06 JP JP2007231849A patent/JP5085241B2/ja not_active Expired - Fee Related
-
2008
- 2008-06-18 TW TW097122729A patent/TWI431783B/zh not_active IP Right Cessation
- 2008-06-18 TW TW102148253A patent/TWI531074B/zh not_active IP Right Cessation
- 2008-08-22 KR KR1020080082531A patent/KR101465266B1/ko active IP Right Grant
- 2008-09-05 US US12/205,622 patent/US8169047B2/en active Active
-
2012
- 2012-04-03 US US13/438,190 patent/US8604583B2/en active Active
-
2013
- 2013-11-06 US US14/073,754 patent/US8860169B2/en active Active
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JP2018093185A (ja) * | 2016-11-29 | 2018-06-14 | ローム株式会社 | ショットキーバリアダイオード |
JP7013200B2 (ja) | 2016-11-29 | 2022-01-31 | ローム株式会社 | ショットキーバリアダイオード |
Also Published As
Publication number | Publication date |
---|---|
US20140061847A1 (en) | 2014-03-06 |
US20120187520A1 (en) | 2012-07-26 |
US8604583B2 (en) | 2013-12-10 |
KR101465266B1 (ko) | 2014-11-26 |
TW200917498A (en) | 2009-04-16 |
JP5085241B2 (ja) | 2012-11-28 |
TWI531074B (zh) | 2016-04-21 |
TWI431783B (zh) | 2014-03-21 |
US8169047B2 (en) | 2012-05-01 |
KR20090026047A (ko) | 2009-03-11 |
TW201415646A (zh) | 2014-04-16 |
US20090065888A1 (en) | 2009-03-12 |
US8860169B2 (en) | 2014-10-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120725 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120807 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120905 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |