TWI657581B - 半導體裝置 - Google Patents

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Abstract

半導體裝置包含半導體基底，具有第一導電類型，深井區設置於半導體基底上，且具有與第一導電類型相反的第二導電類型，第一井區和第二井區設置於深井區內且具有第一導電類型，其中第一井區和第二井區由深井區的一部分隔開，且第一井區電性連接於第二井區，以及第一摻雜區和第二摻雜區設置於深井區內且具有第二導電類型，其中第一井區和第二井區位於第一摻雜區與第二摻雜區之間。

Description

半導體裝置
本發明是關於半導體裝置，特別是關於接面場效電晶體(junction field effect transistor，JFET)之半導體裝置。
在半導體產業中，場效電晶體(field effect transistors，FETs)有兩個主要類型，即絕緣閘場效電晶體(insulated gate field effect transistor，IGFET)，通常稱為金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，和接面場效電晶體(JFET)。金屬氧化物半導體場效電晶體和接面場效電晶體的結構配置基本上並不相同。舉例來說，金屬氧化物半導體場效電晶體的閘極包含絕緣層，亦即閘極氧化層，在閘極和電晶體的其他電極之間。因此，藉由穿過通道的電場控制在金屬氧化物半導體場效電晶體內的通道電流，以視需求使通道區增強和空乏(deplete)。接面場效電晶體的閘極與電晶體的其他電極形成P-N接面(P-N junction)，藉由施加預定的閘極電壓可以將接面場效電晶體反向偏置。因此，藉由改變通道內之空乏區的尺寸，可利用接面場效電晶體的閘極P-N接面來控制通道電流。
一般來說，接面場效電晶體可作為電壓控制電阻器或電子控制開關。P型接面場效電晶體包含摻雜的半導體材 料的通道具有大量正電載子或電洞，而N型接面場效電晶體包含摻雜的半導體材料的通道則具有大量負電載子或電子。在接面場效電晶體的各端，由歐姆接觸形成源極和汲極，且電流流經在源極和汲極之間的通道。此外，藉由對閘極施加反向偏壓可阻礙或斷開電流，也稱為「夾止」(pinch-off)。
雖然現存半導體裝置的接面場效電晶體及其製造方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於半導體裝置的接面場效電晶體和製造技術仍有一些問題需要克服。
本發明提供了半導體裝置的實施例，特別是接面場效電晶體的實施例。通常藉由在製程中調整接面場效電晶體之井區的摻雜濃度，使得接面場效電晶體產生特定的夾止電壓，以符合不同產品應用的需求。然而，井區的摻雜濃度不容易精準控制，使得產出的接面場效電晶體的夾止電壓容易與預期夾止電壓目標值之間產生不容忽視的誤差。
為了更精準的調控產出的接面場效電晶體的夾止電壓，本發明的一些實施例在接面場效電晶體中電性連接至源極和汲極的摻雜區(又稱源極區和汲極區)之間設置複數個井區，這些井區的導電類型與源極區和汲極區的導電類型相反，且這些井區兩兩之間相隔一段距離，此距離與接面場效電晶體的夾止電壓具有正向的線性關係，亦即當此距離越大，產出的接面場效電晶體的夾止電壓越高。整體而言，接面場效電晶體的夾止電壓由最短的距離所支配(即夾止電壓與最短的距離直 接相關)。此外，藉由在源極區和汲極區之間設置不同間距的多個井區，可更精準地控制接面場效電晶體，並降低裝置的漏電流。同時可以增長從汲極區到源極區的傳導路徑，進而提高操作電壓。
根據一些實施例，提供半導體裝置。半導體裝置包含半導體基底，具有第一導電類型，以及深井區設置於半導體基底上，且具有與第一導電類型相反的第二導電類型。半導體裝置也包含第一井區和第二井區設置於深井區內且具有第一導電類型，其中第一井區和第二井區由深井區的一部分隔開，且第一井區電性連接於第二井區。半導體裝置更包含第一摻雜區和第二摻雜區設置於深井區內且具有第二導電類型，其中第一井區和第二井區位於第一摻雜區與第二摻雜區之間。
根據一些實施例，提供半導體裝置。半導體裝置包含半導體基底，具有第一導電類型，以及深井區設置於半導體基底上，且具有與第一導電類型相反的第二導電類型。半導體裝置也包含第一井區設置於半導體基底上且環繞深井區，其中第一井區具有第一導電類型，且在上視圖中，第一井區具有延伸至深井區內的延伸部。半導體裝置更包含第一摻雜區、第二摻雜區和第三摻雜區設置於深井區內且具有第二導電類型，其中在上視圖中，第一摻雜區設置於延伸部的延伸線上，第二摻雜區和第三摻雜區分別設置於延伸部的兩側，且第二摻雜區和第三摻雜區與延伸部隔開。
本發明的半導體裝置可應用於多種類型的半導體裝置，為讓本發明之特徵和優點能更明顯易懂，下文特舉出應 用於接面場效電晶體之實施例，並配合所附圖式，作詳細說明如下。
100a、100b、100c‧‧‧半導體裝置
101‧‧‧半導體基底
103‧‧‧井區
105‧‧‧深井區
107、107a1、107b1、107b2、107c1、107c2-1、107c2-2、107c3-1、107c3-2、107c3-3、107d1、107d2-1、107d2-2、107b’、107b”‧‧‧井區
108‧‧‧埋層
113、117b1、117b2、117d1、117b’‧‧‧摻雜區
115‧‧‧第一摻雜區
115a‧‧‧第二摻雜區
115b‧‧‧第三摻雜區
115c‧‧‧第四摻雜區
115d‧‧‧第五摻雜區
1031、1032、1033、1034‧‧‧延伸部
a、b、c、d‧‧‧區域
D‧‧‧汲極電極
G‧‧‧閘極電極
Sb、Sd‧‧‧源極電極
H、S1、S2‧‧‧距離
藉由以下的詳述配合所附圖式，我們能更加理解本發明實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。
第1A圖是根據本發明的一些實施例，顯示半導體裝置的剖面示意圖；第1B圖是根據本發明的一些實施例，顯示半導體裝置的剖面示意圖；第1C圖是根據本發明的一些實施例，顯示半導體裝置的上視圖，其中第1A圖是沿著第1C圖中線A-A’的半導體裝置的剖面示意圖，且第1B圖是沿著第1C圖中線B-B’的半導體裝置的剖面示意圖；第2圖是根據本發明的另一些實施例，顯示半導體裝置的剖面示意圖；以及第3圖是根據本發明的又一些實施例，顯示半導體裝置的剖面示意圖。
以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一元件形成 在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。
以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。
第1A圖是根據本發明的一些實施例，顯示半導體裝置100a的剖面示意圖。第1B圖是根據本發明的一些實施例，顯示半導體裝置100a不同於第1A圖的剖面示意圖。第1C圖是根據本發明的一些實施例，顯示半導體裝置100a的上視圖，其中第1A圖是沿著第1C圖中線A-A’的半導體裝置100a的剖面示意圖，且第1B圖是沿著第1C圖中線B-B’的半導體裝置100a的剖面示意圖。
根據一些實施例，如第1C圖所示，半導體裝置100a包含四個區域a、b、c和d，區域a、b、c和d各自包含一個半導體元件，例如接面場效電晶體。一些實施例中，第1A圖顯示區域d至區域b的剖面，包含兩個接面場效電晶體，而第1B圖則顯示區域b中不同於第1A圖的剖面。雖然第1C圖所顯示的半導體裝置100a包含四個半導體元件，然而半導體裝置100a所包含的半導體元件數可不限於此。在其他實施例中，可視需求將半導體裝置100a劃分為一或多個區域，且每 一個區域對應至一或多個半導體元件。
參見第1A、1B和1C圖，半導體裝置100a包含半導體基底101。半導體基底101可由矽或其他半導體材料製成，或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，半導體基底101由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，半導體基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。
一些實施例中，半導體基底101可為輕摻雜之P型或N型基底。在本實施例中，半導體基底101為P型，其內部具有P型摻質(例如硼(B))，且後續於半導體基底101上形成的半導體裝置100a可包含N型的接面場效電晶體。此外，可在半導體基底101上設置磊晶層，且磊晶層具有與半導體基底101相反的導電類型，例如在P型的半導體基底101上設置N型的磊晶層。
半導體裝置100a包含設置於半導體基底101上的深井區105，且深井區105具有與半導體基底101相反的導電類型。明確而言，深井區105可設置於半導體基底101內，且靠近半導體基底101之頂面。一些實施例中，深井區105的頂面與半導體基底101的頂面共平面。
深井區105的形成方法包含在半導體基底101上形成圖案化光阻(未繪示)，利用圖案化光阻為遮罩在半導體基底101內離子植入N型或P型的摻質，以在未覆蓋圖案化光阻的半導體基底101內形成深井區105，然後移除圖案化光阻。 在其他實施例中，深井區105可設置於半導體基底101上的磊晶層內，且深井區105的摻雜濃度高於磊晶層的摻雜濃度。在本實施例中，深井區105為N型，其內部具有N型摻質(例如磷(P)或砷(As))。
此外，半導體裝置100a包含設置於半導體基底101上且環繞深井區105的井區103。井區103具有與深井區105相反的導電類型，且井區103電性連接於接地端。一些實施例中，井區103的摻雜濃度在約1x1012原子/cm3至約8x1013原子/cm3的範圍內，且井區103的摻雜濃度可視半導體裝置100a的預期夾止電壓目標值而定。
明確而言，井區103可設置於半導體基底101內，且靠近半導體基底101之頂面。一些實施例中，井區103的頂面與半導體基底101的頂面共平面，且井區103鄰接深井區105。
一些實施例中，如第1A和1B圖所示，井區103的底面高於深井區105的底面，即井區103之側壁接觸深井區105之側壁的上部，而深井區105之側壁的下部接觸半導體基底101。一些其他的實施例中，井區103的底面可與深井區105的底面共平、面。
一些實施例中，井區103和深井區105可設置於半導體基底101上的磊晶層內，且井區103的底面和深井區105的底面接觸半導體基底101之頂面。此外，一部分的磊晶層可保留原本的摻雜濃度，換言之，井區103和深井區105可形成於一部分的磊晶層中，而另一部分的磊晶層可維持其原本較低 的摻雜濃度，在此情形中，後續形成的半導體裝置100a可耐較高壓(例如約200伏特至約500伏特的範圍內)。
接續前述，在井區103內設置摻雜區113，摻雜區113具有與井區103相同的導電類型，且摻雜區113的摻雜濃度高於井區103的摻雜濃度。在本實施例中，井區103和摻雜區113皆為P型。
在第1C圖所示的上視圖中，半導體裝置100a的中央處具有第一摻雜區115，且井區103具有延伸至深井區105內的延伸部1031、1032、1033和1034。換言之，第一摻雜區115係設置於深井區105的中央，且延伸部1031、1032、1033和1034係朝向第一摻雜區115的方向延伸(即第一摻雜區115係設置於延伸部1031、1032、1033和1034中至少任一者的延伸線上)。在本實施例中，半導體裝置100a係依據四個延伸部1031、1032、1033和1034劃分為四個區域a、b、c和d，然而，半導體裝置100a所包含的延伸部數和區域數可不限於此。
一些實施例中，第一摻雜區115係位於深井區105內。此外，在區域a中的深井區105內設置第二摻雜區115a，在區域b中的深井區105內設置第三摻雜區115b，在區域c的深井區105內設置第四摻雜區115c，以及在區域d的深井區105內設置第五摻雜區115d。第一摻雜區115、第二摻雜區115a、第三摻雜區115b、第四摻雜區115c和第五摻雜區115d具有與深井區105相同的導電類型(在本實施例中皆為N型)，且摻雜濃度皆高於深井區105。
參見第1A和1B圖，半導體裝置100a包含一個汲 極電極D，汲極電極D為四個半導體元件(例如接面場效電晶體)的共用汲極，且汲極電極D電性連接於第一摻雜區115。此外，半導體裝置100a包含分別屬於四個半導體元件的四個源極電極，四個源極電極分別電性連接於第二摻雜區115a、第三摻雜區115b、第四摻雜區115c和第五摻雜區115d，例如第1A圖所示區域d中的源極電極Sd，和第1A、1B圖所示區域b中的源極電極Sb。
值得注意的是，參見第1C圖，在深井區105內設置具有與深井區105相反導電類型的井區107(包含井區107a1、107b1、107b2、107c1、107c2-1、107c2-2、107c3-1、107c3-2、107c3-3、107d1、107d2-1和107d2-2)。明確而言，在區域a中，在第一摻雜區115與第二摻雜區115a之間設置井區107a1。在區域b中，在第一摻雜區115與第三摻雜區115b之間設置井區107b1和107b2，且井區107b1較井區107b2靠近第一摻雜區115。
接續前述，在區域c中，在第一摻雜區115與第四摻雜區115c之間設置井區107c1、107c2-1、107c2-2、107c3-1、107c3-2和107c3-3，其中井區107c1最靠近第一摻雜區115，井區107c2-1和107c2-2在以第一摻雜區115之中心為圓心的一個圓周上，井區107c3-2最靠近第四摻雜區115c，且井區107c3-1、107c3-2和107c3-3在以第一摻雜區115之中心為圓心的另一圓周上。在區域d中，在第一摻雜區115與第五摻雜區115d之間設置井區107d1、107d2-1和107d2-2，其中井區107d1最靠近第一摻雜區115，且井區107d2-1和107d2-2在以 第一摻雜區115之中心為圓心的一個圓周上。
在本實施例中，半導體裝置100a在深井區105內設置了十二個具有與深井區105相反導電類型的井區107(在本實施例中，井區107為P型)，然而，半導體裝置100a包含的井區107的數量可不限於此。在其他實施例中，可在每一個區域a-d內設置一或多個井區107。此外，井區107的擺放方式不限於此，在其他實施例中，井區107係設置於第一摻雜區115與第二摻雜區115a之間、第一摻雜區115與第三摻雜區115b之間、第一摻雜區115與第四摻雜區115c之間，或第一摻雜區115與第五摻雜區115d之間的任何位置上。
在井區107中的每一個內設置摻雜區，井區107內的摻雜區具有與井區107相同的導電類型(例如P型)，且摻雜區的摻雜濃度高於井區107的摻雜濃度。舉例而言，在井區107d1內設置摻雜區117d1，在井區107b1內設置摻雜區117b1，以及在井區107b2內設置摻雜區117b2。一些實施例中，其他的井區107內也有設置摻雜區，為了簡化圖式，第1C圖中並未繪示出所有在井區107內的摻雜區。
參見第1A和1C圖，區域d的井區107d1、區域b的井區107b1和井區107b2電性連接於閘極電極G，井區103電性連接於接地端，且閘極電極G與井區103之間無電性連接。然而在其他實施例中，閘極電極G可與井區103電性連接，亦即，閘極電極G和井區103共同電性連接於接地端。
一些實施例中，閘極電極G可電性連接於區域a的井區107a1以及區域c的井區107c1、107c2-1、107c2-2、 107c3-1、107c3-2和107c3-3。換言之，閘極電極G電性連接深井區105內的所有井區107。然而各個區域a、b、c和d之間的閘極電極的電性連接關係不限於此，可視裝置的應用進行調整。
在區域a中，延伸部1031和1034延伸至第一摻雜區115與第二摻雜區115a之間，且井區107a1設置在第一摻雜區115和第二摻雜區115a之間。利用井區107a1與延伸部1034之間的距離S1和井區107a1與延伸部1031之間的距離S1對區域a中的半導體元件進行夾止(即阻斷從汲極電極D經第一摻雜區115流入第二摻雜區115a及源極電極的電流)。
值得注意的是，區域a的半導體元件的夾止電壓與距離S1有關。當距離S1越短，夾止電壓越小，亦即半導體元件越容易被夾止。明確而言，區域a的半導體元件的夾止電壓由距離S1所支配(即夾止電壓與距離S1直接相關)。
在區域c中，延伸部1032和1033延伸至第一摻雜區115與第四摻雜區115c之間，且井區107c1、107c2-1、107c2-2、107c3-1、107c3-2和107c3-3設置在第一摻雜區115和第四摻雜區115c之間。利用井區107c1、107c2-1、107c2-2、107c3-1、107c3-2和107c3-3，以及延伸部1032和1033對區域c中的半導體元件進行夾止。區域c的半導體元件的夾止電壓與井區107c1、107c2-1、107c2-2、107c3-1、107c3-2、107c3-3和延伸部1032、1033任兩者彼此之間的距離(例如井區107c2-1與井區107c2-2之間的距離S2)相關。
由於區域c中設置了多個井區107c1、107c2-1、 107c2-2、107c3-1、107c3-2和107c3-3，且井區107c2-1和107c2-2設置於以第一摻雜區115之中心為圓心的一個圓周上，井區107c3-1、107c3-2和107c3-3設置於以第一摻雜區115之中心為圓心的另一圓周上，從汲極電極D經第一摻雜區115流入第四摻雜區115c及源極電極的電流較容易被完全阻斷，換言之，區域c的半導體元件較容易被完全夾止，不易產生漏電流的問題。
區域b和區域d中的半導體元件的夾止機制相同或相似於區域a和區域c中的半導體元件，在此便不重複敘述。另外，第1A圖為半導體裝置100a中經過閘極電極的剖面，而第1B圖為半導體裝置100a中沒有經過閘極電極的剖面(亦即開關開啟(turn-on)時的電流路徑剖面)。
此外，一些實施例中，上述的汲極電極D、源極電極(包含源極電極Sd和Sb)和閘極電極G的形成方法包含在半導體基底101上形成層間介電層(interlayer dielectric layer，ILD)，然後於層間介電層中形成導電結構(例如導電層和導孔)，以將半導體基底101內的摻雜區與上方的電極進行電性連接。
第2圖是根據本發明的另一些實施例，顯示半導體裝置100b的剖面示意圖。值得注意的是，第2圖的剖面方向與第1B圖的剖面方向相同，換言之，第2圖和第1B圖皆顯示半導體裝置中其中一個半導體元件(例如接面場效電晶體)的剖面。
第2圖與第1B圖的差異在於第2圖的剖面有經過 半導體裝置100b中的閘極電極G，且閘極電極G電性連接於井區107b’和井區107b’內的摻雜區117b’。井區107b’和摻雜區117b’具有相同的導電類型(例如P型)，且摻雜區117b’的摻雜濃度大於井區107b’的摻雜濃度。
值得注意的是，井區107b’的底面高於深井區105的底面。換言之，在第2圖的實施例中，井區107b’為淺井區。此外，井區107b’的摻雜濃度高於井區103的摻雜濃度。由於井區107b’與深井區105的底面之間有距離H，因此，當閘極電極G電性連接於電極時，可利用距離H對區域b中的半導體元件進行夾止。一些實施例中，距離H在約3μm以下的範圍內，可視半導體裝置100b的預期夾止電壓目標值而定。
相較於第1A-1C圖的半導體裝置100a，由於第2圖的半導體裝置100b多了垂直於半導體基底101之頂面的方向上的距離(例如距離H)，因此可更精準地控制半導體裝置100b中的半導體元件的夾止電壓。另一方面，由於半導體裝置100a中僅有平行於半導體基底101之頂面方向的距離可調控，因此，相較於半導體裝置100b，半導體裝置100a中的半導體元件較容易被夾止。
第3圖是根據本發明的又一些實施例，顯示半導體裝置100c的剖面示意圖。值得注意的是，第3圖的剖面方向與第2圖的剖面方向相同，換言之，第3圖和第2圖皆顯示半導體裝置中一個半導體元件的剖面。
第3圖與第2圖的差異在於第3圖的半導體裝置100c包含設置於井區107b”與半導體基底101之間的埋層 108。一些實施例中，埋層108係夾設於井區107b”與半導體基底101之間，且埋層108之寬度約等於井區107b”之寬度(例如在約2μm至約10μm的範圍內)。此外，埋層108具有與井區107b”和半導體基底101相同的導電類型(例如P型)，且埋層108之底面低於深井區105之底面。
在第3圖所示之半導體裝置100c中，由於在垂直於半導體基底101之頂面的方向上幾乎可完全阻擋住電流，因此，相較於半導體裝置100a，半導體裝置100c中的半導體元件較容易被夾止。
本發明提供了半導體裝置的實施例，特別是接面場效電晶體的實施例。通常藉由在製程中調整接面場效電晶體之井區的摻雜濃度，使得接面場效電晶體產生特定的夾止電壓，以符合不同產品應用的需求。然而，井區的摻雜濃度不容易精準控制，使得產出的接面場效電晶體的夾止電壓容易與預期夾止電壓目標值之間產生不容忽視的誤差。
為了更精準的調控產出的接面場效電晶體的夾止電壓，本發明的一些實施例在接面場效電晶體中電性連接至源極和汲極的摻雜區(又稱源極區和汲極區)之間設置複數個井區，這些井區的導電類型與源極區和汲極區的導電類型相反，且這些井區兩兩之間相隔一段距離，此距離與接面場效電晶體的夾止電壓具有正向的線性關係，亦即當此距離越大，產出的接面場效電晶體的夾止電壓越高。整體而言，接面場效電晶體的夾止電壓由最短的距離所支配(即夾止電壓與最短的距離直接相關)。此外，藉由在源極區和汲極區之間設置不同間距的 多個井區，可更精準地控制接面場效電晶體，並降低裝置的漏電流。同時可以增長從汲極區到源極區的傳導路徑，進而提高操作電壓。
以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims (14)

  1. 一種半導體裝置，包括：一半導體基底，具有一第一導電類型；一深井區，設置於該半導體基底上，且具有與該第一導電類型相反的一第二導電類型；一第一井區和一第二井區，設置於該深井區內且具有該第一導電類型，其中該第一井區和該第二井區由該深井區的一部分隔開，且該第一井區電性連接於該第二井區；一第一摻雜區和一第二摻雜區，設置於該深井區內且具有該第二導電類型，其中該第一井區和該第二井區位於該第一摻雜區與該第二摻雜區之間；以及一汲極電極、一源極電極和一閘極電極，設置於該半導體基底上，其中該汲極電極電性連接於該第一摻雜區，該源極電極電性連接於該第二摻雜區，且該閘極電極電性連接於該第一井區和該第二井區。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該深井區之底面、該第一井區之底面和該第二井區之底面共平面。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括：一埋層，夾設於該第一井區與該半導體基底之間，其中該埋層具有該第一導電類型，該埋層之底面低於該深井區之底面或和該深井區之底面共平面。
  4. 如申請專利範圍第1項所述之半導體裝置，更包括：一磊晶層，設置於該半導體基底上且具有該第二導電類型，其中該深井區係設置於該磊晶層內，且該深井區之摻雜濃度高於該磊晶層之摻雜濃度。
  5. 一種半導體裝置，包括：一半導體基底，具有一第一導電類型；一深井區，設置於該半導體基底上，且具有與該第一導電類型相反的一第二導電類型；一第一井區和一第二井區，設置於該深井區內且具有該第一導電類型，其中該第一井區和該第二井區由該深井區的一部分隔開，且該第一井區電性連接於該第二井區；一第一摻雜區和一第二摻雜區，設置於該深井區內且具有該第二導電類型，其中該第一井區和該第二井區位於該第一摻雜區與該第二摻雜區之間；以及一第三井區，設置於該半導體基底上且環繞該深井區，其中該第三井區具有該第一導電類型，且該第三井區電性連接於一接地端。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第一井區和該第二井區電性連接於該第三井區。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該第二井區為該第三井區在一上視圖中向該第一摻雜區延伸的一延伸部。
  8. 如申請專利範圍第5項所述之半導體裝置，其中該第一井區之底面高於該深井區之底面。
  9. 一種半導體裝置，包括：一半導體基底，具有一第一導電類型；一深井區，設置於該半導體基底上，且具有與該第一導電類型相反的一第二導電類型；一第一井區，設置於該半導體基底上且環繞該深井區，其中該第一井區具有該第一導電類型，且在一上視圖中，該第一井區具有延伸至該深井區內的一延伸部；以及一第一摻雜區、一第二摻雜區和一第三摻雜區，設置於該深井區內且具有該第二導電類型，其中在該上視圖中，該第一摻雜區設置於該延伸部的延伸線上，該第二摻雜區和該第三摻雜區分別設置於該延伸部的兩側，且該第二摻雜區和該第三摻雜區與該延伸部隔開。
  10. 如申請專利範圍第9項所述之半導體裝置，更包括：一汲極電極、一第一源極電極和一第二源極電極，設置於該半導體基底上，其中該汲極電極電性連接於該第一摻雜區，該第一源極電極電性連接於該第二摻雜區，且該第三源極電極電性連接於該第三摻雜區。
  11. 如申請專利範圍第9項所述之半導體裝置，更包括：一第二井區和一第三井區，設置於該深井區內且具有該第一導電類型，其中在該上視圖中，該第二井區和該第三井區分別設置於該延伸部的兩側，且該第二井區和該第三井區與該延伸部隔開。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該第二井區在該第一摻雜區與該第二摻雜區之間，且該第三井區在該第一摻雜區與該第三摻雜區之間。
  13. 如申請專利範圍第11項所述之半導體裝置，更包括：一閘極電極，設置於該半導體基底上，其中該閘極電極電性連接於該第二井區和該第三井區。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該閘極電極和該第一井區電性連接於一接地端。
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