KR20160056636A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 배치되어 있는 n-형 에피층, 상기 n-형 에피층 위에 배치되어 있는 p형 영역, 상기 p형 영역을 관통하고, 상기 n-형 에피층에 배치되어 있는 트렌치, 상기 p형 영역 위에 배치되어 있으며, 상기 트렌치의 양쪽에 각각 배치되어 있는 p+형 영역, 상기 트렌치와 상기 p형 영역 및 상기 p+형 영역 사이에 배치되어 있는 n+형 영역, 상기 트렌치 내부에 배치되어 있는 게이트 전극, 상기 게이트 전극과 상기 트렌치의 내부 측면 및 하부면 사이에 배치되어 있는 제1 게이트 절연막, 상기 제1 게이트 절연막 및 상기 게이트 전극 위에 배치되어 있는 제2 게이트 절연막, 상기 n+형 영역, 상기 p+형 영역 및 상기 제2 게이트 절연막 위에 배치되어 있는 소스 전극, 그리고 상기 n+형 탄화 규소 기판의 제2면에 배치되어 있는 드레인 전극을 포함하고, 상기 제2 게이트 절연막의 상부면은 상기 n+형 영역 및 상기 p+형 영역의 상부면과 동일선상에 위치한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이와 같은 전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
이러한 전력용 반도체 소자의 제조 시, 그 공정의 특성 상 이온 주입 및 식각 공정이 존재하는데, 이러한 공정을 실시하기 위해서는 마스크의 정렬 작업이 선행한다. 이러한 마스크 정렬 작업 시, 공정 장비의 정렬 능력에 따라 정확한 정렬을 위한 한계가 존재한다. 이에, 일반적으로, 전력용 반도체 소자의 제조 시, 마스크 정렬 오차를 고려하게 된다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET의 제조 시, 단위 셀의 면적을 줄이는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 배치되어 있는 n-형 에피층, 상기 n-형 에피층 위에 배치되어 있는 p형 영역, 상기 p형 영역을 관통하고, 상기 n-형 에피층에 배치되어 있는 트렌치, 상기 p형 영역 위에 배치되어 있으며, 상기 트렌치의 양쪽에 각각 배치되어 있는 p+형 영역, 상기 트렌치와 상기 p형 영역 및 상기 p+형 영역 사이에 배치되어 있는 n+형 영역, 상기 트렌치 내부에 배치되어 있는 게이트 전극, 상기 게이트 전극과 상기 트렌치의 내부 측면 및 하부면 사이에 배치되어 있는 제1 게이트 절연막, 상기 제1 게이트 절연막 및 상기 게이트 전극 위에 배치되어 있는 제2 게이트 절연막, 상기 n+형 영역, 상기 p+형 영역 및 상기 제2 게이트 절연막 위에 배치되어 있는 소스 전극, 그리고 상기 n+형 탄화 규소 기판의 제2면에 배치되어 있는 드레인 전극을 포함하고, 상기 제2 게이트 절연막의 상부면은 상기 n+형 영역 및 상기 p+형 영역의 상부면과 동일선상에 위치한다.
상기 트렌치는 제1 트렌치 및 상기 제1 트렌치의 하부에 배치되어 있는 제2 트렌치를 포함할 수 있다.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 더 넓을 수 있다.
상기 n+형 영역은 상기 제1 트렌치의 하부면 아래 및 상기 제1 트렌치의 양측면 옆에 배치되어 있을 수 있다.
상기 게이트 전극은 T자 형상일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 예비 n-형 에피층을 형성하는 단계, 상기 예비 n-형 에피층에 p 이온을 주입하여 p형 영역 및 상기 p형 영역 아래에 n-형 에피층을 형성하는 단계, 상기 p형 영역 위에 p+ 이온을 주입하여 p+형 영역을 형성하는 단계, 상기 p+형 영역 및 상기 p형 영역을 식각하여 제1 트렌치를 형성하는 단계, 상기 제1 트렌치에 n+ 이온을 주입하여 n+형 영역을 형성하는 단계, 상기 제1 트렌치의 내부 양측면에 각각 스페이서를 형성한 후, 상기 스페이서를 마스크로하여 상기 제1 트렌치의 하부면을 식각하여 제2 트렌치를 형성하는 단계, 상기 제1 트렌치의 내부 및 상기 제2 트렌치의 내부에 제1 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 제1 게이트 절연막 및 상기 게이트 전극 위에 제2 게이트 절연막을 형성하는 단계, 상기 p+형 영역, 상기 n+형 영역 및 상기 제2 게이트 절연막 위에 소스 전극을 형성하는 단계, 그리고 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 제1 트렌치를 형성하는 단계 및 상기 n+형 영역을 형성하는 단계에서 사용하는 마스크는 동일하다.
상기 제2 게이트 절연막의 상부면은 상기 n+형 영역 및 상기 p+형 영역의 상부면과 동일선상에 위치할 수 있다.
상기 제1 게이트 절연막 및 상기 게이트 전극을 형성하는 단계는 상기 제1 트렌치의 내부 및 상기 제2 트렌치의 내부, 상기 p+형 영역 위, 그리고 상기 n+형 영역 위에 절연층 및 게이트 물질층을 순차적으로 형성하는 단계, 그리고 상기 절연층 및 상기 게이트 물질층을 식각하여 상기 제1 트렌치의 내부 및 상기 제2 트렌치의 내부에 제1 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 트렌치 게이트가 적용된 탄화 규소 MOSFET의 제조 시, 마스크의 수를 줄임에 따라 마스크 정렬 오차를 고려하지 않아도 되므로, 반도체 소자의 단위 셀의 면적을 줄일 수 있다.
또한, 마스크의 수를 줄임에 따라 공정 비용이 감소할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 1를 참고하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100), n-형 에피층(200), p형 영역(300), p+형 영역(400), n+형 영역(600), 게이트 전극(720), 소스 전극(800) 및 드레인 전극(900)을 포함한다.
n-형 에피층(200), p형 영역(300) 및 p+형 영역(400)은 n+형 탄화 규소 기판(100)의 제1면에 순차적으로 배치되어 있다. n-형 에피층(200) 및 p형 영역(300)에는 트렌치(500)가 형성되어 있다. 트렌치(500)는 p형 영역(300)을 관통하고, n-형 에피층(200)의 일부에 형성되어 있다. p+형 영역(400)은 트렌치(500)와 떨어져 있고, 트렌치(500)의 양쪽에 각각 배치되어 있다.
트렌치(500)는 제1 트렌치(510) 및 제2 트렌치(520)를 포함한다. 제2 트렌치(520)는 제1 트렌치(510)의 하부에 배치되어 있다. 제1 트렌치(510)의 폭은 제2 트렌치(520)의 폭보다 더 넓다. 이에, 트렌치(500)의 측면 프로파일은 계단 형상을 나타낸다.
n+형 영역(600)은 제1 트렌치(510)의 하부면 아래 및 제1 트렌치(510)의 양측면 옆에 배치되어 있다. n+형 영역(600)은 제1 트렌치(510)와 p형 영역(300) 및 p+형 영역(400) 사이에 배치되어 있다. 이러한 n+형 영역(600)은 좌우 방향보다 상하 방향으로 긴 구조이다.
게이트 전극(720) 트렌치(500) 내부에 배치되어 있다. 게이트 전극(720)은 T자 형상으로 제1 트렌치(510) 및 제2 트렌치(520) 내에 배치되어 있다. 게이트 전극(720)은 폴리실리콘(polysilicon)으로 이루어져 있을 수 있다.
게이트 전극(720)과 트렌치(500)의 내부 측면 사이에는 제1 게이트 절연막(710)이 배치되어 있고, 게이트 전극(720) 위에는 제2 게이트 절연막(730)이 배치되어 있다. 여기서, 제1 및 제2 게이트 절연막(710, 730)은 이산화규소(SiO2)로 이루어질 수 있다. 제2 게이트 절연막(730)의 상부면은 n+형 영역(600)의 상부면 및 p+형 영역(400)의 상부면과 동일선상에 위치한다.
여기서, 반도체 소자의 채널은 트렌치(500)의 양쪽의 p형 영역(300)에 형성된다.
소스 전극(800)은 p+형 영역(400), n+형 영역(600) 및 제2 게이트 절연막(730) 위에 배치되어 있고, 드레인 전극(900)은 n+형 탄화 규소 기판(100)의 제2면에 배치되어 있다. 여기서, n+형 탄화 규소 기판(100)의 제2면은 n+형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
앞서 설명하였듯이, 게이트 전극(720)은 트렌치(500) 내부에 배치되어 있으므로, 게이트 전극(720)과 소스 전극(800)은 상하 방향으로 배치된다. 이에, 게이트 전극(720)과 소스 전극(800)의 간격은 상하 방향으로만 조절하면 된다. 즉, 좌우 방향으로는 게이트 전극(720)과 소스 전극(800)의 간격 조절이 필요하지 않으므로, 반도체 소자의 단위 셀 폭이 감소할 수 있다.
또한, n+형 영역(600)은 좌우 방향보다 상하 방향으로 긴 구조이므로, n+형 영역(600)과 소스 전극(800)이 접촉하는 면적이 감소하게 된다. 이에, 반도체 소자의 단위 셀 폭이 감소할 수 있다.
이와 같이, 반도체 소자의 단위 셀 폭이 감소되므로, 기존의 반도체 소자에 비해 동일한 면적에 더 많은 반도체 소자를 집적시킬 수 있다.
그러면, 도 2 내지 도 10 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 2를 참고하면, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 예비 n-형 에피층(200a)을 형성한다.
도 3을 참고하면, 예비 n-형 에피층(200a)에 p 이온을 주입하여 p형 영역(300)을 형성을 형성한 후, p형 영역(300)에 p+ 이온을 주입하여 p+형 영역(400)을 형성한다. 여기서, p 이온은 예비 n-형 에피층(200a)의 일부분에 주입되며, p 이온이 주입되지 않은 부분 즉, p형 영역(300) 아래 부분은 n-형 에피층(200)이 된다.
한편, p형 영역(300)은 에피택셜 성장으로도 형성할 수 있다. 이 때는 n+형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 n-형 에피층(200)을 형성한 후, n-형 에피층(200) 위에 에피택셜 성장으로 p형 영역(300)을 형성할 수도 있다.
도 4를 참고하면, 마스크(도시하지 않음)를 사용하여 p+형 영역(400) 및 p형 영역(300)을 식각하여 제1 트렌치(510)를 형성한다. 제1 트렌치(510)는 p+형 영역(400)을 관통하고, p형 영역(300)의 일부에 형성된다.
도 5를 참고하면, 제1 트렌치(510)에 n+ 이온을 주입하여 n+형 영역(600)을 형성한다. 여기서, n+ 이온은 제1 트렌치(510)의 내면 즉, 하부면과 양측면에 주입되고, n+형 영역(600)은 제1 트렌치(510)의 하부면 아래 및 제1 트렌치(510)의 양측면 옆에 형성된다.
한편, n+ 이온의 주입 시, 사용하는 마스크는 제1 트렌치(510)를 형성하기 위하여 p+형 영역(400) 및 p형 영역(300)의 식각 시 사용하는 마스크를 그대로 사용한다. 이에, n+ 이온의 주입을 위한 마스크의 정렬이 필요하지 않게 되어 n+ 이온의 주입 시 마스크 정렬 오차의 고려가 필요하지 않으므로, 반도체 소자의 단위 셀의 폭을 감소시킬 수 있다.
또한, n+ 이온의 주입 시, 사용하는 마스크와 제1 트렌치(510)를 형성을 위한 마스크가 동일하므로, 마스크의 수를 줄일 수 있다. 이에 따라, 공정 비용이 감소할 수 있다.
또한, 제1 트렌치(510) n+ 이온을 주입하여 n+형 영역(600)을 형성함에 따라, n+형 영역(600)의 상부면의 폭이 감소하게 된다. n+형 영역(600)의 상부면은 후에 설명하는 소스 전극(800)과 접촉하는 면으로, n+형 영역(600)의 상부면의 폭이 감소하게 되면, n+형 영역(600)과 소스 전극(800)과 접촉하는 면을 감소시킬 수 있으므로, 반도체 소자의 단위 셀의 폭을 감소시킬 수 있다.
도 6 및 도 7을 참고하면, 제1 트렌치(510)의 내부 양측면에 각각 스페이서(50)를 형성한 후, 스페이서(50)를 마스크로 하여 제1 트렌치(510)의 하부면을 식각하여 제2 트렌치(520)를 형성한다. 이에, 제1 트렌치(510) 및 제2 트렌치(520)를 포함하는 트렌치(500)가 완성된다.
제2 트렌치(520)는 제1 트렌치(510)의 하부면 아래에 배치된 n+형 영역(600) 및 p형 영역(300)을 관통하고, n-형 에피층(200) 일부에 형성된다.
도 8 내지 도 10을 참고하면, 트렌치(500) 내부, p+형 영역(400) 위 및 n+형 영역(600) 위에 이산화규소(SiO2)를 이용하여 절연층(710a)은 형성한 후, 절연층(710a) 위에 폴리실리콘을 이용하여 게이트 물질층(720a)를 형성한다.
이어서, 절연층(710a) 및 게이트 물질층(720a)의 일부를 식각하여 트렌치(500) 내부에 제1 게이트 절연막(710) 및 게이트 전극(720)을 형성한다. 여기서, 제1 게이트 절연막(710) 및 게이트 전극(720)의 상부면은 p+형 영역(400) 및 n+형 영역(600)의 상부면의 연장선 보다 더 아래쪽에 위치한다. 게이트 전극(720)은 T자 형상으로 형성된다.
이어서, 제1 게이트 절연막(710) 및 게이트 전극(720) 위에 이산화규소(SiO2)를 이용하여 제2 게이트 절연막(730)을 형성한다. 여기서, 제2 게이트 절연막(730)의 상부면은 p+형 영역(400) 및 n+형 영역(600)의 상부면과 동일선상에 위치한다. 이 때, 제2 게이트 절연막(730)의 형성은 제1 게이트 절연막(710) 및 게이트 전극(720) 위에 이산화규소(SiO2)층을 형성한 다음, 제2 게이트 절연막(730)의 상부면은 p+형 영역(400) 및 n+형 영역(600)의 상부면과 동일선상에 위치하도록 식각하여 형성한다.
이와 같이, 게이트 전극(720)은 트렌치(500) 내부에 형성되므로, 이 후에 설명하는 소스 전극(800)의 간격은 상하 방향으로만 조절하면 된다. 즉, 좌우 방향으로는 게이트 전극(720)과 소스 전극(800)의 간격 조절이 필요하지 않으므로, 반도체 소자의 단위 셀 폭이 감소할 수 있다.
또한, 제2 게이트 절연막(730)의 상부면은 p+형 영역(400) 및 n+형 영역(600)의 상부면과 동일선상에 위치함에 따라, 종래의 게이트 전극을 보호하기 위한 산화막의 좌우 식각 정렬 오차를 고려하지 않아도 되므로, 반도체 소자의 단위 셀 폭이 감소할 수 있다.
도 1을 참고하면, p+형 영역(400), n+형 영역(600) 및 제2 게이트 절연막(730) 위에 소스 전극(800)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(900)을 형성한다.
이와 같이, 반도체 소자의 단위 셀 폭이 감소되므로, 기존의 반도체 소자에 비해 동일한 면적에 더 많은 반도체 소자를 집적시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형 에피층
300: p형 영역 400: p+형 영역
500: 트렌치 510: 제1 트렌치
520: 제2 트렌치 600: n+형 영역
710: 제1 게이트 절연막 720: 게이트 전극
730: 제2 게이트 절연막 800: 소스 전극
900: 드레인 전극

Claims (10)

  1. n+형 탄화 규소 기판의 제1면에 배치되어 있는 n-형 에피층,
    상기 n-형 에피층 위에 배치되어 있는 p형 영역,
    상기 p형 영역을 관통하고, 상기 n-형 에피층에 배치되어 있는 트렌치,
    상기 p형 영역 위에 배치되어 있으며, 상기 트렌치의 양쪽에 각각 배치되어 있는 p+형 영역,
    상기 트렌치와 상기 p형 영역 및 상기 p+형 영역 사이에 배치되어 있는 n+형 영역,
    상기 트렌치 내부에 배치되어 있는 게이트 전극,
    상기 게이트 전극과 상기 트렌치의 내부 측면 및 하부면 사이에 배치되어 있는 제1 게이트 절연막,
    상기 제1 게이트 절연막 및 상기 게이트 전극 위에 배치되어 있는 제2 게이트 절연막,
    상기 n+형 영역, 상기 p+형 영역 및 상기 제2 게이트 절연막 위에 배치되어 있는 소스 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 배치되어 있는 드레인 전극을 포함하고,
    상기 제2 게이트 절연막의 상부면은 상기 n+형 영역 및 상기 p+형 영역의 상부면과 동일선상에 위치하는 반도체 소자.
  2. 제1항에서,
    상기 트렌치는 제1 트렌치 및 상기 제1 트렌치의 하부에 배치되어 있는 제2 트렌치를 포함하는 반도체 소자.
  3. 제2항에서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 더 넓은 반도체 소자.
  4. 제3항에서,
    상기 n+형 영역은 상기 제1 트렌치의 하부면 아래 및 상기 제1 트렌치의 양측면 옆에 배치되어 있는 반도체 소자.
  5. 제1항에서,
    상기 게이트 전극은 T자 형상인 반도체 소자.
  6. n+형 탄화 규소 기판의 제1면에 예비 n-형 에피층을 형성하는 단계,
    상기 예비 n-형 에피층에 p 이온을 주입하여 p형 영역 및 상기 p형 영역 아래에 n-형 에피층을 형성하는 단계,
    상기 p형 영역 위에 p+ 이온을 주입하여 p+형 영역을 형성하는 단계,
    상기 p+형 영역 및 상기 p형 영역을 식각하여 제1 트렌치를 형성하는 단계,
    상기 제1 트렌치에 n+ 이온을 주입하여 n+형 영역을 형성하는 단계,
    상기 제1 트렌치의 내부 양측면에 각각 스페이서를 형성한 후, 상기 스페이서를 마스크로하여 상기 제1 트렌치의 하부면을 식각하여 제2 트렌치를 형성하는 단계,
    상기 제1 트렌치의 내부 및 상기 제2 트렌치의 내부에 제1 게이트 절연막 및 게이트 전극을 형성하는 단계,
    상기 제1 게이트 절연막 및 상기 게이트 전극 위에 제2 게이트 절연막을 형성하는 단계,
    상기 p+형 영역, 상기 n+형 영역 및 상기 제2 게이트 절연막 위에 소스 전극을 형성하는 단계, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 트렌치를 형성하는 단계 및 상기 n+형 영역을 형성하는 단계에서 사용하는 마스크는 동일한 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 제2 게이트 절연막의 상부면은 상기 n+형 영역 및 상기 p+형 영역의 상부면과 동일선상에 위치하는 반도체 소자의 제조 방법.
  8. 제7항에서,
    상기 제1 게이트 절연막 및 상기 게이트 전극을 형성하는 단계는
    상기 제1 트렌치의 내부 및 상기 제2 트렌치의 내부, 상기 p+형 영역 위, 그리고 상기 n+형 영역 위에 절연층 및 게이트 물질층을 순차적으로 형성하는 단계, 그리고
    상기 절연층 및 상기 게이트 물질층을 식각하여 상기 제1 트렌치의 내부 및 상기 제2 트렌치의 내부에 제1 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제6항에서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 더 넓게 형성되는 반도체 소자의 제조 방법.
  10. 제9항에서,
    상기 n+형 영역은 상기 제1 트렌치의 하부면 아래 및 상기 제1 트렌치의 양측면 옆에 형성되는 반도체 소자의 제조 방법.
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