KR20110055028A - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 트렌치 모스 트랜지스터의 스위칭 속도를 향상시킬 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 기판을 선택적으로 식각하여 제1트렌치와 상기 제1트렌치 아래에 위치하는 제2트렌치로 이루어진 트렌치를 형성하는 단계; 열산화공정을 실시하여 상기 제2트렌치를 매립하는 절연막을 형성하되, 상기 절연막의 선폭이 상기 제1트렌치의 선폭보다 작게 형성하는 단계; 상기 절연막을 포함하는 구조물 표면을 따라 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 나머지 상기 트렌치를 매립하는 게이트전극을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 제2트렌치를 매립하고, 제1트렌치보다 작은 선폭을 갖는 절연막을 형성함으로써, 게이트전극과 드레인영역 사이의 캐패시턴스를 감소시켜 반도체 장치의 스위칭 속도를 향상시킬 수 있는 효과가 있다.
희생막, 캐패시턴스, 트렌치, 모스, 트랜지스터

Description

반도체 장치 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 상세하게는 수직채널(vertical channel)을 갖는 고전압용 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 트렌치 모스 트랜지스터의 제조방법에 관한 것이다.
디모스 트랜지스터(Double diffused MOS, DMOS)와 같이 고전압용 반도체 장치로 주로 이용되는 모스 트랜지스터의 채널은 통상적으로 기판 표면과 수평한 방향으로 형성되나, 최근 반도체 장치의 디자인 룰(design rule)이 감소함에 따라 고집적화에 용이한 수직채널(vertical channel)을 갖는 고전압용 모스 트랜지스터 이른바, 트렌치 모스(Trench MOS) 트랜지스터에 대한 관심이 증가하고 있는 추세이다. 트렌치 모스 트랜지스터의 구조를 간략히 살펴보면 드레인은 기판 후며에 배치되고, 소스는 기판의 상면에 배치되며, 게이트전극은 기판 표면에 파여진 트렌치 내부에 배치된 구조를 가지며, 전류는 트렌치의 측벽을 따라 기판 상하로 흐르게된다.
상술한 구조를 갖는 트렌치 모스 트랜지스터를 설계함에 있어서, 스위칭 속도를 향상시키기 위해 캐패시턴스(capacitor) 성분을 최소화시키는 것이 근본적으로 요구된다. 이를 위해, 본 출원인이 2007년 11월 19일자로 출원한 "트렌치 MOSFET 및 그 제조방법(대한민국 공개번호 : 10-2009-0051642)"에 따르면 트렌치 하부에 트렌치보다 큰 선폭을 갖는 확산 산화막을 형성하여 게이트전극과 드레인영역-또는, 드리프트영역(drift region)- 사이의 캐패시턴스 성분을 최소화하여 스위칭 속도를 향상시키는 방법이 개시되어 있다. 이하, 도 1을 참조하여 본 출원인이 기출원한 트렌치 모스 트랜지스터의 제조방법에 대하여 설명한다.
도 1은 종래기술에 따른 트렌치 모스 트랜지스터를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 트렌치 모스 트랜지스터의 제조방법을 살펴보면, 드레인영역(또는 드리프트영역)으로 작용하는 에피층(110)과 바디층(120)을 포함하는 기판(100)을 선택적으로 식각하여 트렌치(131)를 형성하고, 트렌치(131) 측벽에 스페이서(미도시)를 형성한 후에 스페이서를 식각장벽으로 트렌치(131) 아래 기판(100)을 식각하여 확산 산화막(135)을 형성하기 위한 홈(미도시)을 형성한다. 이어서, 열산화공정을 실시하여 트렌치(131)보다 큰 선폭을 갖는 확산 산화막(135)을 형성하고, 스페이서를 제거한 후에 제1게이트산화막(132)을 형성한다. 이어서, 트렌치(131)를 매립하도록 게이트(130)를 형성하고, 소스영역(140), 콘택영역(150), 제2게이트산화막(160), 상부 금속(170)을 형성한다.
하지만, 종래기술은 트렌치(131)보다 큰 선폭을 갖는 확산 산화막(135)을 형성하여 게이트(130)와 드레인영역으로 작용하는 에피층(110) 사이의 캐패시턴스를 최소화시킬 수는 있으나, 게이트(130)와 기판(100, 실질적으로는 드레인임) 사이의 캐패시턴스에 의하여 스위칭 속도가 저하되는 문제점이 발생한다. 또한, 게이트(130)와 기판(100) 사이에 위치하는 확산 산화막(105)의 선폭이 트렌치(131)보다 크기 때문에 이들 사이의 캐패시턴스가 더욱더 증가하는 문제점이 있다.
또한, 확산 산화막(135) 형성공정시 열산화법을 사용하는데, 기판(100) 표면으로부터 산화막이 성장되는 열산화법의 특성으로 인해 확산 산화막(135)에 키홀(Key Hole)이 발생하여 반도체 장치의 특성이 열화되는 문제점이 있다(도면부호 'A' 참조).
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 모스 트랜지스터의 스위칭 속도를 향상시킬 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 키홀에 기인한 트렌치 모스 트랜지스터의 특성 열화를 방지할 수 있는 반도체 장치 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판을 선택적으로 식각하여 제1트렌치와 상기 제1트렌치 아래에 위치하는 제2트렌치로 이루어진 트렌치를 형성하는 단계; 열산화공정을 실시하여 상기 제2트렌치를 매립하는 절연막을 형성하되, 상기 절연막의 선폭이 상기 제1트렌치의 선폭보다 작게 형성하는 단계; 상기 절연막을 포함하는 구조물 표면을 따라 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 나머지 상기 트렌치를 매립하는 게이트전극을 형성하는 단계를 포함한다. 이때, 상기 절연막은 실리콘산화막을 포함할 수 있다.
상기 제1트렌치의 선폭보다 상기 제2트렌치의 선폭을 작게 형성할 수 있다. 구체적으로, 상기 트렌치를 형성하는 단계는, 상기 기판 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 제1트렌 치를 형성하는 단계; 상기 제1트렌치 측벽에 스페이서를 형성하는 단계; 및 상기 하드마스크패턴 및 상기 스페이서를 식각장벽으로 상기 제1트렌치 아래 기판을 식각하여 제2트렌치를 형성하는 단계를 포함할 수 있다.
또한, 상기 스페이서를 형성하기 이전에, 상기 제1트렌치 표면에 희생절연막을 형성하는 단계; 및 상기 하드마스크패턴의 에지(edge)에 정렬되도록 상기 희생절연막을 일부 식각하는 단계를 더 포함할 수 있다. 이때, 상기 희생절연막은 열산화공정으로 형성할 수 있다. 그리고, 상기 희생절연막은 산화막을 포함하고, 상기 스페이서는 질화막을 포함할 수 있다.
또한, 상기 하드마스크패턴을 형성함과 동시에 상기 기판 후면에 변형방지막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 하드마스크패턴 및 상기 변형방지막은 산화막, 질화막 및 산화막이 순차적으로 적층된 삼중막으로 형성할 수 있다.
또한, 상기 게이트절연막을 형성하기 이전에, 상기 절연막에 형성된 키홀을 제거하는 단계를 더 포함할 수 있다. 구체적으로, 상기 키홀을 제거하는 단계는, 상기 절연막에 형성된 키홀을 매립하도록 구조물 표면을 따라 희생막을 증착하는 단계; 상기 희생막을 상기 절연막과 동일한 물질로 변환시키는 단계; 및 상기 키홀에 매립된 영역을 제외한 나머지 영역의 변환된 상기 희생막을 제거하는 단계를 포함할 수 있다. 이때, 상기 희생막을 실리콘막을 포함하고, 변환된 상기 희생막은 실리콘산화막을 포함할 수 있으며, 상기 희생막은 200Å ~ 400Å 범위의 두께를 갖도록 형성할 수 있다.
또한, 상기 제1트렌치를 형성하기 이전에 상기 기판 후면에 제2도전형의 드레인영역을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 게이트전극을 형성한 이후에 상기 트렌치 양측의 상기 기판에 제1도전형의 웰을 형성하는 단계; 상기 웰에 제2도전형의 소스영역을 형성하는 단계; 상기 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 기판을 선택적으로 식각하여 상기 소스영역을 관통하여 상기 웰을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 바닥면에 제1도전형의 불순물을 이온주입하여 콘택영역을 형성하는 단계; 및 상기 콘택홀을 매립하는 배선을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 기판 상부면을 기준으로 상기 웰의 깊이는 상기 제1트렌치의 깊이와 동일하거나, 또는 더 작게 형성하는 반도체 장치 제조방법.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 제2트렌치를 매립하고, 제1트렌치보다 작은 선폭을 갖는 절연막을 형성함으로써, 게이트전극과 드레인영역 사이의 캐패시턴스를 감소시켜 반도체 장치의 스위칭 속도를 향상시킬 수 있는 효과가 있다. 또한, 절연막의 선폭이 제1트렌치의 선폭보다 작게 형성함으로써, 반도체 장치의 온 저항을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 열산화공정을 통해 절연막을 형성함으로써, 제2트렌치의 깊이(또는 높이)보다 절연막의 깊이(또는 높이)를 더 증가시킬 수 있으며, 이를 통해 게이트전극과 드레인영역 사이의 캐패시턴스를 보다 효과적으로 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 제2트렌치를 매립하는 절연막에 형성된 키홀을 제거함으로써, 키홀에 기인한 반도체 장치의 동작특성 열화를 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예에서는 트렌치 모스 트랜지스터의 스위칭 속도를 향상시킬 수 있는 반도체 장치 제조방법을 제공한다. 이하, 본 발명의 실시예에서는 N형 채널을 갖는 트렌치 모스 트랜지스터를 예시하여 설명한다. 따라서, 이하의 설명에서 제1도전형은 P형이고, 제2도전형은 N형이다. 물론, 본 발명의 기술요지는 수직채널을 갖는 P형 디모스 트랜지스터에도 동일하게 적용할 수 있으며, 이 경우에는 제1도전형이 N형이고, 제2도전형이 P형일 수 있다.
도 2a 내지 도 2k는 본 발명의 일실시예에 따른 트렌치 모스 트랜지스터의 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 후면에 제2도전형의 드레인영역(32)이 형성된 제2도전형의 기판(31)의 상면 및 후면에 각각 제1, 제2 및 제3하드마스크막(33, 34, 35)이 순차적으로 적층된 적층막을 형성한다. 여기서, 기판(31)으로는 실리콘기판 을 사용할 수 있으며, 제2도전형의 기판(31)은 동작간 드리프트영역(drift region)으로 작용할 수 있다.
제1하드마스크막(33) 및 제3하드마스크막(35)은 산화막으로 형성할 수 있다. 구체적으로, 제1하드마스크막(33)은 열산화법(thermal oxidation)을 통해 형성된 실리콘산화막(SiO2)으로 500Å의 두께를 갖도록 형성할 수 있고, 제3하드마스크막(35)은 HLD(High temperature Low pressure Deposition) 산화막으로 2000Å의 두께를 갖도록 형성할 수 있다. 그리고, 제2하드마스크막(34)은 제1 및 제3하드마스크막(33, 35)과 식각선택비를 갖는 물질 예컨대, 질화막 구체적으로, 실리콘질화막(Si3N4)으로 1400Å의 두께를 갖도록 형성할 수 있다.
기판(31) 상면 및 후면에 형성된 제1, 제2 및 제3하드마스크막(33, 34, 35)은 하드마스크로서 작용함과 동시에 후속 공정간 기판(31) 변형을 방지하는 변형방지막으로도 작용한다.
다음으로, 기판(31) 상면에 형성된 제1, 제2 및 제3하드마스크막(33, 34, 35)을 선택적으로 식각하여 하드마스크패턴(36)을 형성한 후, 하드마스크패턴(36)을 식각장벽(etch barrier)으로 기판(31)을 소정 깊이 식각하여 제1트렌치(37A)를 형성한다. 이때, 제1트렌치(37A)를 형성하기 위한 식각공정은 건식식각법(dry etch) 예컨대, 플라즈마 식각법을 사용하여 실시할 수 있다. 이는, 제1트렌치(37A)의 측벽이 버티컬한(vertical) 프로파일을 갖도록 형성하기 위함이다.
도 2b에 도시된 바와 같이, 제1트렌치(37A)을 형성하는 과정에서 발생된 부 산물(by product)을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정시 부산물을 제거함과 동시에 기판(31) 상면 및 후면에 형성된 제3하드마스크막(35)을 함께 제거할 수 있다. 이하, 제3하드마스크막(35)가 제거된 하드마스크패턴(36)의 도면부호를 '36A'로 변경하여 표기한다.
다음으로, 세정공정이 완료된 제1트렌치(37A) 표면 즉, 측벽 및 바닥면에 희생절연막(38)을 형성한다. 이때, 희생절연막(38)은 제1트렌치(37A)을 형성하기 위한 식각공정시 발생된 제1트렌치(37A) 표면의 손상을 치유(curing)하고, 후속 공정간 제1트렌치(37A)의 표면을 보호하는 역할을 수행하는 것으로, 1000Å의 두께를 갖도록 형성할 수 있다. 상술한 역할을 수행하는 희생절연막(38)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있으며, 희생절연막(38)으로 사용되는 실리콘산화막은 제1트렌치(37A) 표면의 손상을 효과적으로 치유하기 위해 열산화법으로 형성하는 것이 바람직하다.
여기서, 기판(31)을 일부 소모하면서 산화막이 형성되는 열산화법의 특성으로 인하여 희생절연막(38)의 일부가 하드마스크패턴(36A)의 에지(edge)보다 제1트렌치(37A) 내부방향으로 돌출된 형태를 갖고, 나머지 희생절연막(28)은 제1트렌치(37A) 외측방향에 위치한다.
다음으로, 하드마스크패턴(36A)의 에지에 정렬되도록 희생절연막(38)을 일부 식각한다. 즉, 하드마스크패턴(36A) 에지보다 제1트렌치(37A) 내부방향으로 돌출된 희생절연막(38)을 선택적으로 제거한다.
희생절연막(38)을 일부 식각하기 위한 식각공정은 습식식각법(wet etch)을 사용하여 실시할 수 있으며, 식각용액으로는 불산용액(HF) 또는 BOE(Buffered Oxide Etchant)용액을 사용할 수 있다. 예컨대, 희생절연막(38)을 1000Å 정도의 두께로 형성한 경우에 상술한 식각공정을 통해 400Å 정도의 희생절연막(38)을 식각할 수 있으며, 식각되는 희생절연막(38)의 두께는 식각시간을 통해 조절할 수 있다.
여기서, 희생절연막(38)을 하드마스크패턴(36A)의 에지에 정렬되도록 식각하는 이유는 후속 스페이서 형성공정시 돌출된 희생절연막(38)으로 인하여 스페이서의 두께가 국부적으로 감소하는 것을 방지하여 후속 공정에 대한 안정성을 향상시키기 위함이다.
이하, 하드마스트패턴(36A)의 에지에 정렬되도록 식각된 희생절연막(38)의 도면부호를 '38A'로 변경하여 표기한다.
도 2c에 도시된 바와 같이, 하드마스크패턴(36A) 측벽 및 제1트렌치(37A) 측벽에 스페이서(39)를 형성한다. 스페이서(39)는 제2하드마스크막(34)와 동일한 물질 즉, 질화막으로 1000Å 두께를 갖도록 형성할 수 있다.
통상적으로, 스페이서(39)는 구조물 표면을 따라 절연막을 증착한 후에 전면식각공정을 실시하여 형성하기 때문에 스페이서(39)의 하부영역의 두께에 비해 상대적으로 상부영역의 두께가 얇게 형성된다. 따라서, 희생절연막(38A)이 하드마스크패턴(36A) 에지보다 제1트렌치(37A) 내부방향으로 돌출된 형태를 가질 경우에 돌출된 희생절연막(38A) 특히, 제1트렌치(37A) 상부영역(또는 입구)에서 돌출된 희생절연막(38A)으로 인해 스페이서(39) 상부영역의 두께가 더욱더 얇게 형성되거나, 또는 비정상적으로 형성되어 희생절연막(38A)이 노출될 우려가 있다.
하지만, 본 발명의 일실시예와 같이 희생절연막(38A)을 일부 식각하여 하드마스크패턴(36A) 에지와 희생절연막(38A)를 정렬시키면 상술한 바와 같이 스페이서(39)가 비정상적으로 형성되는 것을 방지할 수 있고, 이에 따라 스페이서(39)가 비정상적으로 형성됨에 따라 발생하는 공정오류를 방지할 수 있다.
다음으로, 하드마스크패턴(36A) 및 스페이서(39)를 식각장벽으로 제1트렌치(37A) 바닥면에 형성된 희생절연막(38A)을 식각하고, 연속해서 제1트렌치(37A) 바닥면 아래 기판(31)을 식각하여 제2트렌치(37B)를 형성한다. 이하, 제1 및 제2트렌치(37A, 37B)로 이루어진 트렌치의 도면부호를 '37'로 표기한다.
제2트렌치(37B)의 선폭(W2)은 반도체 장치의 온 저항(Specific On Resistance, Rsp)을 감소시키기 위해서 제1트렌치(37A)의 선폭(W1)보다 작게 형성하는 것이 바람직하다. 이때, 제2트렌치(37B)의 선폭(W2)은 스페이서(39)의 두께를 통해 조절할 수 있다. 그리고, 제2트렌치(37B)의 깊이(또는 높이)는 제1트렌치(37A)의 높이와 동일하게 형성하는 것을 기본으로하되, 요구되는 반도체 장치의 특성에 따라 더 크게 또는 더 작게 형성할 수 있다.
도 2d에 도시된 바와 같이, 제2트렌치(37B)를 형성하는 과정에서 발생된 부산물을 제거하기 위한 세정공정을 실시한 후에 제2트렌치(37B)를 매립하는 절연막(40)을 형성하되, 절연막(40)의 선폭(W3)이 제1트렌치(37A)의 선폭보다 작게 형성한다(W1 > W3).
절연막(40)은 후속 공정을 통해 형성될 게이트전극과 드레인영역(32) 사이의 캐패시턴스를 감소시키는 역할을 수행하는 것으로 산화막 예컨대, 실리콘산화막으로 형성할 수 있고, 2200Å의 두께를 갖도록 형성할 수 있다. 제2트렌치(37B)를 매립하는 절연막(40)은 우수한 막질을 갖고, 제2트렌치(37B) 표면의 손상을 치유함과 동시에 기설정된 제2트렌치(37B)의 깊이(또는 높이)보다 절연막(40)의 깊이(또는 높이)를 증가시켜 게이트전극과 드레인영역(32) 사이의 캐패시턴스를 보다 효과적으로 감소시키기 위하여 열산화법으로 형성된 산화막으로 형성하는 것이 바람직하다. 이때, 기판(31)의 일부를 소모하면서 산화막이 형성되는 열산화법의 특성으로 인하여 절연막(40)의 높이가 제2트렌치(37B)의 높이보다 크게 형성되며, 절연막(40)의 선폭(W3)이 제2트렌치(37B)의 선폭(W2)보다 크게 형성되기 때문에 최초 제2트렌치(37B) 형성공정시 이를 고려하여 제2트렌치(37B)의 선폭(W2)을 조절하는 것이 바람직하다.
여기서, 열산화법을 사용하여 2200Å의 두께를 갖는 절연막(40)을 형성하기 위해서는 장시간의 고온 열산화공정을 필요로하고, 열산화공정간 기판(31)에 가해지는 열에너지에 의하여 기판(31)이 변형될 우려가 있으나, 기판(31)의 상면 및 후면에 각각 형성된 제1 및 제2하드마스크막(33, 34)에 의하여 절연막(40) 형성공정간 기판(31)이 변형되는 것을 효과적으로 방지할 수 있다.
한편, 제2트렌치(37B)를 매립하는 절연막(40) 형성공정시 열산화법 대신에 화학기상증착법, 물리기상증착법 또는 스핀코팅법등을 사용하여 절연막(40)을 형성할 수도 있다. 하지만, 열산화법 이외의 증착방법을 통해 형성된 절연막(40)은 열산화법을 사용하여 형성된 절연막(40)에 비하여 막질이 열악하기 때문에 후속 공정 간 절연막(40)의 손실(또는 손상)이 발생하기 쉽고, 열악한 막질로 인해 캐패시턴스를 증가시키는 문제점을 유발할 수 있다. 또한, 열산화법 이외의 증착방법들은 제2트렌치(37B) 내부만을 선택적으로 매립하도록 할 수 없기 때문에 트렌치(37)를 전부 매립하도록 절연막(40)을 증착하고, 트렌치(37)를 매립하는 절연막(40)을 일부 식각하는 일련의 공정과정을 통해 제2트렌치(37B)를 매립하는 절연막(40)을 형성할 수 있기 때문에 열산화법으로 형성된 절연막(40)보다 상대적으로 공정과정이 복잡하여 반도체 장치의 생산성을 저하시키는 문제점이 있다. 또한, 요구되는 반도체 장치의 특성에 따라 제2트렌치(37B)의 깊이를 증가시킬 경우에 열산화법 이외의 증착방법으로는 제2트렌치(37B)를 매립하는 절연막(40)을 결함(예컨대, 보이드)없이 안정적으로 형성하기가 매우 어렵다.
또 다른 한편으로는, 기판(31) 표면으로부터 산화막이 성장되는 열산화법을 특성으로 인해 절연막(40)에 키홀(Key hole)이 발생할 수 있다(도면부호 'A' 참조). 절연막(40)에 형성된 키홀은 후속 공정간 반도체 장치의 특성을 열화시킬 수 있기 때문에 제거하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 절연막(40)을 포함하는 구조물 표면을 따라 희생막(41)을 형성한다. 이때, 희생막(41)은 실리콘막으로 형성할 수 있으며, 실리콘막으로는 폴리실리콘막(poly Si)을 사용할 수 있다.
또한, 희생막(41)은 절연막(40)에 형성된 키홀을 매립할 수 있는 수준의 두께를 갖도록 형성하는 것이 바람직하다. 예컨대, 희생막(41)은 200Å ~ 400Å 범위의 두께를 갖도록 형성하는 것이 바람직하다. 참고로, 희생막(41)이 200Å 미만의 두께를 가질 경우에는 키홀을 충분히 매립하지 못할 우려가 있으며, 희생막(41)이 400Å을 초과할 경우에는 후속 공정시 희생막(41) 전부를 절연막으로 변환시키지 못할 우려가 있다.
도 2f에 도시된 바와 같이, 변환공정(또는 치환공정)을 실시하여 희생막(41)을 절연막(40)과 동일한 절연막 즉, 산화막으로 변환시킨다. 즉, 산화공정을 실시하여 희생막(41)을 산화막으로 변환시킨다. 이하, 산화막으로 변환된 희생막(41)의 도면부호를 '42'로 변경하여 표기한다.
희생막(42)을 절연막(40)과 동일한 물질로 변환시키기 위한 산화공정은 산소분위기에서 열처리를 실시하는 방법으로 진행할 수 있으며, 반응성을 향상시키기 위해 추가적으로 플라즈마 환경을 조성할 수도 있다.
한편, 키홀을 제거하기 위하여 희생막(42)을 형성하지 않고, 화학기상증착법 또는 물리기상증착법을 이용하여 절연막(40)과 동일한 물질 즉, 산화막을 증착하는 방법을 사용할 수도 있다. 여기서, 키홀을 제거함과 동시에 우수한 막질의 산화막을 얻기 위한 측면에서는 화학기상증착법 또는 물리기상증착법을 이용하여 희생막(42)을 형성하는 것보다 변환공정을 통해 희생막(42)을 형성하는 것이 보다 바람직하다.
도 2g에 도시된 바와 같이, 키홀에 매립된 희생막(42)을 제외한 나머지 영역즉, 제1트렌치(37A)의 측벽 및 하드마스크패턴(36A)의 표면에 형성된 희생막(42)을 선택적으로 식각하여 키홀에만 희생막(42)을 잔류시킨다. 키홀에만 희생막(42)을 잔류시키기 위한 식각공정은 습식식각법을 사용하여 실시하는 것이 바람직하다. 이 하, 식각된 희생막(42)의 도면부호를 '42A'로 변경하여 표기한다.
상술한 공정과정을 통해 제2트렌치(37B)를 완전히 매립하는 절연막(40)과 절연막(40)에 형성된 키홀을 매립하는(즉, 키홀을 제거하는) 희생막(42)으로 이루어진 하부절연막(43)을 형성할 수 있다.
다음으로, 기판(31) 상면 및 후면의 제2하드마스크막(34)과 스페이서(39)를 제거한다. 이때, 제2하드마스크막(34) 및 스페이서(39)는 습식식각법을 사용하여 제거하는 것이 바람직하며, 식각용액으로는 인산용액을 사용할 수 있다.
다음으로, 기판(31) 상면 및 후면의 제1하드마스크막(33)과 희생절연막(38A)을 제거하여 제1트렌치(37A)의 표면을 노출시킨다. 이때, 제1하드마스크막(33)과 희생절연막(38A)은 습식식각법을 사용하여 제거하는 것이 바람직하며, 식각용액으로는 불산용액 또는 BOE용액을 사용할 수 있다.
여기서, 제1트렌치(37A)의 모든 표면을 노출시키는 이유는 후속 공정을 통해 제1트렌치(37A) 내부에 게이트절연막 및 게이트전극이 형성되기 때문이다. 즉, 기형성된 하부절연막(43)이 제1트렌치(37A) 내부에 잔류할 경우에는 기설정된 게이트절연막 및 게이트전극의 형상이 하부절연막(43)으로 인해 변형될 우려가 있으며, 이로 인하여 반도체 장치의 동작특성이 열화될 수 있다.
한편, 상술한 제1, 제2하드마스크막(33, 34), 희생막(42) 및 희생절연막(38A) 제거공정을 모두 습식식각법을 사용하여 실시하는 것은 기형성된 구조물에 손상(또는 손실)이 발생하는 것을 방지하기 위함이다. 만약, 상술한 제거공정시 건식식각법을 사용할 경우에는 가속된 입자 또는 플라즈마에 의하여 기형성된 구조물 의 형상이 변형될 우려가 있으며, 그에 따라 반도체 장치의 동작특성이 열화될 수 있다.
도 2h에 도시된 바와 같이, 기판(31) 상면 및 제1트렌치(37A) 표면에 게이트절연막(51)을 형성한다. 게이트절연막(51)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있으며, 게이트절연막(51)을 위한 실리콘산화막은 열산화법을 사용하여 형성할 수 있다.
다음으로, 게이트절연막(51) 상에 나머지 트렌치(37)를 매립하도록 기판(31) 전면에 게이트도전막(44)을 형성한다. 게이트도전막(44)은 실리콘막 또는 금속성막으로 이루어진 단일막으로 형성하거나, 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트도전막(44)을 선택적으로 식각하여 나머지 트렌치(37)를 매립하는 게이트전극(44A)을 형성한다. 이때, 게이트전극(44A)은 기판(31) 상면에 형성된 게이트절연막(51)이 노출되는 조건으로 에치백(etch back)과 같은 전면식각법을 사용하여 형성하거나, 화학적기계적연마법(CMP)과 같은 평탄화공정을 통해 형성할 수 있다.
도 2i에 도시된 바와 같이, 트렌치(37) 양측 기판(31)에 불순물을 이온주입하여 제1도전형의 웰(45)과 제2도전형의 소스영역(46)을 형성한다. 이때, 기판(31) 상부면을 기준으로 소스영역(46)의 깊이보다 웰(45)의 깊이가 더 큰 것 즉, 웰(45)의 소스영역(46)을 감싸는 구조를 갖도록 형성하는 것이 바람직하며, 웰(45)의 깊이는 제1트렌치(37A)의 깊이와 동일하거나, 또는 제1트렌치(37A)의 깊이보다 작은 것이 바람직하다. 여기서, 웰(45)과 드레인영역(32) 사이의 기판(31)이 드리프트영역으로 작용하고, 드리프트영역과 게이트전극(44A)이 중첩됨에 따라 이들 사이에 캐패시턴스가 발생하는 것을 방지하기 위해 웰(45)의 깊이는 제1트렌치(37A)의 깊이와 동일하게 형성하는 것이 바람직하다.
한편, 기판(31) 상면에 형성된 게이트절연막(51)은 웰(45)과 소스영역(46)을 형성하기 위한 이온주입공정시 스크린장벽(screen barrier)으로 작용한다.
도 2j에 도시된 바와 같이, 기판(31) 전면을 덮도록 층간절연막(47)을 형성한 후에 층간절연막(47) 및 소스영역(46)의 기판(31)을 식각하여 웰(45)의 상부면을 노출시키는 콘택홀(48)을 형성한다. 이때, 콘택홀(48)은 소스영역(46)과 웰(45)을 연결하는 배선을 형성하기 위한 것이다.
다음으로, 콘택홀(48)로 인해 노출된 기판(31)의 웰(45)에 제1도전형의 불순물을 이온주입하여 제1도전형의 콘택영역(49)을 형성한다. 이때, 콘택영역(49)은 후속 공정을 통해 형성될 배선과 웰(45) 사이의 콘택특성을 개선시키는 역할을 수행한다.
도 2k에 도시된 바와 같이, 콘택홀(48)을 매립하는 배선(50)을 형성한다.
상술한 본 발명의 일실시예에 따르면, 제2트렌치(37B)를 매립하고, 제1트렌치(37A)보다 작은 선폭을 갖는 절연막(40)을 형성함으로써, 게이트전극(44A)과 드레인영역(32) 사이의 캐패시턴스를 감소시켜 반도체 장치의 스위칭 속도를 향상시킬 수 있다. 또한, 반도체 장치의 온 저항을 감소시킬 수 있다.
또한, 제2트렌치(37B)를 매립하는 절연막(40)에 형성된 키홀을 제거함으로 써, 키홀에 기인한 반도체 장치의 동작특성 열화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 트렌치 모스 트랜지스터를 도시한 단면도이다.
도 2a 내지 도 2k는 본 발명이 일실시예에 따른 트렌치 모스 트랜지스터의 제조방법을 도시한 공정단면도이다.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 드레인영역
33 : 제1하드마스크막 34 : 제2하드마스크막
35 : 제3하드마스크막 36, 36A : 하드마스크패턴
37 : 트렌치 37A : 제1트렌치
37B : 제2트렌치 38, 38A : 희생절연막
39 : 스페이서 40 : 절연막
41, 42, 42A : 희생막 51 : 게이트절연막
43 : 하부절연막 44 : 게이트도전막
44A : 게이트전극 45 : 웰
46 : 소스영역 47 : 층간절연막
48 : 콘택홀 49 : 콘택영역
50 : 배선

Claims (17)

  1. 기판을 선택적으로 식각하여 제1트렌치와 상기 제1트렌치 아래에 위치하는 제2트렌치로 이루어진 트렌치를 형성하는 단계;
    열산화공정을 실시하여 상기 제2트렌치를 매립하는 절연막을 형성하되, 상기 절연막의 선폭이 상기 제1트렌치의 선폭보다 작게 형성하는 단계;
    상기 절연막을 포함하는 구조물 표면을 따라 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 나머지 상기 트렌치를 매립하는 게이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 절연막은 실리콘산화막을 포함하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 제1트렌치의 선폭보다 상기 제2트렌치의 선폭을 작게 형성하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 기판 상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 측벽에 스페이서를 형성하는 단계; 및
    상기 하드마스크패턴 및 상기 스페이서를 식각장벽으로 상기 제1트렌치 아래 기판을 식각하여 제2트렌치를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  5. 제4항에 있어서,
    상기 스페이서를 형성하기 이전에,
    상기 제1트렌치 표면에 희생절연막을 형성하는 단계; 및
    상기 하드마스크패턴의 에지(edge)에 정렬되도록 상기 희생절연막을 일부 식각하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 희생절연막은 열산화공정으로 형성하는 반도체 장치 제조방법.
  7. 제6항에 있어서,
    상기 희생절연막은 산화막을 포함하고, 상기 스페이서는 질화막을 포함하는 반도체 장치 제조방법.
  8. 제4항에 있어서,
    상기 하드마스크패턴을 형성함과 동시에 상기 기판 후면에 변형방지막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 하드마스크패턴 및 상기 변형방지막은 산화막, 질화막 및 산화막이 순차적으로 적층된 삼중막으로 형성하는 반도체 장치 제조방법.
  10. 제5항에 있어서,
    상기 게이트절연막을 형성하는 단계는,
    상기 하드마스크패턴, 상기 스페이서 및 상기 희생절연막을 제거한 후에 열산화공정을 실시하여 표면이 노출된 기판 전면에 형성하는 반도체 장치 제조방법.
  11. 제1항 또는 제10항에 있어서,
    상기 게이트절연막을 형성하기 이전에,
    상기 절연막에 형성된 키홀을 제거하는 단계를 더 포함하는 반도체 장치 제조방법.
  12. 제11항에 있어서,
    상기 키홀을 제거하는 단계는,
    상기 절연막에 형성된 키홀을 매립하도록 구조물 표면을 따라 희생막을 증착하는 단계;
    상기 희생막을 상기 절연막과 동일한 물질로 변환시키는 단계; 및
    상기 키홀에 매립된 영역을 제외한 나머지 영역의 변환된 상기 희생막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  13. 제12항에 있어서,
    상기 희생막을 실리콘막을 포함하고, 변환된 상기 희생막은 실리콘산화막을 포함하는 반도체 장치 제조방법.
  14. 제12항에 있어서,
    상기 희생막은 200Å ~ 400Å 범위의 두께를 갖도록 형성하는 반도체 장치 제조방법.
  15. 제1항에 있어서,
    상기 제1트렌치를 형성하기 이전에
    상기 기판 후면에 제2도전형의 드레인영역을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  16. 제1항에 있어서,
    상기 게이트전극을 형성한 이후에
    상기 트렌치 양측의 상기 기판에 제1도전형의 웰을 형성하는 단계;
    상기 웰에 제2도전형의 소스영역을 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 및 상기 기판을 선택적으로 식각하여 상기 소스영역을 관통하여 상기 웰을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 바닥면에 제1도전형의 불순물을 이온주입하여 콘택영역을 형성하는 단계; 및
    상기 콘택홀을 매립하는 배선을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  17. 제16항에 있어서,
    상기 기판 상부면을 기준으로 상기 웰의 깊이는 상기 제1트렌치의 깊이와 동일하거나, 또는 더 작게 형성하는 반도체 장치 제조방법.
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