KR101592505B1 - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

소자 분리막 패턴 내 단일 라이너를 가지며, 에피택셜 채널층 패턴을 형성시키는 반도체 메모리 소자 및 그 제조 방법이 제공된다. 반도체 메모리 소자는, 기판의 활성 영역을 정의하는 소자 분리막 패턴, 기판의 활성 영역의 상부에 형성된 에피택셜 채널층 패턴, 에피택셜 채널층 패턴 상에 형성된 게이트 산화막 패턴 및 게이트 전극을 포함한다. 상기 에피택셜 채널층 패턴은 그 상부의 폭이 게이트 전극의 폭과 동일하거나 크고, 기판의 활성 영역과 면접하는 저면의 폭은 게이트 전극의 폭보다 크다. 선택적 에피택셜 성장을 통해 획득한 에피택셜 채널층 패턴 상에 게이트 전극을 형성함으로써, 채널의 폭에 따른 문턱전압의 변화가 감소되어 안정적인 채널 영역을 형성할 수 있다.

Description

반도체 메모리 소자 및 이의 제조 방법{Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것이다. 보다 상세하게는 셸로우 트렌치 소자분리(shallow trench isolation; STI) 구조를 갖는 반도체 메모리 소자의 제조 방법에 관한 것이다.
초고집적 반도체 메모리 소자의 소자분리 구조로 셸로우 트렌치 소자분리(이하 "STI"라 한다) 구조가 각광받고 있다. STI 공정에 의하면, 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성한 후, 상기 질화막을 패터닝한다. 이어서, 패터닝된 질화막을 식각 마스크로 이용하여 상기 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치를 매립하도록 산화막을 증착한 후, 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법을 통해 상기 트렌치의 내부에만 산화막을 남김으로써 STI 영역을 형성한다.
STI 공정에서는, 트렌치를 형성하기 위한 식각 공정에서 발생하는 실리콘 손상(damage)을 보상하기 위하여 트렌치의 내벽을 산화시켜 얇은 열산화막을 형성한 다음, 트렌치를 매립하는 산화막을 증착한다. 그러나, 게이트 산화막 형성과 같은 후속 공정에서의 열수지(heat budget)에 의해, 상기 트렌치 매립 산화막의 부피가 팽창하여 기판 내에 실리콘 전위(dislocation)를 유발하는 문제가 발생되고 있다.
또한, 트렌치 식각 마스크로 사용되는 질화막을 습식 식각 공정으로 제거할 때 활성 영역과 STI 영역과의 표면 경계에서 옴폭 들어간 부위(dent)가 발생하게 되고, 이로 인해 STI 영역의 상부 코너, 즉 활성 영역의 엣지(edge)에서 게이트 산화막이 얇아지는 현상이 발생한다. 이러한 게이트 산화막이 얇아지는(thinning) 현상은 활성 영역의 엣지에 강한 전계를 집중시켜 역방향 협폭 효과(inverse narrow width effect)를 유발시킬 뿐만 아니라, 게이트 산화막의 신뢰성을 저하시키게 된다. 여기서, 역방향 협폭 효과란, 트랜지스터의 채널 폭이 감소함에 따라 문턱전압(threshold voltage)이 증가하는 현상을 의미한다. 또한, 이러한 홈(dent)의 발생으로 인해 활성 영역의 엣지 부위에서 실리콘의 결정 구조가 일정하지 않아, 트랜지스터의 채널 일부에서 문턱 전압이 감소하게 되는 트랜지스터 험프 효과(transistor hump effect)도 발생된다.
이에 따라, 활성 영역의 엣지에서 게이트 산화막이 얇아지는 것을 방지하고 후속하는 산화 공정에서 산소(O2)가 트렌치 내벽 산화막으로 침투하여 트렌치의 내벽을 추가 산화시키는 것을 방지하기 위하여, 트렌치의 내벽에 얇은 질화막 라이너를 형성하는 방법이 제안되었다. 상기 질화막 라이너는 후속 산화 공정에서 트렌치 매립 산화막의 부피 팽창에 의한 스트레스를 흡수하고 산소가 트렌치 내벽 산화막으로 침투하는 것을 방지함으로써, 기판에서의 실리콘 전위 현상의 유발을 억제하 여 누설 전류의 원인을 제거하는 역할을 한다.
상기와 같이, 트렌치 내벽 산화막 및 질화막 라이너를 포함하는 이중 라이너 형태의 STI 구조를 형성하는 경우, 보론 확산의 억제와 함께 활성 영역의 폭에 따른 문턱전압의 변화를 억제할 수 있다. 그러나, 상기 이중 라이너 형태의 STI 구조를 형성할 경우, STI 영역의 가로세로비(aspect ratio)의 증가로 갭필 마진(gap-fill margin)이 감소되고, 단일 라이너에 비해 제조 공정이 복잡하여 불량 발생이 증가되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 STI 구조가 단일 라이너를 가지면서, 게이트 아래의 채널 폭에서의 문턱전압의 변화를 감소시킬 수 있는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 STI 구조가 단일 라이너를 가지면서, 제조 공정이 간단하면서 활성 영역의 폭에 따른 문턱전압의 변화를 감소시킬 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상술한 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 기판에 형성되어 상기 기판의 활성 영역을 정의하는 소자 분리막 패턴, 상기 기판의 활성 영역의 상부에 형성된 에피택셜 채널층 패턴, 상기 에피택셜 채널층 패턴 상에 형성된 게이트 산화막 패턴 및 상기 게이트 산화막 패턴 상에 형 성된 게이트 전극을 포함하되, 상기 에피택셜 채널층 패턴은 그 상부의 폭이 상기 게이트 전극의 폭과 동일하거나 크고, 상기 기판의 활성 영역과 면접하는 저면의 폭은 상기 게이트 전극의 폭보다 큰 특징을 갖는다.
본 발명의 실시예들에 따르면, 상기 소자 분리막 패턴은 상기 기판에 형성된 트렌치를 채우는 라이너막 패턴 및 산화막 패턴을 포함한다.
본 발명의 실시예들에 있어서, 상기 게이트 전극의 측벽에 형성된 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서는 상기 에피택셜 채널층 패턴을 둘러싸도록 형성될 수 있다. 또한, 상기 게이트 전극의 측벽에 형성된 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서는 상기 에피택셜 채널층 패턴 상에 형성될 수도 있다.
본 발명의 실시예들에 있어서, 상기 기판의 활성 영역에 형성된 소스/드레인 영역을 더 포함하고, 상기 소스/드레인 영역은 상기 에피택셜 채널층 패턴의 상면보다 낮은 상면을 가질 수 있다.
진술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은, 활성 영역을 정의하는 트렌치가 형성된 기판의 상기 트렌치를 절연물로 매립하여 소자 분리막 패턴을 형성한다. 상기 기판의 활성 영역의 상부에 실리콘 또는 실리콘게르마늄을 이용하는 선택적 에피택셜 성장 공정을 수행하여 에피택셜 채널층을 형성한다. 상기 에피택셜 채널층 상에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 게이트 전극을 형성한다. 상기 게이트 전극을 식각 마스크로 이용하여 상기 에피택셜 채널층의 일부를 제거하여 상기 게이트 전극의 폭과 동일하거나 큰 폭을 갖는 에피택셜 채널층 패턴을 형성한다.
본 발명의 실시예들에 있어서, 상기 에피택셜 채널층 패턴을 형성하기 이전에, 상기 게이트 전극의 측벽에 게이트 스페이서를 형성할 수 있다.
본 발명의 실시예들에 있어서, 상기 에피택셜 채널층 패턴을 형성한 후에, 상기 게이트 전극 및 상기 에피택셜 채널층 패턴의 측벽에 게이트 스페이서를 형성할 수 있다.
본 발명의 실시예들에 있어서, 상기 게이트 전극 및 에피택셜 채널층 패턴을 이온주입 마스크로 이용하여 상기 기판의 활성 영역에 불순물을 주입하여 소스/드레인 영역을 더 형성할 수 있다.
본 발명에 따르면, 선택적 에피택셜 성장 공정을 수행하여 에피택셜 채널층 패턴을 형성한 후, 상기 에피택셜 채널층 패턴 상에 게이트 라인을 형성함으로써, 문턱전압의 변화가 감소된 안정적인 채널 영역을 형성할 수 있다.
상기와 같은 본 발명의 반도체 메모리 소자 및 이의 제조 방법에 따르면, 단일 라이너를 이용하여 소자 분리막 패턴을 형성한 경우에도 에피택셜 채널층 패턴의 형성에 의해 트랜지스터의 채널에서 협폭 효과가 감소되고, 문턱전압이 일정하게 유지될 수 있다. 즉, 종래와 같이 산화물 라이너 및 질화물 라이너를 2중으로 이용하지 않고도 게이트 라인 하부에 에피택셜 채널층 패턴의 형성으로 채널 내 결정성이 일정하게 유지될 수 있기 때문에, 전류 특성이 향상되고, 문턱 전압의 엣지에서의 변화도 억제할 수 있다. 또한, 소자 분리막 패턴의 옴폭 들어간 홈(dent)과 기판의 게이트 라인 하부에만 에피택셜 채널층 패턴이 형성됨으로써, 트랜지스터의 채널에서 전기적 신뢰도가 저하되는 상황을 감소시킬 수 있다.
또한, 소자 분리막 패턴을 형성하기 위하여 2중의 라이너 형성 공정을 수행하지 않아도 되기 때문에 갭필 마진이 향상될 수 있으며, 공정이 단순화될 수 있어 반도체 메모리 소자의 제조에 따른 생산성의 향상까지도 기대할 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 메모리 소자 및 이의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상 적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 소자인 MOS 트랜지스터를 설명하기 위한 사시도이다.
도 1을 참조하면, 반도체 메모리 소자(101)는 실리콘, 게르마늄, 실리콘-게르마늄으로 이루어진 기판(100) 내부에 기판(100)의 활성 영역을 정의하는 트렌치(104)에 절연물로 채워진 소자 분리막 패턴(109)이 형성된다. 본 실시예에서는 기판(100)으로 실리콘 기판을 예로 들어 설명한다. 실리콘 기판(100)에는 웰 영역 및 채널 영역을 형성하기 위한 불순물 이온들이 주입되어 있다. 그리고, 반도체 메모리 소자(101)는 소자 분리막 패턴(109)에 의해 한정되는 기판(100)의 활성 영역의 상부에는 단결정 구조를 갖는 에피택셜 채널층 패턴(110a)이 포함된다. 본 발명의 일 실시예에 있어서, 단결정 구조의 에피택셜 채널층 패턴(110a)은 기판(100)의 활성 영역의 상부에 게이트 전극(125) 아래에 형성된다.
실리콘 기판(100)의 내부에는 활성 영역을 한정하기 위하여 STI(Shallow Trench Isolation) 공정을 수행하여 형성된 소자 분리막 패턴(109)을 구비하고 있다. 소자 분리막 패턴(109)은 트렌치(104)의 내부에 형성된 라이너막 패턴(106a) 및 산화막 패턴(108b)을 포함할 수 있다. 라이너막 패턴(106a)은 실리콘 질화물과 같은 질화물로 이루어진다. 여기서, 라이너막 패턴(106a)은 트렌치(104)의 내부에 형성된 산화막 패턴(108b)의 스트레스를 감소시키고, 실리콘 기판(100) 내에 주입된 불순물 이온들이 산화막 패턴(108b)으로 침투하는 것을 방지하는 역할을 수행한 다. 이때, 라이너막 패턴(106a)은 상부의 일부가 제거되어 산화막 패턴(108b)과 실리콘 기판(100)의 활성 영역의 상부 측벽이 노출된 상태일 수 있다. 상기 활성 영역의 일부 노출된 부위(도시되지 않음)에는 에피택셜 채널층 패턴(110a)이 채워져 평탄한 상면을 형성한다.
산화막 패턴(108b)은 라이너막 패턴(106a) 상에 산화물이 증착되어 형성된다. 예를 들어, 상기 산화물로는 USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate), TOSZ(tonen silazene), FSG(fluoride silicate glass) 등으로 이루어질 수 있다.
실리콘 기판(100)의 활성 영역의 상부에는 에피택셜 채널층 패턴(110a)이 형성되어 있다. 이때, 에피택셜 채널층 패턴(110a)은 게이트 전극의 양측의 소자 분리막 패턴(109) 내 움푹 들어간 부위(dent, 도시되지 않음)에도 일부 잔류되어 있다. 에피택셜 채널층 패턴(110a)은 실리콘 기판(100)의 결정 구조를 심(seam)으로 하여 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 선택적 에피택셜 성장시켜 실리콘 기판(100)의 단결정 구조를 유지하도록 형성된다. 다른 예로서, 에피택셜 채널층 패턴(110a)은 실리콘 또는 실리콘 게르마늄에 불순물 이온이 도핑된 형태를 갖는다. 예를 들어, 에피택셜 채널층 패턴(110a)은 카본(C) 도핑된 실리콘, 보론(B) 도핑된 실리콘, 보론(B) 도핑된 실리콘게르마늄을 포함하여 이루어진다.
에피택셜 채널층 패턴(110a)은 실리콘 기판(100)의 활성 영역 내 게이트 전극(125)이 형성되는 부위에만 형성되며, 게이트 전극(125)은 에피택셜 채널층 패 턴(110a)에 의해 소스/드레인 영역(122)이 형성되는 실리콘 기판(100)의 상면보다 높은 상면에 형성된다.
본 발명의 일 실시예에 따르면, 에피택셜 채널층 패턴(110a)의 상면의 폭(W1)은 게이트 전극(125) 하부의 활성 영역의 폭(W2)과 동일하거나 더 넓게 형성된다. 에피택셜 채널층 패턴(110a)에 의해, 게이트 전극(125)의 아래의 채널층에 균일한 결정구조가 제공된다. 따라서, 게이트 전극(125)의 쇼트 채널 효과를 감소시킬 수 있다.
에피택셜 채널층 패턴(110a) 상에는 게이트 전극(125)의 전기적인 절연을 수행하기 위한 게이트 산화막 패턴(112a)이 구비된다. 게이트 산화막 패턴(112a)은 실리콘 산화물, 실리콘 산질화물 또는 고유전 산화물로 이루어진다. 그리고, 게이트 산화막 패턴(112a) 상에는 게이트 전극(125)이 형성되어 있다. 이때, 게이트 전극(125)은 금속, 도핑된 폴리실리콘, 금속 실리사이드 등과 같은 도전성 물질로 이루어진다. 본 발명의 일 실시예에 따르면, 게이트 전극(125)은 도핑된 폴리실리콘을 포함하여 형성된 도전막 패턴(114) 및 코발트 실리사이드를 포함하여 형성된 금속 실리사이드막(124a)이 적층된 폴리사이드 구조로 형성될 수 있다.
게이트 전극(125), 게이트 산화막 패턴(112a), 에피택셜 채널층 패턴(110a)의 측벽에 게이트 스페이서(120)가 형성되어 있다. 게이트 스페이서(120)는 내부 스페이서(118)와 외부 스페이서(119)의 2중 구조로 이루어진다. 상기 내부 스페이서(118)는 게이트 전극(125) 및 게이트 산화막 패턴(112a) 상에 형성되어 있으며, 에피택셜 채널층 패턴(110a)의 식각 공정에 식각 마스크로서 사용된다. 외부 스페 이서(119)는 내부 스페이서(118) 및 에피택셜 채널층 패턴(110a)의 측벽 상에 형성되어 있으며, 이후의 소스/드레인을 형성하기 위한 이온주입 마스크로서 사용된다. 게이트 스페이서(120)는 산화 실리콘 또는 질화 실리콘과 같은 동일한 물질로 이루어질 수 있으며, 실리콘 산화물층과 실리콘 질화물층을포함하는 복합층으로 형성할 수도 있다.
게이트 전극(125)의 양측의 실리콘 기판(100)의 활성 영역에 불순물 영역인 소스/드레인 영역(122)이 형성되어 있다. 이때, 소스/드레인 영역(122)은 에피택셜 채널층 패턴(110a)의 상면보다 낮은 상면을 갖는다. 소스/드레인 영역(122)은 게이트 스페이서(120)를 이온주입 마스크로 이용하여 실리콘 기판(100)에 고농도로 불순물을 도핑시켜 형성한다.
그리고, 소스/드레인 영역(122)이 형성된 실리콘 기판(100)의 상부 표면에도 금속 실리사이드막(124b)이 형성되어 있다. 실리콘 기판(100)의 표면에 형성된 금속 실리사이드막(124b)은 도전막 패턴(114) 상에 형성된 금속 실리사이드막(124a)과 동일한 열처리 공정을 통해 형성된다.
상기 MOS 트랜지스터에서는, 채널 영역이 게이트 전극(125)의 아래에만 형성된 에피택셜 채널층 패턴(110a)의 내부에 형성될 수 있다. 따라서, 채널 영역은 에피택셜 채널층 패턴(110a)을 따라 소스/드레인 영역(122)의 표면 부위뿐 아니라 소자 분리막 패턴(109)의 상부의 일부까지 연장된다. 즉, 상기 MOS 트랜지스터의 채널 영역의 폭(W1)은 소스/드레인 영역(122)이 형성된 활성 영역의 폭(W2)보다 더 넓게 형성된다. 따라서, 게이트 전극(125)의 쇼트 채널 효과에 의한 불량을 최소화 할 수 있다. 또한, 소자 분리막 패턴(109)의 옴폭 들어간 홈(dent)을 매립하면서에피택셜 채널층 패턴(110a)이 형성됨에 따라, 소자 분리막 패턴(109)과 겹치는 활성 영역의 엣지 부위에서도 채널이 일정한 간격을 유지할 수 있어 상기 홈(dent)에 의한 역방향 협폭 효과 및 트랜지스터 험프 효과가 채널에 미치는 영향이 감소될 수 있다.
도 2a 내지 도 2i는 제1 실시예에 의한 반도체 메모리 소자인 MOS 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 도 2a 내지 도 2e는 도 1의 MOS 트랜지스터를 I의 방향으로 자른 단면도들이며, 도 2f 내지 도 2i는 Ⅱ의 방향으로 자른 단면도들이다.
도 2a를 참조하면, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등과 같은 기판(100)을 마련한다. 본 실시예에서는 기판(100)으로서 단결정의 실리콘 기판을 마련한다. 실리콘 기판(100) 상에 패드 산화막(도시되지 않음) 및 패드 질화막(도시되지 않음)을 순차적으로 적층한 후, 사진 식각 공정으로 상기 패드 질화막 및 패드 산화막을 식각하여 하드 마스크 패턴(102)을 형성한다.
하드 마스크 패턴(102)을 식각 마스크로 이용하여 노출된 실리콘 기판(100)의 상부를 소정 깊이로 이방성 식각함으로써 소자 분리 영역이 형성될 트렌치(104)를 형성한다.
이어서, 트렌치(104)의 식각 공정 동안에 고에너지 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 트렌치(104)의 바닥면과 측벽을 포함하는 내면 상에 절연막 라이너(106)를 형성한다. 절연막 라이너(106)로는 산화막 라이너, 질화막 라이너 등이 사용될 수 있다. 이때, 절연막 라이너(106)로서 산화막 라이너를 형성할 경우, 트렌치(104)의 노출된 부분을 산화 분위기에서 열처리한다. 상기 열처리에 의해, 노출된 실리콘과 산화제가 산화 반응하여 트렌치(104)의 바닥면과 측벽을 포함하는 내면 상에 산화막 라이너가 형성된다. 여기서, 상기 절연막 라이너(106)로 질화막 라이너가 형성될 경우에는 누설 전류의 발생을 억제할 수 있다.
도 2b를 참조하면, 트렌치(104)가 형성된 결과물의 전면에 갭 매립 특성이 우수한 절연 물질, 예를 들어, HDP 산화물을 화학 기상 증착 방법으로 증착하여 갭 매립 산화막(108)을 형성함으로써, 트렌치(104)를 완전히 매립한다. 상기 갭 매립 산화막(108)은 SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 형성할 수 있다.
이어서, 동일한 증착 장비 내에서 NF3 또는 H2의 가스를 이용하여 갭 매립 산화막(108)의 일부분을 식각하여 트렌치(104) 입구의 오버행(overhang) 부위를 제거한다.
도 2c를 참조하면, 갭 매립 산화막(108)을 형성한 후, 하드 마스크 패턴(102)의 상부 표면이 노출될 때까지 에치백 또는 화학 기계적 연마 공정을 진행하여 갭 매립 산화막(108)을 평탄화한다. 상기 평탄화를 통해, 트렌치(104) 내부에 연마된 갭 매립 산화막 잔류물로 이루어지는 예비 산화막 패턴(108a)을 형성한다.
그런 다음, 인산을 포함하는 세정 용액을 이용하여 하드 마스크 패턴(102)의 패드 질화막을 제거한 후 습식 세정 공정을 실시한다. 이때, 갭 매립 산화막 잔류물로 이루어지는 예비 산화막 패턴(108a)은 실리콘 기판(100)보다 상부로 돌출된 형상을 갖게 된다.
도 2d를 참조하면, 예비 산화막 패턴(108a)의 상부 일부를 실리콘 기판(100)의 상면과 동일한 높이를 갖도록 제거시킨다. 이에 따라, 예비 산화막 패턴(108a)은 소자 분리를 위한 산화막 패턴(108b)으로 변경된다. 이때, 산화막 패턴(108b)은 실리콘 기판(100)과 접하는 엣지 부위에서 식각이 더 크게 발생하여 실리콘 기판(100)의 활성 영역의 상부 측벽을 노출시키는 홈(dent)이 형성된다. 상기 홈은 노출된 활성 영역의 엣지 부위에서 채널의 형성시 문턱전압을 변화시키는 요인이 된다. 또한, 산화막 패턴(108b)과 트렌치(104) 사이에 형성된 절연막 라이너(106)도 트렌치(104)의 입구에서 일부가 제거되어 라이너막 패턴(106a)으로 변경된다. 상기 라이너막 패턴(106a)은 트렌치(104)의 내부에 형성된 소자 분리용 산화막 패턴(108b)의 스트레스를 감소시킬 수 있으며, 실리콘 기판(100) 내에 주입된 불순물 이온들이 산화막 패턴(108b)으로 침투하는 것을 방지할 수 있다. 이에 따라, 라이너막 패턴(106a) 및 산화막 패턴(108b)으로 이루어지며, 실리콘 기판(100)의 활성 영역을 정의하는 소자 분리막 패턴(109)이 형성된다.
도 2e를 참조하면, 실리콘 기판(100)의 활성 영역의 상부에 선택적 에피택셜 성장 공정을 수행하여 에피택셜 채널층(110)을 형성한다. 예를 들면, 에피택셜 채널층(110)은 실리콘 기판(100)의 노출된 상면에 실리콘(Si) 또는 실리콘게르마 늄(SiGe)을 선택적 에피택셜 성장시켜 형성할 수 있다. 특히, 에피택셜 채널층(110)은 실리콘 기판(100)과 STI 영역과의 겹침 영역, 즉, 소자 분리막 패턴(109)의 가장자리 부위로도 측면 성장된다. 일 예로서, 에피택셜 채널층(110)은 실리콘 기판(100)의 상면에는 10nm 내지 50nm의 두께로 형성될 수 있으며, 실리콘 기판(100)의 노출된 측면 방향으로는 10nm 내지 30nm의 두께로 형성될 수 있다. 상기 에피택셜 채널층(110)은 이후에 형성되는 게이트 라인 하부의 활성 영역에 위치하게 됨으로써, 채널이 형성되는 부위에 결정 구조를 제공할 수 있다. 이에 따라, 상기 에피택셜 채널층(110)을 통해 실리콘 기판(100)의 활성 영역의 엣지 부위에서도 채널이 일정한 간격으로 유지되어, 상기 홈(dent) 형성에 의한 역방향 협폭 효과 및 트랜지스터 험프 효과가 채널에 미치는 영향이 감소될 수 있다.
상기 선택적 에피택셜 성장 공정은 약 700℃ 내지 900℃의 온도에서 수행할 수 있다. 상기 선택적 에피택셜 성장 공정은, 우선, 실리콘 기판(100)의 표면으로부터 실리콘 기판(100)과 결정 구조가 동일한 단결정 실리콘으로 이루어지는 제1 시드막(도시되지 않음)이 성장된다. 이어서, 상기 제1 시드막 상에 에피택셜막 성장을 위한 소스 가스를 제공하여, 상기 제1 시드막의 표면 상에 에피택셜 채널층(110)이 형성된다.
일 실시예에 있어서, 상기 에피택셜 채널층(110)은 실리콘층 또는 실리콘-게르마늄층으로 이루어질 수 있다. 예를 들면, 에피택셜 채널층(110)으로서 실리콘층을 형성할 경우에는 소스 가스로서 SiH4, Si2H6 등을 사용하고, 에피택셜 채널 층(110)으로서 게르마늄층을 형성할 경우에는 소스 가스로서 GeH4 등을 사용할 수 있다. 다른 실시예에 따르면, 에피택셜 채널층(110)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 선택적 에피택셜 성장시킬 때 카본(C), 보론(B)과 같은 불순물을 도핑시켜 형성할 수 있다. 즉, 에피택셜 채널층(110)은 선택적 에피택셜 성장을 수행할 때 소스 가스와 함께 불순물 가스를 제공할 수 있다. 예를 들면, 에피택셜 채널층(110)에 카본(C)을 도핑시킬 경우에는 상기 불순물 가스로서 SiCH4 등을 사용하고, 에피택셜 채널층(110)에 보론(B)을 도핑시킬 경우에는 상기 불순물 가스로서 B2H6 등을 사용할 수 있다.
이때, 소자 분리막 패턴(109) 상에는 비정질 박막이 형성된다. 소자 분리막 패턴(109)의 상부 표면에 형성된 상기 비정질 박막을 제거하여, 소자 분리막 패턴(109)들 사이의 실리콘 기판(100) 상에만 에피택셜 채널층(110)을 형성시킨다.
도 2f를 참조하면, 에피택셜 채널층(110) 및 소자 분리막 패턴(109) 상에 게이트 산화막(112)을 형성한다. 게이트 산화막(112)은 실리콘 산화물, 실리콘 산질화물 또는 고유전 산화물을 포함하여 형성된다. 예를 들면, 게이트 산화막(112)은 열산화 공정에 의해 형성될 수 있다. 상기 열산화 공정을 수행할 경우, 게이트 산화막(112)은 소자 분리막 패턴(109)들 사이의 에피택셜 채널층(110) 상에만 선택적으로 형성된다.
이어서, 게이트 산화막(112) 상에 게이트 전극으로 사용되는 도전막(도시되지 않음)을 형성한다. 상기 도전막은 불순물이 도핑된 폴리실리콘막을 포함한다. 또는, 상기 도전막은 폴리실리콘막 상에 금속막 또는 금속 실리사이드막이 적층된 막으로 이루어지는 다층막을 포함한다.
이어서, 상기 도전막 상에 마스크(116)를 형성하기 위한 실리콘 질화막(도시되지 않음)을 증착한다. 상기 실리콘 질화막 상에 포토레지스트막(도시되지 않음)을 코팅하고, 상기 포토레지스트막을 패터닝하여 라인형의 게이트 전극을 형성하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 그런 다음 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 실리콘 질화막을 식각하여 마스크(116)를 형성한다.
이어서, 마스크(116)를 이용하여 상기 도전막을 패터닝하여 반도체 메모리 소자의 워드라인(wordline) 역할을 하는 게이트 전극인 도전막 패턴(114)을 형성한다. 이에 따라, 게이트 산화막(112) 상에 도전막 패턴(114) 및 마스크(116)가 적층된 게이트 구조물(115)이 형성된다. 이후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 수행하여 제거한다.
도 2g를 참조하면, 게이트 구조물(115) 및 게이트 산화막(112)의 표면에 연속적으로 약 100Å 이하의 두께를 갖는 제1 질화막(도시되지 않음)을 증착한다. 이후, 마스크(116) 및 게이트 산화막(112)의 상면이 노출될 때까지 상기 제1 질화막을 에치백함으로서 게이트 구조물(115)의 측벽 및 게이트 산화막(112) 상에 존재하는 제1 게이트 스페이서(118)가 형성된다.
계속해서, 제1 게이트 스페이서(118)가 형성된 게이트 구조물(115)을 식각 마스크로 이용하여 게이트 산화막(112) 및 에피택셜 채널층(110)을 식각하여 게이 트 산화막 패턴(112a) 및 에피택셜 채널층 패턴(110a)을 형성한다. 에피택셜 채널층 패턴(110a)은 게이트 전극으로 사용되는 도전막 패턴(114)의 하부에 존재하는 채널 영역에 단결정 구조를 제공할 수 있다. 따라서, 게이트 전극에 전압이 인가될 경우, 상기 채널 영역의 전체에서 원자 배열이 일정하므로 소스 영역과 드레인 영역이 연결되는 가장자리에서도 캐리어(전자 또는 전공)의 형성이 일정하게 유지될 수 있다. 상기와 같이 일정하게 유지되는 캐리어는 트랜지스터의 전류 특성을 향상시키고, 문턱 전압의 엣지에서의 변화도 억제할 수 있어 트랜지스터의 신뢰성을 크게 향상시킬 수 있다.
계속해서, 실리콘 기판(100) 상에 형성된 제1 게이트 스페이서(118)를 갖는 게이트 구조물(115) 및 에피택셜 채널층 패턴(110a)을 이온주입 마스크로 이용하여 에피택셜 채널층 패턴(110a)에 이웃한 실리콘 기판(100)의 표면 아래에 저농도의 불순물을 이온주입하여, 제1 불순물 영역(도시되지 않음)을 형성할 수 있다. 상기 제1 불순물 영역을 형성하기 위해 주입되는 P형 불순물은 붕소(B), 갈륨(Ga) 및 인듐(In) 등을 포함한다.
도 2h를 참조하면, 상기 결과물 상에 연속적으로 약 100Å 이하의 두께를 갖는 제2 질화막을 형성한다. 이후, 도전막 패턴(114) 및 실리콘 기판(100)의 상면이 노출될 때까지 상기 제2 질화막 및 마스크(116)를 에치백함으로서 제1 게이트 스페이서(118) 및 에피택셜 채널층 패턴(110a)의 측벽에 존재하는 제2 게이트 스페이서(119)를 형성한다. 이때, 제2 게이트 스페이서(119)는 제1 게이트 스페이서(118)와 동일하거나 다른 물질로 이루어질 수 있다.
이어서, 제2 게이트 스페이서(119)가 형성된 도전막 패턴(114)을 이온주입 마스크로 이용하여 상기 제1 불순물 영역이 형성된 실리콘 기판(100)의 표면 아래로 고농도 불순물을 이온주입함으로서, 제2 불순물 영역(도시되지 않음)을 형성한다. 따라서, 상기 제1 및 제2 불순물 영역이 중복형성됨으로써, LDD 구조를 갖는 소스/드레인 영역(122)이 완성된다.
도 2i를 참조하면, 소스/드레인 영역(122) 및 제2 게이트 스페이서(119)를 포함하는 도전막 패턴(114)이 형성된 실리콘 기판(100) 상에 약 500Å이하의 두께를 갖는 금속막(도시되지 않음)을 연속적으로 형성한다. 예를 들면, 상기 금속막은 코발트(Co)막 일 수 있다. 이어서, 상기 결과물을 550℃ 내지 950℃의 온도에서 열처리(rapid thermal process)하여 도전막 패턴(114) 및 실리콘 기판(100)의 표면 상에 금속 실리사이드막(124)을 형성한다. 이때, 상기 열처리는 온도 조건을 달리하여 2차에 걸쳐 진행될 수도 있다. 상기 금속 실리사이드막(124)은 실리콘 기판(100) 및 도전막 패턴(114)의 실리콘(Si)과 상기 금속막의 금속이 실리사이드화 반응함으로서 형성된다. 이때, 상기 도전막 패턴(114) 상에 형성된 금속 실리사이드막(124a) 및 도전막 패턴(114)은 게이트 전극(125)으로 적용된다.
이후, 금속 실리사이드막(124) 형성에 관여하지 않은 상기 금속막을 습식 식각 공정을 수행하여 제거함으로서, 채널 영역의 캐리어 형성이 일정하여 전류 특성이 우수한 트랜지스터를 형성한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 소자인 MOS 트랜지스터 를 설명하기 위한 사시도이다. 도 3의 반도체 메모리 소자(201)는 에피택셜 채널층 패턴(210a), 게이트 산화막 패턴(212a), 게이트 스페이서(218) 및 금속 실리사이드막(224b)을 제외하고는, 도 1의 반도체 메모리 소자(101)와 동일한 구조 및 성분으로 형성된 실리콘 기판(200), 소자 분리막 패턴(209) 및 게이트 전극(225)을 포함한다.
도 3을 참조하면, 반도체 메모리 소자(201)는 실리콘 기판(200)의 활성 영역의 상부에 에피택셜 채널층 패턴(210a)이 형성되어 있다. 에피택셜 채널층 패턴(210a)은 실리콘 기판(200)의 결정 구조를 심(seam)으로 하여 실리콘 또는 실리콘 게르마늄을 선택적 에피택셜 성장시켜 실리콘 기판(200)의 단결정 구조를 유지하도록 형성된다. 다른 예로서, 에피택셜 채널층 패턴(210a)은 실리콘 또는 실리콘게르마늄에 불순물 이온이 도핑된 형태를 갖는다. 예를 들어, 에피택셜 채널층 패턴(210a)은 카본(C) 도핑된 실리콘, 보론(B) 도핑된 실리콘, 보론(B) 도핑된 실리콘게르마늄 등으로 이루어진다.
이때, 에피택셜 채널층 패턴(210a)은 실리콘 기판(200)의 활성 영역 내 게이트 전극(225)이 형성되는 부위에만 형성되며, 게이트 전극(225)은 에피택셜 채널층 패턴(210a)에 의해 소스/드레인 영역(222)이 형성되는 실리콘 기판(200)의 상면보다 높은 상면에 형성된다.
본 발명의 일 실시예에 따르면, 에피택셜 채널층 패턴(210a) 상부의 폭(W1')은 게이트 전극(225)이 형성되는 활성 영역의 폭(W2') 보다 더 넓게 형성된다. 에피택셜 채널층 패턴(210a)의 형성에 의해, 게이트 전극(225)의 아래의 채널층에 균 일한 결정구조가 제공되므로, 게이트 전극(225)의 쇼트 채널 효과를 감소시킬 수 있다.
에피택셜 채널층 패턴(210a) 상에는 게이트 전극(225)의 전기적인 절연을 수행하기 위한 게이트 산화막 패턴(212a)이 구비된다. 게이트 산화막 패턴(212a)은 실리콘 산화물, 실리콘 산질화물 또는 고유전 산화물로 이루어진다. 그리고, 게이트 산화막 패턴(212a) 상에는 게이트 전극(225) 및 게이트 전극(225)의 양측벽에 게이트 스페이서(218)가 형성되어 있다. 이때, 게이트 전극(225)은 금속, 도핑된 폴리실리콘, 금속 실리사이드 등과 같은 도전성 물질로 이루어진다. 본 발명의 일 실시예에 따르면, 게이트 전극(225)은 도핑된 폴리실리콘을 포함하여 형성된 도전막 패턴(214) 및 코발트 실리사이드를 포함하여 형성된 금속 실리사이드막(224a)이 적층된 폴리사이드 구조로 형성될 수 있다.
게이트 전극(225)의 양측의 실리콘 기판(200)의 활성 영역에 불순물 영역인 소스/드레인 영역(222)이 형성되어 있다. 이때, 소스/드레인 영역(222)은 에피택셜 채널층 패턴(210a)의 상면보다 낮은 상면을 갖는다. 소스/드레인 영역(222)은 게이트 스페이서(218)를 이온주입 마스크로 이용하여 실리콘 기판(200)에 고농도로 불순물을 도핑시켜 형성된다.
그리고, 소스/드레인 영역(222)이 형성된 실리콘 기판(200)의 표면에도 금속 실리사이드막(224b)이 형성되어 있다. 아울러, 노출된 에피택셜 채널층 패턴(210a)의 측면 부위에도 금속 실리사이드막(224b)이 형성되어 있다. 이때, 실리콘 기판(200)의 표면에 형성된 금속 실리사이드막(224b)은 도전막 패턴(214) 상에 형성 된 금속 실리사이드막(224a)과 동일한 금속막 형성 및 열처리 공정을 통해 형성된다.
상기 MOS 트랜지스터에서는, 채널 영역이 게이트 전극(225) 및 게이트 스페이서의 아래에 형성된 에피택셜 채널층 패턴(210a)의 내부에 형성될 수 있다. 즉, 상기 채널 영역은 에피택셜 채널층 패턴(210a)을 따라 소스/드레인 영역(222)의 표면 부위뿐 아니라, 소자 분리막 패턴(209) 상부의 일부까지 연장되어 형성된다. 상기 MOS 트랜지스터의 채널 영역의 폭(W1')은 소스/드레인 영역(222)이 형성된 기판의 활성 영역의 폭(W2')보다 더 넓게 형성될 수 있다. 따라서, 게이트 전극(225)의 쇼트 채널 효과에 의한 불량을 최소화시킬 수 있다. 또한, 소자 분리막 패턴(209)의 옴폭 들어간 홈(dent)에 에피택셜 채널층 패턴(210a)이 형성되어 채워짐으로서, 소자 분리막 패턴(209)과 겹치는 활성 영역의 엣지 부위에서도 채널이 일정한 간격을 유지할 수 있어 상기 홈(dent)에 의한 역방향 협폭 효과 및 트랜지스터 험프 효과가 채널에 미치는 영향이 감소될 수 있다.
도 4a 내지 도 4c는 제2 실시예에 의한 반도체 메모리 소자인 MOS 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 도 4a 내지 도 4c는 도 3의 MOS 트랜지스터를 Ⅱ'의 방향으로 자른 단면도들이다. 이때, 도 4a는 도 2a 내지 도 2e를 참조하여 설명한 공정과 동일한 공정을 수행하여 실리콘 기판(200) 내부에 소자 분리막 패턴(209)이 형성되며, 소자 분리막 패턴(209)들 사이의 실리콘 기판(200) 상에 에피택셜 채널층(210)이 형성된다.
도 4a를 참조하면, 소자 분리막 패턴(209)이 형성된 실리콘 기판(200) 상에 에피택셜 채널층(210)을 형성한다. 에피택셜 채널층(210)은 실리콘 기판(200)의 활성 영역의 상부 및 소자 분리막 패턴(209) 내 형성된 홈(dent)에 노출된 활성 영역의 상부 측벽에 선택적 에피택셜 성장 공정을 수행하여 형성된다. 예를 들면, 에피택셜 채널층(210)은 실리콘 기판(200)의 노출된 상면에 실리콘(Si) 또는 실리콘게르마늄(SiGe)을 선택적 에피택셜 성장시켜 형성할 수 있다.
에피택셜 채널층(210) 및 소자 분리막 패턴(209)이 형성된 실리콘 기판(200) 상에 게이트 산화막(212)을 형성한다. 상기 게이트 산화막(212)은 실리콘 산화물, 실리콘 산질화물 또는 고유전 산화물을 포함하여 형성된다. 예를 들면, 게이트 산화막(212)은 열산화 공정에 의해 형성될 수 있다. 상기 열산화 공정을 수행할 경우, 게이트 산화막(212)은 소자 분리막 패턴(209)들 사이의 에피택셜 채널층(210) 상에만 선택적으로 형성된다.
이어서, 게이트 산화막(212) 상에 게이트 전극으로 사용될 도전막(도시되지 않음)을 형성한다. 상기 도전막은 게이트 산화막(212) 상에 화학 기상 증착 방식으로 약 2,500Å이하의 두께를 갖는 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다. 이어서, 상기 도전막 상에 마스크(216)를 형성하기 위한 제1 막(도시되지 않음) 및 제2 막(도시되지 않음)을 순차적으로 형성한다. 상기 제1 및 제2 막은 실리콘 산화물 또는 질화물을 포함하여 형성한다. 또는, 상기 제1 및 제2 막은 이후의 식각 공정에서 식각 저지막으로 사용하기 위하여 서로 다른 물질로 이루어질 수 있다.
이어서, 라인형의 게이트 전극을 형성하기 위한 제2 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 이용하여 상기 제2 막을 식각하여 제2 막 패턴(217)을 형성하고, 계속해서 상기 제1 막을 식각하여 제1 막 패턴(215)을 형성한다. 이에 따라, 제1 막 패턴(215) 및 제2 막 패턴(217)이 적층된 마스크(216)가 형성된다. 이어서, 마스크(216)를 이용하여 상기 도전막을 패터닝하여 반도체 메모리 소자의 워드라인(wordline) 역할을 하는 게이트 전극인 도전막 패턴(214)을 형성한다. 이후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 수행하여 제거한다.
도 4b를 참조하면, 게이트 구조물(215) 및 게이트 산화막(212)의 표면에 약 100Å이하의 두께를 갖는 질화막(도시되지 않음)을 증착한다. 이후, 마스크(216) 중 제1 막 패턴(215) 및 게이트 산화막(212)의 상면이 노출될 때까지 상기 질화막 및 제2 막 패턴(217)을 에치백함으로서 게이트 구조물(215)의 측벽 및 게이트 산화막(212) 상에 존재하는 게이트 스페이서(218)가 형성된다.
계속해서, 게이트 스페이서(218)가 형성된 게이트 구조물을 식각 마스크로 이용하여 게이트 산화막(212) 및 에피택셜 채널층(210)의 일부를 제거하여 게이트 산화막 패턴(212a) 및 에피택셜 채널층 패턴(210a)을 형성한다. 상기 에피택셜 채널층 패턴(210a)은 게이트 전극으로 사용되는 도전막 패턴(214)의 하부에 형성되는 채널 영역에 단결정 구조를 제공할 수 있다. 따라서, 게이트 전극에 전압이 인가될 경우, 상기 채널 영역의 원자 배열이 일정하여 소스 영역과 드레인 영역과 만나는 가장자리에서도 캐리어(전자 또는 전공)의 형성이 일정하게 유지될 수 있다. 이러한, 원자 배열이 일정한 캐리어의 사용으로, 트랜지스터의 전류 특성을 향상시키 고, 문턱 전압의 엣지에서의 변화도 억제할 수 있어 트랜지스터의 신뢰성을 크게 향상시킬 수 있다.
이어서, 게이트 스페이서(218)가 형성된 제1 막 패턴(215)을 이온주입 마스크로 이용하여 실리콘 기판(200)의 표면 아래로 불순물을 이온주입함으로서, 소스/드레인 영역(222)을 형성한다. 이때, 상기 불순물을 고농도 불순물과 저농도 불순물로 나누어 주입하여 LDD 구조를 갖는 소스/드레인 영역(222)을 형성할 수 있다.
도 4c를 참조하면, 도전막 패턴(214)의 상면이 노출되도록 제1 막 패턴(215)을 완전히 제거한다. 이어서, 상기 결과물 상에 약 500Å 이하의 두께를 갖는 금속막(도시되지 않음)을 연속적으로 형성한다. 예를 들면, 상기 금속막은 코발트 금속막일 수 있다. 이어서, 상기 결과물을 550℃ 내지 950℃의 온도에서 열처리(rapid thermal process)하여 도전막 패턴(214), 에피택셜 채널층 패턴(210a) 및 실리콘 기판(200)의 표면 상에 금속 실리사이드막(224)을 형성한다. 이때, 상기 열처리는 온도 조건을 달리하여 2차로 진행될 수도 있다. 상기 금속 실리사이드막(224)은 실리콘 기판(200)의 소스/드레인 영역(222), 도전막 패턴(214) 및 에피택셜 채널층 패턴(210a)의 실리콘과 상기 금속막의 금속이 실리사이드 반응함으로서 형성된다. 여기서, 상기 도전막 패턴(214) 상에 형성된 금속 실리사이드막(224a)은 도전막 패턴(214)과 함께 게이트 전극(225)으로 적용된다.
이후, 금속 실리사이드막(224) 형성에 관여하지 않은 상기 금속막을 습식 식각 공정을 수행하여 제거함으로서, 채널 영역의 캐리어 형성이 일정하여 전류 특성이 우수한 트랜지스터를 형성한다.
본 발명에 따르면, 단일 라이너를 이용하여 소자 분리막 패턴을 형성 한 경우에도 소자 분리막 패턴 상부의 홈을 채우는 상기 에피택셜 채널층 패턴의 형성에 의해 트랜지스터의 채널에서 협폭 효과가 감소되고, 문턱전압이 일정하게 유지될 수 있다. 즉, 산화물 라이너 및 질화물 라이너를 2중으로 이용하지 않고도 게이트 라인 하부에 결정성이 우수한 에피택셜 채널층 패턴의 형성으로 채널 내 결정성이 일정하게 유지될 수 있기 때문에, 전류 특성이 향상될 수 있고, 문턱 전압의 엣지에서의 변화도 억제할 수 있다. 또한, 소자 분리막 패턴의 옴폭 들어간 부위(dent)와 기판의 게이트 라인 하부에만 에피택셜 채널층 패턴이 형성됨으로써, 트랜지스터의 채널에서 전기적 신뢰도가 저하되는 상황을 감소시킬 수 있다.
또한, 소자 분리막 패턴을 형성하기 위하여 2중의 라이너 형성 공정을 수행하지 않아도 되기 때문에 갭필 마진이 향상될 수 있으며, 공정이 단순화될 수 있어 반도체 메모리 소자의 제조에 따른 생산성의 향상까지도 기대할 수 있다.
상술한 바에 있어서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 소자인 MOS 트랜지스터를 설명하기 위한 사시도이다.
도 2a 내지 도 2i는 제1 실시예에 의한 반도체 메모리 소자인 MOS 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 소자인 MOS 트랜지스터를 설명하기 위한 사시도이다.
도 4a 내지 도 4c는 제2 실시예에 의한 반도체 메모리 소자인 MOS 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 기판 101, 201 : 반도체 메모리 소자
104, 204 : 트렌치 106a, 206a : 라이너막 패턴
108b, 208b : 산화막 패턴 109, 209 : 소자 분리막 패턴
110a, 210a : 에피택셜 채널층 패턴
112a, 212a : 게이트 산화막 패턴 114, 214 : 도전막 패턴
120 : 게이트 스페이서 218 : 게이트 스페이서
122, 222 : 소스/드레인 영역 124, 224 : 금속 실리사이드막
125, 225 : 게이트 전극

Claims (9)

  1. 기판에 형성되어 상기 기판의 활성 영역을 정의하는 소자 분리막 패턴;
    상기 기판의 활성 영역의 상부의 측면 및 상면에 걸쳐 형성된 에피택셜 채널층 패턴;
    상기 에피택셜 채널층 패턴 상에 형성된 게이트 산화막 패턴; 및
    상기 게이트 산화막 패턴 상에 형성된 게이트 전극을 포함하되,
    상기 에피택셜 채널층 패턴은 그 상부의 폭이 상기 게이트 전극의 폭과 동일하거나 크고, 상기 기판의 활성 영역과 면접하는 저면의 폭은 상기 게이트 전극의 폭보다 큰 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 소자 분리막 패턴은 상기 기판에 형성된 트렌치를 채우는 라이너막 패턴 및 산화막 패턴을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 게이트 전극의 측벽 및 상기 에피택셜 채널층 패턴의 측벽 상에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서, 상기 게이트 스페이서는,
    상기 게이트 전극의 상기 측벽 상에 형성된 내부 스페이서; 및
    상기 내부 스페이서 및 상기 에피택셜 채널층 패턴의 상기 측벽 상에 형성된 외부 스페이서를 포함하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 기판의 활성 영역에 형성된 소스/드레인 영역을 더 포함하고, 상기 소스/드레인 영역은 상기 에피택셜 채널층 패턴의 상면보다 낮은 상면을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  6. 활성 영역을 정의하는 트렌치가 형성된 기판의 상기 트렌치를 절연물로 매립하여 소자 분리막 패턴을 형성하는 단계;
    상기 기판의 활성 영역의 상부의 측면 및 상면으로부터 실리콘 또는 실리콘게르마늄을 이용하는 선택적 에피택셜 성장 공정을 수행하여 에피택셜 채널층을 형성하는 단계;
    상기 에피택셜 채널층 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 식각 마스크로 이용하여 상기 에피택셜 채널층의 일부를 제거하여 상기 게이트 전극의 폭과 동일하거나 큰 폭을 갖는 에피택셜 채널층 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  7. 제6항에 있어서, 상기 에피택셜 채널층 패턴을 형성하는 단계 이전에,
    상기 게이트 전극의 측벽 상에 내부 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제7항에 있어서, 상기 에피택셜 채널층 패턴을 형성하는 단계 이후에,
    상기 내부 스페이서 및 상기 에피택셜 채널층 패턴의 측벽 상에 외부 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제6항에 있어서, 상기 게이트 전극 및 에피택셜 채널층 패턴을 이온주입 마스크로 이용하여 상기 기판의 활성 영역에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531519B (zh) * 2012-07-02 2016-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977419B2 (en) 2002-06-20 2005-12-20 Micron Technology, Inc. MOSFETs including a dielectric plug to suppress short-channel effects
US7306997B2 (en) 2004-11-10 2007-12-11 Advanced Micro Devices, Inc. Strained fully depleted silicon on insulator semiconductor device and manufacturing method therefor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586647B1 (ko) * 2003-10-06 2006-06-07 동부일렉트로닉스 주식회사 플래시 메모리 장치 및 그 제조 방법
US6946377B2 (en) * 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
KR100521383B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체소자 및 그 제조방법
US7223679B2 (en) * 2003-12-24 2007-05-29 Intel Corporation Transistor gate electrode having conductor material layer
KR100564628B1 (ko) * 2004-06-16 2006-03-28 삼성전자주식회사 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법
KR100608368B1 (ko) * 2004-08-06 2006-08-09 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100606935B1 (ko) * 2004-08-23 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR100585161B1 (ko) * 2004-10-02 2006-05-30 삼성전자주식회사 다중채널 트랜지스터 소자 제조 방법 및 이에 의한 소자
US7488650B2 (en) * 2005-02-18 2009-02-10 Infineon Technologies Ag Method of forming trench-gate electrode for FinFET device
KR100678130B1 (ko) 2005-06-27 2007-02-02 삼성전자주식회사 휴대단말기의 통화수행 방법
US7608515B2 (en) 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
JP4406439B2 (ja) * 2007-03-29 2010-01-27 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977419B2 (en) 2002-06-20 2005-12-20 Micron Technology, Inc. MOSFETs including a dielectric plug to suppress short-channel effects
US7306997B2 (en) 2004-11-10 2007-12-11 Advanced Micro Devices, Inc. Strained fully depleted silicon on insulator semiconductor device and manufacturing method therefor

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US8748299B2 (en) 2014-06-10
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