JP4406439B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 238000005275 alloying Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 57
- 238000005530 etching Methods 0.000 description 19
- 239000012535 impurity Substances 0.000 description 16
- 239000010408 film Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 125000001475 halogen functional group Chemical group 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- -1 hafnium aluminate Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000005204 segregation Methods 0.000 description 2
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
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Description
本発明は、半導体装置の製造方法に関し、具体的には半導体集積回路などを構成するＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタであって、特にＦｉｎ型チャネルトランジスタの構造を有する半導体装置の製造方法に関する。
ＬＳＩの高性能化には、その基本構成素子である電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の性能向上が重要である。これまで、素子性能の向上は素子の微細化により進められてきたが、今後はその限界が指摘されている。ＦＥＴの性能は、オン動作時の駆動電流の大きさとオフ時のチャネルリーク電流の小ささとにより決定される。国際半導体ロードマップによると４５ナノメータ世代以降においては大駆動電流、小リーク電流を達成するために複数のブレークスルー技術が必要とされている。
リーク電流の低減に関しては、短チャネル効果に対する耐性が高いことから、チャネル領域を完全空乏化したＦＤ（Fully-Depleted）デバイスが次世代の基本素子構造として期待されている。中でも注目されているのは、薄膜ＳＯＩ（Silicon On Insulator）基板を用いたトランジスタと、Ｆｉｎ型チャネルトランジスタである。
Ｆｉｎ型チャネルトランジスタは、基板に対して垂直方向に切り立った板（Ｆｉｎ）のようなチャネルを持つ、マルチゲートトランジスタの一種であり、そのチャネル領域の形状から「Ｆｉｎ型チャネルトランジスタ」などと呼ばれる。
このＦｉｎ型チャネルトランジスタにおいて大駆動電流を得るためには、幾つかの課題がある。そのひとつは、チャネル部の幅の問題である。Ｆｉｎ型トランジスタの場合、垂直に立ち上がった板の高さが通常の平面形トランジスタの幅に相当するが、この高さを増やすことは、プロセス的に容易ではない。このため、大電流が必要な場合には、フィン（）Ｆｉｎ）を数本組み合わせたマルチフィン型の構造を採用することが望ましい。また、別の課題として、トランジスタのソース・ドレイン部の寄生抵抗が高いということがある。これは垂直に切り立ったソース・ドレインにイオン注入した場合、その底部にまでドーパントが届き難いために生ずる。特に、マルチフィン型の場合には、隣接するトランジスタの影になって、よりドーピングが難しくなる。
ソース・ドレイン部の寄生抵抗を低減する方法として、ソース・ドレイン部をリセス（エッチング）した構造が開示されている（特許文献１）。この構造によれば、ソース・ドレイン部にドーパントを確実に注入でき、寄生抵抗を低減できる。
特開２００６−３１０７７２号公報
ソース・ドレイン部をエッチングしてリセスを形成する場合には、エッチング量の制御が必要である。この観点から、リセスをより安定的に形成できる構造が望ましい。
本発明は、ソース・ドレイン部の寄生抵抗を安定的に低減できる半導体装置の製造方法を提供する。
本発明は、ソース・ドレイン部の寄生抵抗を安定的に低減できる半導体装置の製造方法を提供する。
本発明の一態様によれば、半導体からなる支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた第１の半導体層と、を有する積層体の前記第１の半導体層及び絶縁層を選択的に除去して、前記絶縁層の上に立設された前記第１の半導体層からなるチャネル部を形成するとともに、前記チャネル部の両側において前記支持基板を露出させる工程と、前記露出させた前記支持基板の上に第２の半導体層を成長させ、隣接する前記チャネル部と接続させ前記チャネル部の高さよりも低い状態で前記成長を停止させてソース・ドレイン部を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、半導体からなる支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた半導体層と、を有する積層体の前記半導体層及び絶縁層を選択的に除去して、前記絶縁層の上に設けられた前記半導体層からなるチャネル部を形成するとともに、前記チャネル部の両側において前記支持基板を露出させる工程と、前記露出させた支持基板の上に金属膜を堆積する工程と、前記金属膜と前記支持基板とを合金化させてシリサイドを成長させ、隣接する前記チャネル部と接続させ前記チャネル部の高さよりも低い状態で前記成長を停止させてソース・ドレイン部を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、ソース・ドレイン部の寄生抵抗を安定的に低減できる半導体装置の製造方法が提供される。
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施の形態にかかる半導体装置を表す概念図である。すなわち、図１（ａ）はその要部の模式平面図、図１（ｂ）及び（ｃ）は、それぞれ図１（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。
図１は、本発明の実施の形態にかかる半導体装置を表す概念図である。すなわち、図１（ａ）はその要部の模式平面図、図１（ｂ）及び（ｃ）は、それぞれ図１（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。
本具体例の半導体装置は、複数のフィンを有するマルチフィン型のトランジスタである。ｐ型シリコンからなる支持基板２の上には、絶縁層４が設けられている。絶縁層４の上には、半導体フィン６が立設されている。半導体フィン６は、中央付近に設けられた背の高いチャネル部６ａと、その両側に延在し背の低いソース・ドレイン部６ｂと、を有する。チャネル部６ａは、絶縁層４の上に設けられている。一方、下層の絶縁層４には開口４ａが設けられ、ソース・ドレイン部６ｂは、この開口４ａに設けられた埋め込み領域６ｃを介して支持基板２と接続している。なお、本願明細書において、「半導体」という場合には、シリコンと金属との合金であるシリサイドも含むものとする。
ソース・ドレイン部６ｂは、ｎ型不純物が導入されたｎ＋型の拡散領域１６と、その表面側に形成されたシリサイド領域１７と、を有する。拡散領域１６は、ソース・ドレイン部６ｂが接続されたチャネル部６ａの側面に沿って形成された不純物領域１４に連なっている。また、シリサイド領域１７も、チャネル部６ａの側面に沿って延設されている。そして、チャネル部６ａにおいて、両側の不純物領域１４に挟まれたチャネル領域１５が設けられている。
チャネル部６ａの側面にはゲート絶縁膜９が設けられ、チャネル部６ａの上にはチャネル保護膜８が設けられている。そして、複数の半導体フィン６の延在方向と略直交する方向に延在して立設された共通のゲート電極１０により、チャネル部６ａが取り囲まれている。チャネル保護膜８の上において、ゲート電極１０は、その両側を絶縁性のゲート側壁１２により挟持されている。
本実施形態の半導体装置においては、チャネル部６ａの両側に延在するソース・ドレイン部６ｂがチャネル部６ａよりも背が低い。つまり、チャネル部６ａに対して、ソース・ドレイン部６ｂは、リセスして設けられている。
このようにすると、ソース・ドレイン部６ｂの底部にまで不純物を十分に導入して拡散領域１６を形成できる。その結果として、寄生抵抗を下げることができる。また同時に、チャネル領域１５の両側に設けられた不純物領域１４の間隔Ｗを、チャネル部６ａの上端から絶縁層４の近傍に至るまで、ほぼ一定に維持することができる。つまり、チャネル長を一定にすることができ、トランジスタの動作特性のばらつきを抑制できる。
そして、本実施形態によれば、絶縁層４に開口４ａを設け、その上にソース・ドレイン部６ｂを形成することにより、ソース・ドレイン部６ｂがリセスした構造のフィン型トランジスタを安定的に形成することが可能となる。
図２〜図９は、本実施形態の半導体装置の製造方法を例示する工程図である。ここで、図２、図３、図５〜図９において、（ａ）はその要部の模式平面図、（ｂ）及び（ｃ）は、それぞれ（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。また、図４は、これらＡ−Ａ断面に相当する断面図である。また、図２以降の各図については、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
またここでは、ｎ型チャネルトランジスタを製造する具体例について説明するが、ｐ型チャネルトランジスタも同様にして製造できる。
まず、図２に表したように、支持基板２の上に絶縁層４が形成され、絶縁層４の上にＳＯＩ層が形成されたＳＯＩ基板上に、チャネルの保護膜８として窒化シリコンをＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）などで１００ｎｍ程度堆積する。そして、素子分離技術によって、素子分離を行う。さらに、ＳＯＩ層６をパターニングして、チャネルとなる半導体フィン６を形成する。半導体フィンの厚みＴは、例えば１０ｎｍ程度とすることができる。
次に、図３に表したように、ゲート絶縁膜９として、厚み１ｎｍほどの二酸化シリコンをＲＴＯ（Rapid Thermal Oxidation）などによって形成し、その後、プラズマ窒化をして誘電率を大きくする。なお、ゲート絶縁膜９としては、さらに誘電率の大きいハフニウム・シリケート（ＨｆＳｉＯ、ＨｆＳｉＯＮ）や、ハフニウム・アルミネート（ＨｆＡｌＯ、ＨｆＡｌＯＮ）、ＨｆＯ２、Ｙ２Ｏ３、ランタン・アルミネート(ＬａＡｌＯ）、ランタン・ハフネート（ＬａＨｆＯ）などのhigh-k（高誘電率）材料を用いてもよい。
その後、ゲート電極１０となるポリシリコン膜をＬＰＣＶＤなどで１００ｎｍ程度の厚みに堆積する。さらにその上に窒化シリコン膜からなるハードマスク層（図示せず）を堆積する。そして、フォトリソグラフィー技術などを用いて、このハードマスク層をパターニングする。その後、パターニングされたハードマスク層をマスクとしてＲＩＥ等でポリシリコン層をパターニングするとゲート電極１０が形成される。ここで、さらにオフセットスペーサーなどを形成する場合もあるが、本具体例においては図示していない。
次に、図４に表したように、ゲート側壁１２となる窒化シリコン層をＬＰＣＶＤ法によって１００ｎｍ程度の厚みに堆積する。
そして、図５に表したように、窒化シリコン層１２をパターニングし、ソース・ドレイン部６ｂ（図１参照）に対応する部分のみを開口する。
そして、図５に表したように、窒化シリコン層１２をパターニングし、ソース・ドレイン部６ｂ（図１参照）に対応する部分のみを開口する。
しかる後に、ＲＩＥなどの異方性エッチングを用いて垂直方向にエッチング加工する。このエッチングにより、図６に表したように、ゲート側壁１２が形成され、また、ソース・ドレイン部６ｂに対応する部分のＳＯＩ層６は除去されて、チャネル部６ａのみが絶縁層４の上に残される。ここで、ＳｉとＳｉＯ２の選択比の高いガスとして、例えばＨＢｒとＮＦ３とＯ２とＳＦ６との混合ガスや、ＨＢｒとＣｌ２とＯ２との混合ガスなどを用いたＲＩＥを行えば、絶縁層４がエッチング・ストップ層として作用し、正確なエッチングが可能となる。
その後、図７に表したように、ソース・ドレイン部６ｂ（図１参照）に対応する部分に露出している絶縁層４をエッチングし、開口４ａを形成して、支持基板２を露出させる。このエッチングの際にも、ＳｉとＳｉＯ２の選択比の高いＲＩＥを行えば、支持基板２がエッチングストップ層として作用し、正確なエッチングが可能となる。
次に、図８に表したように、シリコンからなる支持基板２を種結晶としてシリコンをエピタキシャル成長することにより、ソース・ドレイン部６ｂを形成する。すなわち、開口４ａに埋め込み領域６ｃが形成され、さらにその上にソースドレイン部６ｂが形成される。このとき、絶縁層４の開口４ａに露出している下地の支持基板２の主面の面方位が（１００）Ｓｉであり、Ｆｉｎ形チャネルトランジスタのチャネル方向が一般的な＜１１０＞であると、チャネル部６ａの側面（ソース・ドレイン部６ｂに隣接する側面）の面方位は、（１１０）Ｓｉとなる。一般に、（１００）Ｓｉ面における成長速度は、（１１０）Ｓｉ面における成長速度よりも大きい。気相エピタキシャル成長の場合、（１００）Ｓｉ面における成長速度を、（１１０）Ｓｉ面における成長速度の１０倍あるいはそれ以上にすることも可能である。
つまり、絶縁層４の開口４ａに露出している支持基板２の表面から上方に向かうシリコンの成長速度Ｖは、チャネル部６ａの側面から横方向に向かうシリコンの成長速度Ｈよりも大きい。その結果として、チャネル部６ａの幅を殆ど変化させることなく、ソース・ドレイン部６ｂを選択的に成長させることができる。また、チャネル部６ａと、ソース・ドレイン部６ｂとの接合部における結晶性の乱れも抑制することができる。
次に、図９に表したように、ボロンを１ｋｅＶで１×１０１４ｃｍ−２程度イオン注入してハロー領域を形成後、ヒ素を０．５ｋｅＶで２×１０１５ｃｍ−２程度イオン注入してエクステンション領域を形成し、ソース・ドレインの一部となる一対の不純物領域１４を形成する。さらに、ヒ素を３０ｋｅＶで３×１０１５ｃｍ−２程度イオン注入してｎ＋型の拡散領域１６を形成する。図１に関して前述したように、チャネル部６ａのうちで、一対の不純物領域１４の間の部分がチャネル領域１５となる。
さらに続いて、ニッケルなどの高融点金属をスパッタし、熱処理することにより、セルアラインによるシリサイド領域１７をチャネル部６ａとソース・ドレイン部６ｂに形成するとともにセルフアラインによるフルシリサイドゲート電極を形成する。なおここで、ソース・ドレインとして作用する拡散領域１６は全てシリサイドになっても、一部分のみをシリサイド化してもよい。
なお、各イオン注入工程後には適宜活性化アニール工程等が入るが、以上の説明においては省略した。また、ハロー領域は必ずしも必要ではないが、短チャネル効果を抑えるためには形成することが望ましい。
図１０及び図１１は、比較例の半導体装置の製造方法を表す模式図である。
本比較例においては、ＳＯＩ層６をエッチングすることにより、リセスしたソース・ドレイン部６ｂを形成する。すなわち、図４に関して前述したように、窒化シリコン層１２を堆積し、ＲＩＥなどの異方性エッチングを用いて垂直方向にエッチング加工する。すると、チャネル部６ａの上部でゲート側壁１２が形成されるとともに、ソース・ドレイン部６ｂにおいてＳＯＩ層をエッチングすることにより、図１０に表したように、リセスしたソート・ドレイン部６ｂを形成することが可能である。
本比較例においては、ＳＯＩ層６をエッチングすることにより、リセスしたソース・ドレイン部６ｂを形成する。すなわち、図４に関して前述したように、窒化シリコン層１２を堆積し、ＲＩＥなどの異方性エッチングを用いて垂直方向にエッチング加工する。すると、チャネル部６ａの上部でゲート側壁１２が形成されるとともに、ソース・ドレイン部６ｂにおいてＳＯＩ層をエッチングすることにより、図１０に表したように、リセスしたソート・ドレイン部６ｂを形成することが可能である。
しかし、この方法の場合、ソース・ドレイン部６ｂにおいて、その高さを制御するエッチング・ストップ層がないので、エッチングにより形成されるソース・ドレイン部６ｂの高さを制御することが容易でない。チャネル部６ａの高さＨ１は、例えば１００ｎｍ程度とする一方で、ソース・ドレイン部６ｂの底部にまで不純物を確実に導入するためには、ソース・ドレイン部６ｂの高さＨ２は、２０ｎｍ程度までに抑えることが望ましい。しかし、本比較例のように、エッチングによりソース・ドレイン部６ｂを形成する場合、１００ｎｍのＳＯＩ層を２０ｎｍ程度にまでエッチングする必要があり、エッチング量が多いこともあって、ソース・ドレイン部６ｂの高さにばらつきが生じやすい。
その結果として、例えば、図１１（ａ）に表したように、チャネル部６ａの左右で、ソース・ドレイン部６ｂの高さが異なったり、あるいは、図１１（ｂ）に表したように、ソース・ドレイン部６ｂがオーバーエッチングされて断線部Ｐが生ずることもあり得る。
これに対して、本実施形態によれば、図７及び図８に関して前述したように、絶縁層４に開口４ａを設け、露出した支持基板２からシリコンをエピタキシャル成長させることにより、ソース・ドレイン部６ｂを形成する。この方法の場合、エピタキシャル成長によりソース・ドレイン部６ｂの高さを確実かつ容易に制御できる。その結果として、例えば、チャネル部６ａの高さを１００ｎｍ程度としつつ、ソース・ドレイン部６ｂの高さを２０ｎｍ程度に安定的に形成することが可能となる。その結果として、ソース・ドレイン部６ｂの底部まで不純物を確実に導入して寄生抵抗を低減したＦｉｎ形チャネルトランジスタを安定的に得ることができる。
次に、絶縁層４に形成した開口４ａを介した電流のリークに関して説明する。
本実施形態の半導体装置は、図１２に表したように、絶縁層４に開口４ａが設けられているので、矢印Ｌで表したように、開口４ａを介してソース・ドレイン間でリークが生ずるおそれもある。しかし、例えば、絶縁層４の厚みＴを概ね０．５〜１．０マイクロメータ以上とすれば、矢印Ｌで表した電流パスのコンダクタンスは十分に小さく、電流リークは無視できる。
本実施形態の半導体装置は、図１２に表したように、絶縁層４に開口４ａが設けられているので、矢印Ｌで表したように、開口４ａを介してソース・ドレイン間でリークが生ずるおそれもある。しかし、例えば、絶縁層４の厚みＴを概ね０．５〜１．０マイクロメータ以上とすれば、矢印Ｌで表した電流パスのコンダクタンスは十分に小さく、電流リークは無視できる。
図１３は、本実施形態の変型例を表す模式図である。
本変型例においては、不純物偏析を利用した金属−半導体接合型のソース・ドレインを有する電界効果トランジスタ（偏析ショットキー・トランジスタ）が形成されている。すなわち、ソース・ドレイン部６ｂは、ハロー領域１８の上にシリサイド領域１７が形成された構造を有する。この構造は、図９（ｂ）に関して前述したエクステンション領域の形成の際のイオン注入の加速電圧と、シリサイドを形成するためのニッケルなどの堆積膜厚と、を調整することにより形成できる。
本変型例においては、不純物偏析を利用した金属−半導体接合型のソース・ドレインを有する電界効果トランジスタ（偏析ショットキー・トランジスタ）が形成されている。すなわち、ソース・ドレイン部６ｂは、ハロー領域１８の上にシリサイド領域１７が形成された構造を有する。この構造は、図９（ｂ）に関して前述したエクステンション領域の形成の際のイオン注入の加速電圧と、シリサイドを形成するためのニッケルなどの堆積膜厚と、を調整することにより形成できる。
図１４は、本実施形態のもうひとつの変型例を表す模式図である。すなわち、同図は、図１（ｂ）に対応する断面図である。
本変型例においては、ソース・ドレイン部６ｂのｎ＋型の拡散領域１６の下に、ｐ＋型のストッパ領域２０が設けられている。このようなストッパ領域２０は、例えば、図７に関して前述したように開口４ａを形成した後に、開口４ａを介してｐ型の不純物を支持基板２に導入することにより形成できる。
本変型例においては、ソース・ドレイン部６ｂのｎ＋型の拡散領域１６の下に、ｐ＋型のストッパ領域２０が設けられている。このようなストッパ領域２０は、例えば、図７に関して前述したように開口４ａを形成した後に、開口４ａを介してｐ型の不純物を支持基板２に導入することにより形成できる。
本変型例におけるストッパ領域２０は、拡散領域１６から支持基板２に向けて空乏層が伸びることを阻止する。つまり、ストッパ領域２０は、支持基板２がパンチスルーすることによる電流リークを防止する。このようなストッパ領域２０を設ければ、絶縁層４の厚みＴを薄くしても開口４ａを介した電流リークを防止できる。
図１５は、本実施形態のもうひとつの変型例を表す模式図である。すなわち、同図も、図１（ｂ）に対応する断面図である。
本変型例においては、ソース・ドレイン部６ｂにおいてシリサイド領域１７が絶縁層４の開口４ａの中にまで侵入して形成されている。このようにすれば、寄生抵抗をさらに低減することが可能となる。そして、このような場合にも、ｎ＋型の拡散領域１６の下に、ｐ＋型のストッパ領域２０を設けることにより、支持基板２に向けて空乏層が伸びることを阻止する。つまり、ストッパ領域２０は、支持基板２がパンチスルーすることによる電流リークを防止する。このようなストッパ領域２０を設ければ、絶縁層４の厚みＴを薄くしても開口４ａを介した電流リークを防止できる。
本変型例においては、ソース・ドレイン部６ｂにおいてシリサイド領域１７が絶縁層４の開口４ａの中にまで侵入して形成されている。このようにすれば、寄生抵抗をさらに低減することが可能となる。そして、このような場合にも、ｎ＋型の拡散領域１６の下に、ｐ＋型のストッパ領域２０を設けることにより、支持基板２に向けて空乏層が伸びることを阻止する。つまり、ストッパ領域２０は、支持基板２がパンチスルーすることによる電流リークを防止する。このようなストッパ領域２０を設ければ、絶縁層４の厚みＴを薄くしても開口４ａを介した電流リークを防止できる。
ここで、絶縁層４の厚みが薄い場合には、図８に関して前述したようにエピタキシャル成長をさせずに、シリサイド領域１７を形成するだけでソース・ドレイン部６ｂを形成すことも可能である。
図１６及び図１７は、本変型例の半導体装置の製造方法を例示する工程断面図である。
すなわち、図１６に表したように、絶縁層４に開口４ａを設け、支持基板２を露出させる。この工程は、図７に関して前述したものと同様である。具体的には、例えば、１００ナノメータの厚みに堆積した窒化シリコン層をソース・ドレイン部以外を全てマスクするようにパターニングする。そして、支持基板２が露出するまで絶縁層４をエッチングする。この際に、絶縁層４を形成する酸化シリコンと、支持基板２を形成するシリコンと、のエッチング選択比の高いＲＩＥを用いることにより、絶縁層４と支持基板２がそれぞれエッチング・ストップ層となり、正確なエッチングが可能となる。
図１６及び図１７は、本変型例の半導体装置の製造方法を例示する工程断面図である。
すなわち、図１６に表したように、絶縁層４に開口４ａを設け、支持基板２を露出させる。この工程は、図７に関して前述したものと同様である。具体的には、例えば、１００ナノメータの厚みに堆積した窒化シリコン層をソース・ドレイン部以外を全てマスクするようにパターニングする。そして、支持基板２が露出するまで絶縁層４をエッチングする。この際に、絶縁層４を形成する酸化シリコンと、支持基板２を形成するシリコンと、のエッチング選択比の高いＲＩＥを用いることにより、絶縁層４と支持基板２がそれぞれエッチング・ストップ層となり、正確なエッチングが可能となる。
そして、本変型例においては、絶縁層４の厚みが薄くされている。具体的には、例えば図１〜図９に関して前述したものの場合には、絶縁層４の厚みは、１００ナノメータ以上とすることができるが、本変形例においては、絶縁層４の厚みは１０ナノメータ前後と薄くすることが望ましい。
このように開口４ａを形成したら、ボロンなどの不純物を加速電圧１キロボルトで１×１０１４ｃｍ−２程度イオン注入してハロー領域１８を形成後、ヒ素を加速電圧０．５キロボルトで１×１０１４ｃｍ−２程度イオン注入してエクステンション領域を形成し、ソース・ドレインの一部となる一対の不純物領域１４を形成する。これら一対の不純物領域１４の間の半導体層６ａが、チャネル領域１５となる。
さらに続いて、ニッケルなどの高融点金属を堆積し、熱処理することにより、セルフラインによるシリサイド層を半導体フィン６の表面に形成するとともに、セルフアラインによるフルシリサイドゲート電極を形成する。
この時、絶縁層４の厚みが１０ナノメータ程度と薄いと、シリサイド化にともなう体積膨張により半導体層６ａの側面のシリサイドと支持基板２の上にシリサイドとがブリッジングを起こし、接続される。こうすることによって、絶縁層４ａの開口におけるエピタキシャル成長を省略することが可能となる。
なお、以上説明したプロセスにおいて、イオン注入の後には活性化アニールなどの工程が適宜実施されるが省略した。また、ハロー領域１８は必ずしも必要ではないが、短チャネル効果を抑制するためには有効に作用する。
また、本変型例においても、図１３に関して前述したものと同様に、エクステンション領域を形成する際のイオン注入の加速電圧と、シリサイドを形成するためのニッケルなどの金属の堆積膜厚と、を調整することにより、不純物偏析を利用した金属−半導体接合型のソース・ドレインを有する電界効果トランジスタを得ることもできる。
そして、本変型例においても、図１０及び図１１に関して前述したようなエッチングによるバラツキは生ずることがなく、寄生抵抗の抑制されたフィン型トランジスタを安定的に形成することができる。また、開口４ａを介したエピタキシャル成長が必要でない点で、より簡易なプロセスで形成できるという利点も得られる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。例えば、図１〜図１９に関して前述した各具体例のいずれか２つあるいはそれ以上を技術的に可能な範囲で組み合わせたのも、本発明の範囲に包含される。
また、本実施形態は、複数のフィンを有するマルチフィン型のトランジスタに限定されるものではない。すなわち、ひとつのフィンのみを有するフィン型トランジスタの場合にも、本発明を適用することにより、ソース・ドレイン部６ｂをリセスした構造を安定的に形成することができる。その結果として、寄生抵抗を低減したフィン型トランジスタを得ることができる。
また、本実施形態は、複数のフィンを有するマルチフィン型のトランジスタに限定されるものではない。すなわち、ひとつのフィンのみを有するフィン型トランジスタの場合にも、本発明を適用することにより、ソース・ドレイン部６ｂをリセスした構造を安定的に形成することができる。その結果として、寄生抵抗を低減したフィン型トランジスタを得ることができる。
その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施することが可能であり、これらすべては本発明の範囲に包含される。
２ 支持基板
４ 絶縁層
４ａ 開口
６ 半導体フィン（ＳＯＩ層）
６ａ チャネル部
６ｂ ソース・ドレイン部
６ｃ 埋め込み領域
８ チャネル保護膜
９ ゲート絶縁膜
１０ ゲート電極
１２ ゲート側壁（窒化シリコン層）
１４ 不純物領域
１５ チャネル領域
１６ 拡散領域
１７ シリサイド領域
１８ ハロー領域
２０ ストッパ領域
４ 絶縁層
４ａ 開口
６ 半導体フィン（ＳＯＩ層）
６ａ チャネル部
６ｂ ソース・ドレイン部
６ｃ 埋め込み領域
８ チャネル保護膜
９ ゲート絶縁膜
１０ ゲート電極
１２ ゲート側壁（窒化シリコン層）
１４ 不純物領域
１５ チャネル領域
１６ 拡散領域
１７ シリサイド領域
１８ ハロー領域
２０ ストッパ領域
Claims (8)
- 半導体からなる支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた第１の半導体層と、を有する積層体の前記第１の半導体層及び絶縁層を選択的に除去して、前記絶縁層の上に立設された前記第１の半導体層からなるチャネル部を形成するとともに、前記チャネル部の両側において前記支持基板を露出させる工程と、
前記露出させた前記支持基板の上に第２の半導体層を成長させ、隣接する前記チャネル部と接続させ前記チャネル部の高さよりも低い状態で前記成長を停止させてソース・ドレイン部を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記ソース・ドレイン部を形成する工程において、前記支持基板の上における前記第２の半導体層の成長速度が、前記チャネル部の側面における半導体層の成長速度よりも大きいことを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体からなる支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた半導体層と、を有する積層体の前記半導体層及び絶縁層を選択的に除去して、前記絶縁層の上に設けられた前記半導体層からなるチャネル部を形成するとともに、前記チャネル部の両側において前記支持基板を露出させる工程と、
前記露出させた支持基板の上に金属膜を堆積する工程と、
前記金属膜と前記支持基板とを合金化させてシリサイドを成長させ、隣接する前記チャネル部と接続させ前記チャネル部の高さよりも低い状態で前記成長を停止させてソース・ドレイン部を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記ソース・ドレイン部は、シリサイドを含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
- 前記支持基板は、第２導電型であり、
前記ソース・ドレイン部は、第１導電型であり、
前記支持基板は、前記ソース・ドレイン部との間に、相対的に高濃度の第２導電型領域を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。 - 前記ソース・ドレイン部を形成する工程の前に、前記チャネル部の側面にゲート絶縁膜を形成し前記ゲート絶縁膜の上にゲート電極を形成する工程を含むことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
- 複数の前記チャネル部を併設させ、
前記複数の前記チャネル部のそれぞれの側面に前記ゲート絶縁膜を形成し、
前記複数の前記チャネル部のそれぞれの前記側面に形成した前記ゲート絶縁膜の上に共通の前記ゲート電極を形成することを特徴とする請求項６記載の半導体装置の製造方法。 - 前記支持基板の主面は、（１００）面であり、
前記ソース・ドレイン部に対向する前記チャネル部の側面は、（１１０）面であることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007086972A JP4406439B2 (ja) | 2007-03-29 | 2007-03-29 | 半導体装置の製造方法 |
| US12/053,873 US20080237655A1 (en) | 2007-03-29 | 2008-03-24 | Semiconductor apparatus and method for manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007086972A JP4406439B2 (ja) | 2007-03-29 | 2007-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008244413A JP2008244413A (ja) | 2008-10-09 |
| JP4406439B2 true JP4406439B2 (ja) | 2010-01-27 |
Family
ID=39792690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007086972A Expired - Fee Related JP4406439B2 (ja) | 2007-03-29 | 2007-03-29 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080237655A1 (ja) |
| JP (1) | JP4406439B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| TWI492367B (zh) * | 2007-12-03 | 2015-07-11 | Renesas Electronics Corp | Ｃｍｏｓ半導體裝置之製造方法 |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| KR101592505B1 (ko) * | 2009-02-16 | 2016-02-05 | 삼성전자주식회사 | 반도체 메모리 소자 및 이의 제조 방법 |
| CN101853882B (zh) | 2009-04-01 | 2016-03-23 | 台湾积体电路制造股份有限公司 | 具有改进的开关电流比的高迁移率多面栅晶体管 |
| US8816391B2 (en) * | 2009-04-01 | 2014-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain engineering of devices with high-mobility channels |
| US8455860B2 (en) | 2009-04-30 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing source/drain resistance of III-V based transistors |
| US9768305B2 (en) | 2009-05-29 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gradient ternary or quaternary multiple-gate transistor |
| US8617976B2 (en) | 2009-06-01 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain re-growth for manufacturing III-V based transistors |
| US20110162702A1 (en) * | 2010-01-06 | 2011-07-07 | International Business Machines Corporation | Quasi-pyramidal textured surfaces using phase-segregated masks |
| US8455929B2 (en) | 2010-06-30 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation of III-V based devices on semiconductor substrates |
| US8624320B2 (en) * | 2010-08-02 | 2014-01-07 | Advanced Micro Devices, Inc. | Process for forming fins for a FinFET device |
| US8900936B2 (en) * | 2011-01-31 | 2014-12-02 | International Business Machines Corporation | FinFET device having reduce capacitance, access resistance, and contact resistance |
| TWI565078B (zh) * | 2011-03-25 | 2017-01-01 | 半導體能源研究所股份有限公司 | 場效電晶體及包含該場效電晶體之記憶體與半導體電路 |
| JP5562921B2 (ja) * | 2011-10-21 | 2014-07-30 | 株式会社東芝 | 半導体装置 |
| US8557648B2 (en) * | 2012-01-11 | 2013-10-15 | International Business Machines Corporation | Recessed source and drain regions for FinFETs |
| JP5456090B2 (ja) * | 2012-03-13 | 2014-03-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US8759874B1 (en) * | 2012-11-30 | 2014-06-24 | Stmicroelectronics, Inc. | FinFET device with isolated channel |
| US8956942B2 (en) | 2012-12-21 | 2015-02-17 | Stmicroelectronics, Inc. | Method of forming a fully substrate-isolated FinFET transistor |
| KR102018101B1 (ko) | 2013-02-04 | 2019-11-14 | 삼성전자 주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR102017625B1 (ko) | 2013-05-10 | 2019-10-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US9276087B2 (en) | 2013-05-10 | 2016-03-01 | Samsung Electronics Co., Ltd. | Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin |
| US10170315B2 (en) | 2013-07-17 | 2019-01-01 | Globalfoundries Inc. | Semiconductor device having local buried oxide |
| US9252272B2 (en) * | 2013-11-18 | 2016-02-02 | Globalfoundries Inc. | FinFET semiconductor device having local buried oxide |
| US9601381B2 (en) | 2013-12-05 | 2017-03-21 | Stmicroelectronics (Crolles 2) Sas | Method for the formation of a finFET device with epitaxially grown source-drain regions having a reduced leakage path |
| KR102380818B1 (ko) | 2015-04-30 | 2022-03-31 | 삼성전자주식회사 | 반도체 소자 |
| US9905692B2 (en) | 2016-05-20 | 2018-02-27 | Globalfoundries Inc. | SOI FinFET fins with recessed fins and epitaxy in source drain region |
| CN109037069A (zh) * | 2017-06-09 | 2018-12-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| JP4825526B2 (ja) * | 2005-03-28 | 2011-11-30 | 株式会社東芝 | Ｆｉｎ型チャネルトランジスタおよびその製造方法 |
-
2007
- 2007-03-29 JP JP2007086972A patent/JP4406439B2/ja not_active Expired - Fee Related
-
2008
- 2008-03-24 US US12/053,873 patent/US20080237655A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20080237655A1 (en) | 2008-10-02 |
| JP2008244413A (ja) | 2008-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091013 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091106 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
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| LAPS | Cancellation because of no payment of annual fees |