CN101853882B - 具有改进的开关电流比的高迁移率多面栅晶体管 - Google Patents

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Abstract

一种多栅晶体管包括位于衬底之上的半导体鳍。半导体鳍包括由第一半导体材料形成的中心鳍；以及半导体层，其具有位于中心鳍的相对侧的第一部分和第二部分。半导体层包括不同于第一半导体材料的第二半导体材料。多栅晶体管还包括围绕半导体鳍的侧壁的栅电极；以及位于半导体鳍的相对端的源区和漏区。每个中心鳍和半导体层从源区延伸到漏区。

Description

具有改进的开关电流比的高迁移率多面栅晶体管
技术领域
本发明一般地涉及集成电路器件，更具体地涉及金属氧化物半导体(MOS)晶体管及其形成方法。
背景技术
金属氧化物半导体(MOS)晶体管的速度与MOS晶体管的驱动电流密切相关，驱动电流与电荷的迁移率进一步密切相关。例如，NMOS晶体管在它们的沟道区中的电子迁移率高时具有高的驱动电流，同时PMOS晶体管在它们的沟道区中的空穴迁移率高时具有高的驱动电流。
锗是常用的半导体材料。锗的电子迁移率和空穴迁移率大于硅，而后者是集成电路形成中主要常用的半导体材料。因此，锗是用于形成集成电路的理想材料。然而，在过去，硅因为其氧化物(二氧化硅)容易在MOS晶体管的栅电介质中使用而比锗更普及。MOS晶体管的栅电介质能够方便地通过硅衬底的热氧化而形成。另外，锗的氧化物可溶于水，因此不适合用于形成栅电介质。
然而，随着MOS晶体管的栅电介质中的高k值电介质材料的使用，二氧化硅提供的方便性不再是很大的优点，因此锗被重新考虑用于集成电路中。
除了锗以外，III族和V族元素的化合物半导体材料(此后称为III-V化合物半导体)由于它们的高电子迁移率也是用于形成NMOS器件的较好的备选材料。
半导体产业面对的挑战是虽然在锗和III-V化合物半导体上形成的MOS晶体管具有高驱动电流，但是这些MOS晶体管的泄露电流也高。这部分是由于锗和III-V化合物半导体的低带隙和高介电常数而造成的。例如，图1示出了锗和一些常用的III-V化合物半导体和一些其他半导体材料的带隙和介电常数的比较。图1显示出锗和一些常用的III-V化合物半导体的带隙很小。因此，各MOS晶体管在它们的栅和源/漏区之间将产生带-带泄露电流。这些材料的高介电常数进一步恶化了泄露电流。因此，这些MOS晶体管的开关电流比(Ion/Ioff)也相对较低。
发明内容
根据本发明的一个方面，一种多栅晶体管，包括位于衬底之上的半导体鳍。半导体鳍包括由第一半导体材料形成的中心鳍；以及半导体层，其具有位于中心鳍的相对侧壁上的第一部分和第二部分。半导体层包括不同于第一半导体材料的第二半导体材料。多栅晶体管还包括围绕半导体鳍的侧壁的栅电极；以及位于半导体鳍的相对端的源区和漏区。每个中心鳍和半导体层从源区延伸到漏区。
根据本发明的另一个方面，一种多栅晶体管，包括衬底和位于衬底之上的半导体鳍。半导体鳍包括由第一半导体材料形成的中心鳍；以及半导体层，其具有位于中心鳍的相对侧壁上并靠近中心鳍的第一部分和第二部分。中心鳍和半导体层形成量子阱。多栅晶体管还包括栅电介质，其具有位于半导体层的第一部分的外部侧壁上的第一部分，和位于半导体层的第二部分的外部侧壁上的第二部分；位于栅电介质之上的栅电极；以及位于中心鳍和半导体层的相对端并靠近中心鳍和半导体层的源区和漏区。源区和漏区为n型区域。
根据本发明的又一个方面，一种形成多栅晶体管的方法，包括形成半导体鳍，其进一步包括形成包括第一半导体材料的中心鳍；以及形成半导体层，所述半导体层包括位于中心鳍的相对侧壁上的第一部分和第二部分。半导体层包括不同于第一半导体材料的第二半导体材料。该方法还包括形成围绕半导体鳍的侧壁的栅电极；以及在半导体鳍的相对端形成源区和漏区。每个中心鳍和半导体层从源区延伸到漏区。特别地，所述中心鳍和所述半导体层形成量子阱。其中形成半导体层的还可以步骤包括：在形成所述中心鳍的步骤之后，在所述中心鳍上外延生长所述半导体层。此外，形成所述半导体鳍的步骤还包括：提供半导体衬底；在所述半导体衬底中形成彼此相邻的绝缘区；以及凹进所述绝缘区，以使得在所述绝缘区之间的中间半导体形成所述中心鳍。可选地，在形成所述绝缘区的步骤之后，凹进所述半导体衬底在所述绝缘区之间的部分以形成凹槽；以及从所述凹槽外延生长所述中间半导体区，其中所述中间半导体区由所述第一半导体材料形成。其中所述第一半导体材料的带隙低于所述第二半导体材料的带隙。所述第一半导体材料的导带低于所述第二半导体材料的导带。所述源区和所述漏区为n型区域。所述方法还包括形成栅电介质，其包括位于所述半导体层的第一部分的外部侧壁上的第一部分，以及位于所述半导体层的第二部分的外部侧壁上的第二部分。其中所述栅电极接触所述半导体层的第一部分和第二部分。所述方法还包括：在所述中心鳍的顶面上形成硬掩膜，将所述半导体层的第一部分与所述半导体层的第二部分断开连接。在形成所述中心鳍的步骤之后，在形成所述半导体层的步骤之前，横向凹进所述中心鳍。所述方法还可以包括如下步骤：外延生长附加半导体层，其包括：在所述半导体层的第一部分和所述中心鳍之间横向形成第一部分；以及在所述半导体层的第二部分和所述中心鳍之间横向形成第二部分，其中所述附加半导体层的带隙高于所述中心鳍的带隙，低于所述半导体层的带隙。
根据本发明的又一个方面，一种形成多栅晶体管的方法，包括：提供半导体衬底；在半导体衬底中形成彼此相邻的绝缘区，凹进绝缘区，以使得绝缘区之间的区域形成包括第一半导体材料的中心鳍；外延生长半导体层，其包括位于中心鳍的相对侧壁上的第一部分和第二部分，其中半导体层包括不同于第一半导体材料的第二半导体材料；在半导体鳍的顶面之上并围绕半导体鳍的侧壁形成栅电极；以及形成在半导体鳍的相对端的源区和漏区。每个中心鳍和半导体层从源区延伸到漏区。其中所述中心鳍和所述半导体层形成量子阱。所述中心鳍包括与所述半导体衬底相同的半导体材料。在形成所述绝缘区的步骤和凹进所述绝缘区的步骤之间还包括：在所述绝缘区之间形成凹槽；以及在所述凹槽中外延生长所述中心鳍。特别地，在凹进所述绝缘区的步骤之后，外延生长所述半导体层的步骤之前，还包括：在所述中心鳍之上形成硬掩膜；以及横向凹进所述中心鳍。此外，所述方法还可以包括：在所述栅电极和所述半导体层之间形成栅电介质。其中所述栅电极接触所述半导体层。
本发明的有益特征包括MOS晶体管性能的改善，其包括驱动电流的改善，泄露电流的减小，以及高的开关电流比。
附图说明
为了更全面地理解本发明及其有益效果，下面结合附图进行描述，其中：
图1示出了一些半导体材料的带隙和介电常数；
图2示出了一个实施例的透视图；
图3A示出了双栅鳍式场效应晶体管(FinFET)的剖面图；
图3B示出了图3A所示的实施例的能带图；
图4示出了三栅FinFET的剖面图；
图5到图8为制造图3A所示的双栅FinFET的中间阶段的剖面图；
图9到图11为制造图4所示的三栅FinFET的中间阶段的剖面图；
图12A示出了双栅FinFET的剖面图，其中没有形成栅电介质；
图12B示出了图12A所示的实施例的能带图；
图13示出了三栅FinFET的剖面图，其中没有形成栅电介质；
图14示出了双栅FinFET，其在鳍中包括了三种半导体材料；以及
图15示出了三栅FinFET，其在鳍中包括了三种半导体材料。
具体实施方式
下面详细讨论本发明的实施例的制造和使用。然而应当理解的是，示出的实施例提供了很多可在广泛的多种特定场景中实施的、可适用的发明构思。所讨论的特定的实施例仅是制造和使用本发明的特定方法，并不是对本发明的范围的限制。
本发明提出了一种新型的鳍式场效应晶体管(FinFET)及其形成方法。示出了制造本发明的实施例的中间阶段。讨论了实施例的变化以及操作。在本发明的各个附图和示出的实施例中，相同的数字用于标注相同的元件。
图2示出了形成在基体材料10上的FinFET100(其可以是n型FinFET)的透视图。基体材料10可以由电介质材料形成，例如，二氧化硅。可选择地，基体材料10可以由半导体材料形成，包括但不限于硅、锗、砷化镓等等。在另外的实施例中，基体材料10可以包括半导体衬底的部分，以及半导体衬底中的隔离结构。FinFET100包括源区4、漏区6以及其间的鳍20。FinFET100可以是NFET，因此源区4和漏区6为掺杂n型杂质的n型区域，例如，通过离子注入。栅电介质12可以形成在鳍20的顶端和相对侧壁上。栅电极8进一步形成在栅电介质12上。在一个实施例中，可以省略栅电介质12。
在下文详细示出的剖面图中，除非另外指出，剖面图为通过穿过图2中的线A-A’的垂直面而做出。图3A示出了双栅FinFET的剖面图；鳍20包括由第一半导体材料形成的中心鳍22。鳍20还包括由不同于第一半导体材料的第二半导体材料形成的半导体层24。半导体层24形成在中心鳍22的相对侧壁上。栅电介质12形成在半导体层24的侧壁上。在栅电介质12上形成栅电极8。
栅电介质12可以由常用的电介质材料，如二氧化硅、氮化硅、氮氧化物及其多层，以及它们的组合而形成。栅电介质12也可以由高k值电介质材料形成。示例性的高k值材料可以具有大于大约4.0，或甚至大于大约7.0的k值，可以包括含铝的电介质如Al2O3、HfAlO、HfAlON、AlZrO，含Hf的材料如HfO2、HfSiOx、HfAlOx、HfZrSiOx、HfSiON，以及其他材料如LaAlO3和ZrO2。栅电极8可以由掺杂多晶硅、金属、金属氮化物、金属硅化物等等形成。
图3B示出了图3A所示的双栅FinFET的能带示意图。在一个实施例中，中心鳍具有带隙EgA，同时半导体层24具有大于带隙EgA的带隙EgB。在示例性的实施例中，带隙EgA低于带隙EgB大约0.1eV，当然更高或更低的带隙差值也可以实施。中心鳍22的导带EcA也可以低于半导体层24的导带EcB。在示例性的实施例中，导带EcA低于导带EcB大约0.05eV，当然更高或更低的导带差值也可以实施。中心鳍22和半导体层24的适合的材料可以通过比较具有高电子迁移率的可用的半导体材料的带隙而选择，具有高电子迁移率的可用的半导体材料可以包括但不限于硅、锗、GaAs、InP、GaN、InGaAs、InAlAs、GaAs、GaSb、AlSb、AlAs、AlP、GaP等等。在示例性的实施例中，中心鳍22包括InGaAs，而半导体层24包括GaAs。在其他的实施例中，中心鳍22包括InAs，而半导体层24包括InAlAs。
返回参考图3A，在中心鳍22的带隙EgA低于半导体层24的带隙EgB时，鳍20(包括中心鳍22和半导体层24)形成量子阱。当非零栅电压施加到栅电极8上时，由于量子限制效应，电子趋于流经鳍20的中心部分，也就是中心鳍22。因此，载流子迁移率由于低的带隙EgA而很高，从而各FinFET100的开电流Ion很高。另一方面，当FinFET100被关闭时，栅电压为零伏，电子趋于流经鳍20的表面层，也就是半导体层24。因此，载流子迁移率由于高的带隙EgB而很低，从而各FinFET100的关电流(泄露电流)Ioff很低。从而FinFET100具有高的开关电流比。
为了改善FinFET100的性能，量子阱需要增强。因此，中心半导体鳍20的厚度T1优选为较小。在示例性的实施例中，厚度T1小于大约50nm，甚至可以小于大约10nm。半导体层24的厚度T2可以小于大约50nm。
图3A还包括位于半导体鳍20的顶部的硬掩膜26，其中硬掩膜26可以由常用的电介质材料如氮化硅、二氧化硅、氮氧化硅等等形成。图3A中所示的FinFET100为双栅FinFET。
在可选择的实施例中，如图4所示，在鳍20的顶部不形成硬掩膜。而是，位于中心鳍22的相对侧壁上的半导体层24通过中心鳍22的顶部的部分连接以形成连续的层。栅电介质12也形成连续的层。图4中所示的FinFET100为三栅FinFET。
图5到图8为制造图3A所示的实施例的中间阶段的剖面图。参考图5，提供了衬底200。衬底200可以是由常用的半导体材料如硅、锗、GaAs等等形成的半导体。在衬底200中形成绝缘区如浅隔离(STI)区30。相邻的STI区30之间的间隔S可以是小的，例如，小于大约50nm，间隔可以等于或大于如图3A所示的中心鳍22的厚度T1。
接下来，如图6所示，衬底200在相对的STI区30之间的部分被凹进以形成凹槽32。凹进深度D1可以基本等于或小于STI区30的厚度D2。在图7中，中心鳍22在凹槽32中外延生长。可以覆盖形成并构图硬掩膜26以覆盖中心鳍22，如图7所示。
在可选择的实施例中，衬底200包括III族和V族元素的化合物半导体材料(此后称为III-V化合物半导体)，从而可以省略形成凹槽32和在凹槽32中外延生长。因此，衬底200在STI区30之间的部分是中心鳍22。
接下来，如图8所示，STI区30的顶部被选择性刻蚀，同时底部被保留而未进行刻蚀。因此，中心鳍22具有居于STI区30的底部之上的部分。在形成硬掩膜26之后，进行各向同性刻蚀以使中心鳍22横向凹进，这样硬掩膜26延伸到保留的中心鳍22的边缘之外。接下来，如图3A所示，半导体层24外延生长，之后形成栅电介质层12。在下面的步骤中，形成栅电极8，形成图3A所示的结构。
图9到图11示出了制造图4所示的实施例的中间阶段的剖面图。初始步骤，其包括在衬底200中形成STI区30，以及选择性地凹进和外延生长中心鳍22，基本上与图5和图7相同。然而，如图9所示，没有形成硬掩膜。图10示出了STI区30的凹槽，这样中心鳍22具有伸出STI区30的保留部分之上的部分。接下来，如图11所示，半导体层24外延生长，之后形成栅电介质层12。在下面的步骤中，形成栅电极8，形成图4所示的结构。
图12A示出了另一种双栅FinFET。除了没有形成栅电介质12之外，该实施例类似于图3A示出的实施例。在该实施例中，栅电极8可以由金属形成，这样在栅电极8和半导体层24之间形成肖特基势垒，形成耗尽层40，其用作将栅电极8与半导体层24电绝缘的栅电介质。图12B示出了能带图。中心鳍22和半导体层24的材料已经在前文中进行了讨论，因此不再重复。另外，中心鳍22的带隙EgA可以小于半导体层24的带隙EgB。同样，中心鳍22的导带EcA可以小于半导体层24的导带EcB。
图13示出了另一种三栅FinFET实施例。除了图4所示的栅电介质12被耗尽区40所代替造成形成在栅电极8和半导体层24之间的肖特基势垒之外，该实施例类似于图4所示的实施例。
图14和15示出了又一种多栅FinFET，其中量子阱由两种以上半导体材料形成。例如，可以在半导体层24和中心鳍22之间形成半导体层44。在一个实施例中，半导体层44的带隙高于中心鳍22的带隙EgA，低于半导体层24的带隙EgB(参考图3B和13B)。同样，半导体层44的导带高于中心鳍22的导带EcA，低于半导体层24的导带EcB(参考图3B和13B)。
尽管详细描述了本发明及其有益效果，但是应当理解的是，在不偏离限定在附加的权利要求中的本发明的精神和范围的情况下，可以做出各种变化、替代和改造。此外，本申请的保护范围不限于本说明书中描述的工艺、设备、制造、物质的组成、装置、方法和步骤的具体实施例。由于本领域的普通技术人员将很容易从本发明所公开的内容得到启示，因此根据本发明的内容，目前存在的或之后开发出的、与这里所描述的相关实施例发挥基本相同的作用或达到基本相同的效果的工艺、机器、制造、物质的成分、装置、方法或步骤可能被利用。因此，所附的权利要求目的在于把工艺、机器、制造、物质的成分、装置、方法或步骤包括在其范围之内。另外，每个权利要求构成一个独立的实施例，不同权利要求和实施例的组合包括在本发明的范围之内。

Claims (12)

1.一种多栅晶体管，包括：
衬底；
位于所述衬底之上的半导体鳍，包括：
由第一半导体材料形成的中心鳍；以及
半导体层，其包括位于所述中心鳍的相对侧壁上的第一部分和第二部分，其中所述半导体层包括不同于所述第一半导体材料的第二半导体材料，在衬底中形成相对的绝缘区，相对的绝缘区之间的部分被凹进形成凹槽，中心鳍外延生长在凹槽中，并且中心鳍具有伸出绝缘区的保留部分之上的部分，所述中心鳍的带隙低于所述半导体层的带隙，所述中心鳍具有位于所述绝缘区中的第三部分和位于所述绝缘区上方的第四部分，所述第四部分的厚度小于所述第三部分的厚度，并且所述第四部分的厚度小于10nm，
围绕所述半导体鳍的侧壁的栅电极；以及
位于所述半导体鳍的相对端的源区和漏区，其中每个所述中心鳍和所述半导体层从所述源区延伸到所述漏区，其中所述中心鳍和所述半导体层形成量子阱，
其中，在半导体鳍的顶部形成硬掩膜，半导体层外延生长在中心鳍的所述第四部分的横向凹进中。
2.根据权利要求1所述的多栅晶体管，还包括栅电介质，其包括位于所述半导体层的第一部分的外部侧壁上的第一部分，以及位于所述半导体层的第二部分的外部侧壁上的第二部分。
3.根据权利要求1所述的多栅晶体管，其中所述栅电极接触所述半导体层的第一部分和第二部分。
4.根据权利要求1所述的多栅晶体管，还包括附加半导体层，其包括：
位于所述半导体层的第一部分和所述中心鳍之间的第一部分；以及
位于所述半导体层的第二部分和所述中心鳍之间的第二部分，其中所述附加半导体层的带隙高于所述中心鳍的带隙，低于所述半导体层的带隙。
5.一种多栅晶体管，包括：
衬底；
位于所述衬底之上的半导体鳍，其包括：
由第一半导体材料形成的中心鳍；以及
半导体层，其包括位于所述中心鳍的相对侧壁上，并靠近所述中心鳍的第一部分和第二部分，所述半导体层包括不同于所述第一半导体材料的第二半导体材料，其中所述中心鳍和所述半导体层形成量子阱；
栅电介质，其包括位于所述半导体层的第一部分的外部侧壁上的第一部分，以及位于所述半导体层的第二部分的外部侧壁上的第二部分；
位于所述栅电介质之上的栅电极；以及
位于所述中心鳍和所述半导体层的相对端并靠近所述中心鳍和所述半导体层的源区和漏区，其中所述源区和漏区为n型区域，
其中所述中心鳍延伸到所述衬底中，其中所述衬底包括绝缘区，所述绝缘区具有接触所述中心鳍的侧壁的端，
其中，所述中心鳍的带隙低于所述半导体层的带隙，所述中心鳍具有位于所述绝缘区中的第三部分和位于所述绝缘区上方的第四部分，所述第四部分的厚度小于所述第三部分的厚度，并且所述第四部分的厚度小于10nm，
其中，在半导体鳍的顶部形成硬掩膜，半导体层外延生长在中心鳍的所述第四部分的横向凹进中。
6.根据权利要求5所述的多栅晶体管，其中所述第一半导体材料的带隙低于所述第二半导体材料的带隙。
7.根据权利要求1或5所述的多栅晶体管，其中所述第一半导体材料的第一导带低于所述第二半导体材料的第二导带。
8.根据权利要求1或5所述的多栅晶体管，还包括所述硬掩膜，其位于所述中心鳍的顶面上，将所述半导体层的第一部分与第二部分断开连接。
9.根据权利要求8所述的多栅晶体管，其中所述硬掩膜直接在所述半导体层的第一部分和所述半导体层的第二部分之上延伸。
10.根据权利要求9所述的多栅晶体管，其中所述中心鳍和所述半导体材料中至少一个包括包含III族元素和V族元素的化合物半导体材料。
11.一种形成多栅晶体管的方法，所述方法包括：
形成半导体鳍，其包括：
形成包括第一半导体材料的中心鳍；以及
形成半导体层，其包括位于所述中心鳍的相对侧壁上的第一部分和第二部分，其中所述半导体层包括不同于所述第一半导体材料的第二半导体材料，其中所述中心鳍和所述半导体层形成量子阱；
围绕所述半导体鳍的侧壁形成栅电极；以及
在所述半导体鳍的相对端形成源区和漏区，其中每个所述中心鳍和所述半导体层从所述源区延伸到所述漏区，
其中，形成所述半导体鳍的步骤还包括：提供半导体衬底；在所述半导体衬底中形成彼此相邻的绝缘区；以及凹进所述绝缘区，以使得在所述绝缘区之间的所述第一半导体材料形成所述中心鳍，其中绝缘区的顶部被选择性刻蚀，同时底部被保留而未进行刻蚀以使中心鳍具有居于绝缘区的底部之上的部分，
其中，所述中心鳍的带隙低于所述半导体层的带隙，所述中心鳍具有位于所述绝缘区中的第三部分和位于所述绝缘区上方的第四部分，所述第四部分的厚度小于所述第三部分的厚度，并且所述第四部分的厚度小于10nm，
其中，在形成所述中心鳍的步骤之后，在形成所述半导体层的步骤之前，横向凹进所述中心鳍以形成所述第四部分。
12.一种形成多栅晶体管的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底中形成彼此相邻的绝缘区；
凹进所述绝缘区，以使得所述绝缘区之间的区域形成包括第一半导体材料的中心鳍，覆盖形成硬掩膜并构图所述硬掩膜以覆盖中心鳍，其中绝缘区的顶部被选择性刻蚀，同时底部被保留而未进行刻蚀以使中心鳍具有居于绝缘区的底部之上的部分，在形成硬掩膜之后，进行各向同性蚀刻以使中心鳍横向凹进以形成第四部分；
外延生长半导体层，其包括在所述中心鳍的相对侧壁上的第一部分和第二部分，其中所述半导体层包括不同于所述第一半导体材料的第二半导体材料，其中所述中心鳍和所述半导体层形成量子阱；
在所述半导体鳍的顶面之上并围绕所述半导体鳍的侧壁形成栅电极；以及
在所述半导体鳍的相对端形成源区和漏区，其中每个所述中心鳍和所述半导体层从所述源区延伸到所述漏区，
其中，所述中心鳍的带隙低于所述半导体层的带隙，所述中心鳍具有位于所述绝缘区中的第三部分和位于所述绝缘区上方的所述第四部分，所述第四部分的厚度小于所述第三部分的厚度，并且所述第四部分的厚度小于10nm。
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