KR102331218B1 - 고 밴드 갭 재료를 포함하는 스트링 드라이버들을 갖는 디바이스들 및 시스템들, 및 형성 방법들 - Google Patents

고 밴드 갭 재료를 포함하는 스트링 드라이버들을 갖는 디바이스들 및 시스템들, 및 형성 방법들 Download PDF

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구앙유 후앙
챈드라 브이. 모울리
아키라 고다
디팍 챈드라 팬데이
카말 엠. 카르다
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Abstract

디바이스는 드레인 영역과 소스 영역 사이에 채널을 영역을 포함하는 스트링 드라이버를 포함한다. 채널 영역, 드레인 영역, 및 소스 영역 중 적어도 하나는 고 밴드 갭 재료를 포함한다. 게이트 영역은 고 밴드 갭 재료에 인접하며 이로부터 이격된다. 스트링 드라이버는 전하 저장 디바이스들의 어레이(예를 들어, 2D NAND 또는 3D NAND)와 연관하여 고-전압 동작을 위해 구성된다. 스트링 드라이버들을 형성하는 방법들과 같이 스트링 드라이버들을 포함하는 추가적인 디바이스들 및 시스템들(예를 들어, 비-휘발성 메모리 시스템들)이 개시된다.

Description

고 밴드 갭 재료를 포함하는 스트링 드라이버들을 갖는 디바이스들 및 시스템들, 및 형성 방법들
우선권 주장
본 출원은 그 개시 내용의 전체가 본원에 참조로서 포함되는 2017년 08월 29일자로 출원된 미국 가특허 출원 일련번호 제62/551,353호에 대한 35 U.S.C. § 119(e) 하에서의 이익을 주장한다. 본 출원은 또한, 이상의 미국 가특허 출원의 정규 변환 출원인, "DEVICES AND SYSTEMS WITH STRING DRIVERS INCLUDING HIGH BAND GAP MATERIAL AND METHODS OF FORMATION"이라는 명칭으로 2018년 08월 23일자로 출원된 미국 특허 출원 일련번호 제16/110,217호에 대한 우선권을 주장한다.
기술분야
다양한 실시예들에 있어서, 본 개시는 전반적으로 비 휘발성 메모리를 갖는 디바이스들에 관한 것이다. 보다 더 구체적으로, 본 개시는 적어도 하나의 스트링(string) 드라이버와 동작가능하게 통신하는 NAND 플래시 메모리 어레이들을 갖는 디바이스들에 관한 것이다.
메모리는 전자 시스템들에 대한 데이터 저장부를 제공한다. 플래시 메모리는 다양한 메모리 유형들 중 하나이며, 최신 컴퓨터들 및 디바이스들에서 다수의 용도들을 갖는다. 전형적인 플래시 메모리 디바이스는, 로우(row)들 및 컬럼(column)들로 배열된 아주 많은 수의 전하 저장 디바이스들(예를 들어, 메모리 셀들, 예를 들어, 비-휘발성 메모리 셀들)을 갖는 메모리 어레이를 포함할 수 있다. NAND 아키텍처 유형의 플래시 메모리에서, 컬럼 내에 배열된 저장 디바이스들은 직렬로 결합되며, 컬럼의 제 1 저장 디바이스는 비트 라인에 결합된다. (본원에서 “2D NAND”로서도 지칭될 수 있는) "2-차원 NAND"에서, 저장 디바이스들은 수평 표면을 따라 행렬 방식으로 배열된다. 수직 메모리의 일 유형인, (본원에서 “3D NAND”로서도 지칭될 수 있는) "3-차원 NAND"에서, 저장 디바이스들은 저장 디바이스들의 "3-차원 어레이"를 제공하기 위하여 수평 어레이에서 행렬 방식으로 배열될 뿐만 아니라 수평 어레이들의 계층(tier)들이 서로 상에 스택(stack)된다.
3D NAND에서, "워드라인들"로서도 알려질 수 있는 액세스 라인들은 각기 3-차원 어레이의 개별적인 계층에 대응하는 저장 디바이스들을 동작가능하게 연결할 수 있다. 2D NAND에서, 액세스 라인들은 2-차원 어레이의 로우 또는 컬럼에 대응하는 저장 디바이스들을 동작가능하게 연결할 수 있다. 2D 또는 3D NAND에서, 스트링 드라이버들은 액세스 라인들과 동작가능하게 통신하고 있을 수 있다. 즉, 스트링 드라이버들은 어레이들의 전하 저장 디바이스들로부터 판독하거나 또는 이에 기입하기 위하여 액세스 라인(예를 들어, 워드 라인) 전압들을 드라이브한다. 각각의 전하 저장 디바이스는 디바이스의 플로팅 게이트를 대전함으로써 전기적으로 프로그래밍될 수 있으며, 대전은, 적어도 부분적으로, 스트링 드라이버의 동작에 의해 제어된다.
NAND 어레이들의 스트링 드라이버들은 높은 전압들에서(즉, 20 V 이상의 전압들에서) 동작된다. 높은 전압들에서, 높은 항복 전압(적어도 30 V의 항복 전압), 상대적으로 낮은 대역-대-대역 누설 및 낮은 충격 이온화 누설, 충분히 높은 드라이브 전류, 낮은 플로팅 바디 효과, 및 과도하게 복잡하지 않은 연관된 회로부와 같은 희망되는 기준을 충족시키는 스트링 드라이버를 제공하는 것이 어려울 수 있다. 이러한 기준을 충족시키는 스트링 드라이버들을 제공하는 것은, 아주 많은 수의 스택된 계층들이 또한 스트링 드라이버들의 스케일러빌러티(scalability)를 중요하게 만드는, 3D NAND 어레이들에서 특히 도전이 될 수 있다. 스트링 드라이버들에 대한 통상적인 구조들 및 재료들은 보통 고-전압 동작을 수용하기 위하여 큰 치수들(예를 들어, 긴 측방 이중-확산 오프셋들(예를 들어, 적어도 약 1.0 마이크로미터(적어도 약 1.0 μm)의 LDD 오프셋들)) 또는 점점 더 복잡한 구조들 또는 회로부(예를 들어, 채널 영역 당 다수의 게이트들)를 필요로 한다. 따라서, 비-휘발성 메모리 어레이들을 가지고 고-전압 동작을 위한 스트링 드라이버들에 대한 구조들 및 재료들이 계속해서 도전들을 제시한다.
스트링 드라이버를 포함하는 디바이스가 개시된다. 스트링 드라이버는 드레인 영역과 소스 영역 사이에 채널 영역을 포함한다. 채널 영역, 드레인 영역, 또는 소스 영역 중 적어도 하나는 고 밴드 갭(band gap) 재료를 포함한다. 게이트 영역은 고 밴드 갭 재료에 인접하며 이로부터 이격된다.
전하 저장 디바이스들의 어레이를 포함하는 디바이스가 또한 개시된다. 디바이스는 또한 전하 저장 디바이스들의 어레이와 동작가능하게 통신하는 액세스 라인들을 포함한다. 스트링 드라이버는 액세스 라인들의 적어도 하나의 액세스 라인과 동작가능하게 통신하고 있다. 스트링 드라이버는 고 밴드 갭 재료를 포함하는 소스 영역 및 드레인 영역을 포함한다. 스트링 드라이버는 또한 고 밴드 갭 재료 또는 저 밴드 갭 재료를 포함하는 적어도 하나의 채널 영역을 포함한다. 적어도 하나의 채널 영역은 드레인 영역과 소스 영역 사이에서 연장한다.
또한, 비-휘발성 메모리 디바이스들의 어레이를 포함하는 시스템이 개시된다. 적어도 하나의 스트링 드라이버가 어레이와 동작가능하게 통신한다. 스트링 드라이버는 고 밴드 갭 재료를 포함한다. 적어도 하나의 주변 디바이스는 비-휘발성 메모리 디바이스들의 어레이와 동작가능하게 통신한다. 적어도 하나의 주변 디바이스는 적어도 하나의 스트링 드라이버와 동작가능하게 통신하는 회로부를 포함한다.
추가로, 디바이스의 스트링 드라이버를 형성하는 방법이 개시된다. 방법은 고 밴드 갭 재료를 형성하는 단계를 포함한다. 유전체 재료는 고 밴드 갭 재료에 인접하여 형성된다. 전도성 재료의 영역이 유전체 재료에 인접하여 형성된다. 전도성 재료의 영역은 적어도 유전체 재료에 의해 고 밴드 갭 재료로부터 이격된다.
도 1은 본 개시의 일 실시예에 따른 스트링 드라이버의 단면의 개략적인 입면도이며, 여기에서 고 밴드 갭 재료는 중앙 부분을 차지하고, 스트링 드라이버는 3D NAND 어레이 내의 전하 저장 디바이스들에 대한 동작가능 연결을 위해 구성된다.
도 2는 본 개시의 일 실시예에 따른 스트링 드라이버의 단면의 개략적인 입면도이며, 여기에서 고 밴드 갭 재료는 중앙 부분과 외접(circumscribe)하고, 스트링 드라이버는 3D NAND 어레이 내의 전하 저장 디바이스들에 대한 동작가능 연결을 위해 구성된다.
도 3은 본 개시의 일 실시예에 따른 스트링 드라이버의 단면의 개략적인 입면도이며, 여기에서 다수의 고 밴드 갭 재료는 중앙 부분과 외접하고, 스트링 드라이버는 3D NAND 어레이 내의 전하 저장 디바이스들에 대한 동작가능 연결을 위해 구성된다.
도 4는 본 개시의 일 실시예에 따른 스트링 드라이버의 단면의 개략적인 입면도이며, 여기에서 고 밴드 갭 재료는 수평 채널 영역을 형성하고, 스트링 드라이버는 어레이(예를 들어, 2D NAND 어레이 또는 3D NAND 어레이) 내의 전하 저장 디바이스들에 대한 동작가능 연결을 위해 구성된다.
도 5는 본 개시의 일 실시예에 따른 스트링 드라이버의 단면의 개략적인 입면도이며, 여기에서 고 밴드 갭 재료 및 저 밴드 갭 재료가 수평 채널 영역을 형성하고, 스트링 드라이버는 어레이(예를 들어, 2D NAND 어레이 또는 3D NAND 어레이) 내의 전하 저장 디바이스들에 대한 동작가능 연결을 위해 구성된다.
도 6 내지 도 11은 도 1의 스트링 디바이스를 제조하기 위한 프로세싱의 다양한 스테이지들 동안의 단면의 개략적인 입면도들이다.
도 12 및 도 13은 도 2의 스트링 디바이스를 제조하기 위한 프로세싱의 다양한 스테이지들 동안의 단면의 개략적인 입면도들이며, 여기에서 도 12 및 도 13의 스테이지들은 도 6 내지 도 10의 스테이지들을 따른다.
도 14 내지 도 17은 도 3의 스트링 디바이스를 제조하기 위한 프로세싱의 다양한 스테이지들 동안의 단면의 개략적인 입면도들이며, 여기에서 도 14 및 도 17의 스테이지들은 도 6 내지 도 9의 스테이지들을 따른다.
도 18 내지 도 20은 도 4의 스트링 디바이스를 제조하기 위한 프로세싱의 다양한 스테이지들 동안의 단면의 개략적인 입면도들이다.
도 21 내지 도 24는 도 5의 스트링 디바이스를 제조하기 위한 프로세싱의 다양한 스테이지들 동안의 단면의 개략적인 입면도들이다.
도 25는 섹션 라인 A-A를 따라 취한 도 1의 스트링 드라이버의 단면의 개략적인 상단 평면도이다.
도 26은 본 개시의 일 실시예에 따른 스트링 드라이버의 단면의 개략적인 상단 평면도이며, 여기에서 스트링 드라이버는 도 1의 스트링 드라이버의 채널 재료의 복수의 필러(pillar)들과 같은 채널 재료의 복수의 필러들을 포함한다.
도 27은 섹션 라인 B-B를 따라 취한 도 2의 스트링 드라이버의 단면의 개략적인 상단 평면도이다.
도 28은 섹션 라인 C-C를 따라 취한 도 3의 스트링 드라이버의 단면의 개략적인 상단 평면도이다.
도 29는 본 개시의 일 실시예에 따른 스트링 드라이버 및 전하 저장 디바이스들의 어레이를 포함하는 반도체 디바이스의 간략한 블록도이다.
도 30은 본 개시의 하나 이상의 실시예들에 따라 구현된 시스템의 간략한 블록도이다.
스트링 드라이버들을 포함하는 디바이스들 및 시스템들, 및 관련된 구조체들을 형성하는 방법들이 개시된다. 디바이스들 및 시스템들의 스트링 드라이버들은 스트링 드라이버의 채널 영역 내에 또는 주위에 "고 밴드 갭" 재료를 포함한다. 본원에서 사용되는 용어 "고 밴드 갭 재료"는, 폴리실리콘의 밴드 갭보다 더 큰(예를 들어, 더 넓은) 에너지 밴드 갭, 즉, 약 1.12 eV보다 더 큰 밴드 갭을 갖는 재료를 의미하고 이를 포함한다. 고 밴드 갭 재료는 적어도 약 1.5 eV(예를 들어, 1.5 eV보다 더 큰, 예를 들어, 약 3.0 eV보다 더 큰, 적어도 약 3.2 eV, 적어도 3.2　eV)의 에너지 밴드 갭을 가질 수 있다. 고 밴드 갭 재료는 또한 고 이동성(mobility)을 가질 수 있다. 본원에서 사용되는 "고 이동성"은, 약 5 cm2/V·s보다 더 큰 (예를 들어, 적어도 10 cm2/V·s, 예를 들어, 10 cm2/V·s 내지 약 50 cm2/V·s, 예를 들어, 약 15 cm2/V·s보다 더 큰) 이동성을 의미하고 이를 포함한다. 따라서, 고 밴드 갭 재료는 (약 5 cm2/V·s 내지 약 15 cm2/V·s의 이동성을 가지는) 폴리실리콘보다 더 높은 이동성을 가질 수 있다.
개시된 구조체들의 실시예들의 다른 특징들과 결합된, 채널 영역에 대하여 또는 그 주위에 고 밴드 갭 및 고 이동성 재료를 가지면, 스트링 드라이버들은, 통상적인 수반되는 회로부와 유사하거나 또는 동일한 복잡성을 갖는 수반되는 회로부를 가지고 그리고 컴팩트한 크기로 형성될 수 있다. 예를 들어, 단일 게이트 영역이 사용될 수 있으며, 채널 영역과 드레인/소스 영역 사이의 측방 이중-확산 오프셋 영역, 즉, 게이트로부터 드레인/소스 영역들을 오프셋하는 영역이 짧을 수 있다(예를 들어, 0.20 마이크로미터 미만(0.20 μm 미만), 예를 들어, 0 마이크로미터(0 μm)(여기에서 채널 영역이 드레인/소스 영역들과 접촉할 수 있음)). 이러한 구조체들을 가지면, 대역-대-대역 누설 및 충격 이온화 누설이 최소화될 수 있으며, 고 항복 전압(즉, 적어도 약 30 V의 항복 전압)이 보여질 수 있고, 동시에 여전히 충분한 드라이브 전류 및 감소된 플로팅 바디 효과들을 달성한다(예를 들어, 1000 전자 홀 쌍들보다 훨씬 더 적은 전자 쌍 홀들, 예를 들어, 약 10 전자 쌍 홀들). 게이트-드레인 및 게이트-소스 코너들에서의 전기장이 또한, 고 밴드 갭 재료를 사용함으로써 통상적인 스트링 드라이버들에 비하여 감소될 수 있다.
본원에서 사용되는 용어 "기판"은, 그 위에 메모리 셀들 내의 것들과 같은 컴포넌트들이 형성되는 베이스 재료 또는 다른 구성물을 의미하며 이를 포함한다. 기판은 반도체 기판, 지지 구조체 상의 베이스 반도체 재료, 금속 전극, 또는 그 위에 형성된 하나 이상의 재료들, 구조체들, 또는 영역들을 갖는 반도체 기판일 수 있다. 기판은 통상적인 실리콘 기판 또는 반도체 재료를 포함하는 다른 벌크(bulk) 기판일 수 있다. 본원에서 사용되는 용어 "벌크 기판"은, 다른 것들 중에서도, 실리콘 웨이퍼들뿐만 아니라 실리콘-온-절연체(silicon-on-insulator; “SOI”) 기판들, 예컨대 실리콘-온-사파이어(silicon-on-sapphire; “SOS”) 기판들 또는 실리콘-온-글래스(silicon-on-glass; “SOG”) 기판들, 베이스 반도체 기초 상의 실리콘의 에피택셜 층들, 또는 다른 반도체 또는 광전자 재료들, 예컨대 실리콘-게르마늄(Si1-xGex, 여기에서, x는, 예를 들어, 0.2 내지 0.8 사이의 몰 분율임), 게르마늄(Ge), 비화 갈륨(GaAs), 질화 갈륨(GaN), 또는 인화 인듐(InP)을 의미하며 이를 포함한다. 추가로, 다음의 설명에서 "기판"에 대하여 언급될 때, 베이스 반도체 구조체 또는 기초 내에 재료들, 영역들, 또는 접합들을 형성하기 위하여 이전의 프로세스 스테이지들이 사용되었을 수 있다.
본원에서 사용되는 용어 "전구체"는, 재료, 영역, 또는 구조체에 대하여 언급될 때, 결과적인 재료, 영역, 또는 구조체로 변환될 재료, 영역, 또는 구조체를 의미하고 이를 지칭한다. 예를 들어, 그리고 비제한적으로, "전구체 재료"는 최종 영역 또는 구조체의 형성 동안 패턴화될 재료를 지칭할 수 있다.
본원에서 사용되는 용어 "비정질"은, 재료에 대하여 언급될 때, 실질적으로 비결정질 구조를 갖는 재료를 의미하며 이를 지칭한다.
본원에서 사용되는 용어 "수직"은, 개별적인 영역의 폭 및 길이에 대하여 직각인 방향을 의미하며 이를 포함한다. "수직"은 또한, 그 위에 언급된 재료 또는 구조체가 위치되는 기판의 주 표면에 직각인 방향을 의미하며 이를 포함한다.
본원에서 사용되는 용어 "수평"은, 개별적인 영역의 폭 및 길이 중 적어도 하나에 평행한 방향을 의미하며 이를 포함한다. "수평"은 또한, 그 위에 언급된 재료 또는 구조체가 위치되는 기판의 주 표면에 평행한 방향을 의미하며 이를 포함한다.
본원에서 사용되는 용어 "사이"는, 적어도 2개의 다른 재료들, 영역들, 또는 서브-영역들에 대한 하나의 재료, 영역, 또는 서브-영역의 상대적인 배치를 설명하기 위해 사용되는 공간적으로 상대적인 용어이다. 용어 "사이"는, 다른 재료들, 영역들, 또는 서브-영역들에 직접적으로 인접한 하나의 재료, 영역, 또는 서브-영역의 배치 및 다른 재료들, 영역들, 또는 서브-영역들에 간접적으로 인접한 하나의 재료, 영역, 또는 서브-영역의 배치 둘 모두를 포괄할 수 있다.
본원에서 사용되는 용어 "~에 근접한"은 다른 재료, 영역, 또는 서브-영역 근처의 하나의 재료, 영역, 또는 서브-영역의 배치를 설명하기 위해 사용되는 공간적으로 상대적인 용어이다. 용어 "근접한"은 ~에 간접적으로 인접한, ~에 직접적으로 인접한, 및 ~에 대한 내부의 배치들을 포함한다.
본원에서 사용되는 용어 "약"은, 숫자에 선행될 때, 정확한 숫자, 그 숫자로 반올림될 임의의 숫자, 및 여전히 동작가능하면서 그 숫자를 근사화하는 다른 숫자들을 지칭한다. 따라서, "약 1.0 마이크로미터"의 길이의 설명은 정확한 1.0 마이크로미터의 길이, 0.5 마이크로미터 내지 1.4 마이크로미터의 범위 내의 길이들뿐만 아니라, 여전히 동작가능하게 유효한 1.0 마이크미터를 근사화하는 다른 숫자들을 포함할 것이다.
본원에서 사용될 때, 엘리먼트가 다른 엘리먼트 "상에" 또는 "위에" 있는 것으로 언급하는 것은, 엘리먼트가 다른 엘리먼트의 상단 상에 직접적으로 존재하거나, 이에 인접하여(예를 들어, 이에 측방으로 인접하여, 이에 수직으로 인접하여) 존재하거나, 아래에 존재하거나, 또는 이와 직접 접촉하는 것을 의미하며 이를 포함한다. 이는 또한, 그 사이에 존재하는 다른 엘리먼트들을 갖는 상태로, 간접적으로 다른 엘리먼트의 상단 상에, 또는 이에 인접하여(예를 들어, 측방으로 이에 인접하여, 또는 수직으로 이에 인접하여), 그 아래에, 또는 그 근처에 존재하는 엘리먼트를 포함할 수 있다. 그에 반해, 엘리먼트가 다른 엘리먼트 "상에 직접적으로" 또는 "에 직접적으로 인접하여" 존재하는 것으로서 지칭될 때에는, 어떠한 개재되는 엘리먼트도 존재하지 않는다.
본원에서 사용되는, "아래", "하부", "하단", "위", "상부", "상단" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시된 바와 같은 다른 엘리먼트(들) 또는 특징부(들)에 대한 하나의 엘리먼트 또는 특징부의 관계를 설명하기 위하여 설명의 용이성을 위해 사용될 수 있다. 달리 지정되지 않는 한, 공간적으로 상대적인 용어들은 도면들에 도시된 바와 같은 배향에 더하여 재료들의 상이한 배향들을 포괄하도록 의도된다. 예를 들어, 도면들 내의 재료들이 역전되는 경우, 그러면 다른 엘리먼트들 또는 특징부들 "아래에" 또는 "밑에" 또는 "의 하단 상에"로서 설명된 엘리먼트들은 다른 엘리먼트들 또는 특징부들 "위에" 또는 "의 상단 상에" 배향될 것이다. 따라서, 용어 "아래"는 용어가 사용되는 맥락에 따라 위 및 아래의 배향 둘 모두를 포괄할 수 있으며, 이는 당업자에게 자명할 것이다. 재료들은 달리 (90도 회전되거나 또는 역전되는 등으로) 배향될 수 있으며, 본원에서 사용되는 공간적으로 상대적인 기술자는 그에 따라서 해석될 수 있다.
본원에서 사용되는 용어들 "구성되다", "구성되는", "포함하다", 및/또는 "포함하는"은, 언급된 특징들, 영역들, 단계들, 동작들, 엘리먼트들, 재료들, 컴포넌트들 및/또는 그룹들의 존재를 명시하지만, 하나 이상의 다른 특징들, 영역들, 단계들, 동작들, 엘리먼트들, 재료들, 컴포넌트들 및/또는 그것의 그룹들의 존재 또는 추가를 배제하지 않는다.
본원에서 사용되는, "및/또는"은 하나 이상의 연관된 열거된 항목들의 임의의 및 모든 조합들을 포함한다.
본원에서 사용될 때, 단수 형태들 "일", "하나" 및 "상기"는 문맥이 분명하게 다르게 표시하지 않는 한, 복수 형태도 또한 포함하도록 의도된다.
본원에서 제공되는 예시들은 임의의 특정 재료, 종, 구조체, 디바이스, 또는 시스템의 실제 도면들을 의미하는 것이 아니라, 단지 본 개시의 실시예들을 설명하기 위해 이용되는 이상화된 표현들에 불과하다.
본원에서 실시예들은 개략적인 예시들인 단면 예시들을 참조하여 설명된다. 따라서, 예를 들어, 기술들 및/또는 공차들을 제조하는 것의 결과로서 예시들의 형태들로부터의 변형들이 예상될 것이다. 따라서, 본원에서 설명되는 실시예들은 예시된 바와 같은 특정 형상들 또는 영역들로 한정되는 것으로서 해석되지 않아야 하며, 예를 들어, 기술들의 제조로부터 기인하는 형상들의 변형들을 포함할 수 있다. 예를 들어, 박스-형상으로 예시되거나 또는 설명되는 영역이 러프 및/또는 비직선 특징부들을 가질 수 있다. 또한, 예시되는 날카로운 각도들은 둥글 수도 있다. 따라서, 도면들 내에 예시되는 재료들, 특징부들, 및 영역들은 본질적으로 개략적이며, 그들의 형상들은 재료, 특징부, 또는 영역의 정밀한 형상을 예시하도록 의도되지 않고 본 청구항들의 범위를 제한하지 않는다.
다음의 설명은 개시된 디바이스들 또는 방법들의 실시예들의 철저한 설명을 제공하기 위하여 재료 유형들 및 프로세싱 조건들과 같은 특정 세부사항들을 제공한다. 그러나, 당업자는, 디바이스들 및 방법들의 실시예들이 이러한 특정 세부사항들을 이용하지 않고 실시될 수 있음을 이해할 것이다. 실제로, 디바이스들 및 방법들의 실시예들은 업계에서 이용되는 통상적인 반도체 제조 기술들과 함께 실시될 수 있다.
본원에서 설명되는 제조 프로세스들은 반도체 디바이스 구조체들을 프로세싱하기 위한 완전한 프로세스를 형성하지 않는다. 프로세스 흐름의 나머지가 당업자들에게 알려져 있다. 따라서, 본 디바이스들 및 방법들의 실시예들을 이해하기 위해 필요한 방법들 및 반도체 디바이스 구조체들만이 본원에서 설명된다.
문맥이 달리 나타내지 않는 한, 본원에서 설명되는 재료들은, 비제한적으로, 스핀 코팅, 블랭킷 코팅, 화학 기상 증착(chemical vapor deposition; “CVD”), 원자 층 증착(atomic layer deposition; “ALD”), 플라즈마 증강 ALD(plasma enhanced ALD), 물리 기상 증착(physical vapor deposition; “PVD”)(예를 들어, 스퍼터링), 또는 에피택셜 성장을 포함하는 임의의 적절한 기술에 의해 형성될 수 있다. 형성될 특정 재료에 의존하여, 재료를 증착하거나 또는 성장시키기 위한 기술이 당업자에 의해 선택될 수 있다.
문맥이 달리 표시하지 않는 한, 본원에서 설명되는 재료들의 제거는, 비제한적으로, 에칭, 이온 밀링, 연마 평탄화, 또는 다른 알려진 방법들을 포함하는 임의의 적절한 기술에 의해 달성될 수 있다.
이제 도면들에 대한 참조가 이루어질 것이며, 여기에서 유사한 번호들은 전체에 걸쳐 유사한 컴포넌트들을 지칭한다. 도면들이 반드시 축적이 맞춰져 그려져야 하는 것은 아니다.
도 1은 본 개시에 따른 스트링 드라이버(100)의 일 실시예에 예시하며, 이러한 스트링 드라이버(100)는 고-전압 동작을 위해 구성되고 전하 저장 디바이스들의 3-차원 어레이(예를 들어, 비-휘발성 메모리 디바이스들, 예를 들어, NAND 플래시 메모리 셀들)와 동작가능하게 통신한다. 스트링 드라이버(100)는, 어레이의 전하 저장 디바이스들(도 1에 미도시) 위에, 아래에, 또는 이에 측방으로 인접하여 존재할 수 있다.
스트링 드라이버(100)는 전극들(112)의 쌍 사이에서, 기판(101)의 주 평면(102)에 대하여 수직으로 연장하는 필러 부분(110)을 포함하며, 전극들 중 하나는 소스 전극이고 다른 하나는 드레인 전극이다. 필러 부분(110)은 오프셋 영역(124)(예를 들어, 측방 이중-확산(LDD) 오프셋)에 의해 각기 채널 영역(120)으로부터 오프셋되는 드레인/소스 영역들(122) 사이에 채널 영역(120)을 포함한다.
필러 부분(110)은 채널 영역(120) 내에 또는 근처에(예를 들어, 채널 영역(120) 내에, 오프셋 영역들(124) 내에, 및/또는 드레인/소스 영역들(122) 내에) 고 밴드 갭 재료(130)를 포함한다. 필러 부분(110)의 고 밴드 갭 재료(130)는, 전체적으로 또는 부분적으로, 결정질(예를 들어, 단결정질)이거나 또는 비정질일 수 있다.
채널 영역(120) 내의 고 밴드 갭 재료(130)는 도핑되지 않은 고 밴드 갭 재료(131)일 수 있으며, 이는, 아연 산화물, 인듐 갈륨 아연 산화물, 실리콘 탄화물, 주석 산화물, 또는 갈륨 비화물 중 하나 이상을 포함하거나, 이로 본질적으로 구성되거나, 또는 구성될 수 있다. 인듐 갈륨 아연 산화물은 비정질 형태일 수 있다. 전술한 화합물들의 원소들의 상대적인 화학량론들은 1이 아닌 다른 것일 수 있다. 따라서, 고 밴드 갭 재료(130)는 1.12 eV보다 더 큰 에너지 밴드 갭(예를 들어, 적어도 약 1.5 eV(예를 들어, 1.5 eV보다 더 큰, 예를 들어, 약 3.0 eV보다 더 큰, 적어도 약 3.2 eV, 적어도 3.2　eV))을 갖는 반도체 재료일 수 있다.
드레인/소스 영역들(122) 내의 고 밴드 갭 재료(130)는 도핑된 고 밴드 갭 재료(132)일 수 있으며, 이는 적어도 하나의 도펀트의 추가를 갖는 상태의 도핑되지 않은 고 밴드 갭 재료(131)와 동일한 재료를 포함한다. 적어도 하나의 도펀트는 알루미늄(Al) 및 실리콘(Si)을 포함하는 그룹으로부터 선택된 n-형 도펀트일 수 있다. 적어도 하나의 도펀트는 인(P) 또는 비소(As)를 포함하지 않을 수 있다. 따라서, 드레인/소스 영역들(122)은 도핑된 고 밴드 갭 재료(132)의 존재에 의해 정의된다.
채널 영역(120)의 도핑되지 않은 고 밴드 갭 재료(131)와 도핑된 고 밴드 갭 재료(132) 사이에서, 고 밴드 갭 재료(130)는 더 적은 도핑(즉, "덜-도핑된 고 밴드 갭 재료(134)")를 포함할 수 있으며 오프셋 영역들(124)을 정의할 수 있다. 예를 들어, 도핑된 고 밴드 갭 재료(132)는 약 1×1018 at/cm3 내지 약 1×1021 at/cm3의 도펀트 농도를 포함할 수 있는 반면, "덜-도핑된" 고 밴드 갭 재료는 약 1×1017 at/cm3보다 작은 더 낮은 도펀트 농도를 포함할 수 있다. 오프셋 영역(124)은, 드레인/소스 영역들(122)에 인접한 더 높은 도펀트 농도 및 채널 영역(120)에 인접한 더 적은 도펀트 농도를 갖는 적어도 하나의 도펀트의 구배를 포함할 수 있다. 따라서, 오프셋 영역들(124)과 채널 영역(120)과 드레인/소스 영역들(122)의 각각 사이의 경계가 반드시 직선 라인을 따르는 것은 아닐 수도 있다.
유전체 재료(140)는 필러 부분(110)과 외접하며, 고 밴드 갭 재료(130)의 측벽을 둘러싼다. 유전체 재료(140)는 채널 영역(120)에 인접한 게이트 영역(150)으로부터 고 밴드 갭 재료(130)를 이격시킨다. 따라서, 고 밴드 갭 재료(130)는 유전체 재료(140) 상에(예를 들어, 이에 인접하여, 직접적으로 인접하여, 직접적으로 물리적으로 접촉하여) 존재할 수 있다. 유전체 재료(140)는 적어도 하나의 전기 절연 재료, 예를 들어, 산화물(예를 들어, 실리콘 이산화물(SiO2))을 포함할 수 있다.
게이트 영역(150)은 전도성 재료(예를 들어, 전도성 금속(예를 들어, 텅스텐(W))를 포함할 수 있으며, 채널 영역(120)의 높이 그리고 부분적으로 오프셋 영역들(124)의 각각의 높이를 따라 연장할 수 있다. 게이트 영역(150)이 예시된 전극들(112)의 폭보다 약간 더 넓은 외부 측벽(152)을 갖는 것으로서 예시되지만, 외부 측벽(152)은 필러 부분(110)으로부터 훨씬 더 멀리에 있을 수 있으며, 예를 들어, 이는, 이하에서 추가로 논의되는 바와 같이, 스트링 드라이버(100)의 필러 부분들(110) 중 다른 것까지 연장할 수도 있다.
고 밴드 갭 재료(130)가 필러 부분(110) 내에서, 채널 영역(120) 내에서 또는 근처에서 사용되기 때문에, 오프셋 영역들(124)은 각기, 고전압(예를 들어, 적어도 20 v의 전압)에서 스트링 드라이버(100)를 동작시킬 때 유해한 대역-대-대역 누설, 충격 이온화 누설,게이트-드레인 및 게이트-소스 코너들에서의 전기장들, 및 플로팅 바디 효과들을 초래하지 않으면서, 짧을 수 있으며, 예를 들어, 0.20 마이크로미터보다 더 작을 수 있다(0.20 μm 미만)(예를 들어, 약 0.1 μm 내지 약 0.15 μm; 또는 약 0 μm). 더 짧은 오프셋 영역(124)은, 실리콘 또는 폴리실리콘과 같은 비-고 밴드 갭 재료를 사용하는 것에 비하여 필러 부분(110) 내의 저항을 낮추며, 이는 그것의 동작 동안 전하 저장 디바이스들의 어레이와 통신하기 위한 스트링 드라이버(100)를 통한 충분한 드라이브 전류를 가능하게 한다.
추가로, 채널 영역(120) 내의 또는 그 주변의 고 밴드 갭 재료(130)는, 심지어 채널 영역(120)에 인접한 단일 게이트 영역(예를 들어, 게이트 영역(150))만을 가지고 고 전압에서의 스트링 드라이버(100)의 동작을 가능하게 한다. 단지 필러 부분(110) 당 단일 게이트 영역(150)의 포함이, 채널 영역을 따라 다수의 게이트들을 갖는 스트링 드라이버를 수반할 수 있는 회로부보다 덜 복잡한 수반되는 회로부를 가지고 스트링 드라이버(100)가 동작되는 것을 가능하게 한다. 오프셋 영역들(124)의 짧은 길이뿐만 아니라 단일 게이트가 또한 필러 부분(110)의 형성을 가능하게 하며, 따라서 채널 영역 및/또는 긴 오프셋 영역들(예를 들어, 약 1.0 μm 또는 그 이상의 측방 이중-확산 오프셋들)을 따라 다수의 게이트 영역들을 갖는 스트링 드라이버에 비하여, 컴팩트한 크기로 스트링 드라이버(100)의 나머지가 형성되는 것을 가능하게 한다. 컴팩트한 크기의 그리고 복잡하지 않은 수반되는 회로부를 가지면, 스트링 드라이버(100)는 아주 많은 수의 계층들(예를 들어, 100개 이상의 계층들, 예를 들어, 100개의 계층들과 약 200개의 계층들 사이)을 갖는 3D NAND 어레이들 내에 포함을 위해 도움이 되며, 여기에서 각각의 계층은 전하 저장 디바이스들의 적어도 하나의 수평 어레이를 제공한다. 일부 실시예들에 있어서, 스트링 드라이버(100)는 계층들의 스택에 측방으로 인접하여 배치될 수 있다.
계속해서 도 1을 참조하면, 스트링 드라이버(100)의 고 밴드 갭 재료(130)는 필러 부분(110)의 중심 부분을 차지할 수 있다. 예를 들어, 고 밴드 갭 재료(130)는, 유전체 재료(140) 사이의 영역을 충전하거나, 또는 실질적으로 충전할 수 있다.
도 2를 참조하면, 스트링 드라이버(200)는 필러 부분(210)의 중심 부분을 차지하는 다른 유전체 재료(260)를 포함할 수 있다. 채널 영역(220), 드레인/소스 영역들(222), 및 오프셋 영역들(224)은 다른 유전체 재료(260)와 외접할 수 있다. 도 1의 스트링 드라이버(100)와 같이, 스트링 드라이버(200)는 채널 영역(220), 드레인/소스 영역들(222), 및 오프셋 영역들(224) 주위에 유전체 재료(140)를 포함할 수 있다. 다른 유전체 재료(260)는, 유전체 재료(140)와 동일하거나 또는 상이할 수 있는, 전기 절연 재료(예를 들어, 산화물(예를 들어, 실리콘 이산화물(SiO2), 공기)를 포함하거나, 이로 본질적으로 구성되거나, 또는 구성될 수 있다. 다시, 이상에서 논의된 장점들을 가지고, 3D NAND 어레이에 대하여, 스트링 드라이버(200)가 고 전압에서 동작가능하게 하는 것을 가능하게 하면서, 단일 게이트(예를 들어, 게이트 영역(150))가 포함될 수 있다.
도 3을 참조하면, 스트링 드라이버(300)는 필러 부분(310) 내에 복수의 고 밴드 갭 재료들을 포함할 수 있다. 예를 들어, 스트링 드라이버(300)는 (채널 영역(320) 내의 도핑되지 않은 고 밴드 갭 재료(331), 드레인/소스 영역들(322) 내의 도핑된 고 밴드 갭 재료(332), 및 오프셋 영역들(324) 내의 덜-도핑된 고 밴드 갭 재료(334)를 포함하는) 고 밴드 갭 재료(330)의 외부 서브-영역 및 (채널 영역(320) 내의 도핑되지 않은 다른 고 밴드 갭 재료(331'), 드레인/소스 영역들(322) 내의 도핑된 다른 고 밴드 갭 재료(332'), 및 오프셋 영역들(324) 내의 덜-도핑된 다른 고 밴드 갭 재료(334')를 포함하는) 다른 고 밴드 갭 재료(330')의 내부 서브-영역을 포함할 수 있다. 고 밴드 갭 재료(330) 및 다른 고 밴드 갭 재료(330')의 각각은, 아연 산화물, 인듐 갈륨 아연 산화물, 인듐 아연 산화물, 실리콘 탄화물, 주석 산화물, 및 갈륨 비화물로 구성된 그룹으로부터 선택될 수 있다.
예를 들어, 외부 서브-영역의 고 밴드 갭 재료(330)는 이전에 언급된 산화물들 중 하나를 포함하거나, 이로 본질적으로 구성되거나, 또는 구성될 수 있으며, 반면 다른 고 밴드 갭 재료(330')는 고 밴드 갭 재료(330)와는 상이한 고 밴드 갭 재료(즉, 상이한 산화물의 또는 동일한 산화물이지만 상이한 화학량론을 갖는(예를 들어, 원소들의 상이한 원자 비율들을 갖는) 고 밴드 갭 재료)이거나 또는 비-산화물 재료일 수 있다. 외부 서브-영역의 고 밴드 갭 재료(330)는 산화물을 포함하거나, 이로 본질적으로 구성되거나, 또는 구성될 수 있으며, 반면 내부 서브-영역의 고 밴드 갭 재료(330')는 다른 상이한 산화물을 포함하거나, 이로 본질적으로 구성되거나, 또는 구성될 수 있다. 고 밴드 갭 재료(330) 및 다른 고 밴드 갭 재료(330')는, 내부 서브-영역의 재료(330')의 산화물에 비하여 외부 서브-영역의 고 밴드 갭 재료(330)의 산화물 내의 더 낮은 산소 함량을 갖는 상태로, 산화물을 포함하거나, 또는 이로 본질적으로 구성되거나, 또는 구성될 수 있다. 외부 서브-영역의 고 밴드 갭 재료(330)는 산화물을 포함하거나, 본질적으로 이로 구성되거나, 또는 이로 구성될 수 있는 반면, 내부 서브-영역의 고 밴드 갭 재료(330')는 상이한 산화물을 포함하거나, 본질적으로 이로 구성되거나, 또는 이로 구성될 수 있다.
2개 이상의 고 밴드 갭 재료의 사용은, 오로지 하나의 고 밴드 갭 재료를 포함하는 구조체들에 비하여 개선된 신뢰성, 경감된 누설, 및 개선된 이동성을 가능하게 할 수 있다.
복수의 고 밴드 갭 재료(330, 330')의 각각의 서브-영역(예를 들어, 필름)이 얇을 수 있다(예를 들어, 수 나노미터(즉, 3 나노미터(3 nm))로부터 최대 수십 나노미터들(즉, 10 나노미터(10 nm) 내지 100 나노미터(100 nm) 사이)의 두께를 정의함). 고 밴드 갭 재료(330) 및 다른 고 밴드 갭 재료(330')는 동일하거나 또는 상이한 두께들을 정의할 수 있다.
필러 부분(310) 위의 그리고 아래의 전극들, 즉, 소스/드레인 전극들(312)은 필러 부분(310) 내로 연장하는 측벽 접촉 연장 부분(314)을 포함할 수 있다. 전극들(312)의 전도성 재료와 다른 고 밴드 갭 재료(330') 사이의 증가된 접촉은 전기적 통신을 촉진하며, 이는 측벽 접촉 연장 부분들(314)이 없이 달성될 수 있는 것보다 개선된 접촉 저항을 가능하게 한다. 측벽 접촉 연장 부분들(314)은 게이트 영역(150)의 상부/하부 단부들을 지나쳐 연장할 수 있다. 다른 유전체 재료(260)는 전극들(312)의 측벽 접촉 연장 부분들(314) 사이의 필러 부분(310)의 나머지 부분을 차지할 수 있다.
도 1 내지 도 3의 스트링 드라이버들(100, 200, 300)의 각각은, 고-전압 동작 및 도 1의 스트링 드라이버(100)에 대하여 이상에서 논의된 장점들을 가지고 전하 저장 디바이스들의 3-차원 어레이들(예를 들어, 3-차원 비-휘발성 메모리 어레이들, 예를 들어, 3D NAND)과 동작적으로 통신하기 위해 구성된다. 스트링 드라이버들(100, 200, 300)은 3D NAND 어레이의 계층들(예를 들어, 100개 이상의 계층들)의 스택에 대하여 측방으로 배치될 수 있다. 다른 실시예들에 있어서, 스트링 드라이버들(100, 200, 300)은 이러한 계층들의 스택 위에 또는 아래에 배치될 수 있다.
고 밴드 갭 재료들은 또한 전하 저장 디바이스들의 3-차원 어레이들(예를 들어, 3-차원 비-휘발성 메모리 어레이들, 예를 들어, 3D NAND)에 대한 고-전압 스트링 드라이버들 내에서 사용하기 위해서 전도성이며, 뿐만 아니라 전하 저장 디바이스들의 2-차원 어레이들(예를 들어, 2-차원 비-휘발성 메모리 어레이들, 예를 들어, 2D NAND)에 대한 고-전압 스트링 드라이버들 내에서 사용하기 위해서 또한 전도성이다. 이러한 스트링 드라이버들은 전하 저장 디바이스들의 수평 어레이에 측방으로 인접하게 배치될 수 있거나 또는 수평 어레이의 위에 또는 아래에 배치될 수 있다. 도 4를 참조하면, 이러한 2-차원 또는 3-차원 어레이들 내에서 사용하기 위해 전도성일 수 있는 스트링 드라이버(400)가 예시된다. 스트링 드라이버(400)는, 유전체 재료(440)에 의해 고 밴드 갭 재료(430)로부터 분리된 게이트 영역(450)을 포함할 수 있다. 유전체 재료(440)는 게이트 영역(450)을 위로, 아래로, 그리고 그것의 측면들로 둘러쌀 수 있다. 따라서, 게이트 영역(450)은 "플로팅 게이트"일 수 있다. 다른 유전체 재료(460)는 고 밴드 갭 재료(430) 아래에 존재한다. 고 밴드 갭 재료(430)는, 도 1 내지 도 3의 고 밴드 갭 재료(130, 330)에 대하여 이상에서 논의된 재료들 중 임의의 재료를 포함하거나, 또는 이로 본질적으로 구성되거나 또는 구성될 수 있다. 유전체 재료(440) 및 다른 유전체 재료(460)는, 도 1 내지 도 3의 유전체 재료(140) 및 다른 유전체 재료(260)에 대하여 이상에서 논의된 재료들 중 임의의 재료를 포함하거나, 또는 이로 본질적으로 구성되거나 또는 구성될 수 있다. 게이트 영역(450)은, 도 1 내지 도 3의 게이트 영역(150)에 대하여 이상에서 논의된 전도성 재료들 중 임의의 전도성 재료를 포함하거나, 또는 이로 본질적으로 구성되거나 또는 구성될 수 있다.
고 밴드 갭 재료(430)의 중심 부분은 게이트 영역(450)에 인접하여(예를 들어, 아래에) 채널 영역(420)을 형성하는 도핑되지 않은 고 밴드 갭 재료(431)일 수 있다. 고 밴드 갭 재료(430)의 원위 부분들은 드레인/소스 영역들(422)을 제공하기 위한 도핑되지 않은 고 밴드 갭 재료(432)일 수 있다. 도펀트들은, 도 1 내지 도 3의 도핑된 고 밴드 갭 재료(132, 332)에 대하여 이상에서 논의된 도펀트들 중 임의의 도펀트를 포함하거나, 또는 이로 본질적으로 구성되거나 또는 구성될 수 있다. 채널 영역(420)과 드레인/소스 영역들(422) 사이의 고 밴드 갭 재료(430)는 오프셋 영역들(424)을 형성하는 덜-도핑된 고 밴드 갭 재료(434)일 수 있다. 도 1 내지 도 3의 스트링 드라이버들(100, 200, 300)과 마찬가지로, 오프셋 영역들(424)이 짧을 수 있지만(예를 들어, 0.20 마이크로미터 미만(0.20 μm미만)(예를 들어, 약 0 μm)); 그러나, 채널 영역(420) 내에 또는 주위에 고 밴드 갭 재료(430)를 가지면, 스트링 드라이버(400)는, 유해한 누설 없이 그리고 충분한 전류 드라이브를 가지고, 2-차원 전하 저장 디바이스 어레이(예를 들어, 2D NAND 어레이) 내에서의 또는 3-차원 전하 저장 디바이스 어레이(예를 들어, 3D NAND 어레이) 내에서의 고-전압 동작을 위해 전도성일 수 있다.
도 5를 참조하면, 스트링 드라이버(500)는, 대안적으로, 채널 영역(520) 내에 저 밴드 갭 재료(530)(예를 들어, 도핑되지 않은 저 밴드 갭 재료(531))를 포함할 수 있다. 본원에서 사용되는 용어 "저 밴드 갭 재료"는, 폴리실리콘의 밴드 갭과 대략 동일하거나 또는 더 작은 에너지 밴드 갭(즉, 약 1.12 eV 또는 그 이하의 밴드 갭)을 갖는 재료를 의미하고 이를 포함한다. 저 밴드 갭 재료(530)는, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 인듐 갈륨 비소(InGaAs) 중 적어도 하나를 포함하거나, 이로 본질적으로 구성되거나, 또는 구성될 수 있다.
드레인/소스 영역들(422)의 도핑된 밴드 갭 재료(432)와 오프셋 영역들(424)의 덜-도핑된 고 밴드 갭 재료(434) 사이의 채널 영역(520) 내의 저 밴드 갭 재료(530)의 포함은 채널 영역(520)을 통한 전류 드라이브를 추가로 향상시킬 수 있다. 따라서, 스트링 드라이버(500)는, 유해한 누설 없이 그리고 충분한 전류 드라이브를 가지고, 2-차원 전하 저장 디바이스 어레이(예를 들어, 2D NAND 어레이) 내에서의 또는 3-차원 전하 저장 디바이스 어레이(예를 들어, 3D NAND 어레이) 내에서의 고-전압 동작을 위하여 전도성일 수 있다.
도 1 내지 도 5의 스트링 드라이버들(100, 200, 300, 400, 500)은 오프셋 영역들의 고 밴드 갭 재료 내에 그리고 드레인/소스 영역들의 고 밴드 갭 재료 내에 적어도 하나의 도펀트를 포함하며, 다른 실시예들에 있어서, 고 밴드 갭 재료는 적어도 하나의 도펀트가 없을 수 있다. 이러한 실시예들에 있어서, 전극들의 전도성 재료와 드레인/소스 영역들의 고 밴드 갭 재료 사이의 접촉은 오믹(Ohmic) 접촉들을 형성하기에 충분할 수 있다. 따라서, 드레인/소스 영역들(122(도 1), 222(도 2), 322(도 3), 422(도 4 및 도 5)) 및 오프셋 영역들(124(도 1), 224(도 2 ), 324(도 3), 424(도 4 및 도 5)) 각각은, 각기 도핑된 고 밴드 갭 재료(132(도 1 및 도 2), 332/332'(도 3), 432(도 4 및 도 5)) 및 덜-도핑된 고 밴드 갭 재료(134(도 1 및 도 2), 334/334'(도 3), 434(도 4 및 도 5))이 아니라, 도핑되지 않은 고 밴드 갭 재료(131(도 1 및 도 2), 331(도　3), 431(도 4), 531(도 5))로 본질적으로 구성될 수 있다.
따라서, 스트링 드라이버를 포함하는 디바이스가 개시된다. 스트링 드라이버는 드레인 영역과 소스 영역 사이에 채널 영역을 포함한다. 채널 영역, 드레인 영역, 또는 소스 영역 중 적어도 하나는 고 밴드 갭 재료를 포함한다. 게이트 영역은 고 밴드 갭 재료에 인접하여 이로부터 이격된다.
도 6 내지 도 11을 참조하면, 도 1의 스트링 드라이버(100)를 제조하는 방법 내의 다양한 스테이지들이 예시된다. 전도성 재료(612)는, 도 1의 전극들(112)의 하부 전극을 제공하기 위해 기판(101)의 주 표면(102) 상에 형성되고 패턴화될 수 있다. 전도성 재료(612)는 전도성 금속을 포함하거나, 이로 본질적으로 구성되거나, 또는 구성될 수 있다. 유전체 재료(662)의 제 1 부분(예를 들어, 산화물(예를 들어, 실리콘 이산화물(SiO2)), 질화물(예를 들어, 실리콘 질화물(SiN))이 전도성 재료(612)에 인접하여 형성될 수 있다. 유전체 재료(662)의 제 1 부분 내에 배치되는 전도성 재료(612)의 영역을 형성하기 위한 기술들은 당업자에게 명백할 것이며, 따라서 본원에서 상세하게 논의되지 않는다.
일부 실시예들에 있어서, 전도성 재료(612)는, 화살표들 D에 의해 표시되는 바와 같이, 적어도 하나의 도펀트(633)를 가지고 도핑될 수 있다. 적어도 하나의 도펀트는, 이후에 도 1의 도핑된 고 밴드 갭 재료(132) 내로 포함될, 알루미늄(Al) 및 실리콘(Si)을 포함하는 그룹으로부터 선택된 이상에서 논의된 n-형 도펀트일 수 있다. 대안적으로, 제조될 스트링 드라이버가 드레인/소스 영역들(122)(도 1) 내에 도펀트를 포함하지 않는 실시예들에서와 같이, 도 6의 도핑 액션이 스킵될 수 있다. 따라서, 화살표들 D에 의해 표시되는 적어도 하나의 도펀트(633)의 양은 (적어도 하나의 도펀트(633) 없이 드레인/소스 영역들(122)(도 1)을 형성하기 위하여) 0일 수 있거나, 또는 (적어도 하나의 도펀트(633)를 가지고 드레인/소스 영역들(122)(도 1)을 형성하기 위하여) 0보다 더 클 수도 있다.
유전체 재료(662')의 제 2 부분은 전도성 재료(612) 위에, 그리고 포함되는 경우, 적어도 하나의 도펀트(633) 위에 형성될 수 있다. 유전체 재료(662')의 제 2 부분은, 유전체 재료(662)와 동일하거나 또는 상이한 유전체 재료를 포함하거나, 또는 이로 본질적으로 구성되거나, 또는 구성될 수 있다.
전도성 재료(650)는 유전체 재료(662')의 제 2 부분 위에 형성될 수 있다. 전도성 재료(650)는 도 1의 게이트 영역(150)에 대하여 이상에서 설명된 전도성 재료일 수 있다. 전도성 재료(650)는 유전체 재료(662")의 제 3 부분 내에 영역을 제공하도록 형성될 수 있다. 유전체 재료(662")의 제 3 부분은, 유전체 재료(662, 662')의 제 1 및 제 2 부분들 중 하나 또는 둘 모두와 동일하거나 또는 상이한 유전체 재료를 포함하거나, 또는 이로 본질적으로 구성되거나, 또는 구성될 수 있다. 유전체 재료(662")의 제 3 부분 내에 배치되는 전도성 재료(650)의 영역을 형성하기 위한 기술들이 당업자에게 명백할 것이며, 따라서 본원에서 상세하게 논의되지 않는다.
유전체 재료(662")의 제 4 부분은 유전체 재료(650) 위에 그리고 유전체 재료(662")의 제 3 부분 위에 형성될 수 있다. 유전체 재료(662"')의 제 4 부분은, 유전체 재료(662, 662', 662")의 제 1, 제 2, 및 제 3 부분들 중 임의의 하나 또는 전부와 동일하거나 또는 상이한 유전체 재료를 포함하거나, 또는 이로 본질적으로 구성되거나, 또는 구성될 수 있다.
도 8을 참조하면, 개구부(840)는 유전체 재료(650)를 통해 그리고 유전체 재료(662', 662", 662"')의 제 2, 제 3, 및 제 4 부분들의 각각을 통해 형성될 수 있으며, 도 1에 대하여 논의된 유전체 재료(140)로 충전될 수 있다. 개구부(840)는, 도 6의 도핑 액션이 스킵되지 않았던 경우, 상부 표면의 이러한 부분이 적어도 하나의 도펀트(633)를 포함할 수 있는, 전도성 재료(612)의 상부 부분을 노출시키기 위하여, 예를 들어, 에칭에 의해 형성될 수 있다. 따라서, 유전체 재료(140)는 전도성 재료(612)와 물리적으로 접촉할 수 있다.
도 9를 참조하면, 다른 개구부(940)는, 전도성 재료(612)의 일 부분을 노출시키지만 전도성 재료(650)는 노출시키지 않도록 하기 위하여, 예를 들어, 에칭에 의해 전도성 재료를(140)를 통해 형성될 수 있다. 도 6의 도핑 액션이 수행된 실시예들에 있어서, 전도성 재료(612)의 노출된 부분은 적어도 하나의 도펀트(633)를 포함하는 부분일 수 있다.
도 10을 참조하면, 다른 개구부(940)는 고 밴드 갭 재료(130)로 충전될 수 있다. 스트링 드라이버(100)(도 1)가 드레인/소스 영역들(122) 내에 그리고 오프셋 영역들(124)(도 1) 내에 적어도 하나의 도펀트(633)를 포함하는 실시예들에 있어서, 다른 개구부(940)를 고 밴드 갭 재료(130)를 가지고 충전한 이후에, 적어도 하나의 도펀트(633)의 추가적인 양이, 도 11의 화살표들 E에 의해 표시되는 바와 같이, 고 밴드 갭 재료(130)의 상부 표면 내로 주입될 수 있다. 그 이전에, 동시에, 또는 그 이후에, 화살표들 F에 의해 표시되는 바와 같이, 적어도 하나의 도펀트(633)가 전도성 재료(612)로부터 고 밴드 갭 재료(130)의 하부 부분 내로 확산하게끔 하기 위하여 열 처리가 수행될 수 있다. 따라서, 드레인/소스 영역들(122)(도 1)의 상부의 도핑된 고 밴드 갭 재료(132)는 주입(화살표들 E)에 의해 형성되며, 드레인/소스 영역들(122)(도 1)의 하부의 도핑된 고 밴드 갭 재료(132)는 열 처리(화살표들 F)에 의해 형성된다. 그렇지 않으면, 스트링 드라이버가 드레인/소스 영역들(122) 내에 또는 오프셋 영역들(124)(도 1) 내에 적어도 하나의 도펀트(633)를 포함하지 않는 실시예들에 있어서, 고 밴드 갭 재료(130)를 가지고 다른 개구부(940)를 충전한 이후에, 어떠한 추가적인 도펀트도 추가되지 않고 어떠한 열 처리도 수행되지 않을 수 있다. 따라서, 화살표들 E에 의해 표시되는 적어도 하나의 도펀트(633)의 추가적인 양의 양은 (적어도 하나의 도펀트(633) 없이 드레인/소스 영역들(122)(도 1)을 형성하기 위하여) 0일 수 있거나, 또는 (적어도 하나의 도펀트(633)를 가지고 드레인/소스 영역들(122)(도 1)을 형성하기 위하여) 0보다 더 클 수도 있다. 그러면, 소스/드레인 전극들(112)의 상부를 형성하기 위한 추가적인 전도성 재료는, 도 1의 스트링 드라이버(100)를 형성하기 위하여, 고 밴드 갭 재료(130) 위에 형성될 수 있다.
도 12 및 도 13을 참조하면, 도 2의 스트링 드라이버(200)를 제조하는 방법의 다양한 스테이지들이 예시된다.
도 12의 스테이지는 도 6 내지 도 10에 예시된 스테이지들을 따를 수 있다. 개구부(940)(도 10) 내에 고 밴드 갭 재료(130)를 형성한 이후에, 다른 개구부(1240)는 전도성 재료(612)의 일 부분을 노출시키기 위하여 고 밴드 갭 재료(130)를 통해 형성될 수 있다. 스트링 드라이버(200)(도 2)가 적어도 하나의 도펀트(633)를 포함하는 드레인/소스 영역들(222) 및 오프셋 영역들(224)을 갖는 실시예들에 있어서, 전도성 재료(612)의 노출된 부분은 적어도 하나의 도펀트(633)를 가지고 도핑될 수 있다.
도 13을 참조하면, 그런 다음, 다른 개구부(1240)는, 도 2에 대하여 이상에서 논의된, 다른 유전체 재료(260)로 충전될 수 있다. 스트링 드라이버(200)(도 2)가 적어도 하나의 도펀트(633)를 포함하는 실시예들에 있어서, 적어도 하나의 도펀트(633)의 추가적인 양은, 도 2의 드레인/소스 영역들(222)의 상부의 도핑된 고 밴드 갭 재료(132)를 형성하기 위하여, 화살표들 E'에 의해 표시되는 바와 같이, 고 밴드 갭 재료(130)의 상부 표면 내로 주입될 수 있다. 열 처리는, 도 2의 드레인/소스 영역들(222)의 하부의 도핑된 고 밴드 갭 재료(132)를 형성하기 위하여, 화살표들 F'에 의해 표시되는 바와 같이, 적어도 하나의 도펀트(633)가 고 밴드 갭 재료(130)의 하부 부분 내로 확산하게끔 할 수 있다. 열 처리(화살표 F')는 추가적인 주입(화살표들 E')에 선행하거나, 이와 동시이거나, 또는 뒤따를 수 있다. 다른 유전체 재료(260)를 가지고 다른 개구부(1240)를 충전하는 단계는 추가적인 주입(화살표들 E') 및 열 처리(화살표들 F') 중 하나 또는 둘 모두에 선행하거나 또는 뒤따를 수 있다. 그렇지 않으면, 스트링 드라이버가 적어도 하나의 도펀트(633)를 포함하지 않는 실시예들에 있어서, 어떠한 추가적인 도핑(화살표들 E') 또는 열 처리가 수행되지 않을 수 있다. 따라서, 화살표들 E'에 의해 표시되는 적어도 하나의 도펀트(633)의 추가적인 양의 양은 (적어도 하나의 도펀트(633) 없이 드레인/소스 영역들(222)(도 2)을 형성하기 위하여) 0일 수 있거나, 또는 (적어도 하나의 도펀트(633)를 가지고 드레인/소스 영역들(222)(도 1)을 형성하기 위하여) 0보다 더 클 수도 있다. 그런 다음, 전극들(112)(도 2)의 상부는, 도 2의 스트링 드라이버(200)를 형성하기 위하여, 유전체 재료(140), 고 밴드 갭 재료(130), 및 다른 유전체 재료(260) 위에 형성될 수 있다.
대안적으로, 일부 실시예들에 있어서, 도 12에 예시된 스테이지는 도 9의 스테이지를 따를 수 있으며, 여기에서 고 밴드 갭 재료(130)는, 다른 개구부(1240)를 형성하기 위하여 도 9의 개구부(940)의 중심 부분을 남겨 두고, 유전체 재료(140)의 내부 측벽들을 따라 고 밴드 갭 재료(130)를 증착함으로써 형성될 수 있다. 그런 다음, 다른 개구부(1240)는 도 13의 스테이지에서 다른 유전체 재료(260)로 충전될 수 있다.
도 14 내지 도 17을 참조하면, 도 3의 스트링 드라이버(300)를 형성하는 방법 내의 다양한 스테이지들이 예시된다. 도 6 내지 도 9의 스테이지들이 도 14의 스테이지에 선행될 수 있다. 도 9의 개구부(940)를 형성한 이후에, 외부 서브-영역의 고 밴드 갭 재료(330)가 유전체 재료(140) 상에 형성되며(예를 들어, 컨포멀하게(conformally) 증착되며), 내부 서브-영역의 다른 고 밴드 갭 재료(330')는 외부 서브-영역의 재료(330) 상에 형성된다(예를 들어, 컨포멀하게 증착된다). 중심 부분이 개방된 채로 남아서 다른 개구부(1440)를 형성할 수 있다.
도 15를 참조하면, 스트링 드라이버(300)(도 3)가 적어도 하나의 도펀트(633)를 포함하는 실시예들에 있어서, 적어도 하나의 도펀트(633)의 추가적인 양은, 도 3의 드레인/소스 영역들(322)의 상부의 도핑된 고 밴드 갭 재료(332, 332')를 형성하기 위하여, 화살표들 E'에 의해 표시되는 바와 같이, 고 밴드 갭 재료들(330, 330') 둘 모두의 상부 부분 내로 주입될 수 있다. 주입(화살표 E') 이전에, 동시에, 또는 이후에, 열 처리는, 도 3의 드레인/소스 영역들(322)의 하부의 도핑된 고 밴드 갭 재료(332, 332')를 형성하기 위하여, 화살표들 F'에 의해 표시되는 바와 같이, 적어도 하나의 도펀트(633)가 전도성 재료(612)로부터 고 밴드 갭 재료들(330, 330')의 하부 부분 내로 확산하게끔 할 수 있다. 그렇지 않으면, 스트링 드라이버(300)(도 3)가 적어도 하나의 도펀트(633)를 포함하지 않는 실시예들에 있어서, 어떠한 추가적인 도핑(화살표들 E') 또는 열 처리가 수행되지 않을 수 있다. 따라서, 화살표들 E'에 의해 표시되는 적어도 하나의 도펀트(633)의 추가적인 양의 양은 (적어도 하나의 도펀트(633) 없이 드레인/소스 영역들(322)(도 3)을 형성하기 위하여) 0일 수 있거나, 또는 (적어도 하나의 도펀트(633)를 가지고 드레인/소스 영역들(322)(도 1)을 형성하기 위하여) 0보다 더 클 수도 있다.
도 16을 참조하면, 전도성 재료(612')의 추가적인 양(예를 들어, 전도성 재료(612))은, 부분적으로 충전된 개구부(1640)를 형성하기 위하여, 다른 개구부(1440)(도 15) 내에 형성될 수 있다(예를 들어, 증착될 수 있다). 전도성 재료(612')는, 소스/드레인 전극들(312)(도 3)의 하부의 나머지의 전도성 재료(612)와 동일하거나 또는 상이할 수 있다.
도 17을 참조하면, 소스/드레인 전극들(312)(도 3)의 상부의 측벽 접촉 연장 부분들(314)의 상부를 형성하기 위하여, 다른 유전체 재료(260)가 전도성 재료(612')의 추가적인 양 위에 형성(예를 들어, 증착)되며, 전도성 재료(612")의 다른 양이 다른 유전체 재료(260)위에 형성(예를 들어, 증착)된다. 전도성 재료(612")의 다른 양은 전도성 재료(612) 및 전도성 재료(612')의 추가적인 양과 동일하거나 또는 상이할 수 있다.
부분적으로 충전된 개구부(1640) 내에 다른 유전체 재료(260)를 형성하는 단계에서, 다른 유전체 재료(260)는 개구부(1640)를 충전하지 않도록 형성될 수 있다. 대안적으로, 다른 유전체 재료(260)는 개구부(1640)를 충전하도록 형성될 수 있으며, 그런 다음 유전체 재료(662"')의 제 4 부분의 상부 표면에 대하여 유전체 재료(260)의 상부 표면을 리세스(recess)하기 위하여 일 부분이 제거(예를 들어, 에칭)될 수 있다.
전도성 재료(612")의 다른 양은 개구부(1640)의 나머지를 충전하고 유전체 재료(662"')의 제 4 부분의 상부 표면 위로 연장하도록 형성될 수 있으며, 그런 다음, 소스/드레인 전극들(312)(도 3)의 상부를 형성하기 위해 패턴화(예를 들어, 에칭)될 수 있고, 여기에서 측벽 접촉 연장 부분(314)은 필러 부분(310) 내로 연장한다.
도 18 내지 도 20을 참조하면, 도 4의 스트링 드라이버(400)를 형성하는 방법 내의 다양한 스테이지들이 예시된다. 전구체 구조체(1800)는, 기판(101) 위에(예를 들어, 기판(101)의 주 표면(102) 상에) 다른 유전체 재료(460)를 형성하는 단계, 다른 유전체 재료(460) 위에 고 밴드 갭 재료(430)(이는, 이러한 스테이지에서, 도핑되지 않은 고 밴드 갭 재료(431)(도 4)로 구성될 수 있음)를 형성하는 단계, 고 밴드 갭 재료(430) 위에 유전체 재료(440)를 형성하는 단계, 및 유전체 재료(440) 위에 전도성 재료(650)를 형성하는 단계에 의해 형성될 수 있다.
도 19를 참조하면, 그런 다음, 전구체 구조체(1800)는, 고 밴드 갭 재료(430)로부터 전도성 재료(650)를 이격시키는 유전체 재료(440)의 영역 및 전도성 재료(650)의 게이트 영역(450)을 정의하기 위하여 고 밴드 갭 재료(430)로 패턴화(예를 들어, 에칭)될 수 있다.
스트링 드라이버(400)(도 4)가 적어도 하나의 도펀트(633)를 포함하는 실시예들에 있어서, 도핑되지 않은 고 밴드 갭 재료(431)의 채널 영역(420)으로부터, 덜-도핑된 고 밴드 갭 재료(434)의 오프셋 영역들(424)에 의해, 도핑된 고 밴드 갭 재료(432)의 드레인/소스 영역들(422)을 형성하기 위하여, 화살표들 D에 의해 표시된 바와 같이, 적어도 하나의 도펀트(633)를 고 밴드 갭 재료(430)의 노출된 부분들 내로 주입하기(도 20) 위하여 주입이 수행될 수 있다(도 19). 그렇지 않으면, 스트링 드라이버(400)(도 4)가 적어도 하나의 도펀트(633)를 포함하지 않는 실시예들에 있어서, 어떠한 주입(화살표들 D)도 수행되지 않을 수 있다. 따라서, 화살표들 D에 의해 표시되는 적어도 하나의 도펀트(633)의 양은 (적어도 하나의 도펀트(633) 없이 드레인/소스 영역들(422)(도 4)을 형성하기 위하여) 0일 수 있거나, 또는 (적어도 하나의 도펀트(633)를 가지고 드레인/소스 영역들(422)(도 4)을 형성하기 위하여) 0보다 더 클 수도 있다. 그런 다음, 유전체 재료(440')의 다른 양이 게이트 영역(450) 근처에 형성될 수 있다.
도 21 내지 도 24를 참조하면, 도 5의 스트링 드라이버(500)를 형성하는 방법 내의 다양한 스테이지들이 예시된다. 도 18 내지 도 20의 방법과 마찬가지로, 다른 유전체 재료(460)가 기판(101) 위에 형성되며, 고 밴드 갭 재료(430)는 유전체 재료(460) 위에 형성된다. 저 밴드 갭 재료(530)가 또한 유전체 재료(460) 위에 형성된다. 이러한 스테이지에서, 고 밴드 갭 재료(430)는 도핑되지 않은 고 밴드 갭 재료(431)일 수 있으며, 저 밴드 갭 재료(530)가 또한 도핑되지 않을 수 있다.
저 밴드 갭 재료(530)가 형성되고, 패턴화(예를 들어, 에칭)될 수 있으며, 그런 다음, 고 밴드 갭 재료(430)가 저 밴드 갭 재료(530) 주위에 형성되고, 고 밴드 갭 재료(430) 내에 인레이(inlay)된 저 밴드 갭 재료(530)를 갖는 전구체 구조체(2100)를 형성하기 위하여 평탄화될 수 있다. 대안적으로, 고 밴드 갭 재료(430)는 도 18과 동일한 방식으로 다른 유전체 재료(460) 위에 형성될 수 있으며, 그런 다음 저 밴드 갭 재료(530)로 충전된 개구부를 형성하기 위해 패턴화될 수 있고, 밴드 갭 재료(430) 내에 인레이된 저 밴드 갭 재료(530)를 갖는 전구체 구조체(2100)를 형성하기 위해 평탄화될 수 있다.
유전체 재료(440) 및 그 다음 전도성 재료(650)가 도 22의 전구체 구조체(2200)를 형성하기 위하여 도 21의 전구체 구조체(2100) 위에 연속적으로 형성될 수 있다. 그런 다음, 전구체 구조체(2200)는 고 밴드 갭 재료(430)의 부분들을 노출시키기 위하여 패턴화(예를 들어, 에칭)될 수 있으며, 여기에서 드레인/소스 영역들(422)(도 5)이 형성될 것이다. 스트링 드라이버(500)(도 5)가 적어도 하나의 도펀트(633)를 포함하는 실시예들에 있어서, 그런 다음, 적어도 하나의 도펀트(633)(도 24)는, 도 23의 화살표들 D에 의해 표시되는 바와 같이, 고 밴드 갭 재료(430) 내로 주입될 수 있다. 주입 동안, 저 밴드 갭 재료(530)가 노출되지 않을 수 있으며; 오히려, 이는 전도성 재료(650)의 게이트 영역(450) 및 유전체 재료(440)의 나머지 부분에 의해 커버된 채로 남아 있을 수 있다. 주입(화살표 D)은, 덜-도핑된 고 밴드 갭 재료(431)의 오프셋 영역들(424)에 의해 저 밴드 갭 재료(530)(도핑되지 않음)의 채널 영역(520)으로부터 오프셋된 도핑된 고 밴드 갭 재료(432)의 드레인/소스 영역들(422)을 형성한다. 그렇지 않으면, 스트링 드라이버(500)(도 5)가 적어도 하나의 도펀트(633)를 포함하지 않는 실시예들에 있어서, 어떠한 주입(화살표들 D)도 수행되지 않을 수 있다. 따라서, 화살표들 D에 의해 표시되는 적어도 하나의 도펀트(633)의 양은 (적어도 하나의 도펀트(633) 없이 드레인/소스 영역들(422)(도 5)을 형성하기 위하여) 0일 수 있거나, 또는 (적어도 하나의 도펀트(633)를 가지고 드레인/소스 영역들(422)(도 5)을 형성하기 위하여) 0보다 더 클 수도 있다. 그런 다음, 유전체 재료(440')의 다른 양이 게이트 영역(450) 근처에 형성될 수 있다.
고 밴드 갭 재료(430)을 형성하는 단계(도 18 및 도 21)에서, 저-온(예를 들어, 400℃ 미만) 증착 프로세스가 사용될 수 있다. 이러한 증착 프로세스는, 예를 들어 그리고 비제한적으로, 원자층 증착(ALD), 및 화학 기상 증착(CVD) 중 하나 이상을 포함할 수 있다. 따라서, 고 밴드 갭 재료(430)는 이전에 형성된 재료들 및 구조체들을 열적으로 열화시키지 않고 형성될 수 있다.
따라서, 디바이스의 스트링 드라이버를 형성하는 방법이 개시된다. 방법은 고 밴드 갭 재료를 형성하는 단계를 포함한다. 유전체 재료는 고 밴드 갭 재료에 인접하여 형성된다. 전도성 재료의 영역이 유전체 재료에 인접하여 형성된다. 전도성 재료의 영역은 적어도 유전체 재료에 의해 고 밴드 갭 재료로부터 이격된다.
도 25를 참조하면, 섹션 라인 A-A를 따라 취한 도 1의 스트링 드라이버(100)의 단면의 개략적인 상단 평면도가 예시된다. 필러 부분(110)(도 1)은 둥근(예를 들어, 원형) 수평 단면 영역을 정의할 수 있다. 게이트 영역(150)은 또한, 필러 부분(110)(도 1)의 중심에 대하여 균일하게 분포된 주변 에지를 갖는, 원형 수평 단면 영역을 정의할 수 있다. 그러나, 도 25에 예시된 바와 같이, 게이트 영역(150)의 수평 단면 형상은 대안적인 형상(예를 들어, 비-만곡, 비-둥근, 비-원형)을 가질 수 있다.
예를 들어, 그리고 비제한적으로, 게이트 영역(150')은, 도 26에 예시된 바와 같이, 고 밴드 갭 재료(130)의 2개 이상의 필러 부분(110)(도 1) 주위로 연장할 수 있다. 따라서, 고 밴드 갭 재료(130)의 2개 이상의 채널 영역(120)(도 1)(및 그에 따라서, 드레인/소스 영역들(122)(도 1)의 2개 이상의 쌍)은 하나의 게이트 영역(150') 구조체와 연관될 수 있다. 고 밴드 갭 재료(130)의 복수의 필러 부분(110)(도 1)의 포함은, 동작 동안 스트링 드라이버의 전류 드라이브를 향상시킬 수 있다.
도 27 및 도 28은, 각기, 섹션 라인 B-B를 따라서 취한 도 2의 스트링 드라이버(200)의, 그리고 섹션 라인 C-C를 따라 취한 도 3의 스트링 드라이버(300)의 단면의 개략적인 상단 평면도들이다. 다시 한번, 어느 하나의 구조체(200, 300)의 게이트 영역(150)은, 도 2 또는 도 3에 예시된 것을 너머서 측방으로 연장할 수 있다.
도 29를 참조하면, 본원에서 설명된 하나 이상의 실시예들에 따라 구현된 반도체 디바이스(2900)의 간략화된 블록도가 예시된다. 반도체 디바이스(2900)는 복수의 전하 저장 디바이스들(2914)(예를 들어, 비-휘발성 메모리 디바이스들)의 어레이(2902)를 포함하며, 이러한 어레이(2902)는, 예를 들어 그리고 비제한적으로, 비-휘발성 메모리 디바이스들의 2-차원 어레이(예를 들어, 2D NAND) 또는 비-휘발성 메모리 디바이스들의 3-차원 어레이(예를 들어, 3D NAND)일 수 있다. 반도체 디바이스(2900)는, 데이터 라인들(2905)을 통해 전하 저장 디바이스들(2914) 중 적어도 일부와 동작가능하게 통신하는 제어 로직 컴포넌트(2904)를 더 포함한다. 스트링 드라이버(2906)는 액세스 라인들(2907)(예를 들어, 워드 라인들)을 통해 어레이(2902)의 전하 저장 디바이스들(2914)의 적어도 일부와 동작가능하게 통신한다. 스트링 드라이버(2906)는, 전술된 연관된 방법들 중 임의의 방법에 의해 형성된, 스트링 드라이버들(100, 200, 300, 400, 및 500)(각기 도 1 내지 도 5) 중 임의의 스트링 드라이버를 포함할 수 있다. 제어 로직 컴포넌트(2904)는 전하 저장 디바이스들(2914) 중 임의의 것 또는 전부에 기입하거나 또는 이로부터 판독하기 위하여 어레이(2902)와 동작가능하게 상호작용하도록 구성될 수 있으며, 반면 스트링 드라이버(2906)는 전하 저장 디바이스들(2914)에 기입하거나 또는 이로부터 판독하는 동안 액세스 라인들(2907)로 전류를 드라이브함으로써 어레이(2902)와 동작가능하게 상호작용하도록 구성될 수 있다.
따라서, 전하 저장 디바이스들의 어레이를 포함하는 디바이스가 개시된다. 디바이스는 또한 전하 저장 디바이스들의 어레이와 동작가능하게 통신하는 액세스 라인들을 포함한다. 스트링 드라이버는 액세스 라인들의 적어도 하나의 액세스 라인과 동작가능하게 통신하고 있다. 스트링 드라이버는 고 밴드 갭 재료를 포함하는 소스 영역 및 드레인 영역을 포함한다. 스트링 드라이버는 또한 고 밴드 갭 재료 또는 저 밴드 갭 재료를 포함하는 적어도 하나의 채널 영역을 포함한다. 적어도 하나의 채널 영역은 드레인 영역과 소스 영역 사이에서 연장한다.
도 30을 참조하면, 비-휘발성 메모리 시스템(예를 들어, 프로세서-기반 시스템)(3000)이 도시된다. 시스템(3000)은 본 개시의 실시예들에 따라 제조된 다양한 전자 디바이스들을 포함할 수 있다. 시스템(3000)은, 컴퓨터, 호출기, 셀룰러 폰, 개인용 전자수첩, 제어 회로, 또는 다른 전자 디바이스와 같은 다양한 유형들 중 임의의 것일 수 있다. 시스템(3000)은, 시스템(3000) 내에서 시스템 기능들 및 요청들의 프로세싱을 제어하기 위한 마이크로프로세서와 같은 하나 이상의 프로세서들(3002)을 포함할 수 있다. 프로세서(3002) 및 시스템(3000)의 다른 서브컴포넌트들은 본 개시의 실시예들에 따라 제조된 스트링 드라이버들과 동작가능하게 통신하는 전하 저장 디바이스 어레이들을 포함할 수 있다.
시스템(3000)은 프로세서(3002)와 동작가능하게 통신하는 전원 공급장치(3004)를 포함할 수 있다. 예를 들어, 시스템(3000)이 휴대용 시스템인 경우, 전원 공급장치(3004)는 연료 전지, 전력 포집 디바이스(power scavenging device), 영구 배터리들, 교체가능 배터리들, 및 재충전가능 배터리들 중 하나 이상을 포함할 수 있다. 전원 공급장치(3004)는 또한 AC 어댑터를 포함할 수 있으며, 따라서, 시스템(3000)은, 예를 들어, 벽면 콘센트 내에 플러그될 수 있다. 전원 공급장치(3004)는 또한 DC 어댑터를 포함할 수 있어서, 시스템(3000)은, 예를 들어, 차량 담배 라이터 또는 차량 전력 포트 내에 플러그될 수 있다.
다양한 다른 디바이스들이 시스템(3000)이 수행하는 기능들에 따라 프로세서(3002)에 결합될 수 있다. 예를 들어, 사용자 인터페이스(3006)가 프로세서(3002)에 결합될 수 있다. 사용자 인터페이스(3006)는 버튼들, 스위치들, 키보드, 라이트 펜, 마우스, 디지타이저 및 스타일러스, 터치 스크린, 음성 인식 시스템, 마이크, 또는 이들의 조합과 같은 입력 디바이스들을 포함할 수 있다. 디스플레이(3008)가 또한 프로세서(3002)에 결합될 수 있다. 디스플레이(3008)는 LCD 디스플레이, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED 디스플레이, 3-차원 프로젝션, 오디오 디스플레이, 또는 이들의 조합을 포함할 수 있다. 추가로, RF 서브-시스템/기저대역 프로세서(3010)가 또한 프로세서(3002)에 결합될 수 있다. RF 서브-시스템/기저대역 프로세서(3010)는 RF 수신기 및 RF 송신기(미도시)에 결합된 안테나를 포함할 수 있다. 통신 포트(3012), 또는 2개 이상의 통신 포트(3012)가 또한 프로세서(3002)에 결합될 수 있다. 통신 포트(3012)는, 예를 들어, 모뎀, 프린터, 컴퓨터, 스캐너, 또는 카메라와 같은 하나 이상의 주변 디바이스들(3014)에, 또는 근거리 네트워크, 원거리 네트워크, 인트라넷, 또는 인터넷과 같은 네트워크에 결합되도록 적응될 수 있다.
프로세서(3002)는 메모리 내에 저장된 소프트웨어 프로그램들을 구현함으로써 시스템(3000)을 제어할 수 있다. 소프트웨어 프로그램들은, 예를 들어, 운영 시스템, 데이터베이스 소프트웨어, 드래프팅 소프트웨어, 워드 프로세싱 소프트웨어, 매체 편집 소프트웨어, 또는 매체 재생 소프트웨어를 포함할 수 있다. 메모리는 다양한 프로그램들을 저장하고 이의 실행을 가능하게 하기 위해 프로세서(3002)에 동작가능하게 결합된다. 예를 들어, 프로세서(3002)는, 예를 들어, 각기 도 1 내지 도 5의 스트링 드라이버들(100, 200, 300, 400, 및 500) 중 임의의 것을 포함하는 스트링 드라이버와 동작가능하게 통신하는 전하 저장 디바이스들(예를 들어, 2D NAND 또는 3D NAND)의 어레이를 포함할 수 있는 시스템 메모리(3016)에 결합될 수 있다. 대안적으로, 또는 추가적으로, 메모리(3016)는, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 자기 랜덤 액세스 메모리(MRAM), 레이스트랙 메모리, 및 다른 알려진 메모리 유형들을 포함할 수 있다. 시스템 메모리(3016)는 휘발성 메모리, 비-휘발성 메모리, 또는 이들의 조합을 포함할 수 있다. 시스템 메모리(3016)는 전형적으로, 이것이 동적으로 로딩되는 애플리케이션들 및 데이터를 저장할 수 있도록 크다.
프로세서(3002)가 또한 비-휘발성 메모리(3018)에 결합될 수 있으며, 이는 시스템 메모리(3016)가 반드시 휘발성이라는 것을 암시하지는 않는다. 비-휘발성 메모리(3018)는, (예를 들어, 각기, 도 1 내지 도 5의 스트링 드라이버들(100, 200, 300, 400, 500) 중 임의의 것을 갖는) 스트링 드라이버와 동작가능하게 통신하며 시스템 메모리(3016)와 함께 사용될 판독-전용 메모리(ROM) 예컨대 EPROM, 저항성 판독-전용 메모리(RROM), 및 플래시 메모리(예를 들어, 2D NAND 또는 3D NAND) 중 하나 이상을 포함할 수 있다. 비-휘발성 메모리(3018)의 크기는 전형적으로, 임의의 필요한 운영 시스템, 애플리케이션 프로그램들, 및 고정 데이터를 저장하기에 충분히 크도록 선택된다. 추가적으로, 비-휘발성 메모리(3018)는, 예를 들어, 저항성 메모리 또는 다른 유형들의 비-휘발성 고체-상태 메모리를 포함하는 하이브리드 드라이보와 같은, 디스크 드라이브 메모리와 같은 고 용량 메모리를 포함할 수 있다.
따라서, 비-휘발성 메모리 디바이스들의 어레이를 포함하는 시스템이 개시된다. 적어도 하나의 스트링 드라이버가 어레이와 동작가능하게 통신한다. 스트링 드라이버는 고 밴드 갭 재료를 포함한다. 적어도 하나의 주변 디바이스는 비-휘발성 메모리 디바이스들의 어레이와 동작가능하게 통신한다. 적어도 하나의 주변 디바이스는 적어도 하나의 스트링 드라이버와 동작가능하게 통신하는 회로부를 포함한다.
개시된 디바이스 구조체들 및 방법들이 그것의 구현예에서 다양한 수정들 및 대안적인 형태들에 영향을 받기 쉬울 수 있지만, 특정 실시예들이 도면들에서 예로서 도시되고 본원에서 상세하게 설명되었다. 그러나, 본 발명이 개시된 특정 형태들에 한정되도록 의도되지 않는다는 것이 이해되어야만 한다. 오히려, 본 발명은 다음의 첨부된 청구항들 및 그들의 법적 등가물들에 의해 정의되는 바와 같은 본 개시의 범위 내에 속하는 모든 수정예들, 등가물들, 변형예들, 및 대안예들을 포괄한다.

Claims (20)

  1. 디바이스로서:
    스트링 드라이버;
    전하 저장 디바이스들의 어레이; 및
    상기 전하 저장 디바이스들의 어레이와 동작가능하게 통신하는 액세스 라인들을 포함하며,
    상기 스트링 드라이버는,
    드레인 영역과 소스 영역 사이의 채널 영역으로서, 상기 드레인 영역 및 상기 소스 영역은 고 밴드 갭(band gap) 재료를 포함하며, 상기 채널 영역은 상기 고 밴드 갭 재료 또는 저 밴드 갭 재료를 포함하고, 상기 채널 영역은 상기 드레인 영역과 상기 소스 영역 사이에서 연장하는, 상기 채널 영역; 및
    상기 고 밴드 갭 재료에 인접하며 이로부터 이격된 게이트 영역을 포함하며,
    상기 스트링 드라이버는 상기 액세스 라인들의 적어도 하나의 액세스 라인과 동작가능하게 통신하는, 디바이스.
  2. 청구항 1에 있어서, 상기 고 밴드 갭 재료는, 아연 산화물, 인듐 갈륨 아연 산화물, 인듐 아연 산화물, 실리콘 탄화물, 주석 산화물, 및 갈륨 비화물로 구성된 그룹으로부터 선택되는, 디바이스.
  3. 청구항 1에 있어서, 상기 드레인 영역 및 상기 소스 영역은 각기 0.2 마이크로미터 미만의(0.2　μm 미만의) 오프셋 영역에 의해 상기 채널 영역으로부터 이격되는, 디바이스.
  4. 청구항 1에 있어서, 상기 채널 영역은 상기 저 밴드 갭 재료를 포함하는, 디바이스.
  5. 청구항 4에 있어서, 상기 저 밴드 갭 재료는, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 및 인듐 갈륨 비소(InGaAs)로 구성된 그룹으로부터 선택되는, 디바이스.
  6. 청구항 1에 있어서, 상기 채널 영역은 상기 고 밴드 갭 재료 및 다른 고 밴드 갭 재료를 포함하는, 디바이스.
  7. 청구항 1에 있어서, 상기 스트링 드라이버는 복수의 채널 영역들을 포함하며, 상기 채널 영역들은 상기 고 밴드 갭 재료를 포함하는, 디바이스.
  8. 청구항 1에 있어서,
    상기 소스 영역은 적어도 하나의 도펀트로 도핑된 상기 고 밴드 갭 재료를 포함하며; 및
    상기 드레인 영역은 상기 적어도 하나의 도펀트로 도핑된 상기 고 밴드 갭 재료를 포함하고,
    상기 적어도 하나의 도펀트는 알루미늄(Al) 및 실리콘(Si)으로 구성된 그룹으로부터 선택되는, 디바이스.
  9. 청구항 1에 있어서, 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에서 측방으로 배치되는, 디바이스.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 스트링 드라이버는 한 쌍의 전극 사이에서 수직으로 연장하는 적어도 하나의 필러를 더 포함하며, 상기 적어도 하나의 필러는 상기 드레인 영역과 상기 소스 영역 사이에서 상기 채널 영역을 포함하고, 상기 적어도 하나의 필러는:
    상기 적어도 하나의 필러의 중심 부분에서 유전체 재료를 포함하며, 상기 채널 영역은 상기 유전체 재료를 측방에서 둘러싸고;
    상기 한 쌍의 전극의 각각의 전극은 상기 고 밴드 갭 재료의 일부에 의해 측방으로 둘러싸이는 수직으로 연장하는 부분을 포함하는, 디바이스.
  11. 디바이스의 스트링 드라이버를 형성하는 방법으로서,
    고 밴드 갭 재료를 형성하는 단계;
    상기 고 밴드 갭 재료에 인접하게 유전체 재료를 형성하는 단계;
    상기 유전체 재료에 인접하게 전도성 재료의 영역을 형성하는 단계로서, 상기 전도성 재료의 상기 영역은 적어도 상기 유전체 재료에 의해 상기 고 밴드 갭 재료로부터 이격되는, 단계; 및
    상기 유전체 재료에 인접하게 상기 전도성 재료의 영역을 형성한 후에, 드레인 영역 및 소스 영역 중 적어도 하나를 형성하기 위해 상기 전도성 재료의 영역 아래에서 상기 고 밴드 갭 재료의 적어도 일부를 도핑하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 고 밴드 갭 재료를 형성하는 단계 이전에, 다른 유전체 재료를 형성하는 단계를 더 포함하며; 및
    상기 고 밴드 갭 재료를 형성하는 단계는 상기 다른 유전체 재료에 인접하게 상기 고 밴드 갭 재료를 형성하는 단계를 포함하는, 방법.
  13. 청구항 11에 있어서, 상기 도핑하는 단계는 상기 유전체 재료를 형성하는 단계에 선행하며, 상기 드레인 영역 및 상기 소스 영역을 형성하기 위해 상기 전도성 재료의 영역 아래에서 상기 고 밴드 갭 재료의 부분들을 도핑하는 단계를 포함하고, 상기 드레인 영역은 상기 고 밴드 갭 재료의 도핑되지 않은 부분에 의해 또는 저 밴드 갭 재료의 도핑되지 않은 부분에 의해 상기 소스 영역으로부터 이격된, 방법.
  14. 청구항 11에 있어서,
    상기 고 밴드 갭 재료를 형성하는 단계 이전에,
    다른 전도성 재료를 형성하는 단계; 및
    적어도 하나의 도펀트를 가지고 상기 다른 전도성 재료를 도핑하는 단계를 더 포함하며;
    고 밴드 갭 재료를 형성하는 단계는 상기 적어도 하나의 도펀트를 가지고 도핑된 상기 다른 전도성 재료와 물리적으로 접촉하는 상기 고 밴드 갭 재료를 형성하는 단계를 포함하고;
    상기 전도성 재료의 영역 아래에서 상기 고 밴드 갭 재료의 상기 적어도 일부를 도핑하는 단계는:
    상기 적어도 하나의 도펀트가 상기 다른 전도성 재료로부터 상기 고 밴드 갭 재료의 하부 부분 내로 확산하게끔 하기 위하여 상기 고 밴드 갭 재료의 적어도 상기 하부 부분을 열에 노출시키는 단계를 포함하며,
    상기 방법은, 상기 고 밴드 갭 재료를 형성한 후에, 상기 고 밴드 갭 재료의 상부 부분 내로 상기 적어도 하나의 도펀트의 추가적인 양을 주입하는 단계를 더 포함하는, 방법.
  15. 청구항 13에 있어서, 상기 고 밴드 갭 재료의 상기 부분들을 도핑하는 단계는 상기 고 밴드 갭 재료의 상기 부분들 내로 적어도 하나의 도펀트를 주입하는 단계를 포함하며, 상기 부분들은 상기 고 밴드 갭 재료의 상기 도핑되지 않은 부분에 또는 상기 저 밴드 갭 재료의 상기 도핑되지 않은 부분에 측방으로 인접하는, 방법.
  16. 청구항 11에 있어서,
    상기 전도성 재료의 상기 영역을 형성하는 단계는 상기 유전체 재료를 형성하는 단계에 선행하며 그리고 상기 고 밴드 갭 재료를 형성하는 단계에 선행하고;
    상기 유전체 재료를 형성하는 단계는,
    상기 전도성 재료를 통해 개구부를 형성하는 단계; 및
    상기 개구부 내의 노출된 상기 전도성 재료에 인접하여 상기 유전체 재료를 형성하는 단계를 포함하며;
    상기 고 밴드 갭 재료를 형성하는 단계는 상기 유전체 재료에 인접하여 상기 고 밴드 갭 재료를 형성하는 단계를 포함하고,
    상기 도핑하는 단계는 상기 고 밴드 갭 재료를 형성하는 단계에 후속하는, 방법.
  17. 청구항 16에 있어서, 상기 고 밴드 갭 재료를 따라 다른 고 밴드 갭 재료를 형성하는 단계를 더 포함하는, 방법.
  18. 청구항 11에 있어서, 상기 유전체 재료를 형성하는 단계는 상기 고 밴드 갭 재료를 형성하는 단계에 선행하며, 상기 전도성 재료의 상기 영역을 형성하는 단계는 상기 유전체 재료를 형성하는 단계에 선행하고, 상기 유전체 재료는 상기 전도성 재료의 상기 영역을 상기 고 밴드 갭 재료로부터 이격시키는, 방법.
  19. 청구항 11에 있어서, 상기 유전체 재료를 형성하는 단계는 상기 고 밴드 갭 재료를 형성하는 단계에 후속하며, 상기 전도성 재료의 상기 영역을 형성하는 단계는 상기 유전체 재료를 형성하는 단계에 후속하는, 방법.
  20. 청구항 11 내지 청구항 19 중 어느 한 항에 있어서, 상기 고 밴드 갭 재료를 형성하는 단계는 400℃ 미만의 온도에서 상기 고 밴드 갭 재료를 증착하는 단계를 포함하는, 방법.
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