JP3127874B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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Description
【０００１】
【発明の属する技術分野】 本発明は電界効果トランジ
スタに関し、特にゲートとドレインとの間の耐電圧の向
上とその安定化に関する。
スタに関し、特にゲートとドレインとの間の耐電圧の向
上とその安定化に関する。
【０００２】
【従来の技術】高出力用電界効果トランジスタ（Ｐｏｗ
ｅｒ ＦＥＴ）の最大出力電力を決定するパラメータと
して耐圧（耐電圧）がある。シリコンＭＯＳＦＥＴの耐
圧を設計する際に、ゲート／ドレイン間のＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を接合型Ｆ
ＥＴと考え、 素子をＭＯＳＦＥＴとこの接合型ＦＥＴ
とのカスコード接続から構成されると見なす手法があ
る。これによって、例えばｎ型ＭＯＳＦＥＴの場合に
は、ゲート／ドレイン間のＬＤＤ領域のｎ型イオン注入
濃度とｐ型基板の濃度とを調節することで、 ソース／
ドレイン間にかけた電圧のうち何パーセントがゲート／
ドレイン間にかかるかを自由に設計できる。従って、ソ
ース／ドレイン間耐圧（以下、３端子耐圧と呼ぶ）を精
度良く制御できる。この手法は、第６回個体素子カンフ
ァレンスの予稿集２４９ページ（Ｐｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ ｔｈｅ ６ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏ
ｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ， ｐ２
４９）に述べられている。
ｅｒ ＦＥＴ）の最大出力電力を決定するパラメータと
して耐圧（耐電圧）がある。シリコンＭＯＳＦＥＴの耐
圧を設計する際に、ゲート／ドレイン間のＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を接合型Ｆ
ＥＴと考え、 素子をＭＯＳＦＥＴとこの接合型ＦＥＴ
とのカスコード接続から構成されると見なす手法があ
る。これによって、例えばｎ型ＭＯＳＦＥＴの場合に
は、ゲート／ドレイン間のＬＤＤ領域のｎ型イオン注入
濃度とｐ型基板の濃度とを調節することで、 ソース／
ドレイン間にかけた電圧のうち何パーセントがゲート／
ドレイン間にかかるかを自由に設計できる。従って、ソ
ース／ドレイン間耐圧（以下、３端子耐圧と呼ぶ）を精
度良く制御できる。この手法は、第６回個体素子カンフ
ァレンスの予稿集２４９ページ（Ｐｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ ｔｈｅ ６ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏ
ｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ， ｐ２
４９）に述べられている。
【０００３】一方、移動体通信や衛星間通信の地上基地
局に使われるマイクロ波領域での高出力ＦＥＴにはガリ
ウム砒素（以下 ＧａＡｓと略す）のＭＥＳＦＥＴやヘ
テロ接合ＦＥＴ（ＨＪＦＥＴ）が用いられている。これ
らのＧａＡｓ系ＦＥＴでは、絶縁体をゲートに用いたＭ
ＯＳＦＥＴとは異なり、ゲートのショットキー金属(以
下、ゲート金属と略す)のツェナー降伏電圧が低い。そ
のために、３端子耐圧に加えて、ゲート／ドレイン間の
逆方向耐圧（以下、２端子耐圧）も向上させる必要があ
る。
局に使われるマイクロ波領域での高出力ＦＥＴにはガリ
ウム砒素（以下 ＧａＡｓと略す）のＭＥＳＦＥＴやヘ
テロ接合ＦＥＴ（ＨＪＦＥＴ）が用いられている。これ
らのＧａＡｓ系ＦＥＴでは、絶縁体をゲートに用いたＭ
ＯＳＦＥＴとは異なり、ゲートのショットキー金属(以
下、ゲート金属と略す)のツェナー降伏電圧が低い。そ
のために、３端子耐圧に加えて、ゲート／ドレイン間の
逆方向耐圧（以下、２端子耐圧）も向上させる必要があ
る。
【０００４】ＧａＡｓＭＥＳＦＥＴの２端子耐圧を向上
させるための手段として、ゲートに接するＦＥＴ表面層
に意図的にドープしていないｉ−ＧａＡｓ層（図１６の
４４）を挿入する方法がある。この構造によって、ゲー
ト金属の逆方向耐圧が向上し、ＦＥＴの２端子耐圧とし
て２０Ｖ以上が得られている。この方法は、アイ・イー
・アイ・シー・イー・トランザクションズ・第Ｅ７４
巻、１２号、１９９１年（ＩＥＩＣＥ ＴＲＡＮＳＡＣ
ＴＩＯＮＳ、ＶＯＬ．Ｅ７４、ＮＯ．１２、１９９１）
に述べられている。
させるための手段として、ゲートに接するＦＥＴ表面層
に意図的にドープしていないｉ−ＧａＡｓ層（図１６の
４４）を挿入する方法がある。この構造によって、ゲー
ト金属の逆方向耐圧が向上し、ＦＥＴの２端子耐圧とし
て２０Ｖ以上が得られている。この方法は、アイ・イー
・アイ・シー・イー・トランザクションズ・第Ｅ７４
巻、１２号、１９９１年（ＩＥＩＣＥ ＴＲＡＮＳＡＣ
ＴＩＯＮＳ、ＶＯＬ．Ｅ７４、ＮＯ．１２、１９９１）
に述べられている。
【０００５】また別の方法として、ＭＯＳＦＥＴと同様
に、ゲート／ドレイン間のドーピング濃度をオーミック
部と比べて低くするＬＤＤ構造も広く使われている。こ
の構造は、ゲート近傍のドーピング濃度をオーミック部
より低くすることで、ゲート端での電界集中が緩和され
る。この方法については、第１７回ガリウムヒ素・アイ
シー・シンポジウム１９９５ テクニカル・ダイジェス
ト（１７ｔｈ ＧａＡｓ ＩＣ ＳＹＭＰＯＳＩＵＭ
１９９５ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）に述べ
られている。このＬＤＤ領域の長さ調節することで、２
５Ｖ以上の耐圧が得られている。
に、ゲート／ドレイン間のドーピング濃度をオーミック
部と比べて低くするＬＤＤ構造も広く使われている。こ
の構造は、ゲート近傍のドーピング濃度をオーミック部
より低くすることで、ゲート端での電界集中が緩和され
る。この方法については、第１７回ガリウムヒ素・アイ
シー・シンポジウム１９９５ テクニカル・ダイジェス
ト（１７ｔｈ ＧａＡｓ ＩＣ ＳＹＭＰＯＳＩＵＭ
１９９５ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）に述べ
られている。このＬＤＤ領域の長さ調節することで、２
５Ｖ以上の耐圧が得られている。
【０００６】
【発明が解決しようとする課題】従来の方法は一応の効
果を上げているが、これらの方法によってＧａＡｓ系Ｆ
ＥＴの２端子耐圧が完全に制御され、高い耐圧が常に得
られている訳ではない。なぜならば、ＧａＡｓの場合、
半導体表面に高濃度の表面準位が存在し、２端子耐圧は
この表面準位の性質に大きく影響を受けるものの表面準
位の性質は膜の種類や成膜方法によって変化し、それを
制御するのは困難だからである。従って、２端子耐圧
は、製造プロセスの不確定な要素によって大きく変動
し、製造現場ではしばしば耐圧不良の原因となってい
る。
果を上げているが、これらの方法によってＧａＡｓ系Ｆ
ＥＴの２端子耐圧が完全に制御され、高い耐圧が常に得
られている訳ではない。なぜならば、ＧａＡｓの場合、
半導体表面に高濃度の表面準位が存在し、２端子耐圧は
この表面準位の性質に大きく影響を受けるものの表面準
位の性質は膜の種類や成膜方法によって変化し、それを
制御するのは困難だからである。従って、２端子耐圧
は、製造プロセスの不確定な要素によって大きく変動
し、製造現場ではしばしば耐圧不良の原因となってい
る。
【０００７】また、耐圧を制御するためにシリコンＭＯ
ＳＦＥＴと同様のカスコード接続の手法を利用した耐圧
設計の適用は困難である。なぜならば、ＧａＡｓ系ＦＥ
Ｔの多くが縦方向に積層されたエピタキシャル基板を用
いて形成されるために、ＭＯＳＦＥＴのように横方向に
ドーピングプロファイルを変化させることはできないか
らである。またイオン注入法を用いてＬＤＤ構造を採用
したとしても、通常ＧａＡｓ系ＦＥＴでは、基板側のド
ーピングは制御されておらず、また表面準位の電位が不
安定なので、２端子耐圧を完全に制御するのはやはり困
難であった。
ＳＦＥＴと同様のカスコード接続の手法を利用した耐圧
設計の適用は困難である。なぜならば、ＧａＡｓ系ＦＥ
Ｔの多くが縦方向に積層されたエピタキシャル基板を用
いて形成されるために、ＭＯＳＦＥＴのように横方向に
ドーピングプロファイルを変化させることはできないか
らである。またイオン注入法を用いてＬＤＤ構造を採用
したとしても、通常ＧａＡｓ系ＦＥＴでは、基板側のド
ーピングは制御されておらず、また表面準位の電位が不
安定なので、２端子耐圧を完全に制御するのはやはり困
難であった。
【０００８】本発明の主な目的は、製造プロセスの変動
や保護膜の性質の影響を受けにくく、安定した高耐圧を
有する高出力用ＧａＡｓ系ＦＥＴを提供することにあ
る。
や保護膜の性質の影響を受けにくく、安定した高耐圧を
有する高出力用ＧａＡｓ系ＦＥＴを提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電界効果トランジスタは、エピタキシャル
成長層上に形成する電界効果トランジスタにおいて、電
界効果トランジスタのゲートとドレインとの間の第１導
電型の活性層表面に、ゲート金属と接して第２導電型の
半導体層が形成され、第２導電型の半導体層は、ゲート
電極とドレイン電極との間に電位差がないときには、中
性領域が形成される濃度と厚さとを持つことを特徴とす
る。
に、本発明の電界効果トランジスタは、エピタキシャル
成長層上に形成する電界効果トランジスタにおいて、電
界効果トランジスタのゲートとドレインとの間の第１導
電型の活性層表面に、ゲート金属と接して第２導電型の
半導体層が形成され、第２導電型の半導体層は、ゲート
電極とドレイン電極との間に電位差がないときには、中
性領域が形成される濃度と厚さとを持つことを特徴とす
る。
【００１０】前記第２導電型の半導体層は、ゲート金属
先端に接触する部分が除去されており、ゲート金属先端
部は、前記第１導電型の活性層に接しており、かつ、ゲ
ート金属側面は前記第２導電型の半導体層と接している
ことが本発明の好ましい態様である。
先端に接触する部分が除去されており、ゲート金属先端
部は、前記第１導電型の活性層に接しており、かつ、ゲ
ート金属側面は前記第２導電型の半導体層と接している
ことが本発明の好ましい態様である。
【００１１】ゲート金属先端部が、前記第２導電型の半
導体層に接して、その表面上に形成されていることも本
発明の好ましい態様である。
導体層に接して、その表面上に形成されていることも本
発明の好ましい態様である。
【００１２】ゲート金属先端部は下方に凸の形状を持つ
とともに、その最下面は、前記第１導電型の活性層に接
し、前記第２の導電型の半導体層には接しておらず、段
差部の底面は前記第２導電型の半導体層に接しているこ
とも本発明の好ましい態様である。
とともに、その最下面は、前記第１導電型の活性層に接
し、前記第２の導電型の半導体層には接しておらず、段
差部の底面は前記第２導電型の半導体層に接しているこ
とも本発明の好ましい態様である。
【００１３】前記第２導電型の半導体層が、ソースとゲ
ートとの間の表面には形成されていないことも本発明の
好ましい態様である。
ートとの間の表面には形成されていないことも本発明の
好ましい態様である。
【００１４】前記第２導電型の半導体層が、ゲートとド
レインとの間で少なくとも一部が除去されていることも
本発明の好ましい態様である。
レインとの間で少なくとも一部が除去されていることも
本発明の好ましい態様である。
【００１５】前記第２導電型の半導体層と接する第１導
電型の活性層の濃度をＮ１、前記第２半導体層の表面ポ
テンシャルをφＳ、誘電率をεＳ、拡散電位をＶｂｉ、
素電荷をｅとしたとき、前記第２の導電型の半導体層の
濃度Ｎ２と厚さｄが、
電型の活性層の濃度をＮ１、前記第２半導体層の表面ポ
テンシャルをφＳ、誘電率をεＳ、拡散電位をＶｂｉ、
素電荷をｅとしたとき、前記第２の導電型の半導体層の
濃度Ｎ２と厚さｄが、
【数２】 の関係を満たすことも本発明の好ましい態様である。
【００１６】電界効果トランジスタの製造方法は、前記
第２導電型の半導体層の上層に、第１導電型のオーミッ
ク層が形成されており、前記第２の導電型の半導体層に
対するエッチング速度が前記第１導電型のオーミック層
に比べて遅くなるように前記第２導電型の半導体の種類
とエッチャントとを選択することによって、前記第１導
電型の活性層を選択的に除去し、前記第２導電型の半導
体層を露出させる製造工程を含むことを特徴とする。
第２導電型の半導体層の上層に、第１導電型のオーミッ
ク層が形成されており、前記第２の導電型の半導体層に
対するエッチング速度が前記第１導電型のオーミック層
に比べて遅くなるように前記第２導電型の半導体の種類
とエッチャントとを選択することによって、前記第１導
電型の活性層を選択的に除去し、前記第２導電型の半導
体層を露出させる製造工程を含むことを特徴とする。
【００１７】前記第２導電型の半導体層の上層に、第１
導電型のオーミック層が形成されており、前記オーミッ
ク層の一部を除去する工程と、除去した部分にオーミッ
ク金属を埋め込み形成する工程とを更に含むことを特徴
とする請求項７に記載の電界効果トランジスタの製造方
法も本発明の好ましい態様である。
導電型のオーミック層が形成されており、前記オーミッ
ク層の一部を除去する工程と、除去した部分にオーミッ
ク金属を埋め込み形成する工程とを更に含むことを特徴
とする請求項７に記載の電界効果トランジスタの製造方
法も本発明の好ましい態様である。
【００１８】ｐ―ＧａＡｓ層は、ゲートとドレイン間に
電圧がかかっていない状態では、中性化する濃度と厚さ
を有するのでゲート近傍の中性ｐ―ＧａＡｓ層はゲート
と同じ電位になり、ＭＯＳＦＥＴの耐圧設計で用いられ
るカスコード接続のＦＥＴのゲートの役割を果たす。
電圧がかかっていない状態では、中性化する濃度と厚さ
を有するのでゲート近傍の中性ｐ―ＧａＡｓ層はゲート
と同じ電位になり、ＭＯＳＦＥＴの耐圧設計で用いられ
るカスコード接続のＦＥＴのゲートの役割を果たす。
【００１９】
【発明の実施の形態】図面を参照して、本発明を更に詳
細に説明する。
細に説明する。
【００２０】図１は、本発明の第１の実施形態例をＧａ
ＡｓＭＥＳＦＥＴに適用した例である。本実施形態例の
電界効果トランジスタは、半絶縁性ＧａＡｓ基板１１
と、その上に順次に形成された、バッファ層１２、ｎ―
ＧａＡｓチャネル層１３（２ｘ１０１７ｃｍ−３、２３
５ｎｍ）、ｐ―ＧａＡｓ層１４（２ｘ１０１８ｃｍ−
３、４０ｎｍ）、ｎ―ＧａＡｓオーミック層１５（５ｘ
１０１７ｃｍ−３、１００ｎｍ）、ソース／ドレインと
なるオーミック金属（Ａｕ／Ｇｅ／Ｎｉ）１６、ゲート
となるゲート金属（ＷＳｉ／Ａｕ）１７とから構成され
ている。
ＡｓＭＥＳＦＥＴに適用した例である。本実施形態例の
電界効果トランジスタは、半絶縁性ＧａＡｓ基板１１
と、その上に順次に形成された、バッファ層１２、ｎ―
ＧａＡｓチャネル層１３（２ｘ１０１７ｃｍ−３、２３
５ｎｍ）、ｐ―ＧａＡｓ層１４（２ｘ１０１８ｃｍ−
３、４０ｎｍ）、ｎ―ＧａＡｓオーミック層１５（５ｘ
１０１７ｃｍ−３、１００ｎｍ）、ソース／ドレインと
なるオーミック金属（Ａｕ／Ｇｅ／Ｎｉ）１６、ゲート
となるゲート金属（ＷＳｉ／Ａｕ）１７とから構成され
ている。
【００２１】図２（ａ）〜（ｈ）は、このＭＥＳＦＥＴ
を製造するプロセスごとに夫々の主な工程の断面図を示
す。図２（ａ）に示すように、まず、分子線エピタキシ
ャル法（ＭＢＥ）によって半導体結晶を作成し、ホトレ
ジスト１８をその結晶基板の上に塗布し、露光・パター
ニングして、ＦＥＴの凹部（リセス部）となる部分のホ
トレジストを開口する。次に、Ｓｉが５ｘ１０１７ｃｍ
−３ドープされた１００ｎｍのｎ−ＧａＡｓオーミック
層１５をエッチングによって除去し、Ｂｅが ２ｘ１０
１８ｃｍ−３ドープされた４０ｎｍのｐ−ＧａＡｓ層１
４を露出させる。エッチングは、リン酸系のエッチャン
トを用いて時間制御してｐ−ＧａＡｓ層１４を露出させ
ても良いが、より加工精度を上げるためには、ＧａＡｓ
／ＡｌＧａＡｓの選択エッチングを用いることが望まし
い。ここでは、５０％クエン酸と３０％過酸化水素とを
体積比３：１で混合した水容液を用いたウェット選択エ
ッチングを採用した。エッチングストッパーである、５
ｎｍのｎ−Ａｌ０．３Ｇａ０．７Ａｓストッパ層５２を
露出させた後に、塩酸で短時間エッチングすることによ
り、Ａｌ０．３Ｇａ０．７Ａｓ層５２を除去し、ｐ−Ｇ
ａＡｓ層１４を露出させる。
を製造するプロセスごとに夫々の主な工程の断面図を示
す。図２（ａ）に示すように、まず、分子線エピタキシ
ャル法（ＭＢＥ）によって半導体結晶を作成し、ホトレ
ジスト１８をその結晶基板の上に塗布し、露光・パター
ニングして、ＦＥＴの凹部（リセス部）となる部分のホ
トレジストを開口する。次に、Ｓｉが５ｘ１０１７ｃｍ
−３ドープされた１００ｎｍのｎ−ＧａＡｓオーミック
層１５をエッチングによって除去し、Ｂｅが ２ｘ１０
１８ｃｍ−３ドープされた４０ｎｍのｐ−ＧａＡｓ層１
４を露出させる。エッチングは、リン酸系のエッチャン
トを用いて時間制御してｐ−ＧａＡｓ層１４を露出させ
ても良いが、より加工精度を上げるためには、ＧａＡｓ
／ＡｌＧａＡｓの選択エッチングを用いることが望まし
い。ここでは、５０％クエン酸と３０％過酸化水素とを
体積比３：１で混合した水容液を用いたウェット選択エ
ッチングを採用した。エッチングストッパーである、５
ｎｍのｎ−Ａｌ０．３Ｇａ０．７Ａｓストッパ層５２を
露出させた後に、塩酸で短時間エッチングすることによ
り、Ａｌ０．３Ｇａ０．７Ａｓ層５２を除去し、ｐ−Ｇ
ａＡｓ層１４を露出させる。
【００２２】次に、図２（ｂ）に示すように、ＦＥＴ全
域に、ドライエッチング用マスクＳｉＯ２膜１９を７０
０ｎｍ成膜する。さらに、ドライエッチング用マスクＷ
Ｓｉ２０をスパッタによって堆積する。次に、図２
（ｃ）に示すように、ホトレジスト８２によってゲート
部を開口し、ゲート金属ＷＳｉ２０をＭＩＥ法（Ｍａｇ
ｎｅｔｒｏｎ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって除去
し、ＳｉＯ２膜１９をＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）によって除去する。更に、図２
（ｄ）に示すように、ホトレジスト８２を除去した後
に、ＳｉＯ２全体を、よりダメージの少ないＭＩＥ法で
再びエッチングし、ｐ−ＧａＡｓ層１４を露出させる。
次に、図２（ｅ）に示すように、リン酸系エッチャント
でｐ−ＧａＡｓ層１４を除去し、さらに、ｎ−ＧａＡｓ
チャネル層１３を２０ｎｍエッチングする。次に、ゲー
ト金属ＷＳｉ２０をスパッタで全面に堆積する。次に、
図２（ｆ）に示すように、ゲート抵抗を下げるために、
ゲート金属Ａｕ２１を蒸着し、イオンミリング法によっ
て所望のゲート形状に加工する。次に、図２（ｇ）に示
すように、ゲート下ＳｉＯ２を沸酸の蒸気で除去する。
更に、図２（ｈ）に示すように、通常の表面保護膜（Ｓ
ｉＯ２）２2形成し、オーミック金属１６（Ａｕ／Ｇｅ
／Ｎｉ）形成し、配線工程を経て、本実施形態例のＦＥ
Ｔを完成する。
域に、ドライエッチング用マスクＳｉＯ２膜１９を７０
０ｎｍ成膜する。さらに、ドライエッチング用マスクＷ
Ｓｉ２０をスパッタによって堆積する。次に、図２
（ｃ）に示すように、ホトレジスト８２によってゲート
部を開口し、ゲート金属ＷＳｉ２０をＭＩＥ法（Ｍａｇ
ｎｅｔｒｏｎ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって除去
し、ＳｉＯ２膜１９をＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）によって除去する。更に、図２
（ｄ）に示すように、ホトレジスト８２を除去した後
に、ＳｉＯ２全体を、よりダメージの少ないＭＩＥ法で
再びエッチングし、ｐ−ＧａＡｓ層１４を露出させる。
次に、図２（ｅ）に示すように、リン酸系エッチャント
でｐ−ＧａＡｓ層１４を除去し、さらに、ｎ−ＧａＡｓ
チャネル層１３を２０ｎｍエッチングする。次に、ゲー
ト金属ＷＳｉ２０をスパッタで全面に堆積する。次に、
図２（ｆ）に示すように、ゲート抵抗を下げるために、
ゲート金属Ａｕ２１を蒸着し、イオンミリング法によっ
て所望のゲート形状に加工する。次に、図２（ｇ）に示
すように、ゲート下ＳｉＯ２を沸酸の蒸気で除去する。
更に、図２（ｈ）に示すように、通常の表面保護膜（Ｓ
ｉＯ２）２2形成し、オーミック金属１６（Ａｕ／Ｇｅ
／Ｎｉ）形成し、配線工程を経て、本実施形態例のＦＥ
Ｔを完成する。
【００２３】図３は、図１のＡ−Ａ’に沿ったポテンシ
ャルとキャリア分布を示すグラフである。表面のｐ―Ｇ
ａＡｓ層１４には、正孔が蓄積しており、電荷中性領域
が形成されている。エピタキシャル層の設計で、第２の
導電型の半導体層と接する第１の導電型の活性層の濃度
をＮ１、前記第２の半導体層の表面ポテンシャルをφ
Ｓ、誘電率をεＳ、拡散電位をＶｂｉ、素電荷をｅとし
たとき、第２の導電型の半導体層の濃度Ｎ２と厚さｄ
が、
ャルとキャリア分布を示すグラフである。表面のｐ―Ｇ
ａＡｓ層１４には、正孔が蓄積しており、電荷中性領域
が形成されている。エピタキシャル層の設計で、第２の
導電型の半導体層と接する第１の導電型の活性層の濃度
をＮ１、前記第２の半導体層の表面ポテンシャルをφ
Ｓ、誘電率をεＳ、拡散電位をＶｂｉ、素電荷をｅとし
たとき、第２の導電型の半導体層の濃度Ｎ２と厚さｄ
が、
【数３】 の関係を満たすように構成した。
【００２４】図４は、図３における空乏層の幅を詳細に
示している。ここで、Ｗ１は、第１項は表面空乏層厚、
Ｗ２は、第２項はチャネル層側の空乏層を表している。
ここで、φＳ＝０．７Ｖ、Ｖｂｉ＝０．８Ｖ、Ｎ１＝２
ｘ１０１７ｃｍ−３を使うと、Ｎ２＝２ｘ１０１８ｃｍ
−３のときｄ＞３０ｎｍという条件が得られ、ここでは
４０ｎｍを採用した。
示している。ここで、Ｗ１は、第１項は表面空乏層厚、
Ｗ２は、第２項はチャネル層側の空乏層を表している。
ここで、φＳ＝０．７Ｖ、Ｖｂｉ＝０．８Ｖ、Ｎ１＝２
ｘ１０１７ｃｍ−３を使うと、Ｎ２＝２ｘ１０１８ｃｍ
−３のときｄ＞３０ｎｍという条件が得られ、ここでは
４０ｎｍを採用した。
【００２５】図５は、図１の本発明の作用を等価回路図
で示している。ゲート金属（ＷＳｉ／Ａｕ）はｐ型に近
い性質を持つと考えられ、ゲート／表面ｐ―ＧａＡｓ層
／ドレインはｐｐｎ接合を形成していることになる。こ
のとき、ゲート／ドレイン間にゲート側が負になるよう
に電圧をかけていくと、表面ｐ―ＧａＡｓ層とドレイン
とのｐｎ接合間で逆バイアスがかかり、ｐ―ＧａＡｓ層
はドレイン側から空乏化していく。逆に、ゲート側には
まだ中性領域のｐ―ＧａＡｓ層が残っている。この構造
を等価回路で書くと、ゲートの等価ダイオード７２に等
価ＦＥＴ４２がカスコード接続されていることになる。
中性化したｐ―ＧａＡｓ層はこのＦＥＴのゲート部に相
当し、その電位ＶＧ２はゲートの電位ＶＧ１とほぼ同等
になっている。
で示している。ゲート金属（ＷＳｉ／Ａｕ）はｐ型に近
い性質を持つと考えられ、ゲート／表面ｐ―ＧａＡｓ層
／ドレインはｐｐｎ接合を形成していることになる。こ
のとき、ゲート／ドレイン間にゲート側が負になるよう
に電圧をかけていくと、表面ｐ―ＧａＡｓ層とドレイン
とのｐｎ接合間で逆バイアスがかかり、ｐ―ＧａＡｓ層
はドレイン側から空乏化していく。逆に、ゲート側には
まだ中性領域のｐ―ＧａＡｓ層が残っている。この構造
を等価回路で書くと、ゲートの等価ダイオード７２に等
価ＦＥＴ４２がカスコード接続されていることになる。
中性化したｐ―ＧａＡｓ層はこのＦＥＴのゲート部に相
当し、その電位ＶＧ２はゲートの電位ＶＧ１とほぼ同等
になっている。
【００２６】図６は、この等価回路の動作を示すグラフ
である。等価ダイオード７２と等価ＦＥＴ４２の中間点
の電位ＶＸを横軸にとると、ショットキーダイオードの
ツェナー降伏特性と等価ＦＥＴ４２のソースフォロア特
性の交点が、ゲート／ドレイン間を流れる電流となる。
ソースフォロア特性の電流の立ち上がり電圧は、等価Ｆ
ＥＴ４２のゲート電圧ＶＧ２としきい値ＶＴ２の差（Ｖ
Ｇ２−ＶＴ２）で与えられる。そしてゲート／ドレイン
間にかけた電圧のうちＶ１がショットキーダイオード
に、Ｖ２がＦＥＴにかかることになる。ゲート金属の逆
方向耐圧は材料と濃度とによって決まるので、高耐圧を
維持するためには、（ＶＧ２−ＶＴ２）を制御し、ゲー
ト／ドレイン間にかけた電圧がＶ２側にかかり、ショッ
トキーダイオードには過剰なバイアスがかからないよう
にする必要がある。
である。等価ダイオード７２と等価ＦＥＴ４２の中間点
の電位ＶＸを横軸にとると、ショットキーダイオードの
ツェナー降伏特性と等価ＦＥＴ４２のソースフォロア特
性の交点が、ゲート／ドレイン間を流れる電流となる。
ソースフォロア特性の電流の立ち上がり電圧は、等価Ｆ
ＥＴ４２のゲート電圧ＶＧ２としきい値ＶＴ２の差（Ｖ
Ｇ２−ＶＴ２）で与えられる。そしてゲート／ドレイン
間にかけた電圧のうちＶ１がショットキーダイオード
に、Ｖ２がＦＥＴにかかることになる。ゲート金属の逆
方向耐圧は材料と濃度とによって決まるので、高耐圧を
維持するためには、（ＶＧ２−ＶＴ２）を制御し、ゲー
ト／ドレイン間にかけた電圧がＶ２側にかかり、ショッ
トキーダイオードには過剰なバイアスがかからないよう
にする必要がある。
【００２７】従来例では、半導体の表面準位が等価ＦＥ
Ｔ４２のゲートの役割を担っていた。このとき、表面準
位がホールを捕獲しやすい性質を持っているホールトラ
ップの場合は表面準位の電位ＶＧ２はゲートの電位に近
くなり、耐圧はある程度維持される。それに対して、電
子を捕獲しやすい性質を持っている電子トラップ場合に
は、ＶＧ２はドレイン電圧ＶＤに近くなり、ショットキ
ーダイオードにバイアスがかかってしまうため、耐圧は
低くなってしまう。前述の通り、こうした表面準位の性
質を制御するのは一般には困難であり、これまで耐圧を
安定化させるのは困難であった。
Ｔ４２のゲートの役割を担っていた。このとき、表面準
位がホールを捕獲しやすい性質を持っているホールトラ
ップの場合は表面準位の電位ＶＧ２はゲートの電位に近
くなり、耐圧はある程度維持される。それに対して、電
子を捕獲しやすい性質を持っている電子トラップ場合に
は、ＶＧ２はドレイン電圧ＶＤに近くなり、ショットキ
ーダイオードにバイアスがかかってしまうため、耐圧は
低くなってしまう。前述の通り、こうした表面準位の性
質を制御するのは一般には困難であり、これまで耐圧を
安定化させるのは困難であった。
【００２８】それに対して、本発明では、表面に意図的
にｐ―ＧａＡｓ層を導入するので、表面準位の影響を直
接受けず、ＦＥＴのゲート電位ＶＧ２を制御することが
できる。このときｐ―ＧａＡｓ層の厚さは、表面空乏層
とチャネル側の空乏層の和よりも厚いものとする。ｐ―
ＧａＡｓ層を導入する別の効果として、やはり耐圧を低
下する要因となる衝突イオン化で発生した正孔を吸収す
る効果も期待できる。このような作用により、本発明に
よって、高耐圧を安定して維持することが可能となる。
にｐ―ＧａＡｓ層を導入するので、表面準位の影響を直
接受けず、ＦＥＴのゲート電位ＶＧ２を制御することが
できる。このときｐ―ＧａＡｓ層の厚さは、表面空乏層
とチャネル側の空乏層の和よりも厚いものとする。ｐ―
ＧａＡｓ層を導入する別の効果として、やはり耐圧を低
下する要因となる衝突イオン化で発生した正孔を吸収す
る効果も期待できる。このような作用により、本発明に
よって、高耐圧を安定して維持することが可能となる。
【００２９】図７は、本発明の第２の実施形態例であ
る。本実施形態例の電界効果トランジスタは、この例で
は、半絶縁性ＧａＡｓ基板１１と、その上に順次に形成
された、バッファ層１２、２ｘ１０１７ｃｍ−３のＳｉ
をドープしたｎ−ＧａＡｓチャンネル層１３（２３５ｎ
ｍ）、２ｘ１０１８ｃｍ−３のＣをドープしたＡｌ０．
３Ｇａ０．７Ａｓ（ｐ−ＧａＡｓ）層１４（４０ｎ
ｍ）、５ｘ１０１７ｃｍ−３のＳｉをドープしたｎ−Ｇ
ａＡｓオーミック層１５（１００ｎｍ）とから構成され
る。ｐ―ＧａＡｓ層１４をＡｌ０．３Ｇａ０．７Ａｓに
することで、図２（ａ）に相当する工程において、ｐ―
ＧａＡｓ層１４自身がエッチングストッパーの役割を果
たし５２のエッチングストッパーが不要になり、工程の
簡略化を図ることができる。
る。本実施形態例の電界効果トランジスタは、この例で
は、半絶縁性ＧａＡｓ基板１１と、その上に順次に形成
された、バッファ層１２、２ｘ１０１７ｃｍ−３のＳｉ
をドープしたｎ−ＧａＡｓチャンネル層１３（２３５ｎ
ｍ）、２ｘ１０１８ｃｍ−３のＣをドープしたＡｌ０．
３Ｇａ０．７Ａｓ（ｐ−ＧａＡｓ）層１４（４０ｎ
ｍ）、５ｘ１０１７ｃｍ−３のＳｉをドープしたｎ−Ｇ
ａＡｓオーミック層１５（１００ｎｍ）とから構成され
る。ｐ―ＧａＡｓ層１４をＡｌ０．３Ｇａ０．７Ａｓに
することで、図２（ａ）に相当する工程において、ｐ―
ＧａＡｓ層１４自身がエッチングストッパーの役割を果
たし５２のエッチングストッパーが不要になり、工程の
簡略化を図ることができる。
【００３０】図８は、本発明の第３の実施形態例であ
る。本実施形態例の電界効果トランジスタは、エピタキ
シャル層の構造は図１の例と同様であるが、ｐ―ＧａＡ
ｓ層１４の上にゲートの先端がｐ―ＧａＡｓ層１４を突
き抜けずにゲート金属ＷＳｉ１７が形成されている。こ
のような構造により、ゲート／ドレイン間のカスコード
接続による耐圧を維持する効果に加えて、ゲート金属の
逆方向耐圧が向上する。
る。本実施形態例の電界効果トランジスタは、エピタキ
シャル層の構造は図１の例と同様であるが、ｐ―ＧａＡ
ｓ層１４の上にゲートの先端がｐ―ＧａＡｓ層１４を突
き抜けずにゲート金属ＷＳｉ１７が形成されている。こ
のような構造により、ゲート／ドレイン間のカスコード
接続による耐圧を維持する効果に加えて、ゲート金属の
逆方向耐圧が向上する。
【００３１】図９は、本発明の第４の実施形態例であ
る。本実施形態例の電界効果トランジスタは、エピタキ
シャル層の構造は図１の例と同様であるが、ゲート金属
ＷＳｉ１７の先端が下方に凸型になり、ゲートの先端が
ｐ―ＧａＡｓ層１４を突き抜け、ｎ―ＧａＡｓチャンネ
ル層１３に接しており、かつ、ゲート金属１７の段差の
底面部分は、ｐ―ＧａＡｓ層１４の上面に重なる構造を
とっている。これにより、ゲート金属１７とｐ―ＧａＡ
ｓ層１４の電気的接触面が増えると同時に、ゲートが突
き抜けた部分の深さを変えることによって、ＦＥＴのし
きい値の調整が可能であり、設計での適用範囲が増す。
る。本実施形態例の電界効果トランジスタは、エピタキ
シャル層の構造は図１の例と同様であるが、ゲート金属
ＷＳｉ１７の先端が下方に凸型になり、ゲートの先端が
ｐ―ＧａＡｓ層１４を突き抜け、ｎ―ＧａＡｓチャンネ
ル層１３に接しており、かつ、ゲート金属１７の段差の
底面部分は、ｐ―ＧａＡｓ層１４の上面に重なる構造を
とっている。これにより、ゲート金属１７とｐ―ＧａＡ
ｓ層１４の電気的接触面が増えると同時に、ゲートが突
き抜けた部分の深さを変えることによって、ＦＥＴのし
きい値の調整が可能であり、設計での適用範囲が増す。
【００３２】図１０は、本発明の第５の実施形態例であ
る。本実施形態例の電界効果トランジスタは、エピタキ
シャル層の構造は図１の例と同様であるが、ソース／ゲ
ート間のｐ―ＧａＡｓ層１４を除去している。通常のＦ
ＥＴ動作では、ゲート／ドレイン間のみ高耐圧が要求さ
れ、ソース／ゲート間には高電圧はかからない。したが
って、ソース／ゲート間のｐ―ＧａＡｓ層１４は不要で
あり、これを除去することによってソース側のｐ―Ｇａ
Ａｓ層とゲート金属１７の間の寄生容量が減り、高周波
特性の向上が見込める。
る。本実施形態例の電界効果トランジスタは、エピタキ
シャル層の構造は図１の例と同様であるが、ソース／ゲ
ート間のｐ―ＧａＡｓ層１４を除去している。通常のＦ
ＥＴ動作では、ゲート／ドレイン間のみ高耐圧が要求さ
れ、ソース／ゲート間には高電圧はかからない。したが
って、ソース／ゲート間のｐ―ＧａＡｓ層１４は不要で
あり、これを除去することによってソース側のｐ―Ｇａ
Ａｓ層とゲート金属１７の間の寄生容量が減り、高周波
特性の向上が見込める。
【００３３】図１１は、本発明の第６の実施形態例を示
している。本実施形態例の電界効果トランジスタは、エ
ピタキシャル層の構造は図１の例と同様であるが、ＦＥ
Ｔ表面のゲート／ドレイン間のｐ―ＧａＡｓ層１４がゲ
ート金属ＷＳｉ１７に接して、かつ、ドレイン側のｎ−
ＧａＡｓオーミック層１５とは電気的に接しない構造に
なっている。このような構造をとることによって、ｐ―
ＧａＡｓ層１４の電位はドレインの電位に引きずられる
ことなく、ゲート電位に近くなる。したがって、前述の
カスコード接続による耐圧回路がより効果的に機能す
る。また、ｐ―ＧａＡｓ層１４の濃度、厚さに長さを加
えることによって、設計での適用範囲が増す。
している。本実施形態例の電界効果トランジスタは、エ
ピタキシャル層の構造は図１の例と同様であるが、ＦＥ
Ｔ表面のゲート／ドレイン間のｐ―ＧａＡｓ層１４がゲ
ート金属ＷＳｉ１７に接して、かつ、ドレイン側のｎ−
ＧａＡｓオーミック層１５とは電気的に接しない構造に
なっている。このような構造をとることによって、ｐ―
ＧａＡｓ層１４の電位はドレインの電位に引きずられる
ことなく、ゲート電位に近くなる。したがって、前述の
カスコード接続による耐圧回路がより効果的に機能す
る。また、ｐ―ＧａＡｓ層１４の濃度、厚さに長さを加
えることによって、設計での適用範囲が増す。
【００３４】図１２は、第７の実施形態例を示してい
る。本実施形態例の電界効果トランジスタは、ＡｌＧａ
Ａｓ／ＩｎＧａＡｓの疑似格子整合（Ｐｓｅｕｄｏｍｏ
ｒｏｈｉｃ）をヘテロ接合ＦＥＴ（ＨＪＦＥＴ）として
適用した例である。半絶縁性ＧａＡｓ基板１１、バッフ
ァ層１２、高純度ｉ−Ｉｎ０．１５Ｇａ０．８５Ａｓチ
ャンネル層３２（１５ｎｍ）、Ｓｉを２ｘ１０１８ｃｍ
−３ドープしたｎ−Ａｌ０．２Ｇａ０．８Ａｓ電子供給
層３３（３５ｎｍ）、Ｃを２ｘ１０１８ｃｍ−３ドープ
したＡｌ０．２Ｇａ０．８Ａｓ（ｐ―ＧａＡｓ）層１４
（４０ｎｍ）、Ｓｉを５ｘ１０１８ｃｍ−３ドープした
ＧａＡｓ層（６０ｎｍ）からなる。この場合も、図１の
実施形態例と同様に、耐圧を向上することができる。
る。本実施形態例の電界効果トランジスタは、ＡｌＧａ
Ａｓ／ＩｎＧａＡｓの疑似格子整合（Ｐｓｅｕｄｏｍｏ
ｒｏｈｉｃ）をヘテロ接合ＦＥＴ（ＨＪＦＥＴ）として
適用した例である。半絶縁性ＧａＡｓ基板１１、バッフ
ァ層１２、高純度ｉ−Ｉｎ０．１５Ｇａ０．８５Ａｓチ
ャンネル層３２（１５ｎｍ）、Ｓｉを２ｘ１０１８ｃｍ
−３ドープしたｎ−Ａｌ０．２Ｇａ０．８Ａｓ電子供給
層３３（３５ｎｍ）、Ｃを２ｘ１０１８ｃｍ−３ドープ
したＡｌ０．２Ｇａ０．８Ａｓ（ｐ―ＧａＡｓ）層１４
（４０ｎｍ）、Ｓｉを５ｘ１０１８ｃｍ−３ドープした
ＧａＡｓ層（６０ｎｍ）からなる。この場合も、図１の
実施形態例と同様に、耐圧を向上することができる。
【００３５】図１３は、本発明の第８の実施形態例を示
している。本実施形態例の電界効果トランジスタは、図
１のｎ―ＧａＡｓオーミック層１５を設けずに、オーミ
ック金属１６（ＡｕＧｅＮｉ）は、ｐ―ＧａＡｓ層１４
を除去した後に形成している。ＲＴＡ法（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）の条件は、４５０℃、
２分でアロイ化される。このような構造により、オーミ
ック金属は直接ｎ―ＧａＡｓチャネル層１３に浸透する
ので、ｐ―ＧａＡｓ層１４を導入してもコンタクト抵抗
を劣化させない。
している。本実施形態例の電界効果トランジスタは、図
１のｎ―ＧａＡｓオーミック層１５を設けずに、オーミ
ック金属１６（ＡｕＧｅＮｉ）は、ｐ―ＧａＡｓ層１４
を除去した後に形成している。ＲＴＡ法（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）の条件は、４５０℃、
２分でアロイ化される。このような構造により、オーミ
ック金属は直接ｎ―ＧａＡｓチャネル層１３に浸透する
ので、ｐ―ＧａＡｓ層１４を導入してもコンタクト抵抗
を劣化させない。
【００３６】図１４は、本発明の第９の実施形態例を示
している。本実施形態例の電界効果トランジスタは、エ
ピタキシャル層の構造や作成工程は図１および２と同様
であるが、ｎ―ＧａＡｓオーミック層１５を５０ｎｍエ
ッチングによって除去した後に、オーミック金属１６
（ＡｕＧｅＮｉ）を蒸着した構造になっている。その
後、ＲＴＡ法で４５０℃、２分間でアロイ化することに
より、オーミック金属はｎ―ＧａＡｓチャネル層１３ま
で浸透するので、ｐ―ＧａＡｓ層１４を導入してもコン
タクト抵抗を劣化させない。
している。本実施形態例の電界効果トランジスタは、エ
ピタキシャル層の構造や作成工程は図１および２と同様
であるが、ｎ―ＧａＡｓオーミック層１５を５０ｎｍエ
ッチングによって除去した後に、オーミック金属１６
（ＡｕＧｅＮｉ）を蒸着した構造になっている。その
後、ＲＴＡ法で４５０℃、２分間でアロイ化することに
より、オーミック金属はｎ―ＧａＡｓチャネル層１３ま
で浸透するので、ｐ―ＧａＡｓ層１４を導入してもコン
タクト抵抗を劣化させない。
【００３７】図１５は、本実施形態例の電界効果トラン
ジスタの２端子耐圧特性の効果を表すグラフである。ゲ
ート幅１００μｍのＧａＡｓ ＭＥＳＦＥＴのゲートと
ソースとの間に、ゲート側が負になるように電圧をかけ
ていった時の、ゲート電流を示している。通常、１ｍＡ
／ｍｍの電流が流れた電圧を、２端子耐圧と定義してい
る。このグラフから明らかなように、従来例では、耐圧
は１２Ｖ程度であるのに対して、本発明によれば、２５
Ｖまで電圧をかけても電流は１ｍＡ／ｍｍに達せず、耐
圧は大幅に向上している。
ジスタの２端子耐圧特性の効果を表すグラフである。ゲ
ート幅１００μｍのＧａＡｓ ＭＥＳＦＥＴのゲートと
ソースとの間に、ゲート側が負になるように電圧をかけ
ていった時の、ゲート電流を示している。通常、１ｍＡ
／ｍｍの電流が流れた電圧を、２端子耐圧と定義してい
る。このグラフから明らかなように、従来例では、耐圧
は１２Ｖ程度であるのに対して、本発明によれば、２５
Ｖまで電圧をかけても電流は１ｍＡ／ｍｍに達せず、耐
圧は大幅に向上している。
【００３８】
【発明の効果】上記に説明したように本発明の電界効果
型トランジスタは、ソースとドレインとの間の耐電圧を
精度よく制御することができるので製造プロセスの変動
や保護膜の性質の影響を受けにくく、安定した高耐圧を
有する高出力用ＧａＡｓ系ＦＥＴが提供できる。
型トランジスタは、ソースとドレインとの間の耐電圧を
精度よく制御することができるので製造プロセスの変動
や保護膜の性質の影響を受けにくく、安定した高耐圧を
有する高出力用ＧａＡｓ系ＦＥＴが提供できる。
【図１】本発明の第１の実施形態例の構成を表す断面図
を示す。
を示す。
【図２】（ａ）〜（ｈ）は、夫々、本発明の第１の実施
形態例の工程図を示す。
形態例の工程図を示す。
【図３】本発明の第１の実施形態例のＡ−Ａ’に沿った
ポテンシャルとキャリア濃度を示すグラフを示す。
ポテンシャルとキャリア濃度を示すグラフを示す。
【図４】本発明の第１の実施形態の空乏層の幅を示す。
【図５】本発明の第１の実施形態例のＡ−Ａ’に沿った
動作を等価回路図で示す。
動作を等価回路図で示す。
【図６】本発明の動作原理のグラフを示す。
【図７】本発明の第２の実施形態の構成を示す断面図を
示す。
示す。
【図８】本発明の第３の実施形態の構成を示す断面図を
示す。
示す。
【図９】本発明の第４の実施形態の構成を示す断面図を
示す。
示す。
【図１０】本発明の第５の実施形態の構成を示す断面図
を示す。
を示す。
【図１１】本発明の第６の実施形態の構成を示す断面図
を示す。
を示す。
【図１２】本発明の第７の実施形態の構成を示す断面図
を示す。
を示す。
【図１３】本発明の第８の実施形態の構成を示す断面図
を示す。
を示す。
【図１４】本発明の第９の実施形態の構成を示す断面図
を示す。
を示す。
【図１５】本発明の２端子耐圧特性の効果をグラフを示
す。
す。
【図１６】従来例の技術を示す。
１１ 半絶縁性ＧａＡｓ基板 １２ バッファ層 １３ ｎ―ＧａＡｓチャネル層 １４ ｐ―ＧａＡｓ層 １５ ｎ―ＧａＡｓオーミック層 １６ オーミック金属（ＡｕＧｅＮｉ） １７ ゲート金属（ＷＳｉ／Ａｕ） １８ ホトレジスト １９ ドライエッチングマスク用ＳｉＯ２ ２０ ドライエッチングマスク用ＷＳｉ ２１ ゲート金属（Ａｕ） ２２ 表面保護膜（ＳｉＯ２） ３２ ｉ−Ｉｎ０．１５Ｇａ０．８５Ａｓチャネル層 ３３ ｎ−Ａｌ０．２Ｇａ０．８Ａｓ電子供給層 ４２ 等価ＦＥＴ ４４ ｉ−ＧａＡｓ層 ５２ ｎ−Ａｌ０．３Ｇａ０．７Ａｓストッパ層 ７２ 等価ダイオード ８２ ホトレジスト
フロントページの続き (56)参考文献 特開 昭64−61066（ＪＰ，Ａ) 特開 平４−103136（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812
Claims (9)
- 【請求項１】 エピタキシャル成長層上に形成する電界
効果トランジスタにおいて、電界効果トランジスタのゲ
ートとドレインとの間の第１導電型の活性層表面に、ゲ
ート金属と接して第２導電型の半導体層が形成され、該
第２導電型の半導体層は、ゲート電極とドレイン電極と
の間に電位差がないときに、中性領域が形成される濃度
と厚さとを持つことを特徴とする電界効果トランジス
タ。 - 【請求項２】 前記第２導電型の半導体層は、ゲート金
属先端に接触する部分が除去されており、ゲート金属先
端部は、前記第１導電型の活性層に接しており、かつ、
ゲート金属側面は前記第２導電型の半導体層と接してい
ることを特徴とする請求項１に記載の電界効果トランジ
スタ。 - 【請求項３】 ゲート金属先端部が、前記第２導電型の
半導体層に接して、その表面上に形成されていることを
特徴とする請求項１に記載の電界効果トランジスタ。 - 【請求項４】 ゲート金属先端部は下方に凸の形状を持
つとともに、その最下面は、前記第１導電型の活性層に
接し、前記第２の導電型の半導体層には接しておらず、
段差部の底面は前記第２導電型の半導体層に接している
ことを特徴とする、請求項１に記載の電界効果トランジ
スタ。 - 【請求項５】 前記第２導電型の半導体層が、ソースと
ゲートとの間の表面には形成されていないことを特徴と
する請求項１に記載の電界効果トランジスタ。 - 【請求項６】 前記第２導電型の半導体層が、ゲートと
ドレインとの間で少なくとも一部が除去されていること
を特徴とする請求項１に記載の電界効果トランジスタ。 - 【請求項７】 前記第２導電型の半導体層と接する第１
導電型の活性層の濃度をＮ１、前記第２半導体層の表面
ポテンシャルをφＳ、誘電率をεＳ、拡散電位をＶｂ
ｉ、素電荷をｅとしたとき、前記第２の導電型の半導体
層の濃度Ｎ２と厚さｄが、 【数１】 の関係を満たすことを特徴とする請求項１の電界効果ト
ランジスタ。 - 【請求項８】 請求項１に記載の電界効果トランジスタ
を製造する方法であって、前記第２導電型の半導体層の
上層に、第１導電型のオーミック層が形成されており、
前記第２の導電型の半導体層に対するエッチング速度が
前記第１導電型のオーミック層に比べて遅くなるように
前記第２導電型の半導体の種類とエッチャントとを選択
することによって、前記第１導電型の活性層を選択的に
除去し、前記第２導電型の半導体層を露出させる製造工
程を含むことを特徴とする電界効果トランジスタの製造
方法。 - 【請求項９】 前記第２導電型の半導体層の上層に、第
１導電型のオーミック層が形成されており、前記オーミ
ック層の一部を除去する工程と、除去した部分にオーミ
ック金属を埋め込み形成する工程とを更に含むことを特
徴とする請求項１に記載の電界効果トランジスタの製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10029999A JP3127874B2 (ja) | 1998-02-12 | 1998-02-12 | 電界効果トランジスタ及びその製造方法 |
| US09/248,490 US6278144B1 (en) | 1998-02-12 | 1999-02-10 | Field-effect transistor and method for manufacturing the field effect transistor |
| US09/884,809 US20010042872A1 (en) | 1998-02-12 | 2001-06-19 | Field-effect transistor and method for manufacturing the field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10029999A JP3127874B2 (ja) | 1998-02-12 | 1998-02-12 | 電界効果トランジスタ及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11233525A JPH11233525A (ja) | 1999-08-27 |
| JP3127874B2 true JP3127874B2 (ja) | 2001-01-29 |
Family
ID=12291629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10029999A Expired - Fee Related JP3127874B2 (ja) | 1998-02-12 | 1998-02-12 | 電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3127874B2 (ja) |
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| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| JP5093991B2 (ja) * | 2005-03-31 | 2012-12-12 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| JP5105160B2 (ja) * | 2006-11-13 | 2012-12-19 | クリー インコーポレイテッド | トランジスタ |
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| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
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| KR102463483B1 (ko) * | 2017-08-29 | 2022-11-04 | 마이크론 테크놀로지, 인크 | 고 밴드 갭 재료를 포함하는 스트링 드라이버들을 갖는 디바이스들 및 시스템들, 및 형성 방법들 |
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| US4636823A (en) * | 1984-06-05 | 1987-01-13 | California Institute Of Technology | Vertical Schottky barrier gate field-effect transistor in GaAs/GaAlAs |
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| JPH05275467A (ja) | 1992-03-24 | 1993-10-22 | Japan Energy Corp | 化合物半導体装置およびその製造方法 |
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1998
- 1998-02-12 JP JP10029999A patent/JP3127874B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-10 US US09/248,490 patent/US6278144B1/en not_active Expired - Fee Related
-
2001
- 2001-06-19 US US09/884,809 patent/US20010042872A1/en not_active Abandoned
Also Published As
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|---|---|
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| US20010042872A1 (en) | 2001-11-22 |
| JPH11233525A (ja) | 1999-08-27 |
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