JP2604349B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は超高周波および高速動作の半導体装置に関す
る。
る。
（従来技術とその問題点） 近年Si-ICを上まわる高速ICとして、GaAsショットキ
ゲートFETや、AlGaAs/GaAs選択ドープFET等化合物半導
体を用いたFETを用いたICの研究開発が盛んに行われて
いる。しかしながら、このようなFETは電流駆動能力が
それほど大きくないためにLSIレベルでは期待されたほ
ど高速化がはかれていないのが問題である。そこでFET
にない電流駆動能力を有するものとして、バイポーラト
ランジスタ特にエミッタにベースよりバンドギャップの
大きい半導体を用いたいわゆるヘテロバイポーラトラン
ジスタ（HBT）を用いた高速ICの実現の試みが始められ
ている。ここで例えば1981年国際電子デバイス会議（In
t'l Electron Devices Meeting）ダイジェスト、629頁
から632頁にあるようにベースにGaAsを、エミッタにAlG
aAsを用いたものが良く研究されている。しかしなが
ら、HBTでは構造およびプロセスが非常に複雑で、高集
積化には多くの問題点を残している。また特にコレクタ
ー−ベース間容量が大きく、高速性も限定されている。
ゲートFETや、AlGaAs/GaAs選択ドープFET等化合物半導
体を用いたFETを用いたICの研究開発が盛んに行われて
いる。しかしながら、このようなFETは電流駆動能力が
それほど大きくないためにLSIレベルでは期待されたほ
ど高速化がはかれていないのが問題である。そこでFET
にない電流駆動能力を有するものとして、バイポーラト
ランジスタ特にエミッタにベースよりバンドギャップの
大きい半導体を用いたいわゆるヘテロバイポーラトラン
ジスタ（HBT）を用いた高速ICの実現の試みが始められ
ている。ここで例えば1981年国際電子デバイス会議（In
t'l Electron Devices Meeting）ダイジェスト、629頁
から632頁にあるようにベースにGaAsを、エミッタにAlG
aAsを用いたものが良く研究されている。しかしなが
ら、HBTでは構造およびプロセスが非常に複雑で、高集
積化には多くの問題点を残している。また特にコレクタ
ー−ベース間容量が大きく、高速性も限定されている。
（発明の目的） 本発明の目的は、電流駆動能力が大きく、かつ高速
で、超高周波素子および高集積高速ICに適した新規な半
導体装置を提供することにある。
で、超高周波素子および高集積高速ICに適した新規な半
導体装置を提供することにある。
（発明の構成） 本発明は、低不純物密度の第１の半導体層上に、それ
より電子親和力の小さい高純度の第２の半導体層が設け
られ、前記第２の半導体層との界面の前記第１の半導体
層中に形成された１対のｎ型オーム性電極の間の導電度
を、前記第２の半導体層側から正孔を注入することによ
って変調することを特徴とする半導体装置である。
より電子親和力の小さい高純度の第２の半導体層が設け
られ、前記第２の半導体層との界面の前記第１の半導体
層中に形成された１対のｎ型オーム性電極の間の導電度
を、前記第２の半導体層側から正孔を注入することによ
って変調することを特徴とする半導体装置である。
または、低不純物密度の第１の半導体層上に、それよ
り電子親和力の小さいｎ型の第２の半導体層が設けら
れ、正孔が注入されない限りにおいて前記第２の半導体
層及び前記第１の半導体層はキャリアが空乏化し、前記
第２の半導体層との界面の前記第１の半導体層中に形成
された１対のｎ型オーム性電極の間の導電度を、前記第
２の半導体層側から正孔を注入することによって変調す
ることを特徴とする半導体装置である。
り電子親和力の小さいｎ型の第２の半導体層が設けら
れ、正孔が注入されない限りにおいて前記第２の半導体
層及び前記第１の半導体層はキャリアが空乏化し、前記
第２の半導体層との界面の前記第１の半導体層中に形成
された１対のｎ型オーム性電極の間の導電度を、前記第
２の半導体層側から正孔を注入することによって変調す
ることを特徴とする半導体装置である。
本構成により以下説明するごとく、第１および第２の
半導体のヘテロ界面の電子を利用し、高速で、かつ電流
駆動能力の大きく、構造および製造プロセスの簡単な、
高集積、高速ICの実現が可能となる。
半導体のヘテロ界面の電子を利用し、高速で、かつ電流
駆動能力の大きく、構造および製造プロセスの簡単な、
高集積、高速ICの実現が可能となる。
（構成の詳細な説明） 第１図は本発明による半導体装置の基本構造を示すも
のである。ここで11は高抵抗基板、例えば半絶縁性GaAs
基板、12は低不純物密度の第１の半導体層、例えばアン
ドープGaAs層、13は第１の半導体より電子親和力の小さ
い第２の半導体層、例えばアンドープAlGaAs層、14はＰ
+の第２の半導体層、例えばＰ+−AlGaAs層、15,16は電
子チャネルにオーム性の１対の電極、例えばｎ+−GaAs
領域15a,16aと、Au-Geオーム性電極15b,16bでなる電
極、17はゲート電極、例えばAu-Zu電極である。さて制
御電極における熱平衡状態におけるバンドダイヤグラム
は第２図のようである。ここでEC,EF,EVはそれぞれ伝導
帯下端、フェルミレベル、価電子帯上端のエネルギーレ
ベルを表わす。次に電極15をアースにして、制御電極17
に正の充分大きい電圧を印加し正孔（○印）を失印18の
ように注入した場合が第３図である。この時電荷中性と
なるように電子が誘起されるが、この電子はエネルギー
的に低いヘテロ界面の第１の半導体側に蓄積される（19
で示す）。この量は正孔電流を大きくする程増加し、つ
いにはプラズマ状態となり導電性が極めて増大される。
ここで電極16に正の電圧を印加したときの正孔および電
子の流れを示したのが第４図である。すなわち、制御電
極17から電極15にかけて正孔が活入され、第１の半導体
に電子が大量に誘起され、ヘテロ界面のチャネルの導電
度が高まる。このチャネル電子（●印）は電極15,16間
の電界で加速され、大電流が流れ得る。すなわちチャネ
ルは電子親和力の異なるヘテロ界面をチャネルとする電
界効果トランジスタ（FET）と同様な振舞いをする。す
なわち、電流の変調モードは正孔注入による導電度変調
であり、チャネルはFET的である。FET的に言えば、本装
置は電極15と17とが離れ、かつ熱平衡状態でキャリアが
なくとも、極めて低いソース抵抗を有し、かつFETと同
様に極めて小さい、制御電極17−電極16間のフィードバ
ック容量すなわちFET的にはゲート−ドレインフィード
バック容量を有し、かつ大電流駆動能力を有する。すな
わち、本装置によってFETと同様な構造の簡単さ、高速
性、寄生抵抗および容量の小ささを有し、バイポーラト
ランジスタ並の大電流駆動を実現するものである。なお
注入される低速の正孔と、飽和速度で走行する高速電子
の、主として速度差による電流差で電流が増幅される。
またチャネルがヘテロ界面での２次元的電子チャネルで
あるため低温において性能が大きく向上する。ここで正
孔を半絶縁性基板中に注入して動作する横型のGaAs nin
バイポーラトランジスタが昭和59年度秋季応用物理学会
講演番号15a−Ｈ−９に発表されているが、本発明によ
る半導体装置では、ヘテロ接合を用いたことによる高速
性、低寄生容量性およびチャネルの限定による素子分離
の容易さ等、特性的にはるかに優れており、さらに本発
明による半導体装置はチャネルがFET的であることか
ら、前記報告例とは明確に区別される。
のである。ここで11は高抵抗基板、例えば半絶縁性GaAs
基板、12は低不純物密度の第１の半導体層、例えばアン
ドープGaAs層、13は第１の半導体より電子親和力の小さ
い第２の半導体層、例えばアンドープAlGaAs層、14はＰ
+の第２の半導体層、例えばＰ+−AlGaAs層、15,16は電
子チャネルにオーム性の１対の電極、例えばｎ+−GaAs
領域15a,16aと、Au-Geオーム性電極15b,16bでなる電
極、17はゲート電極、例えばAu-Zu電極である。さて制
御電極における熱平衡状態におけるバンドダイヤグラム
は第２図のようである。ここでEC,EF,EVはそれぞれ伝導
帯下端、フェルミレベル、価電子帯上端のエネルギーレ
ベルを表わす。次に電極15をアースにして、制御電極17
に正の充分大きい電圧を印加し正孔（○印）を失印18の
ように注入した場合が第３図である。この時電荷中性と
なるように電子が誘起されるが、この電子はエネルギー
的に低いヘテロ界面の第１の半導体側に蓄積される（19
で示す）。この量は正孔電流を大きくする程増加し、つ
いにはプラズマ状態となり導電性が極めて増大される。
ここで電極16に正の電圧を印加したときの正孔および電
子の流れを示したのが第４図である。すなわち、制御電
極17から電極15にかけて正孔が活入され、第１の半導体
に電子が大量に誘起され、ヘテロ界面のチャネルの導電
度が高まる。このチャネル電子（●印）は電極15,16間
の電界で加速され、大電流が流れ得る。すなわちチャネ
ルは電子親和力の異なるヘテロ界面をチャネルとする電
界効果トランジスタ（FET）と同様な振舞いをする。す
なわち、電流の変調モードは正孔注入による導電度変調
であり、チャネルはFET的である。FET的に言えば、本装
置は電極15と17とが離れ、かつ熱平衡状態でキャリアが
なくとも、極めて低いソース抵抗を有し、かつFETと同
様に極めて小さい、制御電極17−電極16間のフィードバ
ック容量すなわちFET的にはゲート−ドレインフィード
バック容量を有し、かつ大電流駆動能力を有する。すな
わち、本装置によってFETと同様な構造の簡単さ、高速
性、寄生抵抗および容量の小ささを有し、バイポーラト
ランジスタ並の大電流駆動を実現するものである。なお
注入される低速の正孔と、飽和速度で走行する高速電子
の、主として速度差による電流差で電流が増幅される。
またチャネルがヘテロ界面での２次元的電子チャネルで
あるため低温において性能が大きく向上する。ここで正
孔を半絶縁性基板中に注入して動作する横型のGaAs nin
バイポーラトランジスタが昭和59年度秋季応用物理学会
講演番号15a−Ｈ−９に発表されているが、本発明によ
る半導体装置では、ヘテロ接合を用いたことによる高速
性、低寄生容量性およびチャネルの限定による素子分離
の容易さ等、特性的にはるかに優れており、さらに本発
明による半導体装置はチャネルがFET的であることか
ら、前記報告例とは明確に区別される。
なおAlGaAs層13はｎ型ドープされていてもよいが、こ
の場合は層13は十分薄く、熱平衡状態で、層13中はもち
ろんチャネルに、注入正孔に対して無視しうる程度キャ
リア数が少いことが必要であり、また層12の熱平衡状態
のキャリア数も注入正孔に対して十分少ないことが必要
である。
の場合は層13は十分薄く、熱平衡状態で、層13中はもち
ろんチャネルに、注入正孔に対して無視しうる程度キャ
リア数が少いことが必要であり、また層12の熱平衡状態
のキャリア数も注入正孔に対して十分少ないことが必要
である。
（実施例） 本発明による半導体装置の実施例の構造は第５図のよ
うである。ここでは、第１図における第２の半導体層
（AlGaAs）13の単一層に代えて、第１の半導体層（GaA
s）12の界面から順次ｎ型Al0.3Ga0.7As層21、AlAs組成
ｘがAl0.3Ga0.7AsからGaAsへ遷移するｎ型AlxGa1-xAs層
22、ｎ型GaAs層23を用いている。したがってＰ+層14に
はＰ+−GaAs層を用いている。電極15および16はAu-Ge-N
iを蒸着し、これら、GaAs層、AlGaAs層と合金化させて
形成されたものである。また制御電極17はAlである。こ
こで表面側でGaAsを用いたのはオーム性電極15および16
を形成しやすくするためおよび表面パッシベーションを
容易にするためであり、また層21ないし23にｎ型を用い
たのはやはりオーム性電極を形成しやすくするためであ
る。ただし層21ないし23は充分薄く、電子チャネルは形
成されていない。
うである。ここでは、第１図における第２の半導体層
（AlGaAs）13の単一層に代えて、第１の半導体層（GaA
s）12の界面から順次ｎ型Al0.3Ga0.7As層21、AlAs組成
ｘがAl0.3Ga0.7AsからGaAsへ遷移するｎ型AlxGa1-xAs層
22、ｎ型GaAs層23を用いている。したがってＰ+層14に
はＰ+−GaAs層を用いている。電極15および16はAu-Ge-N
iを蒸着し、これら、GaAs層、AlGaAs層と合金化させて
形成されたものである。また制御電極17はAlである。こ
こで表面側でGaAsを用いたのはオーム性電極15および16
を形成しやすくするためおよび表面パッシベーションを
容易にするためであり、また層21ないし23にｎ型を用い
たのはやはりオーム性電極を形成しやすくするためであ
る。ただし層21ないし23は充分薄く、電子チャネルは形
成されていない。
また制御電極17およびオーム性電極15,16間にはＰ+−Ga
As層を残している。この層は表面電極により空乏化して
おり、リーク電流は流れず、また表面保護の役割もして
いる。
As層を残している。この層は表面電極により空乏化して
おり、リーク電流は流れず、また表面保護の役割もして
いる。
各半導体層の厚さ等は次のようである。12のアンドー
プGaAs層はキャリア密度１×1014cm-3、厚さ１μｍのＰ
-−GaAs層、21のｎ型Al0.3Ga0.7As層は厚さ100Å、22の
ｎ型AlxGa1-xAs層は厚さ150Å、23のｎ型GaAsの厚さ50
Åで21ないし23の層はSiが２×1018cm-3ドーピングされ
ている。またＰ+−GaAs層14はBeが３×1019cm-3ドープ
され、厚さは電極17下で100Å、17と15,16間で50Åであ
る。第６図は、制御電極（17）長0.5μｍ、電極幅200μ
ｍの場合の電極17と電極15間の順方向の電流−電圧特性
である。電流を大きくすると抵抗はどんどん小さくな
る、すなわち導電度が急速に大きくなることが表われて
いる。第７図および第８図は本実施例の装置の電流電圧
特性を示し、第７図がFETモード、第８図がバイポーラ
モードである。FETモードでは、相互コンダクタンスが1
500ms/mm以上と極めて大きく、かつ飽和電圧が小さい、
ソース抵抗の小さい良好な特性が得られた。相互コンダ
クタンスは最大3000ms/mmが得られた。またバイポーラ
モードでは、低コレクタ電流で電流増幅率20、高コレク
タ電流で電流増幅率８であった。
プGaAs層はキャリア密度１×1014cm-3、厚さ１μｍのＰ
-−GaAs層、21のｎ型Al0.3Ga0.7As層は厚さ100Å、22の
ｎ型AlxGa1-xAs層は厚さ150Å、23のｎ型GaAsの厚さ50
Åで21ないし23の層はSiが２×1018cm-3ドーピングされ
ている。またＰ+−GaAs層14はBeが３×1019cm-3ドープ
され、厚さは電極17下で100Å、17と15,16間で50Åであ
る。第６図は、制御電極（17）長0.5μｍ、電極幅200μ
ｍの場合の電極17と電極15間の順方向の電流−電圧特性
である。電流を大きくすると抵抗はどんどん小さくな
る、すなわち導電度が急速に大きくなることが表われて
いる。第７図および第８図は本実施例の装置の電流電圧
特性を示し、第７図がFETモード、第８図がバイポーラ
モードである。FETモードでは、相互コンダクタンスが1
500ms/mm以上と極めて大きく、かつ飽和電圧が小さい、
ソース抵抗の小さい良好な特性が得られた。相互コンダ
クタンスは最大3000ms/mmが得られた。またバイポーラ
モードでは、低コレクタ電流で電流増幅率20、高コレク
タ電流で電流増幅率８であった。
なお本実施例は例えば次の様に製作される。各半導体
層をMBE法で半絶縁性（SI）GaAs基板上に成長する。Ｐ+
−GaAs層14上にAl膜を蒸着する。電極15および16部分を
開口するレジストパターンをAl膜上に形成し、これをマ
スクとしてAl膜をエッチングし、さらにサイドエッチン
グして、制御電極17を形成する。前記マスクを再び利用
して、オーム性電極用金属のAu-Ge-Niを蒸着する。ソフ
トオフ法によって前記レジストマスクを除去し、15およ
び16部にAu-Ge-Ni膜を残置する。熱処理を行ってAu-Ge-
Ni膜を各半導体層と合金化させ、オーム性電極15,16を
形成する。最後に電極17と15,16間のＰ+−GaAs層14をリ
ーク電流がなくなるまでエッチングする。なおこの製造
工程では、電極15,16が電極17に対して自己整合で形成
できるため、容易に高性能な装置が製作される。
層をMBE法で半絶縁性（SI）GaAs基板上に成長する。Ｐ+
−GaAs層14上にAl膜を蒸着する。電極15および16部分を
開口するレジストパターンをAl膜上に形成し、これをマ
スクとしてAl膜をエッチングし、さらにサイドエッチン
グして、制御電極17を形成する。前記マスクを再び利用
して、オーム性電極用金属のAu-Ge-Niを蒸着する。ソフ
トオフ法によって前記レジストマスクを除去し、15およ
び16部にAu-Ge-Ni膜を残置する。熱処理を行ってAu-Ge-
Ni膜を各半導体層と合金化させ、オーム性電極15,16を
形成する。最後に電極17と15,16間のＰ+−GaAs層14をリ
ーク電流がなくなるまでエッチングする。なおこの製造
工程では、電極15,16が電極17に対して自己整合で形成
できるため、容易に高性能な装置が製作される。
（発明の効果） 以上本発明によれば、高性能でかつ高集積、量産性に
優れた半導体装置が形成され、個別マイクロ波素子、お
よび高速ICの性能を飛躍的に向上できる。
優れた半導体装置が形成され、個別マイクロ波素子、お
よび高速ICの性能を飛躍的に向上できる。
第１図ないし第４図は本発明の半導体装置の基本構造お
よび原理を説明する図、第５図は本発明の実施例の構造
を示し、第６図ないし第８図は実施例の特性を示す。こ
こで、 11:半絶縁性GaAs基板、12:アンドープGaAs層、13:AlGaA
s層、14:P+−層、15:オーム性電極、16:オーム性電極、
15a:n+−領域、15b:金属電極、16a:n+−領域、16b:金属
電極、17:制御電極、21:n−AlGaAs層、22:n−AlxGa1-xA
s（組成遷移）層、23:n−GaAs層 である。
よび原理を説明する図、第５図は本発明の実施例の構造
を示し、第６図ないし第８図は実施例の特性を示す。こ
こで、 11:半絶縁性GaAs基板、12:アンドープGaAs層、13:AlGaA
s層、14:P+−層、15:オーム性電極、16:オーム性電極、
15a:n+−領域、15b:金属電極、16a:n+−領域、16b:金属
電極、17:制御電極、21:n−AlGaAs層、22:n−AlxGa1-xA
s（組成遷移）層、23:n−GaAs層 である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋田 光 東京都港区芝５丁目33番１号 日本電気 株式会社内 (56)参考文献 特開 昭58−93380（ＪＰ，Ａ) 特開 昭58−147169（ＪＰ，Ａ) 特開 昭59−32174（ＪＰ，Ａ) 特開 昭57−106081（ＪＰ，Ａ)
Claims (2)
- 【請求項１】低不純物密度の第１の半導体層上に、それ
より電子親和力の小さい高純度の第２の半導体層が設け
られ、前記第２の半導体層との界面の前記第１の半導体
層中に形成された１対のｎ型オーム性電極の間の導電度
を、前記第２の半導体層側から正孔を注入することによ
って変調することを特徴とする半導体装置。 - 【請求項２】低不純物密度の第１の半導体層上に、それ
より電子親和力の小さいｎ型の第２の半導体層が設けら
れ、正孔が注入されない限りにおいて前記第２の半導体
層及び前記第１の半導体層はキャリアが空乏化し、前記
第２の半導体層との界面の前記第１の半導体層中に形成
された１対のｎ型オーム性電極の間の導電度を、前記第
２の半導体層側から正孔を注入することによって変調す
ることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262043A JP2604349B2 (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
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