JPS6246564A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6246564A JPS6246564A JP18580785A JP18580785A JPS6246564A JP S6246564 A JPS6246564 A JP S6246564A JP 18580785 A JP18580785 A JP 18580785A JP 18580785 A JP18580785 A JP 18580785A JP S6246564 A JPS6246564 A JP S6246564A
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- Japan
- Prior art keywords
- semiconductor layer
- holes
- channel
- electrode
- layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速動作の半導体装置、特に正孔をキャリアと
する半導体装置に関する。
する半導体装置に関する。
近年、高速コンピュータ用素子として、超高速素子の研
究開発が盛んに行われている。このような超高速素子の
中で、大きな電流駆動能力を有するものとして、バイポ
ーラトランジスタが注目されている。特にＧａＡｓ等化
合物半導体を用いた高性能バイポーラトランジスタとし
て、エミッタにベースよりバンドギャップの大きい半導
体を用いた、いわゆるヘテロバイポーラトランジスタ（
ＨＢＴ）およびそのＩＣ化が研究されている。
究開発が盛んに行われている。このような超高速素子の
中で、大きな電流駆動能力を有するものとして、バイポ
ーラトランジスタが注目されている。特にＧａＡｓ等化
合物半導体を用いた高性能バイポーラトランジスタとし
て、エミッタにベースよりバンドギャップの大きい半導
体を用いた、いわゆるヘテロバイポーラトランジスタ（
ＨＢＴ）およびそのＩＣ化が研究されている。
例えば、１９８１年国際電子デバイス会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ） ダイジェスト、６２９頁から
６３２頁にあるように、ベースにＧａＡｓを、エミッタ
にＡβＧａＡｓを用いたｎｐｎ型が良く研究されている
。しかしながら、ＨＢＴでは構造およびプロセスが極め
て複雑であり、高集積化には多くの問題点を残している
。また、特にコレクターベース間容量が大きく、高速性
も限定されている。さらに高集積化には相補型構成のメ
リットが大であるが、正孔をキャリアとするｐｎｐ型は
得られていないのが現状である。
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ） ダイジェスト、６２９頁から
６３２頁にあるように、ベースにＧａＡｓを、エミッタ
にＡβＧａＡｓを用いたｎｐｎ型が良く研究されている
。しかしながら、ＨＢＴでは構造およびプロセスが極め
て複雑であり、高集積化には多くの問題点を残している
。また、特にコレクターベース間容量が大きく、高速性
も限定されている。さらに高集積化には相補型構成のメ
リットが大であるが、正孔をキャリアとするｐｎｐ型は
得られていないのが現状である。
本発明の目的は、電流駆動能力が大きく、かつ高速で、
超高速ＩＣに適した正孔をチャネルとする新規な半導体
装置を提供することにある。
超高速ＩＣに適した正孔をチャネルとする新規な半導体
装置を提供することにある。
本発明の半導体装置は、低不純物密度の第１の半導体層
上に、第１の半導体層より電子親和力とバンドギャップ
の和の大きい低不純物密度あるいはｐ型の第２の半導体
層と、電子を注入するための第３の半導体層とが積載さ
れ、第１の半導体層に対して形成された一対のオーム性
電極を備え、第１の半導体層中に形成された正孔に対し
て前記オーム性の一対の電極の間の導電度を第３の半導
体層から第２の半導体層に電子を注入することによって
変調することを特徴としている。
上に、第１の半導体層より電子親和力とバンドギャップ
の和の大きい低不純物密度あるいはｐ型の第２の半導体
層と、電子を注入するための第３の半導体層とが積載さ
れ、第１の半導体層に対して形成された一対のオーム性
電極を備え、第１の半導体層中に形成された正孔に対し
て前記オーム性の一対の電極の間の導電度を第３の半導
体層から第２の半導体層に電子を注入することによって
変調することを特徴としている。
第１図は本発明による半導体装置の基本構造の一例を示
す模式的構造断面図である。
す模式的構造断面図である。
この半導体装置は、高抵抗基板１１、例えば半絶縁性Ｉ
ｎＰ基板上に、低不純物密度の第１の半導体層１２、例
えばアンドープＪｎＧａＡＳ層と、第■の半導体層１２
より電子親和力とバンドギャップの和の大きい第２の半
導体層１３、例えばアンドープＩｎＰ層と、電子注入の
ための第３の半導体層１４、例えばｎ”−１ｎＰ層と、
第１の半導体層１２に対して形成されるオーム性の一対
の電極１５，１６、例えばｐ”−ＩｎＡＡＡｓ領域１５
ａ、 １６ ａとＡｕ−Ｚｎオーム性電極１５ｂ、１
６ｂから構成される一対の電極と、ｎ”−ＩｎＰ層１４
に制御電極１７、例えばＡｕ−Ｇｅ電極とが積載されて
いる。
ｎＰ基板上に、低不純物密度の第１の半導体層１２、例
えばアンドープＪｎＧａＡＳ層と、第■の半導体層１２
より電子親和力とバンドギャップの和の大きい第２の半
導体層１３、例えばアンドープＩｎＰ層と、電子注入の
ための第３の半導体層１４、例えばｎ”−１ｎＰ層と、
第１の半導体層１２に対して形成されるオーム性の一対
の電極１５，１６、例えばｐ”−ＩｎＡＡＡｓ領域１５
ａ、 １６ ａとＡｕ−Ｚｎオーム性電極１５ｂ、１
６ｂから構成される一対の電極と、ｎ”−ＩｎＰ層１４
に制御電極１７、例えばＡｕ−Ｇｅ電極とが積載されて
いる。
以上のような構造の半導体装置の制御電極１７下におけ
る熱平衡状態におけるバンドダイヤグラムを第２図に示
す、ここでＥ。ｒ Ｅｐ、Ｅｖはそれぞれ伝導帯下端、
フェルミレベル、価電子帯上端のエネルギーレベルを表
わす。
る熱平衡状態におけるバンドダイヤグラムを第２図に示
す、ここでＥ。ｒ Ｅｐ、Ｅｖはそれぞれ伝導帯下端、
フェルミレベル、価電子帯上端のエネルギーレベルを表
わす。
今、電極１５をアースにして、制御電極１７に負の充分
大きい電圧を印加し、電子を注入した場合を考える。第
３図には、この場合の制御電極１７下におけるバンドダ
イヤグラムを示す。図において、注入された電子を・印
で示し、注入の状態を矢印１８で示す。この時電荷中性
となるように正孔が誘起されるが、この正孔はエネルギ
ー的に低い第１の半導体層１２と第２の半導体層１３の
へテロ界面の第１の半導体層側に蓄積される。蓄積され
た正孔をＯ印１９で示す。蓄積される正孔の量は電子電
流を大きくする程増加し、ついにはプラズマ状態となり
導電性が極めて増大される。
大きい電圧を印加し、電子を注入した場合を考える。第
３図には、この場合の制御電極１７下におけるバンドダ
イヤグラムを示す。図において、注入された電子を・印
で示し、注入の状態を矢印１８で示す。この時電荷中性
となるように正孔が誘起されるが、この正孔はエネルギ
ー的に低い第１の半導体層１２と第２の半導体層１３の
へテロ界面の第１の半導体層側に蓄積される。蓄積され
た正孔をＯ印１９で示す。蓄積される正孔の量は電子電
流を大きくする程増加し、ついにはプラズマ状態となり
導電性が極めて増大される。
この状態において、電極１６に負の電圧を印加したとき
の正孔および電子の流れを第４図に示す。
の正孔および電子の流れを第４図に示す。
制御電極１７から電極１５にかけて電子が注入され、こ
れにより第１の半導体層１２に正孔が大量に誘起され、
ヘテロ界面のチャネルの導電度が高まる。
れにより第１の半導体層１２に正孔が大量に誘起され、
ヘテロ界面のチャネルの導電度が高まる。
このチャネル正孔１９は電極１５．１６間の電界で加速
され、大電流が流れ得る。すなわちチャネルは価ｉ予相
のエネルギーレベルの異なるヘテロ界面をチャネルとす
る電界効果トランジスタ（ＦＥＴ）と同様な振舞いをす
る。すなわち、電流の変調モードは電子注入による導電
度変調であり、チャネルはＦＥＴ的である。
され、大電流が流れ得る。すなわちチャネルは価ｉ予相
のエネルギーレベルの異なるヘテロ界面をチャネルとす
る電界効果トランジスタ（ＦＥＴ）と同様な振舞いをす
る。すなわち、電流の変調モードは電子注入による導電
度変調であり、チャネルはＦＥＴ的である。
ＦＥＴ的に言えば、本半導体装置は電極１５と１７とが
離れ、かつ熱平衡状態でキャリアがなくとも、極めて低
いソース抵抗を有し、かつＦＥＴと同様に極めて小さい
制御電極１７−電極１６間のフィードバック容量、すな
わちＦＥＴ的にはゲート−ドレインフィードバラク容量
を有し、かつ大電流駆動能力を有する。すなわち本半導
体装置によってＦＥＴと同様な構造の簡単さ、高速性、
寄生抵抗および容量の小ささを有し、バイポーラトラン
ジスタ並の大電流駆動能力を実現するものである。
離れ、かつ熱平衡状態でキャリアがなくとも、極めて低
いソース抵抗を有し、かつＦＥＴと同様に極めて小さい
制御電極１７−電極１６間のフィードバック容量、すな
わちＦＥＴ的にはゲート−ドレインフィードバラク容量
を有し、かつ大電流駆動能力を有する。すなわち本半導
体装置によってＦＥＴと同様な構造の簡単さ、高速性、
寄生抵抗および容量の小ささを有し、バイポーラトラン
ジスタ並の大電流駆動能力を実現するものである。
なお第２の半導体層１３はｐ型ドープされていてもよい
が、この場合は層１３は十分薄く、熱平衡状態で、層１
３中はもちろんチャネルの第１の半導体層１２中にも注
入電子に対して無視しうる程キャリア数が少ないことが
必要であり、また層１２の熱平衡状態のキャリア数も注
入電子に対して十分少ないことが必要である。
が、この場合は層１３は十分薄く、熱平衡状態で、層１
３中はもちろんチャネルの第１の半導体層１２中にも注
入電子に対して無視しうる程キャリア数が少ないことが
必要であり、また層１２の熱平衡状態のキャリア数も注
入電子に対して十分少ないことが必要である。
本発明の半導体装置の一実施例の構造を第５図に示す。
基板１１として、Ｆｅドープ半絶縁性１ｎＰ基板を用い
、液相成長にて、第１の半導体層１２としてキャリア密
度２ ＸＩＯ１５ａｍ−３，厚さ１０００人のアンドー
プｎ型１ ｎｏ、ｓ３Ｇ ａｏ、４ｔＡ Ｓ層、および
第２の半導体層１３として、キャリア密度Ｉ Ｘ １０
ＨＳ ｃｍ −３゜厚さ４００人のアンドープｎ型１
ｎＰ層、さらに電子注入のための第３の半導体層１４と
して、ドナー密度５ ＸＩＯＩＩＩｃｍ−３，厚さ５０
０人のｎ”−ＩｎＰ層を連続成長する。オーム性電極２
１．２２は、３μｍの間隔でＡｕ−Ｚｎをｎ”−ＩｎＰ
層１層上４上着し、熱処理し、ＩｎＰおよびＩｎＧａＡ
ｓ層と合金化させて、合金層がＩｎＧａＡｓ層１２まで
達する様に形成する。なお本実施例では、この合金層が
第１図の１５ａと１５ｂおよび１６ａと１６ｂを兼ねる
ようにしている。１μｍ長の制御電極１７を、オーム性
電極２１．２２の中間にＡｕ−Ｇｅを蒸着し、３５０℃
程度の低温で熱処理して形成する。この時、熱処理は必
要最小限に留め、Ａｕ−Ｇｅと、ｎ”−ＩｎＰ層１４と
の合金層がｎ”−ＩｎＰ層１４をつき破らないようにす
る必要がある。最後に電極２１−１７間、および１７−
２２間のｎ”−ＩｎＰ層１４をｘ−７チング除去して素
子が完成する。
、液相成長にて、第１の半導体層１２としてキャリア密
度２ ＸＩＯ１５ａｍ−３，厚さ１０００人のアンドー
プｎ型１ ｎｏ、ｓ３Ｇ ａｏ、４ｔＡ Ｓ層、および
第２の半導体層１３として、キャリア密度Ｉ Ｘ １０
ＨＳ ｃｍ −３゜厚さ４００人のアンドープｎ型１
ｎＰ層、さらに電子注入のための第３の半導体層１４と
して、ドナー密度５ ＸＩＯＩＩＩｃｍ−３，厚さ５０
０人のｎ”−ＩｎＰ層を連続成長する。オーム性電極２
１．２２は、３μｍの間隔でＡｕ−Ｚｎをｎ”−ＩｎＰ
層１層上４上着し、熱処理し、ＩｎＰおよびＩｎＧａＡ
ｓ層と合金化させて、合金層がＩｎＧａＡｓ層１２まで
達する様に形成する。なお本実施例では、この合金層が
第１図の１５ａと１５ｂおよび１６ａと１６ｂを兼ねる
ようにしている。１μｍ長の制御電極１７を、オーム性
電極２１．２２の中間にＡｕ−Ｇｅを蒸着し、３５０℃
程度の低温で熱処理して形成する。この時、熱処理は必
要最小限に留め、Ａｕ−Ｇｅと、ｎ”−ＩｎＰ層１４と
の合金層がｎ”−ＩｎＰ層１４をつき破らないようにす
る必要がある。最後に電極２１−１７間、および１７−
２２間のｎ”−ＩｎＰ層１４をｘ−７チング除去して素
子が完成する。
本実施例において、電極２１を接地し、電極２２に負電
圧を印加した状態て制御電極１７に０．６■以上の負電
圧を印加すると電極２１．２２間に電流が流れ、良好な
ｐｎｐ型のトランジスタ動作が得られた。
圧を印加した状態て制御電極１７に０．６■以上の負電
圧を印加すると電極２１．２２間に電流が流れ、良好な
ｐｎｐ型のトランジスタ動作が得られた。
以上の様に本発明では電界効果トランジスタと同様な簡
単な構造で、ｐｎｐ型の正孔をキャリアとする高電流駆
動モードのトランジスタが実現できる。
単な構造で、ｐｎｐ型の正孔をキャリアとする高電流駆
動モードのトランジスタが実現できる。
なお以上の実施例では、半導体層として、ＩｎＧａＡｓ
、ＩｎＰを用いた例について述べたが、電子親和力とバ
ンドギャップの和についての条件を満たす限り、他の半
導体でも良いことはもちろんである。また電子注入ソー
スとしてのｎ゛層１４は成長結晶層を用いた場合につい
て説明したが、第２の半導体層１３にイオン注入によっ
て形成しても良いことは明らかである。
、ＩｎＰを用いた例について述べたが、電子親和力とバ
ンドギャップの和についての条件を満たす限り、他の半
導体でも良いことはもちろんである。また電子注入ソー
スとしてのｎ゛層１４は成長結晶層を用いた場合につい
て説明したが、第２の半導体層１３にイオン注入によっ
て形成しても良いことは明らかである。
以上の様に、本発明によれば、高性能でかつ高集積、量
産性に優れた半導体装置が形成され、高速、高集積ＩＣ
の性能を飛躍的に向上できる。
産性に優れた半導体装置が形成され、高速、高集積ＩＣ
の性能を飛躍的に向上できる。
第１図は本発明の半導体装置の基本構造の一例を示す図
、 第２図および第３図は本発明の詳細な説明するためのバ
ンドダイヤグラム、 第４図は電子および正孔の流れを示す図、第５図は本発
明の一実施例を示す図である。 １１・・・・・・・・・・・・・・・・・・・・・高抵
抗基板１２・・・・・・・・・・・・・・・・・・・・
・第１の半導体層１３・・・・・・・・・・・・・・・
・・・・・・第２の半導体層１４・・・・・・・・・・
・・・・・・・・・・・第３の半導体層１５、１６．２
１．２２・・・オーム性電極１５ａ、１６ａ ・・・・
・・・・・ｐ＋−領域１５ｂ、１６ｂ・・・・・・・・
・金属電極１７・・・・・・・・・・・・・・・・・・
・・・制御電極１８・・・・・・・・・・・・・・・・
・・・・・注入電子１９・・・・・・・・・・・・・・
・・・・・・・チャネル正孔代理人 弁理士 岩 佐
義 幸 １３冨２の半導体１ 第１図 第２図 第３図
、 第２図および第３図は本発明の詳細な説明するためのバ
ンドダイヤグラム、 第４図は電子および正孔の流れを示す図、第５図は本発
明の一実施例を示す図である。 １１・・・・・・・・・・・・・・・・・・・・・高抵
抗基板１２・・・・・・・・・・・・・・・・・・・・
・第１の半導体層１３・・・・・・・・・・・・・・・
・・・・・・第２の半導体層１４・・・・・・・・・・
・・・・・・・・・・・第３の半導体層１５、１６．２
１．２２・・・オーム性電極１５ａ、１６ａ ・・・・
・・・・・ｐ＋−領域１５ｂ、１６ｂ・・・・・・・・
・金属電極１７・・・・・・・・・・・・・・・・・・
・・・制御電極１８・・・・・・・・・・・・・・・・
・・・・・注入電子１９・・・・・・・・・・・・・・
・・・・・・・チャネル正孔代理人 弁理士 岩 佐
義 幸 １３冨２の半導体１ 第１図 第２図 第３図
Claims (1)
- （１）低不純物密度の第１の半導体層上に、第１の半導
体層より電子親和力とバンドギャップの和の大きい低不
純物密度あるいはｐ型の第２の半導体層と、電子を注入
するための第３の半導体層とが積載され、第１の半導体
層に対して形成された一対のオーム性電極を備え、第１
の半導体層中に形成された正孔に対して前記オーム性の
一対の電極の間の導電度を第３の半導体層から第２の半
導体層に電子を注入することによって変調することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580785A JPS6246564A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580785A JPS6246564A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246564A true JPS6246564A (ja) | 1987-02-28 |
Family
ID=16177230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18580785A Pending JPS6246564A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111256A (en) * | 1988-12-27 | 1992-05-05 | Nec Corporation | High speed semiconductor device and an optelectronic device |
-
1985
- 1985-08-26 JP JP18580785A patent/JPS6246564A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111256A (en) * | 1988-12-27 | 1992-05-05 | Nec Corporation | High speed semiconductor device and an optelectronic device |
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